KR20100055127A - 어레이 기판의 제조방법 - Google Patents

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Abstract

본 발명은, 화소영역과, 상기 화소영역 내에 스위칭 영역이 정의된 기판 위로 전면에 비정질 실리콘층을 형성하는 단계와; 상기 비정질 실리콘층에 대해 고상 결정화 공정을 진행하여 폴리실리콘층으로 결정화하는 단계와; 상기 폴리실리콘층 위로 전면에 반도체 산화물층을 형성하는 단계와; 상기 반도체 산화물층 상부로 제 1 금속층을 형성하는 단계와; 상기 제 1 금속층 위로 제 1 두께를 갖는 제 1 포토레지스트 패턴과, 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 및 제 2 포토레지스트 패턴 외부로 노출된 상기 제 1 금속층과, 그 하부의 상기 반도체 산화물층과 상기 폴리실리콘층을 제거함으로써 일방향으로 연장하는 데이터 배선과 상기 스위칭 영역에 소스 드레인 패턴을 형성하고, 상기 소스 드레인 패턴 하부로 순차적으로 반도체 산화물 패턴과 폴리실리콘의 액티브층을 형성하는 단계와; 상기 제 2 포토레지스트 패턴을 애싱을 통해 제거함으로써 상기 소스 드레인 패턴의 중앙부를 노출시키는 단계와; 상기 제 1 포토레지스트 패턴 노출된 상기 소스 드레인 패턴을 제거함으로써 서로 이격하는 소스 및 드레인 전극을 형성하며, 상기 반도체 산화물 패턴의 중앙부를 노출시키는 단계와; 상기 소스 및 드레인 전극 사이로 노출된 상기 반도체 산화물 패턴을 습식식각을 진행하여 제거함으로써 상기 소스 및 드레인 전극 하부로 반도체 산화물의 오믹콘택층을 형성하는 단계와; 상기 제 1 포토레지스트 패턴을 제거하는 단계와; 상기 제 1 포토레지스트 패턴이 제거됨으로써 노출된 상기 소스 및 드레인 전극과 데이터 배선 위로 전면에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 상기 데이터 배선과 교차하여 상기 화소영역을 정의하는 게이트 배선을 형성하고, 동시에 상기 폴리실리콘의 액티브층에 대응하여 게이트 전극을 형성하는 단계와; 상기 게이트 배선과 게이트 전극 위로 전면에 보호층을 형성하는 단계와; 상기 보호층과 그 하부의 상기 게이트 절연막을 패터닝함으로써 상기 드레인 전극을 노출시키는 드레인 콘택홀을 형성하는 단계와; 상기 보호층 상부로 화소영역에 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 포함하는 어레이 기판의 제조 방법을 제공한다.
어레이기판, 이동도, 액티브층, 표면손상, 건식식각

Description

어레이 기판의 제조방법{Method of fabricating array substrate}
본 발명은 어레이 기판에 관한 것이며, 특히 건식식각 진행에 의해 액티브층의 표면 손상 발생을 원천적으로 억제하며, 이동도 특성이 우수한 액티브층을 갖는 박막트랜지스터 어레이 기판의 제조방법에 관한 것이다.
근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 평판표시장치로서 액정표시장치 또는 유기전계 발광소자가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다.
액정표시장치 중에서는 각 화소(pixel)별로 전압의 온(on),오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 어레이 기판을 포함하는 액티브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.
또한, 유기전계 발광소자는 높은 휘도와 낮은 동작 전압 특성을 가지며, 스스로 빛을 내는 자체발광형이기 때문에 명암대비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하므로 최근 평판표시장치로서 주목 받고 있다.
이러한 액정표시장치와 유기전계 발광소자에 있어서 공통적으로 화소영역 각각을 온(on)/오프(off) 제거하기 위해서 필수적으로 스위칭 소자인 박막트랜지스터를 구비한 어레이 기판이 구비되고 있다.
도 1은 액정표시장치 또는 유기전계 발광소자를 구성하는 종래의 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 단면을 도시한 것이다.
도시한 바와 같이, 어레이 기판(11)에 있어 다수의 게이트 배선(미도시)과 데이터 배선(33)이 교차하여 정의되는 다수의 화소영역(P) 내의 스위칭 영역(TrA)에는 게이트 전극(15)이 형성되어 있으며, 상기 게이트 전극(15) 상부로 전면에 게이트 절연막(18)이 형성되어 있으며, 그 위에 순차적으로 순수 비정질 실리콘의 액티브층(22)과 불순물 비정질 실리콘의 오믹콘택층(26)으로 구성된 반도체층(28)이 형성되어 있다. 상기 오믹콘택층(26) 위로는 상기 게이트 전극(15)에 대응하여 서로 이격하며 소스 전극(36)과 드레인 전극(38)이 형성되어 있다. 이때 상기 스위칭 영역(TrA)에 순차 적층 형성된 게이트 전극(15)과 게이트 절연막(18)과 반도체 층(28)과 소스 및 드레인 전극(36, 38)은 박막트랜지스터(Tr)를 이룬다.
또한, 상기 소스 및 드레인 전극(36, 38)과 노출된 액티브층(22) 위로 전면에 상기 드레인 전극(38)을 노출시키는 드레인 콘택홀(45)을 포함하는 보호층(42)이 형성되어 있으며, 상기 보호층(42) 상부에는 각 화소영역(P)별로 독립되며, 상기 드레인 콘택홀(45)을 통해 상기 드레인 전극(38)과 접촉하는 화소전극(50)이 형성되어 있다. 이때, 상기 데이터 배선(33) 하부에는 상기 오믹콘택층(26)과 액티브층(22)을 이루는 동일한 물질로 제 1 패턴(27)과 제 2 패턴(23)의 이중층 구조를 갖는 반도체 패턴(29)이 형성되어 있다.
전술한 구조를 갖는 종래의 어레이 기판(11)에 있어서 상기 스위칭 영역(TrA)에 구성된 박막트랜지스터(Tr)의 반도체층(28)을 살펴보면, 순수 비정질 실리콘의 액티브층(22)은 그 상부로 서로 이격하는 오믹콘택층(26)이 형성된 부분의 제 1 두께(t1)와 상기 오믹콘택층(26)이 제거되어 노출된 된 부분의 제 2 두께(t2)가 달리 형성됨을 알 수 있다. 이러한 액티브층(22)의 두께 차이(t1 ≠ t2)는 제조 방법에 기인한 것이며, 상기 액티브층(22)의 두께 차이(t1 ≠ t2)에 의해 상기 박막트랜지스터(Tr)의 특성 저하가 발생하고 있다.
도 2a 내지 도 2e는 종래의 어레이 기판의 제조 단계 중 반도체층과 소스 및 드레인 전극을 형성하는 단계를 도시한 공정 단면도이다. 도면에 있어서는 설명의 편의를 위해 게이트 전극과 게이트 절연막은 생략하였다.
우선, 도 2a에 도시한 바와 같이, 기판(11) 상에 순수 비정질 실리콘층(20)을 형성하고 그 상부로 불순물 비정질 실리콘층(24)과 금속층(30)을 순차적으로 형 성한다. 이후 상기 금속층(30) 위로 포토레지스트를 도포하여 포토레지스트층(미도시)을 형성하고, 이를 노광 마스크를 이용하여 노광하고, 연속하여 현상함으로써 상기 소스 및 드레인 전극이 형성될 부분에 대응하여 제 3 두께를 갖는 제 1 포토레지스트 패턴(91)을 형성하고, 동시에 상기 소스 및 드레인 전극 사이의 이격영역에 대응해서는 상기 제 3 두께보다 얇은 제 4 두께를 갖는 제 2 포토레지스트 패턴(92)을 형성한다.
다음, 도 2b에 도시한 바와 같이, 상기 제 1 및 제 2 포토레지스트 패턴(91, 92) 외부로 노출된 상기 금속층(도 2a의 30)과 그 하부의 불순물 및 순수 비정질 실리콘층(도 2a의 24, 20)을 식각하여 제거함으로써 최상부에 금속물질로서 소스 드레인 패턴(31)을 형성하고, 그 하부로 불순물 비정질 실리콘 패턴(25)과, 액티브층(22)을 형성한다.
다음, 도 2c에 도시한 바와 같이, 애싱(ashing)을 진행함으로써 상기 제 4 두께의 제 2 포토레지스트 패턴(도 2b의 92)을 제거한다. 이 경우 상기 제 3 두께의 제 1 포토레지스트 패턴(도 2b의 91)은 그 두께가 줄어든 상태로 제 3 포토레지스트 패턴(93)을 이루며 상기 소스 드레인 패턴(31) 상에 남아있게 된다.
다음, 도 2d에 도시한 바와 같이, 상기 제 3 포토레지스트 패턴(93) 외부로 노출된 상기 소스 드레인 패턴(도 2c의 31)을 식각하여 제거함으로써 서로 이격하는 소스 및 드레인 전극(36, 38)을 형성한다. 이때 상기 소스 및 드레인 전극(36, 398) 사이로 상기 불순물 비정질 실리콘 패턴(25)이 노출되게 된다.
다음, 도 2e에 도시한 바와 같이, 상기 소스 및 드레인 전극(36, 38) 사이의 이격영역에 노출된 상기 불순물 비정질 실리콘 패턴(도 2d의 25)에 대해 건식식각을 실시함으로써 상기 소스 및 드레인 전극(36, 38) 외부로 노출된 상기 불순물 비정질 실리콘 패턴(도 2d의 25)을 제거함으로써 서로 이격하는 오믹콘택층(26)을 상기 소스 및 드레인 전극(36, 38) 하부에 형성한다.
이때, 상기 건식식각은 상기 소스 및 드레인 전극(36, 38) 외부로 노출된 불순물 비정질 실리콘 패턴(도 2d의 25)을 완전히 없애기 위해 충분히 오랜시간 지속되며, 이러한 과정에서 상기 불순물 비정질 실리콘 패턴(도 2d의 25) 하부에 위치한 액티브층(22)까지도 상기 불순물 비정질 실리콘 패턴(도 2d의 25)이 제거되는 부분에 대해서는 소정 두께 식각이 발생하게 된다. 따라서 액티브층(22)에 있어 그 상부에 오믹콘택층(26)이 형성된 부분과 노출된 부분에 있어 두께(t1 ≠ t2) 차이가 발생하게 된다. 상기 건식식각을 충분히 오랜시간 실시하지 않으면, 소스 및 드레인 전극(36, 38) 간의 이격영역에 있어 제거되어야 할 상기 불순물 비정질 실리콘 패턴(도 2d의 25)이 상기 액티브층(22) 상부에 남게되므로 이를 방지하기 위함이다.
따라서, 전술한 종래의 어레이 기판(11)의 제조 방법에 있어서는 필연적으로 액티브층(22)의 두께 차이가 발생하게 되며, 이로 인해 박막트랜지스터(도 1의 Tr)의 특성 저하가 발생하게 된다.
또한, 액티브층(22)이 오믹콘택층(26) 형성을 위한 건식식각 진행 시 식각되어 제거되는 두께까지 고려하여 충분히 두껍게 상기 액티브층(22)을 이루는 순수 비정질 실리콘층(도 2a의 20)을 충분히 두껍게 증착해야 하는 바, 증착시간이 늘어 나 생산성을 떨어뜨리는 결과를 초래하고 있다.
한편, 어레이 기판에 있어서 가장 중요한 구성요소로는 각 화소영역별로 형성되며, 게이트 배선과 데이터 배선 및 화소전극과 동시에 연결됨으로써 선택적, 주기적으로 신호전압을 상기 화소전극에 인가시키는 역할을 하는 박막트랜지스터를 들 수 있다.
하지만, 종래의 어레이 기판에서 일반적으로 구성하는 박막트랜지스터의 경우, 상기 액티브층은 비정질 실리콘을 이용하고 있음을 알 수 있다. 이러한 비정질 실리콘을 이용하여 액티브층을 형성할 경우, 상기 비정질 실리콘은 원자 배열이 무질서하기 때문에 빛 조사나 전기장 인가 시 준 안정 상태로 변화되어 박막트랜지스터 소자로 활용 시 안정성이 문제가 되고 있으며, 채널 내부에서 캐리어의 이동도가 0.1㎠/V·s∼1.0㎠/V·s로 가 낮아 이를 구동회로용 소자로 사용하는 데는 어려움이 있다.
이러한 문제를 해결하고자 레이저 장치를 이용한 결정화 공정 진행에 의해 비정질 실리콘의 반도체층을 폴리실리콘의 반도체층으로 결정화함으로써 폴리실리콘을 액티브층으로 이용한 박막트랜지스터를 제조하는 방법이 제안되고 있다.
하지만 종래의 폴리실리콘을 반도체층으로 하는 박막트랜지스터를 구비한 어레이 기판에 있어 상기 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도인 도 3을 참조하면, 레이저 결정화 공정을 통한 폴리실리콘을 반도체층(55)으로 이용하는 박막트랜지스터(Tr)를 포함하는 어레이 기판(51) 제조에는 상기 폴리실리콘으로 이루어진 반도체층(55) 내에 고농도의 불순물을 포함하는 n+영역(55b) 또는 p+영역(미도시)의 형성을 필요로 한다. 따라서, 이들 n+ 영역(55b) 또는 p+ 형성을 위한 도핑 공정이 요구되며, 이러한 도핑공정 진행을 위해 이온 인플란트 장비가 추가적으로 필요하다. 이 경우, 제조 비용 상승을 초래하며, 신규 장비 추가에 의한 어레이 기판(51) 제조를 위해 제조 라인을 새롭게 구성해야 하는 문제가 발생하고 있다.
본 발명은 전술한 문제를 해결하기 위한 것으로, 액티브층이 건식식각에 노출되지 않음으로써 그 표면에 손상이 발생하지 않아 박막트랜지스터의 특성이 향상되는 어레이 기판의 제조 방법을 제공하는 것을 그 목적으로 한다.
나아가, 반도체층을 폴리실리콘으로 형성하면서도 도핑 공정을 필요로 하지 않으며, 이동도 특성을 향상시킬 수 있는 박막트랜지스터를 구비한 어레이 기판의 제조 방법을 제공하는 것을 또 다른 목적으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 어레이 기판의 제조 방법은, 화소영역과, 상기 화소영역 내에 스위칭 영역이 정의된 기판 위로 전면에 비정질 실리콘층을 형성하는 단계와; 상기 비정질 실리콘층에 대해 고상 결정화 공정을 진행하여 폴리실리콘층으로 결정화하는 단계와; 상기 폴리실리콘층 위로 전면에 반 도체 산화물층을 형성하는 단계와; 상기 반도체 산화물층 상부로 제 1 금속층을 형성하는 단계와; 상기 제 1 금속층 위로 제 1 두께를 갖는 제 1 포토레지스트 패턴과, 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 및 제 2 포토레지스트 패턴 외부로 노출된 상기 제 1 금속층과, 그 하부의 상기 반도체 산화물층과 상기 폴리실리콘층을 제거함으로써 일방향으로 연장하는 데이터 배선과 상기 스위칭 영역에 소스 드레인 패턴을 형성하고, 상기 소스 드레인 패턴 하부로 순차적으로 반도체 산화물 패턴과 폴리실리콘의 액티브층을 형성하는 단계와; 상기 제 2 포토레지스트 패턴을 애싱을 통해 제거함으로써 상기 소스 드레인 패턴의 중앙부를 노출시키는 단계와; 상기 제 1 포토레지스트 패턴 노출된 상기 소스 드레인 패턴을 제거함으로써 서로 이격하는 소스 및 드레인 전극을 형성하며, 상기 반도체 산화물 패턴의 중앙부를 노출시키는 단계와; 상기 소스 및 드레인 전극 사이로 노출된 상기 반도체 산화물 패턴을 습식식각을 진행하여 제거함으로써 상기 소스 및 드레인 전극 하부로 반도체 산화물의 오믹콘택층을 형성하는 단계와; 상기 제 1 포토레지스트 패턴을 제거하는 단계와; 상기 제 1 포토레지스트 패턴이 제거됨으로써 노출된 상기 소스 및 드레인 전극과 데이터 배선 위로 전면에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 상기 데이터 배선과 교차하여 상기 화소영역을 정의하는 게이트 배선을 형성하고, 동시에 상기 폴리실리콘의 액티브층에 대응하여 게이트 전극을 형성하는 단계와; 상기 게이트 배선과 게이트 전극 위로 전면에 보호층을 형성하는 단계와; 상기 보호층과 그 하부의 상기 게이트 절연막을 패터닝함으로써 상기 드레인 전극을 노출 시키는 드레인 콘택홀을 형성하는 단계와; 상기 보호층 상부로 화소영역에 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 포함한다.
상기 비정질 실리콘층을 형성하기 이전에 상기 기판 상에 무기절연물질로써 버퍼층을 형성하는 단계를 포함한다.
상기 게이트 전극 및 게이트 배선을 형성하는 단계는, 상기 게이트 절연막 위로 상기 게이트 배선의 일끝단과 연결되는 게이트 패드전극을 형성하는 단계를 포함하고, 상기 소스 및 드레인 전극과 데이터 배선을 형성하는 단계는, 상기 보호층 위로 상기 데이터 배선의 일끝단과 연결되는 데이터 패드전극을 형성하는 단계를 포함하며, 상기 보호층과 상기 게이트 절연막을 패터닝하여 드레인 콘택홀을 형성하는 단계는, 상기 게이트 패드전극을 노출시키는 게이트 패드 콘택홀과, 상기 데이터 패드전극을 노출시키는 데이터 패드 콘택홀을 형성하는 단계를 포함한다.
상기 게이트 절연막은 무기절연물질로서 단일층 구조를 갖거나, 또는 산화실리콘(SiO2)층/질화실리콘(SiNx)층의 이중층 구조를 갖도록 형성하는 것이 특징이다.
상기 비정질 실리콘층은 400Å 내지 600Å 정도의 두께를 갖도록 형성하며, 상기 반도체 산화물층은 ZnO2, ZnSnO, IGZO, TiO2 중 어느 하나의 물질을 이용하여 형성하는 것이 특징이다.
상기 소스 및 드레인 전극을 형성하는 단계와, 상기 반도체 산화물의 오믹콘택층을 형성하는 단계는 동일한 에천트를 사용하여 습식식각을 진행함으로써 연속 적으로 이루어지는 것이 특징이다.
상기 반도체 산화물층을 형성하기 이전에 상기 폴리실리콘층 상부에 접합력 향상을 위해 비정질 실리콘으로서 30Å 내지 100Å 정도의 두께를 갖는 배리어층을 형성하는 단계를 포함한다.
이와 같이, 본 발명에 따른 어레이 기판 제조방법에 의해 액티브층이 건식식각에 노출되지 않음으로써 그 표면 손상이 발생하지 않아 박막트랜지스터 특성이 저하되는 것을 방지하는 효과가 있다.
액티브층이 건식식각에 영향을 받지 않게 되므로 식각되어 없어지는 두께를 고려하지 않아도 되므로 상기 액티브층의 두께를 줄임으로써 증착 시간을 단축시켜 생산성을 향상시키는 효과가 있다.
본 발명에 따른 제조 방법에 의해 제조된 어레이 기판은 비정질 실리콘층을 결정화 공정에 의해 폴리실리콘층으로 결정화하고 이를 반도체층으로 하여 박막트랜지스터를 구성함으로써 비정질 실리콘층의 반도체층을 포함하는 박막트랜지스터를 구비한 어레이 기판 대비 이동도 특성을 수십 내지 수 백배 향상시키는 효과가 있다.
폴리실리콘의 액티브층을 박막트랜지스터의 반도체층으로 이용하면서도 불순물의 도핑은 필요로 하지 않으므로 도핑 공정 진행을 위한 신규 장비 투자를 실시하지 않아도 되므로 초기 투자 비용을 절감할 수 있는 장점이 있다
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다.
도 4a 내지 도 4l은 본 발명의 실시예에 따른 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역(P)과, 게이트 패드전극이 형성되는 게이트 패드부(GPA) 및 데이터 패드전극이 형성되는 데이터 패드부(DPA)에 대한 제조 단계별 공정 단면도이다. 이때, 설명의 편의를 위해 각 화소영역(P) 내의 게이트 및 데이터 배선과 연결되는 박막트랜지스터가 형성될 부분을 스위칭 영역(TrA)이라 정의한다.
우선, 도 4a에 도시한 바와 같이, 투명한 기판(101) 상에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하여 버퍼층(103)을 형성한다. 상기 버퍼층(103)은 결정화 공정 진행 시 가해지는 열에 의해 기판(101) 내부에 존재하는 알칼리 이온, 예를 들면 칼륨 이온(K+), 나트륨 이온(Na+) 등이 발생할 수 있는데, 이러한 알칼리 이온에 의해 그 상부에 형성되는 폴리실리콘 패턴의 반도체적 특성이 저하되는 것을 방지하기 위함이다. 이러한 역할을 하는 상기 버퍼층(103)은 생략할 수도 있다.
다음, 상기 버퍼층(103) 위로 순수 비정질 실리콘을 증착하여 순수 비정질 실리콘층(106)을 형성한다. 이 경우 상기 순수 비정질 실리콘층(106)은 종래의 경우 식각되는 것을 고려하여 800Å 내지 1000Å 정도의 두께로 형성하였지만, 본 발 명의 실시예의 경우 상기 순수 비정질 실리콘층(106)을 통해 최종적으로 구현되는 폴리실리콘 패턴(미도시)은 건식식각에 노출되지 않으므로 상기 순수 비정질 실리콘층(106)은 400Å 내지 600Å정도의 비교적 얇은 두께를 갖도록 형성하는 것이 바람직하다.
다음, 도 4b에 도시한 바와 같이, 상기 비정질 실리콘층(도 4a의 106)의 이동도 특성 등을 향상시키기 위해 고상 결정화(Solid Phase Crystallization : SPC) 공정을 진행함으로써 상기 순수 비정질 실리콘층(도 4a의 106)이 폴리실리콘층(107)으로 결정화 되도록 한다. 고상 결정화 공정은 일례로 열처리를 통한 결정화 또는 교번자장 결정화(Alternating Magnetic Field Crystallization : AMFC)인 것이 바람직하다.
다음, 도 4c에 도시한 바와 같이, 상기 고상 결정화 공정 진행에 의해 형성된 상기 폴리실리콘층(107) 위로 전극과 반도체 두 가지 역할을 동시에 할 수 있는 특성을 갖는 물질인 반도체 산화물 예를들면 ZnO2, ZnSnO, IGZO, TiO2 중 하나의 물질을 증착하여 전면에 반도체 산화물층(109)을 형성한다. 이때 전술한 특성을 갖는 반도체 산화물은 건식식각을 실시하지 않고 에천트를 이용한 습식식각에 의해 제거될 수 있는 것이 특징이다. 이러한 반도체 산화물층(109)은 추후 그 상부에 형성되는 소스 및 드레인 전극과 상기 폴리실리콘층(107)이 패터닝되어 형성되는 폴리실리콘 패턴과의 오믹접촉을 위해 형성하는 것이므로 두꺼운 두께를 갖도록 형성할 필요없이 50Å 내지 300Å 정도의 두께를 갖도록 형성하는 것이 바람직하다.
한편, 도면에는 나타내지 않았지만, 변형예로서 상기 폴리실리콘층(107)과 상기 반도체 산화물층(109) 사이에는 상기 폴리실리콘층(107)과 상기 반도체 산화물층(109)의 접착력을 향상시키기 위해 배리어층(미도시)을 더욱 형성할 수도 있다. 이때, 상기 배리어층(미도시)은 비정질 실리콘으로서 30Å 내지 100Å 정도의 두께를 갖도록 형성하는 것이 바람직하다. 상기 폴리실리콘층(107)과 반도체 산화물층(109)을 직접 접합 시는 그 접합력이 비정질 실리콘의 배리어층(미도시)과 상기 반도체 산화물층(109)과의 접합력보다 저감되는 경향이 있어 들뜸(peeling)이 발생할 수 있으며, 이를 방지하기 위함이다. 하지만, 상기 배리어층(미도시)은 생략할 수도 있다.
다음, 도 4d에 도시한 바와 같이, 상기 반도체 산화물층(107) 위로 제 1 금속물질 예를들면 몰리브덴(Mo) 또는 크롬(Cr)을 증착하여 제 1 금속층(111)을 형성한다. 이후 상기 제 1 금속층 위로 포토레지스트를 도포하여 포토레지스트층(미도시)을 형성하고, 상기 포토레지스트층(미도시)에 대해 빛의 투과영역과 차단영역, 그리고 슬릿형태로 구성되거나 또는 다중의 코팅막을 더욱 구비하여 통과되는 빛량을 조절함으로써 그 빛 투과도가 상기 투과영역보다는 작고 상기 차단영역보다는 큰 반투과영역으로 구성된 노광 마스크(미도시)를 이용하여 노광을 실시한다.
이후, 상기 노광된 포토레지스트층(미도시)을 현상함으로써 상기 제 1 금속층(111) 위로 데이터 배선이 형성될 부분과 소스 및 드레인 전극이 형성될 부분과, 데이터 패드부(DPA)에 있어서 데이터 패드전극이 형성될 부분에 대응해서는 제 1 두께의 제 1 포토레지스트 패턴(191a)을 형성하고, 상기 소스 및 드레인 전극 사이 의 이격영역이 될 부분에 대응해서는 상기 제 1 두께보다 얇은 제 2 두께의 제 2 포토레지스트 패턴(191b)을 형성한다. 이때, 그 이외의 영역에 대응해서는 상기 포토레지스트층(미도시)은 제거되어 상기 제 1 금속층(111)을 노출시키는 상태가 된다.
다음, 도 4e에 도시한 바와 같이, 상기 제 1 및 제 2 포토레지스트 패턴(191a, 191b) 외부로 노출된 제 1 금속층(도 4d의 111)을 식각하여 제거함으로써 일방향으로 연장하는 데이터 배선(130)을 형성하고, 상기 스위칭 영역(TrA)에는 소스 드레인 패턴(128)을 형성하고, 데이터 패드부(DPA)에 있어서는 데이터 패드전극(132)을 형성한다.
이후, 상기 제 1 금속층(도 4d의 111)이 제거됨으로써 노출된 상기 반도체 산화물층(도 4d의 109)과 그 하부에 위치한 상기 폴리실리콘층(도 4d의 107)을 연속하여 식각을 진행하여 제거함으로써 상기 소스 드레인 패턴(128) 하부로 순차 적층된 형태로서 반도체 산화물 패턴(118)과 폴리실리콘의 액티브층(113)을 형성한다. 이때, 공정 특성상 상기 데이터 배선(130)과 데이터 패드전극(132) 하부에도 순차 적층된 형태로 각각 상기 소스 드레인 전극(128) 하부에 형성된 상기 반도체 산화물 패턴(118)을 이루는 동일한 물질로써 제 1 더미패턴(117)과 상기 액티브층(113)을 이루는 동일한 물질로써 제 2 더미패턴(114)이 형성되는 것이 특징이다.
다음, 도 4f에 도시한 바와 같이, 상기 소스 드레인 패턴(128)과 데이터 배선(130) 및 데이터 패드전극(132)이 형성된 기판(101)에 대해 애싱(ashing)을 진행 하여 상기 제 2 두께를 갖는 제 2 포토레지스트 패턴(도 4e의 191b)을 제거함으로써 상기 스위칭 영역(TrA)에 있어 상기 소스 드레인 패턴(128)의 중앙부를 노출시킨다. 이때, 상기 애싱(ashing) 진행에 의해 상기 제 1 포토레지스트 패턴(191a)은 그 두께가 줄어들지만 여전히 상기 기판(101) 상에 남아있게 된다.
다음, 도 4g에 도시한 바와 같이, 상기 제 1 포토레지스트 패턴(291a) 사이로 노출된 상기 소스 드레인 패턴(도 4f의 128)을 제거함으로써 서로 이격하는 소스 및 드레인 전극(134, 136)을 형성한다.
다음, 도 4h에 도시한 바와 같이, 서로 이격하는 상기 소스 및 드레인 전극(134, 136)이 형성됨으로써 상기 소스 및 드레인 전극(134, 136) 사이로 새롭게 노출된 반도체 산화물 패턴(도 4g의 118)에 대해서 습식식각을 진행하여 제거함으로써 상기 소스 및 드레인 전극(134, 136) 하부에 서로 이격하는 반도체 산화물 오믹콘택층(120)을 형성한다. 이때 상기 폴리실리콘의 액티브층(113)과 그 상부의 서로 일격하는 반도체 산화물 오믹콘택층(120)은 반도체층(122)을 이룬다.
한편, 상기 소스 및 드레인 전극(134, 136) 사이로 노출되는 상기 반도체 산화물 패턴(도 4g의 118)은 에천트를 이용한 습식식각에 의해 제거됨으로써 그 하부에 위치하는 폴리실리콘 패턴(113)의 표면에 어떠한 손상도 가해지지 않으며, 상기 폴리실리콘의 액티브층(113)이 건식식각(dry etching)을 실시한 것처럼 그 표면이 깎여나가는 일도 발생하지 않으므로, 상기 반도체 산화물 오믹콘택층(120)을 형성 후에도 여전히 동일한 두께를 유지하게 되는 것이 특징이다. 따라서 상기 폴리실리콘의 액티브층(113)은 그 표면이 어떠한 손상도 받지 않고 스위칭 영역(TrA) 전체 에 있어 동일한 두께를 가지며 형성됨으로써 폴리실리콘의 액티브층(113) 표면 손상에 기인한 박막트랜지스터의 특성 저하는 발생하는 않는다.
한편, 전술한 실시예에 있어서는, 상기 소스 드레인 패턴(도 4f의 128)과 상기 반도체 산화물 패턴(도 4g의 118)이 각각 식각되어 즉, 2회의 습식식각 진행으로 통해 제거됨을 보이고 있지만, 상기 제 1 금속물질과 상기 반도체 산화물이 동시에 식각되는 에천트를 이용 시에는 상기 소스 및 드레인 전극(134, 136)을 형성하는 단계에서 1회의 습식식각을 과식각(over etching) 되도록 진행함으로써 동시에 제거할 수도 있다.
다음, 도 4i에 도시한 바와 같이, 상기 소스 및 드레인 전극(134, 136)과 반도체 산화물의 오믹콘택층(120)이 형성된 기판(101)에 대해 스트립(strip)을 진행함으로써 상기 데이터 배선(130)과 소스 및 드레인 전극(134, 136)과 데이터 패드전극(132) 상부에 남아있는 제 1 포토레지스트 패턴(도 4g의 191a)을 제거한다.
이후, 상기 소스 및 드레인 전극(133, 136)과 데이터 배선(130) 및 데이터 패드 전극 상부로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착함으로써 전면에 게이트 절연막(140)을 형성한다. 이 경우 상기 게이트 절연막(140)은 전술한 무기절연물질 중 어느 하나의 물질로만 이루어진 단일층 구조가 될 수도 있고, 또는 전술한 2가지의 무기절연물질을 순차적으로 증착함으로써 산화실리콘의 하부층(미도시)과 질화실리콘의 상부층(미도시)을 갖는 이중층 구조를 갖도록 형성할 수도 있다. 이때 상기 게이트 절연막(140)을 산화실리콘(SiO2)의 하부층/질화실리콘(SiNx)의 상부층의 이중층 구조를 갖도록 형성하는 이유는 상기 폴리실리콘 패턴(113)과의 계면 특성 향상 및 금속물질로 이루어진 게이트 전극(145)과의 접합 특성 향상을 위해서이다. 즉, 폴리실리콘과 산화실리콘(SiO2)과의 계면 특성이 폴리실리콘과 질화실리콘(SiNx)과의 계면 특성보다 우수하고, 금속과의 접합력은 산화실리콘(SiO2)보다는 질화실리콘(SiNx)이 우수하기 때문에 이러한 조건을 모두 만족하도록 최적화하기 위해서이다. 도면에서는 단일층 구조를 갖는 게이트 절연막(140)이 형성된 것을 일례로 나타내었다.
다음, 상기 게이트 절연막(140) 위로 저저항 특성을 갖는 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo), 몰리티타늄(MoTi) 및 크롬(Cr) 중 어느 하나의 물질 또는 2가지의 물질을 증착함으로써 단일층 또는 이중층 구조의 제 2 금속층(미도시)을 형성한다. 이때 상기 제 2 금속층(미도시)을 이중층 구조로 형성할 경우는 일례로 알루미늄합금(AlNd)/몰리브덴(Mo)으로 이루어지는 것이 바람직하다.
이후, 상기 제 2 금속층(미도시)을 마스크 공정을 진행하여 패터닝함으로써 상기 스위칭 영역(TrA)의 상기 소스 및 드레인 전극(134, 136) 사이로 노출된 폴리실리콘 패턴(113) 부분에 대응하여 게이트 전극(145)을 형성하고, 동시에 상기 게이트 전극(145)과 연결되며 상기 데이터 배선(132)과 교차하여 상기 화소영역(P)을 정의하는 게이트 배선(미도시)을 형성한다. 또한 상기 게이트 패드부(GPA)에 있어서는 상기 게이트 배선(미도시)의 일끝단과 연결되는 게이트 패드전극(148)을 형성 한다. 도면에 있어서는 상기 제 2 금속층(미도시)을 단일층으로 형성함으로써 상기 게이트 배선(미도시)과 게이트 전극(145) 및 게이트 패드전극(148)은 모두 단일층 구조를 갖는 것을 일례로 나타내었다.
한편, 전술한 단계의 공정 진행에 의해 상기 스위칭 영역(TrA)에 순차적층된 상기 폴리실리콘 패턴(113)과, 반도체 산화물 오믹콘택층(120)과, 서로 이격하는 소스 및 드레인 전극(134, 136)과, 게이트 절연막(140)과, 게이트 전극(145)은 박막트랜지스터(Tr)를 이룬다.
한편, 도면에 나타내지 않았지만, 이 어레이 기판(101)이 유기전계 발광소자용 어레이 기판으로 이용하는 경우, 상기 데이터 배선(130)과 나란하게 상기 데이터 배선(130)이 형성된 동일한 층에 상기 데이터 배선(130)과 소정간격 이격하며 전원배선(미도시)이 더욱 형성될 수 있으며, 각 화소영역(P) 내에는 전술한 게이트 배선(미도시) 및 데이터 배선(130)과 연결된 상기 박막트랜지스터(Tr) 이외에 이와 동일한 구조를 갖는 다수의 구동 박막트랜지스터(미도시)가 상기 화소영역 내에 더욱 형성될 수도 있다.
다음, 도 4j에 도시한 바와 같이, 상기 게이트 배선(미도시)과 게이트 전극(145) 및 게이트 패드전극(148) 위로 무기절연물질 예를들어, 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하거나, 또는 유기절연물질 예를들어, 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl)을 도포함으로써 전면에 보호층(150)을 형성한다.
이후, 상기 보호층(150)과 그 하부에 위치하는 상기 게이트 절연막(140)을 연속하게 패터닝함으로써 상기 스위칭 영역(TrA)에 있어서는 상기 드레인 전극(136)을 노출시키는 드레인 콘택홀(153)을 형성하고, 상기 데이터 패드부(DPA)에 있어서는 상기 데이터 패드전극(132)을 노출시키는 데이터 패드 콘택홀(155)을 형성한다. 동시에 상기 게이트 패드부(GPA)에 있어서는 상기 보호층(150)을 패터닝함으로써 상기 게이트 패드전극(148)을 노출시키는 게이트 패드 콘택홀(157)을 형성한다.
다음, 도 4k에 도시한 바와 같이, 상기 드레인 콘택홀(153)과 게이트 패드 콘택홀(157) 및 데이터 패드 콘택홀(155)이 구비된 보호층(150) 위로 투명 도전성 물질 예를들면 금속물질 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 전면에 증착하여 투명 도전성 물질층(미도시)을 형성하고, 이를 마스크 공정을 진행하여 패터닝함으로써 상기 화소영역(P)별로 상기 드레인 콘택홀(153)을 통해 상기 드레인 전극(136)과 접촉하는 화소전극(160)을 형성한다. 또한 동시에 상기 게이트 패드부(GPA)에 있어서는 상기 게이트 패드 콘택홀(157)을 통해 상기 게이트 패드전극(148)과 접촉하는 게이트 보조 패드전극(163)을 형성하고, 데이터 패드부(DPA)에 있어서는 상기 데이터 패드 콘택홀(155)을 통해 상기 데이터 패드전극(132)과 접촉하는 데이터 보조 패드전극(165)을 형성함으로써 본 발명의 실시예에 따른 어레이 기판(101)을 완성한다.
한편, 상기 각 화소영역(P)에 구동 박막트랜지스터(미도시)가 구성되는 경우, 상기 스위칭 영역(TrA)에 형성되는 박막트랜지스터(Tr)는 상기 화소전극(160) 과 접촉하지 않고, 대신 상기 구동 박막트랜지스터(미도시)의 드레인 전극(미도시)이 상기 화소전극(150)과 상기 구동 박막트랜지스터(미도시)의 드레인 전극(미도시)을 노출시키며 형성된 드레인 콘택홀(미도시)을 통해 접촉하여 전기적으로 연결되도록 형성한다. 이때 상기 스위칭 영역(TrA)에 형성된 박막트랜지스터(Tr)는 상기 드레인 콘택홀(153)이 형성되지 않고 보호층(150)에 의해 완전히 덮힌 형태가 된다. 또한, 상기 스위칭 영역(TrA)의 박막트랜지스터(Tr)와 상기 구동 박막트랜지스터(미도시)는 서로 전기적으로 연결되도록 구성한다. 이렇게 스위칭 영역(TrA)에 상기 게이트 및 데이터 배선(미도시, 130)과 연결된 박막트랜지스터(Tr)와 화소영역(P)에 구동 박막트랜지스터(미도시)가 형성되는 어레이 기판의 경우 유기전계 발광 소자용 어레이 기판을 이루게 된다.
도 1은 액정표시장치 또는 유기전계 발광소자를 구성하는 종래의 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 단면을 도면.
도 2a 내지 도 2e는 종래의 어레이 기판의 제조 단계 중 반도체층과 소스 및 드레인 전극을 형성하는 단계를 도시한 공정 단면도.
도 3은 종래의 폴리실리콘을 반도체층으로 하는 박막트랜지스터를 구비한 어레이 기판에 있어 상기 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도.
도 4a 내지 도 4k는 본 발명의 실시예에 따른 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역과, 게이트 패드전극이 형성되는 게이트 패드부 및 데이터 패드전극이 형성되는 데이터 패드부에 대한 제조 단계별 공정 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
101 : 기판 103 : 버퍼층
113 : 폴리실리콘의 액티브층 114, 117 : 제 1 및 제 2 더미패턴
120 : 반도체 산화물의 오믹콘택층 122 : 반도체층
130 : 데이터 배선 132 : 데이터 패드전극
134 : 소스 전극 136 : 드레인 전극
P : 화소영역 TrA : 스위칭 영역
GPA : 게이트 패드부 DPA : 데이터 패드부

Claims (9)

  1. 화소영역과, 상기 화소영역 내에 스위칭 영역이 정의된 기판 위로 전면에 비정질 실리콘층을 형성하는 단계와;
    상기 비정질 실리콘층에 대해 고상 결정화 공정을 진행하여 폴리실리콘층으로 결정화하는 단계와;
    상기 폴리실리콘층 위로 전면에 반도체 산화물층을 형성하는 단계와;
    상기 반도체 산화물층 상부로 제 1 금속층을 형성하는 단계와;
    상기 제 1 금속층 위로 제 1 두께를 갖는 제 1 포토레지스트 패턴과, 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴을 형성하는 단계와;
    상기 제 1 및 제 2 포토레지스트 패턴 외부로 노출된 상기 제 1 금속층과, 그 하부의 상기 반도체 산화물층과 상기 폴리실리콘층을 제거함으로써 일방향으로 연장하는 데이터 배선과 상기 스위칭 영역에 소스 드레인 패턴을 형성하고, 상기 소스 드레인 패턴 하부로 순차적으로 반도체 산화물 패턴과 폴리실리콘의 액티브층을 형성하는 단계와;
    상기 제 2 포토레지스트 패턴을 애싱을 통해 제거함으로써 상기 소스 드레인 패턴의 중앙부를 노출시키는 단계와;
    상기 제 1 포토레지스트 패턴 노출된 상기 소스 드레인 패턴을 제거함으로써 서로 이격하는 소스 및 드레인 전극을 형성하며, 상기 반도체 산화물 패턴의 중앙부를 노출시키는 단계와;
    상기 소스 및 드레인 전극 사이로 노출된 상기 반도체 산화물 패턴을 습식식각을 진행하여 제거함으로써 상기 소스 및 드레인 전극 하부로 반도체 산화물의 오믹콘택층을 형성하는 단계와;
    상기 제 1 포토레지스트 패턴을 제거하는 단계와;
    상기 제 1 포토레지스트 패턴이 제거됨으로써 노출된 상기 소스 및 드레인 전극과 데이터 배선 위로 전면에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 위로 상기 데이터 배선과 교차하여 상기 화소영역을 정의하는 게이트 배선을 형성하고, 동시에 상기 폴리실리콘의 액티브층에 대응하여 게이트 전극을 형성하는 단계와;
    상기 게이트 배선과 게이트 전극 위로 전면에 보호층을 형성하는 단계와;
    상기 보호층과 그 하부의 상기 게이트 절연막을 패터닝함으로써 상기 드레인 전극을 노출시키는 드레인 콘택홀을 형성하는 단계와;
    상기 보호층 상부로 화소영역에 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계
    를 포함하는 어레이 기판의 제조방법.
  2. 제 1 항에 있어서,
    상기 비정질 실리콘층을 형성하기 이전에 상기 기판 상에 무기절연물질로써 버퍼층을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
  3. 제 1 항에 있어서,
    상기 게이트 전극 및 게이트 배선을 형성하는 단계는, 상기 게이트 절연막 위로 상기 게이트 배선의 일끝단과 연결되는 게이트 패드전극을 형성하는 단계를 포함하고, 상기 소스 및 드레인 전극과 데이터 배선을 형성하는 단계는, 상기 보호층 위로 상기 데이터 배선의 일끝단과 연결되는 데이터 패드전극을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
  4. 제 3 항에 있어서,
    상기 보호층과 상기 게이트 절연막을 패터닝하여 드레인 콘택홀을 형성하는 단계는, 상기 게이트 패드전극을 노출시키는 게이트 패드 콘택홀과, 상기 데이터 패드전극을 노출시키는 데이터 패드 콘택홀을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
  5. 제 1 항에 있어서,
    상기 게이트 절연막은 무기절연물질로서 단일층 구조를 갖거나, 또는 산화실 리콘(SiO2)층/질화실리콘(SiNx)층의 이중층 구조를 갖도록 형성하는 것이 특징인 어레이 기판의 제조 방법.
  6. 제 1 항에 있어서,
    상기 비정질 실리콘층은 400Å 내지 600Å 정도의 두께를 갖도록 형성하는 것이 특징인 어레이 기판의 제조 방법.
  7. 제 1 항에 있어서,
    상기 반도체 산화물층은 ZnO2, ZnSnO, IGZO, TiO2 중 어느 하나의 물질을 이용하여 형성하는 것이 특징인 어레이 기판의 제조 방법.
  8. 제 1 항에 있어서,
    상기 소스 및 드레인 전극을 형성하는 단계와, 상기 반도체 산화물의 오믹콘택층을 형성하는 단계는 동일한 에천트를 사용하여 습식식각을 진행함으로써 연속적으로 이루어지는 것이 특징인 어레이 기판의 제조 방법.
  9. 제 1 항에 있어서,
    상기 반도체 산화물층을 형성하기 이전에 상기 폴리실리콘층 상부에 접합력 향상을 위해 비정질 실리콘으로서 30Å 내지 100Å 정도의 두께를 갖는 배리어층을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
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