KR20110096337A - 어레이 기판 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은, 화소영역과 상기 화소영역 내에 소자영역이 정의(定義)된 기판과; 상기 기판 상의 상기 소자영역에 순차 적층된 형태로 제 1 게이트 전극과, 제 1 게이트 절연막과, 순수 폴리실리콘의 액티브층과, 상기 액티브층 위로 전면에 형성된 제 2 게이트 절연막과, 상기 제 2 게이트 절연막 위로 상기 액티브층의 중앙부에 대응하여 형성된 제 2 게이트 전극과, 상기 제 2 게이트 전극 위로 상기 액티브층을 상기 제 2 게이트 전극의 양측으로 각각 노출시키는 액티브 콘택홀을 갖는 층간절연막과, 상기 액티브 콘택홀을 통해 각각 상기 액티브층과 접촉하며 이격하는 불순물 비정질 실리콘의 오믹콘택층과, 상기 서로 이격하는 오믹콘택층 상부에 각각 형성된 소스 및 드레인 전극을 포함하여 구성된 박막트랜지스터와; 상기 제 2 게이트 절연막 상의 상기 화소영역의 경계에 일방향으로 형성된 게이트 배선과; 상기 층간절연막 상의 상기 화소영역의 경계에 상기 게이트 배선과 교차하여 상기 화소영역을 정의하며 형성된 데이터 배선과; 상기 층간절연막 위로 상기 박막트랜지스터의 드레인 전극과 접촉하며 상기 화소영역에 형성된 화소전극을 포함하는 어레이 기판 및 이의 제조 방법을 제공한다.
Description
본 발명은 어레이 기판에 관한 것이며, 특히 건식식각 진행에 의해 액티브층의 표면 손상 발생을 원천적으로 억제하며 이동도 특성이 우수한 액티브층을 가지며, 포화영역에서 수렴특성이 우수한 박막트랜지스터를 구비한 어레이 기판 및 이의 제조 방법에 관한 것이다.
근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 평판표시장치로서 액정표시장치 또는 유기전계 발광소자가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다.
액정표시장치 중에서는 각 화소(pixel)별로 전압의 온(on)/오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 어레이 기판을 포함하는 액티브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.
또한, 유기전계 발광소자는 높은 휘도와 낮은 동작 전압 특성을 가지며, 스스로 빛을 내는 자체발광형이기 때문에 명암대비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하므로 최근 평판표시장치로서 주목 받고 있다.
이러한 액정표시장치와 유기전계 발광소자에 있어서 공통적으로 화소영역 각각을 온(on)/오프(off) 제거하기 위해서 필수적으로 스위칭 소자인 박막트랜지스터를 구비한 어레이 기판이 구비되고 있으며, 나아가 상기 유기전계 발광소자에 있어서는 상기 스위칭 박막트랜지스터 이외에 유기전계 발광 다이오드 구동을 위한 구동 박막트랜지스터를 상기 어레이 기판의 각 화소영역에 구비하고 있다.
도 1은 액정표시장치를 구성하는 종래의 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 단면을 도시한 것이다. 이때, 설명의 편의를 위한 상기 박막트랜지스터가 형성된 영역을 소자영역이라 정의한다.
도시한 바와 같이, 어레이 기판(11)에 있어 다수의 게이트 배선(미도시)과 데이터 배선(33)이 교차하여 정의되는 다수의 화소영역(P) 내의 구동영역(TrA)에는 게이트 전극(15)이 형성되어 있으며, 상기 게이트 전극(15) 상부로 전면에 게이트 절연막(18)이 형성되어 있으며, 그 위에 순차적으로 순수 비정질 실리콘의 액티브층(22)과 불순물 비정질 실리콘의 오믹콘택층(26)으로 구성된 반도체층(28)이 형성되어 있다. 상기 오믹콘택층(26) 위로는 상기 게이트 전극(15)에 대응하여 서로 이격하며 소스 전극(36)과 드레인 전극(38)이 형성되어 있다. 이때 순차 적층 형성된 게이트 전극(15)과 게이트 절연막(18)과 반도체층(28)과 소스 및 드레인 전극(36, 38)은 박막트랜지스터(Tr)를 이룬다.
또한, 상기 소스 및 드레인 전극(36, 38)과 노출된 액티브층(22) 위로 전면에 상기 드레인 전극(38)을 노출시키는 드레인 콘택홀(45)을 포함하는 보호층(42)이 형성되어 있으며, 상기 보호층(42) 상부에는 각 화소영역(P)별로 독립되며, 상기 드레인 콘택홀(45)을 통해 상기 드레인 전극(38)과 접촉하는 화소전극(50)이 형성되어 있다. 이때, 상기 데이터 배선(33) 하부에는 상기 오믹콘택층(26)과 액티브층(22)을 이루는 동일한 물질로 제 1 패턴(27)과 제 2 패턴(23)의 이중층 구조를 갖는 반도체 패턴(29)이 형성되어 있다.
전술한 구조를 갖는 종래의 어레이 기판(11)에 있어서 상기 구동 영역(TrA)에 구성된 박막트랜지스터(Tr)의 반도체층(28)을 살펴보면, 순수 비정질 실리콘의 액티브층(22)은 그 상부로 서로 이격하는 오믹콘택층(26)이 형성된 부분의 제 2 두께(t2)와 상기 오믹콘택층(26)이 제거되어 노출된 된 부분의 제 1 두께(t1)가 달리 형성됨을 알 수 있다. 이러한 액티브층(22)의 두께 차이(t1 ≠ t2)는 제조 방법에 기인한 것이며, 상기 액티브층(22)의 두께 차이(t1 ≠ t2)에 의해 상기 박막트랜지스터(Tr)의 특성 저하가 발생하고 있다.
도 2는 종래의 어레이 기판의 제조 단계 중 반도체층과 소스 및 드레인 전극을 형성하는 단계를 도시한 단면도이다. 도면에 있어서는 설명의 편의를 위해 게이트 전극과 게이트 절연막은 생략하였다.
도시한 바와 같이, 기판(11) 상에 순수 비정질 실리콘층(미도시)을 형성하고 그 상부로 불순물 비정질 실리콘층(미도시)과 금속층(미도시)을 순차적으로 형성하고, 이들을 패터닝함으로써 최상부에 금속물질로서 소스 드레인 패턴(미도시)을 형성하고, 그 하부로 불순물 비정질 실리콘 패턴(미도시)과, 액티브층(미도시)을 형성한다.
이후, 상기 소스 드레인 패턴의 중앙부를 식각하여 제거함으로써 서로 이격하는 소스 및 드레인 전극(36, 38)을 형성한다. 이때 상기 소스 및 드레인 전극(36, 398) 사이로 상기 불순물 비정질 실리콘 패턴(미도시)이 노출되게 된다.
다음, 상기 소스 및 드레인 전극(36, 38) 사이의 이격영역에 노출된 상기 불순물 비정질 실리콘 패턴(미도시)에 대해 건식식각을 실시함으로써 상기 소스 및 드레인 전극(36, 38) 사이로 노출된 상기 불순물 비정질 실리콘 패턴(미도시)을 제거함으로써 서로 이격하는 오믹콘택층(26)을 상기 소스 및 드레인 전극(36, 38) 하부에 형성한다.
이때, 상기 건식식각은 상기 소스 및 드레인 전극(36, 38) 사이로 노출된 불순물 비정질 실리콘 패턴(미도시)을 완전히 없애기 위해 충분히 오랜시간 지속되며, 이러한 과정에서 상기 불순물 비정질 실리콘 패턴(미도시) 하부에 위치한 액티브층(22)까지도 상기 불순물 비정질 실리콘 패턴(미도시)이 제거되는 부분에 대해서는 소정 두께 식각이 발생하게 된다. 따라서 액티브층(22)에 있어 그 상부에 오믹콘택층(26)이 형성된 부분과 노출된 부분에 있어 두께(t1 ≠ t2) 차이가 발생하게 된다. 상기 건식식각을 충분히 오랜시간 실시하지 않으면, 소스 및 드레인 전극(36, 38) 간의 이격영역에 있어 제거되어야 할 상기 불순물 비정질 실리콘 패턴(미도시)이 상기 액티브층(22) 상부에 남아 박막트랜지스터의 특성이 저하되므로 이를 방지하기 위함이다.
따라서, 전술한 종래의 어레이 기판(11)의 제조 방법에 있어서는 필연적으로 액티브층(22)의 두께 차이가 발생하게 되며, 이로 인해 박막트랜지스터(도 1의 Tr)의 특성 저하가 발생하게 된다.
또한, 액티브층(22)이 오믹콘택층(26) 형성을 위한 건식식각 진행 시 식각되어 제거되는 두께까지 고려하여 충분히 두껍게 상기 액티브층(22)을 이루는 순수 비정질 실리콘층(미도시)을 1000Å 이상의 두께를 갖도록 증착해야 하는 바, 증착시간이 늘어나 생산성을 떨어뜨리는 결과를 초래하고 있다.
한편, 어레이 기판에 있어서 가장 중요한 구성요소로는 각 화소영역별로 형성되며, 게이트 배선과 데이터 배선 및 화소전극과 동시에 연결됨으로써 선택적, 주기적으로 신호전압을 상기 화소전극에 인가시키는 역할을 하는 박막트랜지스터를 들 수 있다.
하지만, 종래의 어레이 기판에서 일반적으로 구성하는 박막트랜지스터의 경우, 상기 액티브층은 비정질 실리콘을 이용하고 있음을 알 수 있다. 이러한 비정질 실리콘을 이용하여 액티브층을 형성할 경우, 상기 비정질 실리콘은 원자 배열이 무질서하기 때문에 빛 조사나 전기장 인가 시 준 안정 상태로 변화되어 박막트랜지스터 소자로 활용 시 안정성에 문제가 되고 있으며, 채널 내부에서 캐리어의 이동도가 0.1㎠/V·s∼1.0㎠/V·s로 낮아 이를 구동회로용 소자로 사용하는 데는 어려움이 있다.
이러한 문제를 해결하고자 레이저 장치를 이용한 결정화 공정 진행에 의해 비정질 실리콘의 반도체층을 폴리실리콘의 반도체층으로 결정화함으로써 폴리실리콘을 액티브층으로 이용한 박막트랜지스터를 제조하는 방법이 제안되고 있다.
하지만 종래의 폴리실리콘을 반도체층으로 하는 박막트랜지스터를 구비한 어레이 기판에 있어 상기 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도인 도 3을 참조하면, 레이저 결정화 공정을 통한 폴리실리콘을 반도체층(55)으로 이용하는 박막트랜지스터(Tr)를 포함하는 어레이 기판(51) 제조에는 상기 폴리실리콘으로 이루어진 반도체층(55) 내에 제 1 영역(55a)의 양측으로 고농도의 불순물을 포함하는 n+영역(55b) 또는 p+영역(미도시)의 형성을 필요로 한다. 따라서, 이들 n+ 영역(55b) 또는 p+ 형성을 위한 도핑 공정이 요구되며, 이러한 도핑공정 진행을 위해 이온 인플란트 장비가 추가적으로 필요하다. 이 경우, 제조비용 상승을 초래하며, 신규 장비 추가에 의한 어레이 기판(51) 제조를 위해 제조 라인을 새롭게 구성해야 하는 문제가 발생하고 있다.
본 발명은 전술한 문제를 해결하기 위한 것으로, 액티브층이 건식식각에 노출되지 않음으로써 그 표면에 손상이 발생하지 않아 박막트랜지스터의 특성이 향상되는 어레이 기판을 제공하는 것을 그 목적으로 한다.
또한, 반도체층을 폴리실리콘으로 형성하면서도 도핑 공정을 필요로 하지 않으며, 이동도 특성을 향상시킬 수 있는 박막트랜지스터를 구비한 어레이 기판의 제조 방법을 제공하는 것을 또 다른 목적으로 한다.
나아가 마스크 저감 구조를 갖는 어레이 기판 및 이의 제조 방법을 제공하는 것을 또 다른 목적으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 어레이 기판은, 화소영역과 상기 화소영역 내에 소자영역이 정의(定義)된 기판과; 상기 기판 상의 상기 소자영역에 순차 적층된 형태로 제 1 게이트 전극과, 제 1 게이트 절연막과, 순수 폴리실리콘의 액티브층과, 상기 액티브층 위로 전면에 형성된 제 2 게이트 절연막과, 상기 제 2 게이트 절연막 위로 상기 액티브층의 중앙부에 대응하여 형성된 제 2 게이트 전극과, 상기 제 2 게이트 전극 위로 상기 액티브층을 상기 제 2 게이트 전극의 양측으로 각각 노출시키는 액티브 콘택홀을 갖는 층간절연막과, 상기 액티브 콘택홀을 통해 각각 상기 액티브층과 접촉하며 이격하는 불순물 비정질 실리콘의 오믹콘택층과, 상기 서로 이격하는 오믹콘택층 상부에 각각 형성된 소스 및 드레인 전극을 포함하여 구성된 박막트랜지스터와; 상기 제 2 게이트 절연막 상의 상기 화소영역의 경계에 일방향으로 형성된 게이트 배선과; 상기 층간절연막 상의 상기 화소영역의 경계에 상기 게이트 배선과 교차하여 상기 화소영역을 정의하며 형성된 데이터 배선과; 상기 층간절연막 위로 상기 박막트랜지스터의 드레인 전극과 접촉하며 상기 화소영역에 형성된 화소전극을 포함한다.
이때, 상기 층간절연막과 상기 화소전극 사이에 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층이 형성되며, 상기 드레인 전극과 상기 화소전극은 상기 드레인 콘택홀을 통해 서로 접촉하도록 형성될 수 있다.
상기 제 1 게이트 절연막은 그 하부에 위치한 상기 제 1 게이트 전극과 동일한 평면 형태를 가지며 완전 중첩하는 형태로 형성된 것이 특징이며, 상기 제 1 및 제 2 게이트 절연막에는 상기 제 1 게이트 전극을 노출시키는 게이트 콘택홀이 구비되며, 상기 게이트 배선은 상기 게이트 콘택홀을 통해 상기 제 1 게이트 전극과 접촉하며 형성된 것이 특징이다.
또한, 상기 제 1 게이트 절연막은 그 상부에 위치한 상기 액티브층과 동일한 평면 형태를 가지며 완전 중첩하는 형태로 형성될 수 있으며, 이때 상기 제 2 게이트 절연막에는 상기 제 1 게이트 전극을 노출시키는 게이트 콘택홀이 구비되며, 상기 게이트 배선은 상기 게이트 콘택홀을 통해 상기 제 1 게이트 전극과 접촉하며 형성되거나, 또는 상기 제 2 게이트 절연막은 상기 제 1 게이트 전극의 일측 끝단을 노출시키도록 형성되며, 상기 게이트 배선은 상기 제 2 게이트 절연막 외측으로 노출된 상기 제 1 게이트 전극의 일측 상부에서 상기 제 2 게이트 절연막의 측면과 접촉하며 상기 제 1 게이트 전극 일측의 상면 및 측면과 접촉하도록 형성된 것이 특징이다.
또한, 상기 기판과 상기 제 1 게이트 전극 사이에 상기 기판 전면에 대응하여 버퍼층이 형성되는 것이 특징이다.
또한, 상기 제 1 게이트 전극은 500Å 내지 1000Å 정도의 두께를 갖는 불순물 폴리실리콘으로 이루어지거나, 또는 100Å 내지 1000Å정도의 두께로서 800℃ 이상의 고용융점을 갖는 금속물질로 이루어질 수 있다.
또한, 상기 오믹콘택층과 상기 액티브층 사이에는 상기 오믹콘택층과 동일한 평면형태를 가지며 상기 오믹콘택층와 완전 중첩하는 형태로 순수 비정질 실리콘으로 이루어진 배리어배턴이 형성될 수 있으며, 상기 게이트 배선은 상기 제 2 게이트 배선과 연결되도록 형성될 수 있다.
본 발명에 따른 어레이 기판의 제조 방법은, 화소영역과 상기 화소영역 내에 소자영역이 정의(定義)된 기판 상의 상기 소자영역에 순차 적층된 형태로 제 1 게이트 전극과, 제 1 게이트 절연막과, 순수 폴리실리콘의 액티브층을 형성하는 단계와; 상기 액티브층 위로 상기 기판 전면에 제 2 게이트 절연막을 형성하는 단계와; 상기 제 2 게이트 절연막 위로 상기 액티브층의 중앙부에 대응하여 제 2 게이트 전극과, 상기 화소영역의 경계에 게이트 배선을 형성하는 단계와; 상기 제 2 게이트 전극과 게이트 배선 위로 상기 제 2 게이트 전극의 양측으로 각각 상기 액티브층을 노출시키는 액티브 콘택홀을 갖는 층간절연막을 형성하는 단계와; 상기 층간절연막 위로 상기 액티브 콘택홀을 통해 상기 액티브층과 접촉하며 이격하는 불순물 비정질 실리콘의 오믹콘택층과, 상기 오믹콘택층 상부에 각각 서로 이격하는 소스 및 드레인 전극을 형성하며, 동시에 상기 층간절연막 위로 상기 게이트 배선과 교차하여 상기 화소영역을 정의하는 데이터 배선을 형성하는 단계와; 상기 층간절연막 위로 상기 박막트랜지스터의 드레인 전극과 접촉하며 상기 화소영역에 화소전극을 형성하는 단계를 포함한다.
이때, 상기 화소전극을 형성하는 단계 이전에 상기 층간절연막 상에 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계를 포함하며, 상기 화소전극은 상기 보호층 상에 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하도록 형성하는 것이 특징이다.
상기 제 1 게이트 절연막은 그 하부에 위치한 상기 제 1 게이트 전극과 동일한 평면 형태를 가지며 완전 중첩하는 형태로 형성할 수 있다.
또한, 상기 제 1 게이트 절연막은 그 상부에 위치한 상기 액티브층과 동일한 평면 형태를 가지며 완전 중첩하는 형태로 형성할 수 있으며, 이때 상기 제 2 게이트 절연막을 형성하는 단계는, 상기 액티브층 외측으로 노출된 상기 제 1 게이트 전극의 일측 끝단을 노출시키는 단계를 포함하며, 상기 게이트 배선은 상기 제 2 게이트 절연막 외부로 노출된 상기 제 1 게이트 전극과 접촉하도록 형성하는 것이 특징인 상기 제 1 게이트 절연막은 그 하부에 위치한 상기 제 1 게이트 전극과 동일한 평면 형태를 가지며 완전 중첩하는 형태로 형성하는 것이 특징이다.
이때, 상기 게이트 배선은 상기 제 2 게이트 절연막과 중첩됨 없이 상기 제 1 게이트 전극의 일 끝단 상면에서 상기 제 2 게이트 절연막의 측면과 접촉하도록 형성하는 것이 특징이며, 이 경우 상기 제 2 게이트 절연막의 측면과 접촉하는 상기 게이트 배선과 제 2 게이트 전극을 형성하는 단계는, 상기 액티브층 위로 절연물질을 증착하거나 도포하여 제 2 게이트 절연막을 형성하는 단계와; 상기 제 2 게이트 절연막 위로 제 1 두께를 갖는 제 1 포토레지스트 패턴과 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 및 제 2 포토레지스트 패턴 외부로 노출된 상기 제 2 게이트 절연막을 제거함으로써 상기 제 1 게이트 전극의 일 끝단을 노출시키는 단계와; 애싱(ashing)을 진행하여 상기 제 2 포토레지스트 패턴을 제거하는 단계와; 상기 제 1 포토레지스트 패턴 위로 금속층을 형성하는 단계와; 상기 금속층이 형성된 기판을 상기 제 1 포토레지스트 패턴을 제거하기 위한 스트립액에 노출시켜 상기 제 1 포토레지스트 패턴과 이의 상면 및 측면에 형성된 상기 금속층을 동시에 제거하는 리프트 오프 공정을 진행하는 단계를 포함한다.
또한, 상기 게이트 배선은 상기 제 2 게이트 전극과 연결되도록 형성할 수 있으며, 상기 제 1 게이트 전극을 형성하기 이전에 상기 기판 상의 전면에 절연물질로서 버퍼층을 형성하는 단계를 포함하며, 상기 순수 폴리실리콘의 액티브층을 형성하는 단계는 순수 비정질 실리콘층을 형성하는 단계와, 상기 순수 비정질 실리콘층을 결정화하여 순수 폴리실리콘층으로 결정화하는 단계와, 상기 순수 폴리실리콘층을 패터닝하는 단계를 포함한다.
또한, 상기 층간절연막 위로 상기 액티브 콘택홀을 통해 상기 액티브층과 접촉하며 이격하는 불순물 비정질 실리콘의 오믹콘택층과, 상기 오믹콘택층 상부에 각각 서로 이격하는 소스 및 드레인 전극을 형성하는 단계는, 상기 오믹콘택층과 상기 액티브층 사이에 순수 비정질 실리콘의 배리어패턴을 형성하는 단계를 포함한다.
본 발명에 따른 어레이 기판은, 액티브층 중 캐리어의 이동 통로가 되는 채널 영역이 건식식각에 노출되지 않음으로써 표면 손상이 발생하지 않아 박막트랜지스터 특성이 저하되는 것을 방지하는 효과가 있다.
액티브층이 건식식각에 영향을 받지 않게 되므로 식각되어 없어지는 두께를 고려하지 않아도 되므로 상기 액티브층의 두께를 줄임으로써 증착 시간을 단축시켜 생산성을 향상시키는 효과가 있다.
본 발명에 따른 제조 방법에 의해 제조된 어레이 기판은 비정질 실리콘층을 결정화 공정에 의해 폴리실리콘층으로 결정화하고 이를 반도체층으로 하여 박막트랜지스터를 구성함으로써 비정질 실리콘층의 반도체층을 포함하는 박막트랜지스터를 구비한 어레이 기판 대비 이동도 특성을 수십 내지 수 백배 향상시키는 효과가 있다.
폴리실리콘의 액티브층을 박막트랜지스터의 반도체층으로 이용하면서도 불순물의 도핑은 필요로 하지 않으므로 도핑 공정 진행을 위한 신규 장비 투자를 실시하지 않아도 되므로 초기 투자비용을 절감할 수 있는 장점이 있다.
또한, 게이트 전극을 불순물을 포함하는 폴리실리콘으로 형성함으로써 금속물질의 게이트 전극을 형성한 종래의 어레이 기판의 결정화 공정 진행 시 발생되는 게이트 전극의 변형 또는 게이트 전극과 반도체층과의 쇼트 등의 문제를 원천적으로 해결하는 효과가 있다.
또한, 게이트 전극을 반도체층을 기준으로 그 상부 및 하부에 형성하여 이중 게이트 구조의 박막트랜지스터를 이루도록 함으로써 박막트랜지스터의 포화영역에서의 전류의 수렴 특성을 향상시켜 유기전계 발광 다이오드의 열화로 인해 발생하는 다이오드의 휘도 편차를 저감시키는 효과가 있다.
도 1은 액정표시장치 또는 유기전계 발광소자를 구성하는 종래의 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 단면을 도시한 도면.
도 2는 종래의 어레이 기판의 제조 단계 중 반도체층과 소스 및 드레인 전극을 형성하는 단계를 도시한 공정 단면도.
도 3은 종래의 폴리실리콘을 반도체층으로 하는 박막트랜지스터를 구비한 어레이 기판에 있어 상기 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도.
도 4는 본 발명의 제 1 실시예에 따른 어레이 기판에 있어 박막트랜지스터를 포함하는 하나의 화소영역을 도시한 단면도.
도 5는 본 발명의 제 2 실시예에 따른 어레이 기판에 있어 박막트랜지스터(Tr)를 포함하는 하나의 화소영역(P)을 도시한 단면도.
도 6a 및 6b는 비교예와 본 발명의 제 1 실시예에 따른 어레이 기판에 있어서 각 박막트랜지스터의 I-V 커브를 나타낸 그래프.
도 7a 내지 도 7m은 본 발명의 제 1 실시예에 따른 어레이 기판의 박막트랜지스터(Tr)를 포함하는 하나의 화소영역(P)에 대한 제조 단계별 공정 단면도.
도 8은 본 발명의 제 1 실시예의 변형예에 따른 어레이 기판에 있어 박막트랜지스터(Tr)를 포함하는 하나의 화소영역(P)을 도시한 단면도.
도 9는 본 발명의 제 2 실시예의 변형예에 따른 어레이 기판에 있어 박막트랜지스터(Tr)를 포함하는 하나의 화소영역(P)을 도시한 단면도.
도 10은 본 발명의 제 3 실시예에 따른 어레이 기판에 있어 박막트랜지스터를 포함하는 하나의 화소영역(P)을 도시한 단면도.
도 11은 본 발명의 제 4 실시예에 따른 어레이 기판에 있어 박막트랜지스터를 포함하는 하나의 화소영역(P)을 도시한 단면도.
도 12a 내지 도 12l은 본 발명의 제 3 실시예에 따른 어레이 기판의 박막트랜지스터(Tr)를 포함하는 하나의 화소영역(P)에 대한 제조 단계별 공정 단면도.
도 2는 종래의 어레이 기판의 제조 단계 중 반도체층과 소스 및 드레인 전극을 형성하는 단계를 도시한 공정 단면도.
도 3은 종래의 폴리실리콘을 반도체층으로 하는 박막트랜지스터를 구비한 어레이 기판에 있어 상기 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도.
도 4는 본 발명의 제 1 실시예에 따른 어레이 기판에 있어 박막트랜지스터를 포함하는 하나의 화소영역을 도시한 단면도.
도 5는 본 발명의 제 2 실시예에 따른 어레이 기판에 있어 박막트랜지스터(Tr)를 포함하는 하나의 화소영역(P)을 도시한 단면도.
도 6a 및 6b는 비교예와 본 발명의 제 1 실시예에 따른 어레이 기판에 있어서 각 박막트랜지스터의 I-V 커브를 나타낸 그래프.
도 7a 내지 도 7m은 본 발명의 제 1 실시예에 따른 어레이 기판의 박막트랜지스터(Tr)를 포함하는 하나의 화소영역(P)에 대한 제조 단계별 공정 단면도.
도 8은 본 발명의 제 1 실시예의 변형예에 따른 어레이 기판에 있어 박막트랜지스터(Tr)를 포함하는 하나의 화소영역(P)을 도시한 단면도.
도 9는 본 발명의 제 2 실시예의 변형예에 따른 어레이 기판에 있어 박막트랜지스터(Tr)를 포함하는 하나의 화소영역(P)을 도시한 단면도.
도 10은 본 발명의 제 3 실시예에 따른 어레이 기판에 있어 박막트랜지스터를 포함하는 하나의 화소영역(P)을 도시한 단면도.
도 11은 본 발명의 제 4 실시예에 따른 어레이 기판에 있어 박막트랜지스터를 포함하는 하나의 화소영역(P)을 도시한 단면도.
도 12a 내지 도 12l은 본 발명의 제 3 실시예에 따른 어레이 기판의 박막트랜지스터(Tr)를 포함하는 하나의 화소영역(P)에 대한 제조 단계별 공정 단면도.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다.
도 4는 본 발명의 제 1 실시예에 따른 어레이 기판에 있어 박막트랜지스터를 포함하는 하나의 화소영역을 도시한 단면도이다. 이때 설명의 편의를 위해 하나의 화소영역 내에 박막트랜지스터가 형성되는 영역을 소자영역이라 정의한다.
도시한 바와 같이, 본 발명의 제 1 실시예에 따른 어레이 기판(101)에는 전면에 절연물질로 이루어진 버퍼층(102)이 형성되어 있으며, 상기 버퍼층(102) 위로 소자영역(TrA)에 500Å 내지 1000Å 정도의 두께를 갖는 불순물 폴리실리콘 또는 100Å 내지 1000Å 정도의 얇은 두께를 가지며 800℃ 이상의 고융점을 갖는 금속물질로 이루어진 제 1 게이트 전극(105)이 형성되어 있다.
상기 제 1 게이트 전극(105)에 대응하여 그 상부로 절연물질로 이루어진 제 1 게이트 절연막(109)이 형성되어 있다. 이때, 상기 제 1 게이트 절연막(109)은 상기 제 1 게이트 전극(105)과 동일한 형태로 동일한 면적을 가지며 완전 중첩하며 형성되고 있는 것이 특징이다.
또한, 상기 제 1 게이트 절연막(109) 위로 상기 소자영역(TrA)에 위치한 상기 제 1 게이트 전극(105)에 대응하여 순수 폴리실리콘으로 이루어진 액티브층(115)이 형성되어 있다. 이때 상기 순수 폴리실리콘의 액티브층(115)은 상기 제 1 게이트 전극(105)보다 평면적으로 더 작은 면적을 가지며 상기 제 1 게이트 전극(105)과 완전 중첩하는 형태를 이루는 것이 특징이다.
또한, 상기 액티브층(115) 위로 전면에 절연물질로 이루어진 제 2 게이트 절연막(120)이 형성되어 있다. 이때 상기 제 2 게이트 절연막(120)에는 상기 액티브층(115) 외측으로 노출된 상기 제 1 게이트 절연막(109)을 관통하여 그 하부에 위치하는 상기 제 1 게이트 전극(105)을 노출시키는 게이트 콘택홀(124)이 구비되고 있는 것이 특징이다.
한편, 본 발명의 제 1 실시예에 있어서 가장 특징적인 구성으로서 상기 소자영역(TrA)에 있어 상기 액티브층(115)에 대응되는 상기 제 2 게이트 절연막(120) 위로 제 2 게이트 전극(128)이 형성되고 있다. 이렇게 소자영역(TrA)에 상기 제 2 게이트 전극(128)을 형성하는 것은 박막트랜지스터의 전류량을 증가시키고 액티브층(115)의 상면 및 배면에서 각각 상기 게 1 및 제 2 게이트 전극(105, 128)을 통해 그 흐름을 조절함으로써 험프(Hump)와 같은 비정상적인 특성을 개선시킬 수 있기 때문이다.
또한, 상기 제 2 게이트 절연막(120) 위에는 상기 게이트 콘택홀(124)을 통해 상기 제 1 게이트 전극과 접촉하며 동시에 상기 제 2 게이트 전극(128)과 연결되며 일방향으로 연장하며 게이트 배선(131)이 형성되어 있다.
또한, 상기 제 2 게이트 전극(128) 및 게이트 배선(131) 위로는 상기 기판(101) 전면에 절연물질로서 층간절연막(135)이 형성되어 있다. 이때 상기 소자영역(TrA)에 위치하는 상기 층간절연막(135)에 있어서는 상기 제 2 게이트 전극(128)을 기준으로 이의 양측으로 상기 제 2 게이트 절연막(120)을 관통하여 상기 액티브층(115)을 노출시키는 액티브 콘택홀(123a, 123b)이 구비되고 있다.
다음, 상기 층간절연막(135) 위로는 상기 소자영역(TrA)에 대응하여 상기 제 2 게이트 전극(128)을 기준으로 그 양측에 형성된 액티브 콘택홀(138)을 통해 각각 상기 액티브층(115)과 접촉하며 오믹콘택층(142)이 서로 이격하며 형성되어 있으며, 상기 서로 이격하는 오믹콘택층(142)과 각각 완전 중첩하며 서로 이격하며 소스 및 드레인 전극(150, 152)이 형성되어 있다.
이때, 도면에 나타내지 않았지만 상기 액티브층(115)과 오믹콘택층(142) 사이에는 상기 오믹콘택층(142)과 동일한 평면 형태를 가지며 완전 중첩하는 형태로서 순수 비정질 실리콘으로 이루어진 배리어패턴(미도시)이 더욱 형성될 수도 있다. 이러한 배리어패턴(미도시)은 상기 액티브층(115)과 오믹콘택층(142)과의 접촉 특성을 향상시키는 역할을 한다.
한편, 상기 층간절연막(135) 위로는 상기 게이트 배선(131)과 교차하여 상기 화소영역(P)을 정의하는 데이터 배선(미도시)이 형성되고 있으며, 상기 데이터 배선(미도시)은 상기 소스 전극(150)과 연결될 수도 있다.
상기 소자영역(TrA)에 순차 적층 형성된 상기 제 1 게이트 전극(105)과 제 1 게이트 절연막(109)과 순수 폴리실리콘의 액티브층(115)과 제 2 게이트 절연막(120)과 제 2 게이트 전극(128)과 층간절연막(135)과 서로 이격하는 오믹콘택층(142)과 서로 이격하는 소스 및 드레인 전극(150, 152)은 박막트랜지스터(Tr)를 이룬다.
한편, 전술한 구성을 갖는 어레이 기판이 액정표시장치용 어레이 기판으로 이용되는 경우는 상기 각 화소영역(P)에는 스위칭 소자로서 역할을 하며 상기 박막트랜지스터(Tr)가 하나 형성되며, 이 경우 상기 게이트 배선(131)은 상기 박막트랜지스터(Tr)의 제 1 및 제 2 게이트 전극(105, 128)과 연결되며, 상기 소스 전극(150)은 상기 데이터 배선(미도시)과 연결되도록 구성된다.
또한, 도면에 나타내지 않았지만, 전술한 구성을 갖는 어레이 기판이 유기전계 발광소자용 어레이 기판으로 이용되는 경우는 상기 소자영역(TrA)은 스위칭 소자가 형성되는 스위칭 영역(미도시)과, 구동소자(미도시)가 형성되는 구동영역(미도시)으로 나뉘며, 상기 스위칭 영역(미도시)에는 상기 액정표시장치용 어레이 기판에 형성된 박막트랜지스터(Tr)와 동일하게 상기 게이트 및 데이터 배선(131, 미도시)과 연결되어 스위칭 소자로서의 역할을 하는 스위칭 박막트랜지스터(미도시)가 형성되며, 상기 구동영역(미도시)에는 구동소자로서의 역할을 하는 구동 박막트랜지스터(미도시)가 형성된다. 이때 상기 구동 박막트랜지스터(미도시)는 상기 게이트 및 데이터 배선(131, 미도시)과 직접적으로 연결되지 않고 상기 스위칭 박막트랜지스터(미도시) 및 도면에 나타내지 않았지만 상기 게이트 배선(131) 또는 데이터 배선(미도시)과 나란하게 형성된 전원배선(미도시)과 연결되는 것이 특징이다.
이때 상기 구동 박막트랜지스터(미도시)와 스위칭 박막트랜지스터(미도시)의 각 전극의 연결만을 달리할 뿐 그 구성 형태는 동일하다.
한편 전술한 구성을 갖는 박막트랜지스터(Tr) 및 데이터 배선(미도시) 위로 전면에 절연물질로서 보호층(160)이 형성되어 있으며, 이때 상기 보호층(160)에는 상기 박막트랜지스터(Tr)의 드레인 전극(152)을 노출시키는 드레인 콘택홀(165)이 구비되고 있다.
또한, 상기 보호층(160) 위로는 상기 드레인 콘택홀(165)을 통해 상기 박막트랜지스터(Tr)의 드레인 전극(152)과 접촉하며 각 화소영역(P)별로 화소전극(170)이 형성되고 있다.
이때, 상기 화소전극(170)과 연결된 박막트랜지스터(Tr)는 액정표시장치용 어레이 기판의 경우 스위칭 소자의 역할을 하는 박막트랜지스터(Tr)가 되며, 유기전계 발광소자용 어레이 기판의 경우 구동 소자의 역할을 하는 구동 박막트랜지스터가 되는 것이 특징이다.
전술한 구성을 갖는 본 발명의 제 1 실시예에 따른 어레이 기판의 경우 총 7 마스크 공정에 의해 제조될 수 있는 것이 특징이다. 이의 제조 방법에 대해서는 추후 설명한다.
도 5는 본 발명의 제 2 실시예에 따른 어레이 기판에 있어 박막트랜지스터(Tr)를 포함하는 하나의 화소영역(P)을 도시한 단면도이다. 이때, 제 2 실시예에 따른 어레이 기판의 경우 대부분의 구성요소는 전술한 제 1 실시예와 동일하므로 제 1 실시예와 동일한 구성에 대해서는 그 설명을 생략하고, 차별점이 있는 부분을 위주로 설명하며, 설명의 편의를 위해 제 1 실시예와 동일한 구성요소에 대해서는 동일한 도면 부호를 부여하였다.
본 발명의 제 2 실시예에 따른 어레이 기판(101)에 있어서 제 1 실시예에 따른 어레이 기판과 차별점이 있는 부분은 화소전극(170)의 형성 위치이다.
제 1 실시예에 따른 어레이 기판의 경우, 도 4에 도시한 바와 같이 보호층(160)이 형성됨으로써 화소전극(170)이 상기 보호층(160) 상부에 위치하며, 나아가 상기 화소전극(170)이 상기 보호층(160) 내에 구비된 드레인 콘택홀(165)을 통해 박막트랜지스터(Tr)의 드레인 전극(152)과 접촉하며 형성되고 있지만, 제 2 실시예의 경우, 도 5에 도시한 바와 같이, 화소전극(170)은 박막트랜지스터(Tr)의 드레인 전극(152)의 일 끝단과 직접 접촉하며 층간절연막(135) 상에 형성되고 있는 것이 특징이다. 이렇게 드레인 콘택홀을 포함하는 보호층이 생략됨으로써 본 발명의 제 2 실시예에 따른 어레이 기판(101)의 경우 제 1 실시예에 따른 어레이 기판(도 4의 101) 대비 1회의 마스크 공정을 생략하여 총 6회의 마스크 공정을 통해 제조될 수 있는 것이 특징이다.
한편, 도 4 및 도 5를 참조하면, 본 발명의 제 1 및 제 2 실시예에 따른 어레이 기판(101)은 특히 폴리실리콘을 액티브층(115)을 포함하는 박막트랜지스터(Tr)에 있어 상기 액티브층(115)의 하부 및 상부에 각각 제 1 및 제 2 게이트 전극(105, 128)이 위치하여 이중 게이트 전극 구조를 갖도록 구성함으로써 상기 박막트랜지스터(Tr)의 전류량을 증가시키고 액티브층(115)의 상면 및 배면에서 각각 상기 게 1 및 제 2 게이트 전극(105, 128)을 통해 그 흐름을 조절함으로써 험프(Hump)와 같은 비정상적인 특성을 개선시킬 수 있으며, 나아가 상기 박막트랜지스터(Tr)의 포화영역에서의 I-V커브 특성을 향상시킬 수 있으며, 이에 의해 유기전계 발광소자용 어레이 기판(미도시)의 경우 유기전계 발광 다이오드(미도시)가 열화에 따른 휘도 저감이 발생한다 하더라도 휘도 편차를 최소화할 수 있는 장점을 갖는다.
도 6a 및 6b는 비교예와 본 발명의 제 1 실시예에 따른 어레이 기판에 있어서 각 박막트랜지스터의 I-V 커브를 나타낸 그래프이다. 도 6a는 비교예로서 듀얼 게이트 구조의 박막트랜지스터가 아닌 단일 게이트 전극을 갖는 박막트랜지스터의 I-V커브 특성을 나타낸 그래프이며, 도 6b는 본 발명의 제 1 실시예에 따른 어레이 기판에 구성된 제 2 게이트 전극이 채널영역과 소스 및 드레인 전극과 중첩하도록 형성된 것을 특징으로 하는 이중 게이트 구조의 박막트랜지스터의 I-V커브 특성을 나타낸 그래프이다. 이때 상기 각 I-V 커브 그래프는 소스 및 드레인 전극간의 전압 변화(VDS)에 따른 소스 및 드레인 전극에 흐르는 전류(IDS) 값을 나타낸 것이다.
도면을 참조하면, 비교예인 도 6a 대비 도 6b에 나타난 I-V커브 그래프에 도시된 I-V커브 곡선이 상측으로 쉬프트 된 형태를 가짐을 알 수 있다. 이는 박막트랜지스터 턴 온(turn on) 시의 전류(on current) 특성이 향상되었음을 의미한다. 일례로 도 6a에 있어서 최상부에 위치하는 곡선은 소스 및 드레인 전극 간 전압차가 2.5V가 되는 시점에서 그 전류치가 2.0*10-6 (A)이 되고 있음을 알 수 있다.
하지만, 본 발명의 제 1 실시예에 따른 이중 게이트 구조를 갖는 박막트랜지스터의 특성 커브를 나타낸 도 6b를 살펴보면, 모두 최상측에 위치하는 I-V커브의 경우 소스 및 드레인 전극의 전압차가 2.5V가 되는 부분에서 2.0*10-6(A)보다 큰값인 3.5*10-6(A)을 가짐을 알 수 있다. 따라서 온(on) 전류 특성이 향상되었음을 알 수 있다.
또한, 이러한 박막트랜지스터는 I-V 커브 특성 그래프 상에서 소스 드레인 전압차가 특정값 이상이 되면 이상적으로는 모두 일정한 크기의 전류값을 갖는 포화영역을 가져야 하며, 이러한 포화영역에서는 전류값의 변화가 작은 것 즉, 곡선의 커브가 평행한 상태를 나타내는 것이 우수한 특성을 갖는다.
도면을 살펴보면, 비교예(도 6a)의 경우, 상단에 위치하는 커브 곡선들을 참조하면 포화영역에서의 전류 변화량은 약 1.5*10-6(A)이 됨을 보이고 있지만, 본 발명의 제 1 실시예에 따른 도면인 도 6b를 살펴보면 상단에 위치하는 커브 곡선은 1.0*10-6(A)보다 작은 범위내의 변화량을 가짐을 알 수 있다.
또한, 그래프 커브 곡선을 자체를 살펴보아도 도 6a보다는 도 6b에 도시된 그래프 커브 곡선이 포화영역에서 그 기울기가 작은 값을 가져 플랫한 상태를 이루고 있음을 알 수 있다.
따라서 포화영역에서의 전류 특성에 있어서도 이중 게이트 구조를 갖는 박막트랜지스터를 포함하는 본 발명의 제 1 실시예가 단일 게이트 구조를 갖는 박막트랜지스터를 포함하는 비교예 대비 우수함을 알 수 있다.
또한, 전술한 구성을 갖는 본 발명의 제 1 및 제 2 실시예에 따른 어레이 기판은 순수 폴리실리콘의 액티브층이 형성됨으로써 종래의 비정질 실리콘을 액티브층으로 하는 어레이 기판대비 이동도 특성이 향상되는 장점을 갖는다.
그리고, 채널 영역이 형성되는 액티브층의 중앙부에 대해서는 제 2 게이트 절연막과 제 2 게이트 전극 및 층간절연막이 에치스토퍼의 역할을 함으로써 드라이 에칭에 노출되어 발생하는 두께 변화는 발생하지 않으므로 액티브층의 채널 영역의 두께 변화에 따른 박막트랜지스터의 특성 저하를 방지할 수 있다.
이후에는 전술한 구조를 갖는 어레이 기판의 제조 방법에 대해 설명한다. 이때, 제 1 실시예와 제 2 실시예는 보호층과 화소전극을 형성하는 것을 제외하고는 동일한 공정 단계를 진행함으로 제 1 실시예를 위주로 하여 설명하며, 제 2 실시예에 따른 어레이 기판의 제조방법은 제 1 실시예와 차별점이 있는 단계에 대해서만 부가적으로 설명한다. 이때 설명의 편의를 위해 하나의 화소영역 내에 박막트랜지스터가 형성되는 영역을 소자영역이라 정의한다.
도 7a 내지 도 7m은 본 발명의 제 1 실시예에 따른 어레이 기판의 박막트랜지스터(Tr)를 포함하는 하나의 화소영역(P)에 대한 제조 단계별 공정 단면도이다.
도 7a에 도시한 바와 같이, 투명한 절연기판(101) 예를들면 유리기판 상에 절연물질 더욱 정확히는 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하거나 또는 유기절연물질 예를들면 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl)을 도포함으로써 전면에 1000Å 내지 5000Å 정도의 두께를 갖는 버퍼층(102)을 형성한다. 이는 본 발명의 특징 상 추후 공정에서 결정화 공정을 진행하는데, 이러한 결정화 공정은 600℃ 내지 800℃의 고온의 분위기가 요구되고 있으며, 이 경우 상기 기판이 고온의 분위기에 노출됨으로써 기판의 표면으로부터 알카리 이온이 용출되어 폴리실리콘으로 이루어진 구성요소의 특성을 저하시킬 수 있다. 따라서 이러한 문제를 방지하기 위해 상기 버퍼층(102)을 형성하는 것이다.
다음, 상기 버퍼층(102) 위로 불순물 비정질 실리콘 증착하여 500Å 내지 1000Å 정도의 두께를 갖는 제 1 불순물 비정질 실리콘층(103)을 형성하거나 또는 800℃ 이상의 고 용융점을 갖는 금속물질 예를 들면 몰리브덴(Mo), 몰리 티타늄(MoTi)을 포함하는 몰리브덴 합금(Mo alloy), 구리(Cu), 구리 합금(Cu Alloy) 중 어느 하나 또는 둘 이상을 증착하여 100Å 내지 1000Å 정도의 두께를 갖는 게이트 금속층(미도시)을 형성 한다. 몰리브덴(Mo) 및 이를 포함하는 몰리브덴 합금(MoTi)과 구리(Cu) 및 구리합금의 경우 저저항 금속물질보다 단위 면적당 저항값을 높지만, 결정화 온도보다 높고 용융점 이하의 온도 범위 내에서는 그 변형의 정도가 매우 작고, 내부에 공극 등이 발생하지 않고, 급격한 온도 변화에 대해 팽창 및 수축의 정도가 상대적으로 작은 것을 실험을 통해 알 수 있었다.
도면에 있어서는 제 1 불순물 비정질 실리콘층(103)이 형성된 것을 나타내었다.
이후 상기 게이트 금속층(미도시) 또는 제 1 불순물 비정질 실리콘층(103) 위로 순차적으로 절연물질과 순수 비정질 실리콘을 연속하여 증착 또는 도포함으로써 제 1 절연층(107)과, 순수 비정질 실리콘층(111)을 형성 한다.
이때, 상기 순수 비정질 실리콘층(111)은 채널이 형성되는 부분이, 종래의 경우 서로 이격하는 오믹콘택층(도 7m의 142) 형성을 위해 진행하는 건식식각에 노출됨으로써 식각되어 그 표면으로부터 일부 두께가 제거되는 것을 고려하여 1000Å 이상의 두께로 형성하였지만, 본 발명의 경우, 상기 순수 비정질 실리콘층(111)을 통해 최종적으로 구현되는 순수 폴리실리콘의 액티브층(도 7m의 115)의 채널이 형성되는 영역은 에치스토퍼의 역할을 하는 제 2 게이트 절연막(도 7m의 120), 제 2 게이트 전극(도 7m의 128) 및 층간절연막(도 7m의 135)에 의해 건식식각에 노출되지 않는다. 따라서 상기 건식식각에 의해 액티브층(도 7m의 115) 내의 채널이 형성되는 부분의 두께가 얇아지게 되는 등의 문제는 발생하지 않으므로 추후 액티브층으로서의 역할을 할 수 있는 두께인 300Å 내지 1000Å로 형성하는 것이 특징이다.
또한, 상기 제 1 절연층(107)은 무기절연물질 예를 들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어지거나 또는 유기절연물질 예를 들면 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl)로 이루어질 수도 있다.
다음, 도 7b에 도시한 바와 같이, 상기 순수 비정질 실리콘층(도 7a의 111)의 이동도 특성 등을 향상시키기 위해 결정화 공정을 진행함으로써 상기 순수 비정질 실리콘층(도 7a의 111)이 결정화되어 순수 폴리실리콘층(112)을 이루도록 한다.
이때, 상기 결정화 공정은 제 1 불순물 비정질 실리콘층(도 7a의 103)이 형성된 경우 주로 고상 결정화(Solid Phase Crystallization : SPC) 공정을 진행하는 것이 바람직하며, 게이트 금속층(미도시)이 형성된 경우는 고상 결정화 또는 레이저를 이용한 결정화를 진행하는 것이 바람직하다.
상기 고상 결정화(SPC) 공정은 일례로 600℃ 내지 800℃의 분위기에서 열처리를 통한 써말 결정화(Thermal Crystallization) 또는 교번자장 결정화 장치를 이용한 600℃ 내지 700℃의 온도 분위기에서의 교번자장 결정화(Alternating Magnetic Field Crystallization) 공정인 것이 바람직하며, 레이저를 이용한 결정화는 일례로 ELA(Excimer Laser Annealing)인 것이 바람직하다.
한편, 제 1 불순물 비정질 실리콘층(도 7a의 103)이 형성된 경우, 이러한 결정화 공정 더욱 정확히는 고상 결정화 공정 진행에 의해 상기 순수 비정질 실리콘층(미도시) 뿐만 아니라 상기 제 1 불순물 비정질 실리콘층(도 7a의 103) 또한 결정화되어 불순물 폴리실리콘층(미도시)을 이루게 된다.
이후 설명의 편의를 위해 추후 제 1 게이트 전극(도 7m의 105)을 이루게 되는 상기 폴리실리콘층(미도시)과 게이트 금속층(미도시)을 게이트 물질층(104)이라 칭한다.
다음, 도 7c에 도시한 바와 같이, 상기 결정화 공정 진행에 의해 결정화된 순수 폴리실리콘층(112) 위로 포토레지스트를 도포하여 포토레지스트층(미도시)을 형성하고, 상기 포토레지스트층(미도시)에 대해 빛의 투과영역과 차단영역(미도시), 그리고 슬릿형태로 구성되거나 또는 다중의 코팅막을 더욱 구비하여 통과되는 빛량을 조절함으로써 그 빛 투과도가 상기 투과영역(미도시)보다는 작고 상기 차단영역(미도시)보다는 큰 반투과영역(미도시)으로 구성된 노광 마스크(미도시)를 이용하여 회절노광 또는 하프톤 노광을 실시한다.
이후, 노광된 포토레지스트층(미도시)을 현상함으로써 상기 순수 폴리실리콘층(112) 위로 상기 소자영역(TrA)에 대응하여 제 1 게이트 전극(도 7m의 105)이 형성되어야 할 부분 중 일부(추후 형성되는 순수 폴리실리콘의 액티브층(도 7m의 115)과 중첩하지 않는 부분)에 대응해서는 제 1 두께를 갖는 제 1 포토레지스트 패턴(191a)을 형성하고, 상기 제 1 게이트 전극(도 7m의 105)이 형성되어야 할 부분 중 상기 제 1 게이트 전극(도 7m의 105)보다 작은 면적으로 가지며 이와 완전 중첩하는 형태로 순수 폴리실리콘의 액티브층(도 7m의 115)이 형성되어야 할 부분에 대응해서는 상기 제 1 두께보다 더 두꺼운 제 2 두께를 갖는 제 2 포토레지스트 패턴(191b)을 형성한다. 따라서 제 1 게이트 전극(도 7m의 105)이 형성될 부분 중 상기 순수 폴리실리콘의 액티브층(도 7m의 115)과 중첩하며 형성되는 부분에 대응해서는 제 2 두께의 제 2 포토레지스트 패턴(191b)이 형성되고, 상기 제 1 게이트 전극(도 7m의 105)이 형성될 부분 중 순수 폴리실리콘의 액티브층(도 7m의 115)이 형성되지 않는 영역은 상기 제 1 두께의 제 1 포토레지스트 패턴(191a)이 형성되며, 상기 제 1 게이트 전극(도 7m의 105)이 형성되지 않는 기판(101)상의 모든 영역에 대해서는 상기 포토레지스트층(미도시)이 제거됨으로써 상기 순수 폴리실리콘층(112)을 노출시킨 상태를 이루도록 한다.
이때 상기 소자영역(TrA)에 있어 상기 제 2 포토레지스트 패턴(191b) 외측으로 상기 제 1 포토레지스트 패턴(191a)이 노출되도록 형성한다는 것과, 동시에 상기 제 2 포토레지스트 패턴(191b) 외측으로 노출된 제 1 포토레지스트 패턴(191a)의 폭을 달리 형성한다는 것이다. 이러한 구조를 갖도록 상기 제 1 및 제 2 포토레지스트 패턴(191a, 191b)을 형성한 이유는 추후 형성되는 게이트 배선(도 7m의 131)과 액티브층(도 7m의 115) 외부로 노출되는 제 1 게이트 전극(도 7m의 105)과의 접촉을 위한 게이트 콘택홀(도 7m의 124)을 형성할 면적을 확보하기 위함이다.
다음, 도 7d에 도시한 바와 같이, 상기 제 1 및 제 2 포토레지스트 패턴(191a, 191b) 외부로 노출된 상기 순수 폴리실리콘층(도 7c의 112)과, 그 하부에 위치한 상기 제 1 절연층(107) 및 상기 게이트 물질층(104)을 순차적으로 식각하여 제거함으로써 상기 소자영역(TrA)에 아일랜드 형태로서 순차 적층된 고용융점을 갖는 금속물질 또는 불순물 폴리실리콘으로 이루어진 제 1 게이트 전극(105)과 그 상부로 제 1 게이트 절연막(109) 및 순수 폴리실리콘 패턴(113)을 형성한다. 이때 상기 소자영역(TrA) 이외의 영역에 대해서는 상기 버퍼층(102)이 노출된 상태가 된다.
다음, 도 7e에 도시한 바와 같이, 상기 제 1 게이트 전극(105)과 제 1 게이트 절연막(109)과 순수 폴리실리콘 패턴(113)이 형성된 기판(101)에 대해 애싱(ashing)을 진행하여 상기 제 1 두께를 갖는 제 1 포토레지스트 패턴(도 7d의 191a)을 제거함으로써 상기 소자영역(TrA)에 있어 상기 제 2 포토레지스트 패턴(191b) 외측으로 상기 순수 폴리실리콘 패턴(113)의 테두리부를 노출시킨다. 이때 상기 애싱(ashing) 진행에 의해 상기 제 2 포토레지스트 패턴(191b) 또한 그 두께가 줄어들지만, 여전히 상기 순수 폴리실리콘 패턴(113) 상부에 남아있게 된다.
다음, 도 7f에 도시한 바와 같이, 상기 제 2 포토레지스트 패턴(도 7e의 191b) 외부로 노출된 상기 순수 폴리실리콘 패턴(도 7e의 113)을 식각하여 제거함으로써 상기 제 1 게이트 절연막(109)의 테두리부를 노출시킨다. 이때, 상기 제 2 포토레지스트 패턴(도 7e의 191b)이 그 상부에 존재함으로써 식각되지 않고 남아있게 되는 상기 순수 폴리실리콘 패턴(도 7e의 113)은 순수 폴리실리콘의 액티브층(115)을 이룬다.
한편, 본 발명의 제 1 실시예의 공정적인 특징에 의해 상기 순수 폴리실리콘의 액티브층(115)의 외측으로 노출된 상기 제 1 게이트 절연막(109) 부분 중 일측의 폭이 타측의 폭보다 상기 넓게 형성되어 추후 게이트 콘택홀(124)을 형성할 수 있는 영역이 확보되고 있는 것이 특징이다.
다음, 도 7g에 도시한 바와 같이, 스트립(strip)을 진행하여 상기 순수 폴리실리콘의 액티브층(115) 상부에 남아있는 상기 제 2 포토레지스트 패턴(도 7f의 191b)을 제거함으로써 상기 순수 폴리실리콘의 액티브층(115)을 노출시킨다.
다음, 도 7h에 도시한 바와 같이, 상기 순수 폴리실리콘의 액티브층(115) 위로 절연물질 일례로 산화실리콘(SiO2) 또는 질화실리콘(SiNx) 등의 무기절연물질을 증착하거나 또는 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl) 등의 유기절연물질을 도포함으로서 상기 기판(101) 전면에 제 2 게이트 절연막(120)을 형성 한다. 이러한 상기 제 2 게이트 절연막(120)은 단일층 구조를 갖도록 형성할 수 있으며 또는 이중층 구조를 갖도록 형성할 수도 있다.
이후, 상기 제 2 게이트 절연막(120)에 대해 포토레지스트의 도포, 노광 마스크를 이용한 노광, 노광된 포토레지스트의 현상, 식각 및 스트립(strip) 등 일련의 단위공정을 포함하는 마스크 공정을 진행하여 상기 순수 폴리실리콘의 액티브층(115) 일측으로 노출된 상기 제 1 게이트 절연막(109)과 더불어 패터닝함으로써 상기 제 1 게이트 전극(105)을 노출시키는 게이트 콘택홀(124)을 형성 한다.
다음, 도 7i에 도시한 바와 같이, 상기 게이트 콘택홀(124)이 형성된 제 2 게이트 절연막(120) 위로 제 1 금속물질 예를 들면 알루미늄(Al), 알루미늄네오디뮴(AlNd)을 포함하는 알루미늄 합금(AlNd), 구리(Cu), 구리합금(Cu Alloy), 몰리브덴(Mo), 몰리티타늄(MoTi)을 포함하는 몰리브덴 합금(MoTi) 및 크롬(Cr) 중 어느 하나 또는 둘 이상을 증착하여 단일층 또는 이중층 이상의 구조를 갖는 제 1 금속층(미도시)을 형성 한다. 이때 상기 제 1 금속층(미도시)이 이중층 구조를 이루는 경우는 일례로 몰리브덴(Mo)/알루미늄네오디뮴(AlNd), 몰리티타늄(MoTi)/알루미늄네오디뮴(AlNd)의 형태를 가질 수 있으며, 3중층 구조를 이루는 경우는 티타늄(Ti)/구리(Cu)/티타늄(Ti), 몰리티타늄(MoTi)/구리(Cu)/몰리티타늄(MoTi), 몰리브덴(Mo)/알루미늄네오디뮴(AlNd)/몰리브덴(Mo), 몰리브덴(Mo)/알루미늄(Al)/몰리브덴(Mo)의 형태를 가질 수 있다.
이후, 상기 제 1 금속층(미도시)을 마스크 공정을 진행하여 패터닝함으로서 소자영역(TrA)에 있어서는 단일층 또는 이중층 이상의 구조를 갖는 제 2 게이트 전극(128)을 형성하고 동시에 화소영역(P)의 경계에는 상기 제 2 게이트 전극(128)과 연결되며 단일층 또는 이중층 이상의 구조를 갖는 게이트 배선(131)을 형성 한다. 이때 상기 게이트 배선(131)은 상기 게이트 콘택홀(124)을 통해 상기 제 1 게이트 전극(105)과 연결되는 것이 특징이다.
이때, 상기 제 2 게이트 전극(128)은 상기 액티브층(115)의 중앙부에 형성되는 것이 특징이다.
한편, 본 발명의 제 1 및 제 2 실시예에서는 액정표시장치용 어레이 기판의 제조 방법을 일례로 설명하고 있으므로 상기 게이트 배선(131)이 제 1 및 제 2 게이트 전극(105, 128)과 연결된 형태가 되고 있지만, 유기전계 발광소자용 어레이 기판으로 제조하는 경우, 도면에 나타내지 않았지만, 구동영역(미도시)에 있어서는 상기 게이트 콘택홀(124)을 통해서 게이트 배선(131)이 접촉하며 형성되는 것이 아니라 스위칭 영역(미도시)에 구비되는 스위칭 박막트랜지스터(미도시)의 드레인 전극(미도시)과 연결될 수 있도록 연결전극(미도시)이 형성된다.
다음, 도 7j에 도시한 바와 같이, 상기 게이트 배선(131)과 제 2 게이트 전극(128) 위로 절연물질 일례로 산화실리콘(SiO2) 또는 질화실리콘(SiNx) 등의 무기절연물질을 증착하거나 또는 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl) 등의 유기절연물질을 도포함으로서 상기 기판(101) 전면에 층간절연막(135)을 형성 한다. 이러한 상기 층간절연막(135)은 단일층 구조를 갖도록 형성할 수 있으며 또는 이중층 구조를 갖도록 형성할 수도 있다.
이후 상기 층간절연막(135)과 더불어 그 하부에 위치하는 제 2 게이트 절연막(120)을 마스크 공정을 진행하여 패터닝함으로서 소자영역(TrA)에 상기 제 2 게이트 전극(128)을 기준으로 그 양측으로 각각 상기 순수 폴리실리콘의 액티브층(115)을 노출시키는 액티브 콘택홀(138)을 형성 한다.
다음, 도 7k에 도시한 바와 같이, 상기 액티브 콘택홀(138)을 갖는 층간절연막(135) 위로 전면에 순수 비정질 실리콘을 증착하여 50Å 내지 300Å 정도 두께의 배리어층(미도시)을 더욱 형성하고, 연속하여 불순물 비정질 실리콘을 증착하여 100Å 내지 300Å 정도의 두께를 갖는 제 2 불순물 비정질 실리콘층(미도시)을 형성한다.
이후, 상기 제 2 불순물 비정질 실리콘층(미도시) 위로 제 2 금속물질 예를 들면, 알루미늄(Al), 알루미늄네오디뮴(AlNd)을 포함하는 알루미늄 합금(AlNd), 구리(Cu), 구리합금(Cu Alloy), 몰리브덴(Mo), 몰리티타늄(MoTi)을 포함하는 몰리브덴 합금(MoTi) 및 크롬(Cr) 중 어느 하나 또는 둘 이상을 증착하여 단일층 또는 이중층 이상의 구조를 갖는 제 2 금속층(미도시)을 형성 한다.
이때, 순수 비정질 실리콘으로 이루어진 배리어층(미도시)을 형성하는 이유는 상기 배리어층(미도시)이 상기 순수 폴리실리콘의 액티브층(115)과 상기 불순물 비정질 실리콘층(미도시)의 사이에 개재됨으로써 이들 두 층(115, 미도시)간의 접합력을 향상시키기 위함이다. 상기 순수 폴리실리콘의 액티브층(115)과의 접합력은 불순물 비정질 실리콘보다는 순수 비정질 실리콘이 더욱 우수하기 때문이다.
다음, 상기 제 2 금속층(미도시)과 그 하부에 위치한 제 2 불순물 비정질 실리콘층(미도시) 및 상기 배리어층(미도시)을 마스크 공정을 진행하여 패터닝함으로써 상기 층간절연막(135) 위로 각 화소영역(P)의 경계에 단일층 구조 또는 이중층 이상의 구조를 갖는 데이터 배선(미도시)을 형성하고, 동시에 상기 소자영역(TrA)에 있어서는 상기 층간절연막(135) 상부에 단일층 구조 또는 이중층 이상의 구조를 갖는 서로 이격하는 소스 및 드레인 전극(150, 152)을 형성하고, 상기 소스 및 드레인 전극(150, 152)의 하부에 불순물 비정질 실리콘으로 이루어진 오믹콘택층(142)과 그 하부로 순수 비정질 실리콘의 배리어패턴(미도시)을 형성한다. 이때, 상기 순수 비정질 실리콘의 배리어패턴(미도시)은 각각 상기 액티브 콘택홀(138)을 통해 상기 순수 폴리실리콘의 액티브층(115)과 접촉하도록 한다.
이때, 상기 소자영역(TrA)에 형성된 상기 소스 전극(133)과 상기 데이터 배선(미도시)은 서로 연결되도록 형성한다. 이때 상기 서로 이격하는 소스 및 드레인 전극(150, 152) 각각의 하부에 형성되는 상기 오믹콘택층(142)과 상기 배리어패턴(미도시)은 상기 소스 및 드레인 전극(150, 152) 각각과 동일한 형태 및 면적으로 가지며 형성되는 것이 특징이다.
이러한 공정 진행에 의해 상기 데이터 배선(미도시)의 하부에도 불순물 비정질 실리콘으로 이루어진 제 1 더미패턴(미도시)과 순수 비정질 실리콘으로 이루어진 제 2 더미패턴(미도시)이 형성되게 된다.
이렇게 데이터 배선(미도시)과 소스 및 드레인 전극(150, 152)과 오믹콘택층(142) 및 배리어패턴(미도시)을 형성하는 과정에서 본 발명의 경우, 채널 영역을 이루는 순수 폴리실리콘의 액티브층(115)의 중앙부에 대응해서는 에치스토퍼의 역할을 하는 층간절연막(135)과 제 2 게이트 전극(128)과 제 2 게이트 절연막(120) 이 형성되어 있으므로 상기 소스 및 드레인 전극(150, 152) 형성 시 더욱 정확히는 상기 오믹콘택층(142)과 배리어패턴(미도시)의 패터닝을 위한 식각, 예를들면 건식식간 진행 시 상기 순수 폴리실리콘의 액티브층(115)의 채널영역은 전혀 영향을 받지 않게 된다. 따라서 종래기술에서 언급한 문제인 건식식각 진행에 의한 액티브층의 표면 손상 등은 발생하지 않음을 알 수 있다.
이때, 상기 소자영역(TrA)에 있어 순차 적층된 상기 제 1 게이트 전극(107)과, 제 1 게이트 절연막(110)과, 순수 폴리실리콘의 액티브층(115)과, 제 2 게이트 절연막(120)과, 제 2 게이트 전극(128)과, 층간절연막(135)과, 순수 비정질 실리콘의 배리어패턴(미도시)과, 불순물 비정질 실리콘의 오믹콘택층(142)과, 서로 이격하는 소스 및 드레인 전극(150, 152)은 박막트랜지스터(Tr)를 이룬다.
한편, 도면에 나타내지 않았지만 상기 데이터 배선(미도시)을 형성하는 단계에서 유기전계 발광소자용 어레이 기판의 경우 상기 데이터 배선(미도시)과 나란하게 전원배선(미도시)을 더욱 형성할 수 있다.
다음, 도 7l에 도시한 바와 같이, 상기 소스 및 드레인 전극(150, 152) 위로 절연물질 일례로 산화실리콘(SiO2) 또는 질화실리콘(SiNx) 등의 무기절연물질을 증착하거나 또는 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl) 등의 유기절연물질을 도포함으로서 상기 기판(101) 전면에 보호층(160)을 형성 한다.
이후 상기 보호층(160)에 대해 마스크 공정을 진행함으로써 이를 패터닝하여 상기 박막트랜지스터(Tr)의 드레인 전극(152)을 노출시키는 드레인 콘택홀(165)을 형성 한다.
다음, 도 7m에 도시한 바와 같이, 상기 보호층(160) 위로 도전성 물질 예를 들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO) 등의 투명 도전성 물질을 증착하거나 또는 금속물질 일례로 몰리티타늄(MoTi) 등의 몰리브덴 합금(Mo Alloy)을 증착함으로써 도전성 물질층(미도시)을 형성하고, 이에 대해 마스크 공정을 진행함으로써 각 화소영역(P) 내에 상기 드레인 콘택홀(165)을 통해 상기 드레인 전극(152)과 접촉하는 화소전극(170)을 형성함으로써 본 발명의 제 1 실시예에 따른 어레이 기판(101)을 완성한다.
한편, 제 2 실시예에 따른 어레이 기판은 도 6에 도시한 바와 같이, 상기 도 7a 내지 도 7l까지의 단계를 동일하게 진행하여 상기 소스 및 드레인 전극(150, 152)과 데이터 배선(미도시)을 형성한 상태에서 상기 소스 및 드레인 전극(150, 152)과 데이터 배선(미도시) 위로 도전성 물질 예를 들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO) 등의 투명 도전성 물질을 증착하거나 또는 상기 소스 및 드레인 전극(150, 152)을 이루는 금속물질과 선택비가 매우 차이가 있어 상기 소스 및 드레인 전극(150, 152)에 별 영향없이 식각될 수 있는 금속물질을 증착하여 도전성 물질층(미도시)을 형성 한다.
이후, 상기 도전성 물질층(미도시)에 대해 마스크 공정을 실시하여 패터닝하여 각 화소영역(P) 별로 상기 드레인 전극(152)의 일 끝단과 직접 접촉하는 화소전극(170)을 형성함으로써 완성할 수 있다.
이러한 제 2 실시예의 경우, 제 1 실시예 대비 보호층을 형성하는 단계와 상기 보호층 내에 드레인 콘택홀을 형성하기 위한 1회의 마스크 공정이 생략될 수 있으므로 제 1 실시예 대비 1회의 마스크 공정을 저감할 수 있는 장점이 있다.
도 8과 도 9는 각각 본 발명의 제 1 및 제 2 실시예의 변형예에 따른 어레이 기판에 있어 박막트랜지스터(Tr)를 포함하는 하나의 화소영역(P)을 도시한 단면도이다. 제 1 및 제 2 실시예와 각각 차별점이 있는 부분을 위주로 설명한다. 동일한 구성요소에 대해서는 제 1 및 제 2 실시예와 동일한 도면부호를 부여하였다.
도시한 바와 같이, 제 1 및 제 2 실시예의 변형예의 경우 각각 제 1 및 제 2 실시예와의 차별적인 구성은 제 1 게이트 절연막(109)과 액티브층(115)의 형태에 있다.
제 1 및 제 2 실시예의 경우, 도 4 및 도 5를 참조하면, 상기 제 1 게이트 절연막(109)은 상기 제 1 게이트 전극(105)과 동일한 평면 형태를 가지며 완전 중첩하는 형태를 이루었지만, 제 1 및 제 2 실시예의 변형예의 경우는 도 8 및 도 9를 참조하면 제 1 게이트 절연막(109)은 그 상부에 위치한 액티브층(115)과 동일한 평면형태를 가지며 완전 중첩하는 형태를 갖는 것이 특징이며, 상기 제 1 게이트 전극(105)의 테두리를 노출시키는 형태로 형성되고 있는 것이 특징이다.
이러한 구성에 의해 상기 액티브층(115) 외측으로 노출된 제 1 게이트 전극(105)의 테두리부에는 제 2 게이트 절연막(120)이 접촉하며 형성되고 있으며, 상기 제 2 게이트 절연막(120)만이 패터닝되어 상기 제 1 게이트 전극(105)을 노출시키는 게이트 콘택홀(124)이 구비되고 있는 구조를 이루며, 그 외의 구성요소는 전술한 제 1 및 제 2 실시예에 따른 어레이 기판과 동일한 구성을 갖는다.
도 10은 본 발명의 제 3 실시예에 따른 어레이 기판에 있어 박막트랜지스터를 포함하는 하나의 화소영역(P)을 도시한 단면도이다. 설명의 편의를 위해 제 1 실시예의 변형예(도 8 참조)에 제시된 구성요소와 동일한 구성요소에 대해서는 100을 더하여 도면부호를 부여하였다.
본 발명의 제 3 실시예에 따른 어레이 기판(201)의 경우 상기 제 1 게이트 전극(205)과 제 1 게이트 절연막(209) 및 순수 폴리실리콘의 액티브층(215)의 구성은 제 1 실시예의 변형예(도 8 참조)에 제시된 구성과 동일하며, 제 2 게이트 절연막(220)과 게이트 배선(231)을 제외한 구성은 제 1 실시예(도 4 참조) 및 제 1 실시예의 변형예(도 8 참조)에 따른 어레이 기판의 구성과 동일하다. 즉, 제 1 실시예의 변형예(도 8 참조)와 차별점이 있는 부분은 제 2 게이트 절연막(220)과 게이트 배선(231)의 구조가 되고 있다.
상기 게이트 배선(231)과 상기 제 2 게이트 절연막(220)은 상기 제 1 게이트 전극(205)의 일측의 상부에서 측면 접촉한 상태를 이루는 것이 특징이다. 상기 게이트 배선(213)은 상기 제 1 게이트 전극(205)의 일측의 상면 및 측면과 접촉하며 동시에 버퍼층(202) 상면과 접촉하며 형성되고 있는 것이 특징이다. 따라서 이러한 구성에 의해 본 발명의 제 3 실시예에 따른 어레이 기판(201)은 상기 게이트 배선(231)과 제 1 게이트 전극(205)은 게이트 콘택홀없이 직접 접촉하는 형태를 갖는 것이 특징이다. 그 외의 구성요소는 전술한 제 1 실시예의 변형예(도 8 참조)와 동일한 구성 및 형태를 가지므로 그 설명은 생략한다.
도 11은 본 발명의 제 4 실시예에 따른 어레이 기판에 있어 박막트랜지스터를 포함하는 하나의 화소영역(P)을 도시한 단면도이다. 설명의 편의를 위해 제 2 실시예의 변형예(도 9 참조)에 제시된 구성요소와 동일한 구성요소에 대해서는 100을 더하여 도면부호를 부여하였다.
본 발명의 제 4 실시예에 따른 어레이 기판(201)은 상기 제 1 게이트 전극(205)과 제 1 게이트 절연막(209)과 액티브층(215)과 게이트 배선(231)의 구성은 전술한 제 3 실시예(도 10 참조)와 동일하며, 즉, 게이트 배선(231)과 제 2 게이트 절연막(220)이 제 1 게이트 전극(205)의 일측 상부에서 서로 측면 접촉하는 형태로 구성되고 있는 것이 특징이며, 그 외의 구성요소는 제 2 실시예의 변형예(도 5 참조)와 동일한 구성을 가짐을 알 수 있다. 이러한 구성에 대해서는 이미 제 2 실시예의 변형예와 제 3 실시예를 통해 설명하였으므로 제 4 실시예의 구성에 대해서는 그 설명을 생략한다.
이후에는 본 발명의 제 3 실시예에 따른 어레이 기판의 제조 방법에 대해 설명한다. 이때, 상기 제 4 실시예에 따른 어레이 기판의 제조 방법은 제 3 실시예에 따른 어레이 기판의 제조 방법에서 보호층(260) 및 이의 내부에 드레인 콘택홀(265)을 형성하는 공정이 생략되는 점만이 차이가 있으며, 이러한 것은 이미 제 2 실시예에 따른 제조 방법에서 이미 설명하였으므로 이를 참고하면 되므로 제 4 실시예에 따른 어레이 기판의 제조방법은 생략한다.
도 12a 내지 도 12는 본 발명의 제 3 실시예에 따른 어레이 기판의 박막트랜지스터(Tr)를 포함하는 하나의 화소영역(P)에 대한 제조 단계별 공정 단면도이다.
우선, 도 12a에 도시한 바와 같이, 투명한 절연기판(201) 예를들면 유리기판 상에 절연물질 더욱 정확히는 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하거나 또는 유기절연물질 예를들면 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl)을 도포함으로써 전면에 1000Å 내지 5000Å 정도의 두께를 갖는 버퍼층(102)을 형성 한다.
다음, 상기 버퍼층(102) 위로 불순물 비정질 실리콘 증착하여 500Å 내지 1000Å 정도의 두께를 갖는 제 1 불순물 비정질 실리콘층(203)을 형성하거나 또는 800℃ 이상의 고 용융점을 갖는 금속물질 예를 들면 몰리브덴(Mo), 몰리 티타늄(MoTi)을 포함하는 몰리브덴 합금(Mo alloy), 구리(Cu), 구리 합금(Cu Alloy) 중 어느 하나 또는 둘 이상을 증착하여 100Å 내지 1000Å 정도의 두께를 갖는 게이트 금속층(미도시)을 형성 한다.
이후 상기 게이트 금속층(미도시) 또는 제 1 불순물 비정질 실리콘층(203) 위로 순차적으로 절연물질과 순수 비정질 실리콘을 연속하여 증착 또는 도포함으로써 제 1 절연층(207)과, 순수 비정질 실리콘층(211)을 형성 한다. 이때, 상기 순수 비정질 실리콘층(211)은 추후 액티브층으로서의 역할을 할 수 있는 두께인 300Å 내지 1000Å로 형성하는 것이 특징이다.
또한, 상기 제 1 절연층(207)은 무기절연물질 예를 들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어지거나 또는 유기절연물질 예를 들면 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl)로 이루어질 수도 있다.
다음, 도 12b에 도시한 바와 같이, 상기 순수 비정질 실리콘층(도 12a의 211)의 이동도 특성 등을 향상시키기 위해 결정화 공정을 진행함으로써 상기 순수 비정질 실리콘층(도 12a의 211)이 결정화되어 순수 폴리실리콘층(212)을 이루도록 한다.
이때, 상기 결정화 공정은 제 1 불순물 비정질 실리콘층(도 12a의 203)이 형성된 경우 주로 고상 결정화(Solid Phase Crystallization : SPC) 공정을 진행하는 것이 바람직하며, 게이트 금속층(미도시)이 형성된 경우는 고상 결정화 및 레이저를 이용한 결정화를 진행하는 것이 바람직하다. 이러한 결정화 공정에 대해서는 제 1 실시예의 제조 방법을 통해 설명하였으므로 상세한 설명은 생략한다.
한편, 제 1 불순물 비정질 실리콘층(도 12a의 203)이 형성된 경우, 이러한 결정화 공정 더욱 정확히는 고상 결정화 공정 진행에 의해 상기 순수 비정질 실리콘층(도 12a의 211) 뿐만 아니라 상기 제 1 불순물 비정질 실리콘층(도 12a의 203) 또한 결정화되어 불순물 폴리실리콘층(미도시)을 이루게 된다.
이후 설명의 편의를 위해 상기 불순물 폴리실리콘층(미도시)과 게이트 금속층(미도시)을 게이트 물질층(204)이라 칭한다.
다음, 도 12c에 도시한 바와 같이, 상기 결정화 공정 진행에 의해 결정화된 순수 폴리실리콘층(212) 위로 포토레지스트를 도포하여 포토레지스트층(미도시)을 형성하고, 상기 포토레지스트층(미도시)에 대해 빛의 투과영역과 차단영역(미도시), 그리고 슬릿형태로 구성되거나 또는 다중의 코팅막을 더욱 구비하여 통과되는 빛량을 조절함으로써 그 빛 투과도가 상기 투과영역(미도시)보다는 작고 상기 차단영역(미도시)보다는 큰 반투과영역(미도시)으로 구성된 노광 마스크(미도시)를 이용하여 회절노광 또는 하프톤 노광을 실시한다.
이후, 노광된 포토레지스트층(미도시)을 현상함으로써 상기 순수 폴리실리콘층(212) 위로 상기 소자영역(TrA)에 대응하여 제 1 게이트 전극(도 12l의 205)이 형성되어야 할 부분 중 일부(추후 형성되는 순수 폴리실리콘의 액티브층(도 12l의 215)과 중첩하지 않는 부분)에 대응해서는 제 1 두께를 갖는 제 1 포토레지스트 패턴(291a)을 형성하고, 상기 제 1 게이트 전극(도 12l의 205)이 형성되어야 할 부분 중 상기 제 1 게이트 전극(도 12l의 205)보다 작은 면적으로 가지며 이와 완전 중첩하는 형태로 순수 폴리실리콘의 액티브층(도 12l의 215)이 형성되어야 할 부분에 대응해서는 상기 제 1 두께보다 더 두꺼운 제 2 두께를 갖는 제 2 포토레지스트 패턴(291b)을 형성한다. 따라서 제 1 게이트 전극(도 12l의 205)이 형성될 부분 중 상기 순수 폴리실리콘의 액티브층(도 12l의 215)과 중첩하며 형성되는 부분에 대응해서는 제 2 두께의 제 2 포토레지스트 패턴(291b)이 형성되고, 상기 제 1 게이트 전극(도 12l의 205)이 형성될 부분 중 순수 폴리실리콘의 액티브층(도 12l의 215)이 형성되지 않는 영역은 상기 제 1 두께의 제 1 포토레지스트 패턴(291a)이 형성되며, 상기 제 1 게이트 전극(도 12l의 205)이 형성되지 않는 기판(201)상의 모든 영역에 대해서는 상기 포토레지스트층(미도시)이 제거됨으로써 상기 순수 폴리실리콘층(212)을 노출시킨 상태를 이루도록 한다.
이때 상기 소자영역(TrA)에 있어 상기 제 2 포토레지스트 패턴(291b) 외측으로 상기 제 1 포토레지스트 패턴(291a)이 노출되도록 형성한다는 것과, 동시에 상기 제 2 포토레지스트 패턴(291b) 외측으로 노출된 제 1 포토레지스트 패턴(291a)의 폭을 달리 형성한다는 것이다. 이러한 구조를 갖도록 상기 제 1 및 제 2 포토레지스트 패턴(291a, 291b)을 형성한 이유는 추후 형성되는 게이트 배선(도 12l의 231)과 액티브층(도 12l의 215) 외부로 노출되는 제 1 게이트 전극(도 12l의 205)과의 접촉을 위한 게이트 콘택홀(도 12l의 224)을 형성할 면적을 확보하기 위함이다.
다음, 도 12d에 도시한 바와 같이, 상기 제 1 및 제 2 포토레지스트 패턴(291a, 291b) 외부로 노출된 상기 순수 폴리실리콘층(도 12c의 212)과, 그 하부에 위치한 상기 제 1 절연층(도 12c의 207) 및 상기 게이트 물질층(도 12c의 204)을 순차적으로 식각하여 제거함으로써 상기 소자영역(TrA)에 아일랜드 형태로서 순차 적층된 고용융점을 갖는 금속물질 또는 불순물 폴리실리콘으로 이루어진 제 1 게이트 전극(205)과 그 상부로 제 1 게이트 절연패턴(208) 및 순수 폴리실리콘 패턴(213)을 형성한다. 이때 상기 소자영역(TrA) 이외의 영역에 대해서는 상기 버퍼층(102)이 노출된 상태가 된다.
다음, 도 12e에 도시한 바와 같이, 상기 제 1 게이트 전극(205)과 제 1 게이트 절연패턴(도 12d의 208)과 순수 폴리실리콘 패턴(도 12d의 213)이 형성된 기판(201)에 대해 애싱(ashing)을 진행하여 상기 제 1 두께를 갖는 제 1 포토레지스트 패턴(도 12d의 291a)을 제거함으로써 상기 소자영역(TrA)에 있어 상기 제 2 포토레지스트 패턴(291b) 외측으로 상기 순수 폴리실리콘 패턴(도 12d의 213)의 테두리부를 노출시킨다. 이때 상기 애싱(ashing) 진행에 의해 상기 제 2 포토레지스트 패턴(291b) 또한 그 두께가 줄어들지만, 여전히 상기 순수 폴리실리콘 패턴(도 12d의 213) 상부에 남아있게 된다.
다음, 상기 제 2 포토레지스트 패턴(도 12d의 291b) 외부로 노출된 상기 순수 폴리실리콘 패턴(도 12d의 213)과 그 하부의 제 1 게이트 절연패턴(도 12d의 208)을 식각하여 제거함으로써 상기 제 1 게이트 전극(205)의 테두리부를 노출시킨다. 이때, 상기 제 2 포토레지스트 패턴(291b)이 그 상부에 존재함으로써 식각되지 않고 남아있게 되는 상기 순수 폴리실리콘 패턴(도 12d의 213)은 순수 폴리실리콘의 액티브층(215)을 이루며, 이의 하부에 상기 액티브층(215)과 동일한 평면 형태를 가지며 완전 중첩하는 형태를 갖는 제 1 게이트 절연패턴(도 12d의 208)은 제 1 게이트 절연막(209)을 이룬다.
다음, 도 12f에 도시한 바와 같이, 스트립(strip)을 진행하여 상기 순수 폴리실리콘의 액티브층(215) 상부에 남아있는 상기 제 2 포토레지스트 패턴(도 12e의 291b)을 제거함으로써 상기 순수 폴리실리콘의 액티브층(215)을 노출시킨다.
전술한 단계까지 공정 진행은 제 1 및 제 2 실시예의 변형예에 따른 어레이 기판의 제조 방법에도 동일하게 적용되며, 이러한 제조 단계에 따른 공정 진행에 의해 제 1 게이트 절연막과 액티브층이 동일한 평면형태를 가지며 완전 중첩된 형태로 상기 제 1 게이트 전극의 테두리를 노출시키며 형태를 갖도록 형성될 수 있는 것이다.
다음, 도 12g에 도시한 바와 같이, 상기 순수 폴리실리콘의 액티브층(215) 위로 절연물질 일례로 산화실리콘(SiO2) 또는 질화실리콘(SiNx) 등의 무기절연물질을 증착하거나 또는 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl) 등의 유기절연물질을 도포함으로서 상기 기판(201) 전면에 제 2 게이트 절연막(220)을 형성 한다.
이후 상기 제 2 게이트 절연막(220) 위로 포토레지스트를 도포하여 포토레지스트층(미도시)을 형성하고, 이에 대해 회절노광 또는 하프톤 노광을 실시한 후 현상함으로서 상기 제 2 게이트 절연막(220) 위로 제 3 두께를 갖는 제 3 포토레지스트 패턴(293a) 및 상기 제 3 두께보다 얇은 제 4 두께를 갖는 제 4 포토레지스트 패턴(293b)을 형성한다. 이때 상기 제 4 포토레지스트 패턴(293b)은 소자영역(TrA)에 있어 상기 액티브층(215)의 중앙부에 대응하여 추후 제 2 게이트 전극(도 12l의 228)이 형성될 부분에 대응하여 형성하고, 상기 제 3 포토레지스트 패턴(293a)은 추후 형성될 게이트 배선(도 12l의 231)이 형성될 부분을 제외한 부분에 대응하여 형성되며, 게이트 배선(도 12l의 231)이 형성될 부분에 대응해서는 상기 제 2 게이트 절연막(220)을 노출된 상태가 되도록 한다.
다음, 도 12h에 도시한 바와 같이, 상기 제 3 및 제 4 포토레지스트 패턴(293a, 293b) 외부로 노출된 상기 제 2 게이트 절연막(220)을 제거함으로써 상기 제 1 게이트 전극(205)의 일측 끝단을 노출시킨다.
다음, 도 12i에 도시한 바와 같이, 애싱(ashing)을 진행하여 상기 제 4 두께를 갖는 제 4 포토레지스트 패턴(도 12h의 293b)을 제거함으로써 상기 소자영역(TrA)에 있어 상기 액티브층(215)의 중앙부와 대응되는 제 2 게이트 절연막(220) 부분을 노출시킨다.
다음, 도 12j에 도시한 바와 같이, 상기 제 3 포토레지스트 패턴(293a) 위로 상기 기판(201) 전면에 제 1 금속물질 예를 들면 알루미늄(Al), 알루미늄네오디뮴(AlNd)을 포함하는 알루미늄 합금(AlNd), 구리(Cu), 구리합금(Cu Alloy), 몰리브덴(Mo), 몰리티타늄(MoTi)을 포함하는 몰리브덴 합금(MoTi) 및 크롬(Cr) 중 어느 하나 또는 둘 이상을 증착하여 단일층 또는 이중층 이상의 구조를 갖는 제 1 금속층(227)을 형성 한다. 이때 상기 제 1 금속층(227)이 이중층 구조를 이루는 경우는 일례로 몰리브덴(Mo)/알루미늄네오디뮴(AlNd), 몰리티타늄(MoTi)/알루미늄네오디뮴(AlNd)의 형태를 가질 수 있으며, 3중층 구조를 이루는 경우는 티타늄(Ti)/구리(Cu)/티타늄(Ti), 몰리티타늄(MoTi)/구리(Cu)/몰리티타늄(MoTi), 몰리브덴(Mo)/알루미늄네오디뮴(AlNd)/몰리브덴(Mo), 몰리브덴(Mo)/알루미늄(Al)/몰리브덴(Mo)의 형태를 가질 수 있다.
다음, 도 12k에 도시한 바와 같이, 상기 제 1 금속층(도 12j의 227)이 형성된 기판(201)을 상기 제 3 포토레지스트 패턴(도 12j의 293a)을 제거하기 위한 스트립액에 노출시켜 상기 제 3 포토레지스트 패턴(도 12j의 293a)과 상기 스트립액이 반응하여 상기 제 3 포토레지스트 패턴(도 12j의 293a)이 기판(201)으로부터 떨어져 나가도록 하며 동시에 상기 제 3 포토레지스트 패턴(도 12j의 293a)의 상면 및 측면에 형성된 상기 제 1 금속층(도 12j의 227)까지 함께 떨어져 나가도록 하는 리프트 오프(lift off) 공정을 진행한다. 이러한 리프트 오프 공정에 의해 상기 소자영역(TrA)에는 상기 제 2 게이트 절연막(220) 상에 상기 액티브층(215)의 중앙부에 대응하여 제 2 게이트 전극(228)이 형성되며, 동시에 각 화소영역(P)의 경계에는 게이트 배선(231)이 형성된다. 이때 상기 게이트 배선(231)은 상기 제 2 게이트 절연막(220) 외측으로 노출된 상기 제 1 게이트 전극(205)의 상면 및 측면과 접촉하며 동시에 상기 제 2 게이트 절연막(220)의 측면과 접촉하는 상태를 이루게 된다.
다음, 도 12l에 도시한 바와 같이, 상기 게이트 배선(231)과 제 2 게이트 전극(228)을 형성한 후, 그 이후 단계는 전술한 제 1 실시예에 따른 어레이 기판을 제조하는 방법에 제시된 대로 동일하게 진행함으로써 즉, 상기 액티브층을 노출시키는 액티브 콘택홀(238)을 갖는 층간절연막(235)을 형성하는 단계와, 상기 액티브 콘택홀(238)을 통해 상기 액티브층(215)과 접촉하는 배리어패턴(미도시)과 오믹콘택층(242)과 서로 이격하는 소스 및 드레인 전극(250, 252)과 데이터 배선(미도시)을 형성하는 단계와, 상기 드레인 전극(252)을 노출시키는 드레인 콘택홀(265)을 갖는 보호층(260)을 형성하는 단계와, 화소전극(270)을 형성하는 단계를 진행함으로써 본 발명의 제 3 실시예에 따른 어레이 기판(201)을 완성할 수 있다.
한편, 본 발명은 전술한 실시예 및 변형예에 한정되지 아니하며, 본 발명의 정신을 벗어나지 않는 이상 다양한 변화와 변형이 가능하다.
101 : 어레이 기판 102 : 버퍼층
10b : 제 1 게이트 전극 109 : 제 1 게이트 절연막
115 : 순수 폴리실리콘의 액티브층 120 : 제 2 게이트 절연막
124 : 게이트 콘택홀 128 : 제 2 게이트 전극
131 : 게이트 배선 135 : 층간절연막
138 : 액티브 콘택홀 142 : 오믹콘택층
150 : 소스 전극 152 : 드레인 전극
160 : 보호층 165 : 드레인 콘택홀
170 : 화소전극
P : 화소영역 Tr : 박막트랜지스터
TrA : 소자영역
10b : 제 1 게이트 전극 109 : 제 1 게이트 절연막
115 : 순수 폴리실리콘의 액티브층 120 : 제 2 게이트 절연막
124 : 게이트 콘택홀 128 : 제 2 게이트 전극
131 : 게이트 배선 135 : 층간절연막
138 : 액티브 콘택홀 142 : 오믹콘택층
150 : 소스 전극 152 : 드레인 전극
160 : 보호층 165 : 드레인 콘택홀
170 : 화소전극
P : 화소영역 Tr : 박막트랜지스터
TrA : 소자영역
Claims (21)
- 화소영역과 상기 화소영역 내에 소자영역이 정의(定義)된 기판과;
상기 기판 상의 상기 소자영역에 순차 적층된 형태로 제 1 게이트 전극과, 제 1 게이트 절연막과, 순수 폴리실리콘의 액티브층과, 상기 액티브층 위로 전면에 형성된 제 2 게이트 절연막과, 상기 제 2 게이트 절연막 위로 상기 액티브층의 중앙부에 대응하여 형성된 제 2 게이트 전극과, 상기 제 2 게이트 전극 위로 상기 액티브층을 상기 제 2 게이트 전극의 양측으로 각각 노출시키는 액티브 콘택홀을 갖는 층간절연막과, 상기 액티브 콘택홀을 통해 각각 상기 액티브층과 접촉하며 이격하는 불순물 비정질 실리콘의 오믹콘택층과, 상기 서로 이격하는 오믹콘택층 상부에 각각 형성된 소스 및 드레인 전극을 포함하여 구성된 박막트랜지스터와;
상기 제 2 게이트 절연막 상의 상기 화소영역의 경계에 일방향으로 형성된 게이트 배선과;
상기 층간절연막 상의 상기 화소영역의 경계에 상기 게이트 배선과 교차하여 상기 화소영역을 정의하며 형성된 데이터 배선과;
상기 층간절연막 위로 상기 박막트랜지스터의 드레인 전극과 접촉하며 상기 화소영역에 형성된 화소전극
을 포함하는 어레이 기판.
- 제 1 항에 있어서,
상기 층간절연막과 상기 화소전극 사이에 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층이 형성되며, 상기 드레인 전극과 상기 화소전극은 상기 드레인 콘택홀을 통해 서로 접촉하도록 형성된 것이 특징인 어레이 기판.
- 제 1 항 또는 제 2 항에 있어서,
상기 제 1 게이트 절연막은 그 하부에 위치한 상기 제 1 게이트 전극과 동일한 평면 형태를 가지며 완전 중첩하는 형태로 형성된 것이 특징인 어레이 기판.
- 제 3 항에 있어서,
상기 제 1 및 제 2 게이트 절연막에는 상기 제 1 게이트 전극을 노출시키는 게이트 콘택홀이 구비되며, 상기 게이트 배선은 상기 게이트 콘택홀을 통해 상기 제 1 게이트 전극과 접촉하며 형성된 것이 특징인 어레이 기판.
- 제 1 항 또는 제 2 항에 있어서,
상기 제 1 게이트 절연막은 그 상부에 위치한 상기 액티브층과 동일한 평면 형태를 가지며 완전 중첩하는 형태로 형성된 것이 특징인 어레이 기판.
- 제 5 항에 있어서,
상기 제 2 게이트 절연막에는 상기 제 1 게이트 전극을 노출시키는 게이트 콘택홀이 구비되며, 상기 게이트 배선은 상기 게이트 콘택홀을 통해 상기 제 1 게이트 전극과 접촉하며 형성된 것이 특징인 어레이 기판.
- 제 5 항에 있어서,
상기 제 2 게이트 절연막은 상기 제 1 게이트 전극의 일측 끝단을 노출시키도록 형성되며, 상기 게이트 배선은 상기 제 2 게이트 절연막 외측으로 노출된 상기 제 1 게이트 전극의 일측 상부에서 상기 제 2 게이트 절연막의 측면과 접촉하며 상기 제 1 게이트 전극 일측의 상면 및 측면과 접촉하도록 형성된 것이 특징인 어레이 기판.
- 제 1 항 또는 제 2 항에 있어서,
상기 기판과 상기 제 1 게이트 전극 사이에 상기 기판 전면에 대응하여 버퍼층이 형성된 어레이 기판.
- 제 1 항 또는 제 2 항에 있어서,
상기 제 1 게이트 전극은 500Å 내지 1000Å 정도의 두께를 갖는 불순물 폴리실리콘으로 이루어지거나, 또는 100Å 내지 1000Å정도의 두께로서 800℃ 이상의 고용융점을 갖는 금속물질로 이루어진 것이 특징인 어레이 기판.
- 제 1 항 또는 제 2 항에 있어서,
상기 오믹콘택층과 상기 액티브층 사이에는 상기 오믹콘택층과 동일한 평면형태를 가지며 상기 오믹콘택층와 완전 중첩하는 형태로 순수 비정질 실리콘으로 이루어진 배리어배턴이 형성된 것이 특징인 어레이 기판.
- 제 1 항 또는 제 2 항에 있어서,
상기 게이트 배선은 상기 제 2 게이트 배선과 연결되도록 형성된 것이 특징인 어레이 기판.
- 화소영역과 상기 화소영역 내에 소자영역이 정의(定義)된 기판 상의 상기 소자영역에 순차 적층된 형태로 제 1 게이트 전극과, 제 1 게이트 절연막과, 순수 폴리실리콘의 액티브층을 형성하는 단계와;
상기 액티브층 위로 상기 기판 전면에 제 2 게이트 절연막을 형성하는 단계와;
상기 제 2 게이트 절연막 위로 상기 액티브층의 중앙부에 대응하여 제 2 게이트 전극과, 상기 화소영역의 경계에 게이트 배선을 형성하는 단계와;
상기 제 2 게이트 전극과 게이트 배선 위로 상기 제 2 게이트 전극의 양측으로 각각 상기 액티브층을 노출시키는 액티브 콘택홀을 갖는 층간절연막을 형성하는 단계와;
상기 층간절연막 위로 상기 액티브 콘택홀을 통해 상기 액티브층과 접촉하며 이격하는 불순물 비정질 실리콘의 오믹콘택층과, 상기 오믹콘택층 상부에 각각 서로 이격하는 소스 및 드레인 전극을 형성하며, 동시에 상기 층간절연막 위로 상기 게이트 배선과 교차하여 상기 화소영역을 정의하는 데이터 배선을 형성하는 단계와;
상기 층간절연막 위로 상기 박막트랜지스터의 드레인 전극과 접촉하며 상기 화소영역에 화소전극을 형성하는 단계
를 포함하는 어레이 기판의 제조 방법.
- 제 12 항에 있어서,
상기 화소전극을 형성하는 단계 이전에 상기 층간절연막 상에 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계를 포함하며, 상기 화소전극은 상기 보호층 상에 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하도록 형성하는 것이 특징인 어레이 기판의 제조 방법.
- 제 12 항 또는 제 13 항에 있어서,
상기 제 1 게이트 절연막은 그 하부에 위치한 상기 제 1 게이트 전극과 동일한 평면 형태를 가지며 완전 중첩하는 형태로 형성하는 것이 특징인 어레이 기판의 제조 방법.
- 제 12 항 또는 제 13 항에 있어서,
상기 제 1 게이트 절연막은 그 상부에 위치한 상기 액티브층과 동일한 평면 형태를 가지며 완전 중첩하는 형태로 형성하는 것이 특징인 어레이 기판의 제조 방법.
- 제 15 항에 있어서,
상기 제 2 게이트 절연막을 형성하는 단계는, 상기 액티브층 외측으로 노출된 상기 제 1 게이트 전극의 일측 끝단을 노출시키는 단계를 포함하며,
상기 게이트 배선은 상기 제 2 게이트 절연막 외부로 노출된 상기 제 1 게이트 전극과 접촉하도록 형성하는 것이 특징인 상기 제 1 게이트 절연막은 그 하부에 위치한 상기 제 1 게이트 전극과 동일한 평면 형태를 가지며 완전 중첩하는 형태로 형성하는 것이 특징인 어레이 기판의 제조 방법.
- 제 16 항에 있어서,
상기 게이트 배선은 상기 제 2 게이트 절연막과 중첩됨 없이 상기 제 1 게이트 전극의 일 끝단 상면에서 상기 제 2 게이트 절연막의 측면과 접촉하도록 형성하는 것이 특징인 어레이 기판의 제조 방법.
- 제 17 항에 있어서,
상기 제 2 게이트 절연막의 측면과 접촉하는 상기 게이트 배선과 제 2 게이트 전극을 형성하는 단계는,
상기 액티브층 위로 절연물질을 증착하거나 도포하여 제 2 게이트 절연막을 형성하는 단계와;
상기 제 2 게이트 절연막 위로 제 1 두께를 갖는 제 1 포토레지스트 패턴과 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴을 형성하는 단계와;
상기 제 1 및 제 2 포토레지스트 패턴 외부로 노출된 상기 제 2 게이트 절연막을 제거함으로써 상기 제 1 게이트 전극의 일 끝단을 노출시키는 단계와;
애싱(ashing)을 진행하여 상기 제 2 포토레지스트 패턴을 제거하는 단계와;
상기 제 1 포토레지스트 패턴 위로 금속층을 형성하는 단계와;
상기 금속층이 형성된 기판을 상기 제 1 포토레지스트 패턴을 제거하기 위한 스트립액에 노출시켜 상기 제 1 포토레지스트 패턴과 이의 상면 및 측면에 형성된 상기 금속층을 동시에 제거하는 리프트 오프 공정을 진행하는 단계
를 포함하는 어레이 기판의 제조 방법.
- 제 12 항에 있어서,
상기 게이트 배선은 상기 제 2 게이트 전극과 연결되도록 형성하는 것이 특징인 어레이 기판의 제조 방법.
- 제 12 항에 있어서,
상기 제 1 게이트 전극을 형성하기 이전에 상기 기판 상의 전면에 절연물질로서 버퍼층을 형성하는 단계를 포함하며,
상기 순수 폴리실리콘의 액티브층을 형성하는 단계는 순수 비정질 실리콘층을 형성하는 단계와, 상기 순수 비정질 실리콘층을 결정화하여 순수 폴리실리콘층으로 결정화하는 단계와, 상기 순수 폴리실리콘층을 패터닝하는 단계를 포함하는 것이 특징인 어레이 기판의 제조 방법.
- 제 12 항에 있어서,
상기 층간절연막 위로 상기 액티브 콘택홀을 통해 상기 액티브층과 접촉하며 이격하는 불순물 비정질 실리콘의 오믹콘택층과, 상기 오믹콘택층 상부에 각각 서로 이격하는 소스 및 드레인 전극을 형성하는 단계는,
상기 오믹콘택층과 상기 액티브층 사이에 순수 비정질 실리콘의 배리어패턴 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100015725A KR20110096337A (ko) | 2010-02-22 | 2010-02-22 | 어레이 기판 및 이의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100015725A KR20110096337A (ko) | 2010-02-22 | 2010-02-22 | 어레이 기판 및 이의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20110096337A true KR20110096337A (ko) | 2011-08-30 |
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ID=44931596
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100015725A KR20110096337A (ko) | 2010-02-22 | 2010-02-22 | 어레이 기판 및 이의 제조 방법 |
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| Country | Link |
|---|---|
| KR (1) | KR20110096337A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8987719B2 (en) | 2012-09-18 | 2015-03-24 | Samsung Display Co., Ltd. | Organic light emitting diode display |
-
2010
- 2010-02-22 KR KR1020100015725A patent/KR20110096337A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8987719B2 (en) | 2012-09-18 | 2015-03-24 | Samsung Display Co., Ltd. | Organic light emitting diode display |
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