KR20110113040A - 어레이 기판 - Google Patents

어레이 기판 Download PDF

Info

Publication number
KR20110113040A
KR20110113040A KR1020100032358A KR20100032358A KR20110113040A KR 20110113040 A KR20110113040 A KR 20110113040A KR 1020100032358 A KR1020100032358 A KR 1020100032358A KR 20100032358 A KR20100032358 A KR 20100032358A KR 20110113040 A KR20110113040 A KR 20110113040A
Authority
KR
South Korea
Prior art keywords
storage
gate
electrode
layer
contact
Prior art date
Application number
KR1020100032358A
Other languages
English (en)
Inventor
최희동
서성모
강민형
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020100032358A priority Critical patent/KR20110113040A/ko
Publication of KR20110113040A publication Critical patent/KR20110113040A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136277—Active matrix addressed cells formed on a semiconductor substrate, e.g. of silicon

Abstract

본 발명은, 화소영역과 상기 화소영역 내에 스위칭 영역과 구동 영역 및 스토리지 영역이 정의(定義)된 기판 상의 상기 스위칭 영역과 구동영역에 아일랜드 형태로 고용융점 금속물질로 형성된 제 1 및 제 2 게이트 전극과; 상기 제 1 및 제 2 게이트 전극 상부에 아일랜드 형태로 각각 상기 제 1 및 제 2 게이트 전극 각각의 일 끝단을 노출시키며 형성된 게이트 절연막과; 상기 제 1 및 제 2 게이트 전극에 대응하여 상기 게이트 절연막 상부로 상기 각 게이트 절연막의 가장자리를 노출시키며 각각 형성된 순수 폴리실리콘의 제 1 및 제 2 액티브층과; 상기 게이트 절연막 외측으로 노출된 상기 제 1 게이트 전극과 접촉하며 화소영역의 경계에 형성된 게이트 배선 및 상기 제 2 게이트 전극과 접촉하며 형성된 게이트 보조패턴과; 상기 제 1 액티브층을 노출시키며 서로 이격하는 제 1 및 제 2 액티브 콘택홀과, 상기 제 2 액티브층을 노출시키며 서로 이격하는 제 3 및 제 4 액티브 콘택홀을 가지며, 상기 제 1 및 제 2 액티브층 각각의 중앙부에 대해서는 에치스토퍼의 역할을 하며 상기 기판 전면에 형성된 층간절연막과; 상기 스위칭 영역에 상기 층간절연막 위로 각각 상기 제 1 및 제 2 액티브 콘택홀을 통해 상기 제 1 액티브층과 접촉하며 이격하는 불순물 비정질 실리콘의 제 1 오믹콘택층과, 상기 구동 영역에 상기 층간절연막 위로 각각 상기 제 3 및 제 4 액티브 콘택홀을 통해 상기 제 2 액티브층과 접촉하며 이격하며 불순물 비정질 실리콘의 제 2 오믹콘택층과; 상기 이격하는 상기 제 1 오믹콘택층 위로 각각 이격하며 형성된 제 1 소스 및 드레인 전극과, 상기 이격하는 상기 제 2 오믹콘택층 위로 각각 이격하며 형성된 제 2 소스 및 드레인 전극과; 상기 층간절연막 위로 상기 화소영역의 경계에 상기 제 1 소스 전극과 연결되며 형성된 데이터 배선과; 상기 데이터 배선 위로 상기 기판 전면에 상기 제 1 및 제 2 드레인 전극을 각각 노출시키는 제 1 및 제 2 드레인 콘택홀과 상기 게이트 보조패턴을 노출시키는 게이트 콘택홀을 가지며 형성된 보호층과; 상기 보호층 위로 상기 각 화소영역에 상기 제 2 드레인 콘택홀을 통해 상기 제 2 드레인 전극과 접촉하며 형성된 화소전극과; 상기 제 1 드레인 콘택홀 및 상기 게이트 콘택홀을 통해 상기 제 1 드레인 전극 및 게이트 보조패턴과 동시에 접촉하며 형성된 연결패턴을 포함하는 어레이 기판을 제공한다.

Description

어레이 기판{Array substrate for organic electroluminescent device}
본 발명은 어레이 기판에 관한 것이며, 특히 건식식각 진행에 의해 액티브층의 표면 손상 발생을 원천적으로 억제하며 이동도 특성이 우수한 액티브층을 갖는 박막트랜지스터를 구비하며, 나아가 스토리지 커패시터 용량을 향상시킬 수 있는 어레이 기판에 관한 것이다.
근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 평판표시장치로서 액정표시장치 또는 유기전계 발광소자가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다.
액정표시장치 중에서는 각 화소(pixel)별로 전압의 온(on)/오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 어레이 기판을 포함하는 액티브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.
또한, 유기전계 발광소자는 높은 휘도와 낮은 동작 전압 특성을 가지며, 스스로 빛을 내는 자체발광형이기 때문에 명암대비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하므로 최근 평판표시장치로서 주목 받고 있다.
이러한 액정표시장치와 유기전계 발광소자에 있어서 공통적으로 화소영역 각각을 온(on)/오프(off) 제거하기 위해서 필수적으로 스위칭 소자인 박막트랜지스터를 구비한 어레이 기판이 구비되고 있으며, 나아가 상기 유기전계 발광소자에 있어서는 상기 스위칭 박막트랜지스터 이외에 유기전계 발광 다이오드 구동을 위한 구동 박막트랜지스터를 상기 어레이 기판의 각 화소영역에 구비하고 있다.
도 1은 유기전계 발광소자를 구성하는 종래의 어레이 기판에 있어 하나의 화소영역을 구동 박막트랜지스터를 포함하여 절단한 단면을 도시한 것이다. 이때 설명의 편의를 위한 상기 구동 박막트랜지스터가 형성된 영역을 구동영역이라 정의한다.
도시한 바와 같이, 어레이 기판(11)에 있어 다수의 게이트 배선(미도시)과 데이터 배선(33)이 교차하여 정의되는 다수의 화소영역(P) 내의 구동영역(TrA)에는 게이트 전극(15)이 형성되어 있으며, 상기 게이트 전극(15) 상부로 전면에 게이트 절연막(18)이 형성되어 있으며, 그 위에 순차적으로 순수 비정질 실리콘의 액티브층(22)과 불순물 비정질 실리콘의 오믹콘택층(26)으로 구성된 반도체층(28)이 형성되어 있다. 상기 오믹콘택층(26) 위로는 상기 게이트 전극(15)에 대응하여 서로 이격하며 소스 전극(36)과 드레인 전극(38)이 형성되어 있다. 이때 순차 적층 형성된 게이트 전극(15)과 게이트 절연막(18)과 반도체층(28)과 소스 및 드레인 전극(36, 38)은 구동 박막트랜지스터(Tr)를 이룬다. 이때 도면에 나타내지 않았지만, 상기 화소영역에는 상기 구동 박막트랜지스터(Tr)와 동일한 형태를 가지며, 상기 구동 박막트랜지스터(Tr) 및 상기 게이트 배선(미도시)과 데이터 배선(33)과 연결되며 스위칭 박막트랜지스터(미도시)가 형성되고 있다.
또한, 상기 소스 및 드레인 전극(36, 38)과 노출된 액티브층(22) 위로 전면에 상기 드레인 전극(38)을 노출시키는 드레인 콘택홀(45)을 포함하는 보호층(42)이 형성되어 있으며, 상기 보호층(42) 상부에는 각 화소영역(P)별로 독립되며, 상기 드레인 콘택홀(45)을 통해 상기 드레인 전극(38)과 접촉하는 화소전극(50)이 형성되어 있다. 이때, 상기 데이터 배선(33) 하부에는 상기 오믹콘택층(26)과 액티브층(22)을 이루는 동일한 물질로 제 1 패턴(27)과 제 2 패턴(23)의 이중층 구조를 갖는 반도체 패턴(29)이 형성되어 있다.
전술한 구조를 갖는 종래의 어레이 기판(11)에 있어서 상기 구동 영역(TrA)에 구성된 박막트랜지스터(Tr)의 반도체층(28)을 살펴보면, 순수 비정질 실리콘의 액티브층(22)은 그 상부로 서로 이격하는 오믹콘택층(26)이 형성된 부분의 제 2 두께(t2)와 상기 오믹콘택층(26)이 제거되어 노출된 된 부분의 제 1 두께(t1)가 달리 형성됨을 알 수 있다. 이러한 액티브층(22)의 두께 차이(t1 ≠ t2)는 제조 방법에 기인한 것이며, 상기 액티브층(22)의 두께 차이(t1 ≠ t2)에 의해 상기 박막트랜지스터(Tr)의 특성 저하가 발생하고 있다.
도 2는 종래의 어레이 기판의 제조 단계 중 반도체층과 소스 및 드레인 전극을 형성하는 단계를 도시한 단면도이다. 도면에 있어서는 설명의 편의를 위해 게이트 전극과 게이트 절연막은 생략하였다.
도시한 바와 같이, 기판(11) 상에 순수 비정질 실리콘층(미도시)을 형성하고 그 상부로 불순물 비정질 실리콘층(미도시)과 금속층(미도시)을 순차적으로 형성하고, 이들을 패터닝함으로써 최상부에 금속물질로서 소스 드레인 패턴(미도시)을 형성하고, 그 하부로 불순물 비정질 실리콘 패턴(미도시)과, 액티브층(미도시)을 형성한다.
이후, 상기 소스 드레인 패턴의 중앙부를 식각하여 제거함으로써 서로 이격하는 소스 및 드레인 전극(36, 38)을 형성한다. 이때 상기 소스 및 드레인 전극(36, 398) 사이로 상기 불순물 비정질 실리콘 패턴(미도시)이 노출되게 된다.
다음, 상기 소스 및 드레인 전극(36, 38) 사이의 이격영역에 노출된 상기 불순물 비정질 실리콘 패턴(미도시)에 대해 건식식각을 실시함으로써 상기 소스 및 드레인 전극(36, 38) 사이로 노출된 상기 불순물 비정질 실리콘 패턴(미도시)을 제거함으로써 서로 이격하는 오믹콘택층(26)을 상기 소스 및 드레인 전극(36, 38) 하부에 형성한다.
이때, 상기 건식식각은 상기 소스 및 드레인 전극(36, 38) 사이로 노출된 불순물 비정질 실리콘 패턴(미도시)을 완전히 없애기 위해 충분히 오랜 시간 지속되며, 이러한 과정에서 상기 불순물 비정질 실리콘 패턴(미도시) 하부에 위치한 액티브층(22)까지도 상기 불순물 비정질 실리콘 패턴(미도시)이 제거되는 부분에 대해서는 소정 두께 식각이 발생하게 된다. 따라서 액티브층(22)에 있어 그 상부에 오믹콘택층(26)이 형성된 부분과 노출된 부분에 있어 두께(t1 ≠ t2) 차이가 발생하게 된다. 상기 건식식각을 충분히 오랜시간 실시하지 않으면, 소스 및 드레인 전극(36, 38) 간의 이격영역에 있어 제거되어야 할 상기 불순물 비정질 실리콘 패턴(미도시)이 상기 액티브층(22) 상부에 남아 박막트랜지스터의 특성이 저하되므로 이를 방지하기 위함이다.
따라서 전술한 종래의 어레이 기판(11)의 제조 방법에 있어서는 필연적으로 액티브층(22)의 두께 차이가 발생하게 되며, 이로 인해 박막트랜지스터(도 1의 Tr)의 특성 저하가 발생하게 된다.
또한, 액티브층(22)이 오믹콘택층(26) 형성을 위한 건식식각 진행 시 식각되어 제거되는 두께까지 고려하여 충분히 두껍게 상기 액티브층(22)을 이루는 순수 비정질 실리콘층(미도시)을 1000Å 이상의 두께를 갖도록 증착해야 하는 바, 증착시간이 늘어나 생산성을 떨어뜨리는 결과를 초래하고 있다.
한편, 어레이 기판에 있어서 가장 중요한 구성요소로는 각 화소영역별로 형성되며, 게이트 배선과 데이터 배선 및 화소전극과 동시에 연결됨으로써 선택적, 주기적으로 신호전압을 상기 화소전극에 인가시키는 역할을 하는 박막트랜지스터를 들 수 있다.
하지만, 종래의 어레이 기판에서 일반적으로 구성하는 박막트랜지스터의 경우, 상기 액티브층은 비정질 실리콘을 이용하고 있음을 알 수 있다. 이러한 비정질 실리콘을 이용하여 액티브층을 형성할 경우, 상기 비정질 실리콘은 원자 배열이 무질서하기 때문에 빛 조사나 전기장 인가 시 준 안정 상태로 변화되어 박막트랜지스터 소자로 활용 시 안정성에 문제가 되고 있으며, 채널 내부에서 캐리어의 이동도가 0.1㎠/V·s∼1.0㎠/V·s로 낮아 이를 구동회로용 소자로 사용하는 데는 어려움이 있다.
이러한 문제를 해결하고자 레이저 장치를 이용한 결정화 공정 진행에 의해 비정질 실리콘의 반도체층을 폴리실리콘의 반도체층으로 결정화함으로써 폴리실리콘을 액티브층으로 이용한 박막트랜지스터를 제조하는 방법이 제안되고 있다.
하지만 종래의 폴리실리콘을 반도체층으로 하는 박막트랜지스터를 구비한 어레이 기판에 있어 상기 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도인 도 3을 참조하면, 레이저 결정화 공정을 통한 폴리실리콘을 반도체층(55)으로 이용하는 박막트랜지스터(Tr)를 포함하는 어레이 기판(51) 제조에는 상기 폴리실리콘으로 이루어진 반도체층(55) 내에 제 1 영역(55a)의 양측으로 고농도의 불순물을 포함하는 n+영역(55b) 또는 p+영역(미도시)의 형성을 필요로 한다. 따라서, 이들 n+ 영역(55b) 또는 p+ 형성을 위한 도핑 공정이 요구되며, 이러한 도핑공정 진행을 위해 이온 인플란트 장비가 추가적으로 필요하다. 이 경우, 제조비용 상승을 초래하며, 신규 장비 추가에 의한 어레이 기판(51) 제조를 위해 제조 라인을 새롭게 구성해야 하는 문제가 발생하고 있다.
또한, 최근에는 고화질, 고해상도의 표시장치가 요구되고 있으며, 고해상도의 요구에 부응하고자 화소영역의 크기를 작게 형성하고 있는 실정이며, 이 경우 화소영역의 개구율 저하없는 스토리지 커패시터 용량 확보가 중요한 이슈가 되고 있다.
본 발명은 전술한 문제를 해결하기 위한 것으로, 액티브층이 건식식각에 노출되지 않음으로써 그 표면에 손상이 발생하지 않아 박막트랜지스터의 특성이 향상되는 어레이 기판을 제공하는 것을 그 목적으로 한다.
또한, 반도체층을 폴리실리콘으로 형성하면서도 도핑 공정을 필요로 하지 않으며, 이동도 특성을 향상시킬 수 있는 박막트랜지스터를 구비한 어레이 기판을 제공하는 것을 또 다른 목적으로 한다.
또한, 화소영역의 개구율 저하없이 충분한 용량의 스토리지 커패시터를 구비할 수 있는 구성을 갖는 어레이 기판을 제공하는 것을 또 다른 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 어레이 기판은, 화소영역과 상기 화소영역 내에 스위칭 영역과 구동 영역 및 스토리지 영역이 정의(定義)된 기판 상의 상기 스위칭 영역과 구동영역에 아일랜드 형태로 고용융점 금속물질로 형성된 제 1 및 제 2 게이트 전극과; 상기 제 1 및 제 2 게이트 전극 상부에 아일랜드 형태로 각각 상기 제 1 및 제 2 게이트 전극 각각의 일 끝단을 노출시키며 형성된 게이트 절연막과; 상기 제 1 및 제 2 게이트 전극에 대응하여 상기 게이트 절연막 상부로 상기 각 게이트 절연막의 가장자리를 노출시키며 각각 형성된 순수 폴리실리콘의 제 1 및 제 2 액티브층과; 상기 게이트 절연막 외측으로 노출된 상기 제 1 게이트 전극과 접촉하며 화소영역의 경계에 형성된 게이트 배선 및 상기 제 2 게이트 전극과 접촉하며 형성된 게이트 보조패턴과; 상기 제 1 액티브층을 노출시키며 서로 이격하는 제 1 및 제 2 액티브 콘택홀과, 상기 제 2 액티브층을 노출시키며 서로 이격하는 제 3 및 제 4 액티브 콘택홀을 가지며, 상기 제 1 및 제 2 액티브층 각각의 중앙부에 대해서는 에치스토퍼의 역할을 하며 상기 기판 전면에 형성된 층간절연막과; 상기 스위칭 영역에 상기 층간절연막 위로 각각 상기 제 1 및 제 2 액티브 콘택홀을 통해 상기 제 1 액티브층과 접촉하며 이격하는 불순물 비정질 실리콘의 제 1 오믹콘택층과, 상기 구동 영역에 상기 층간절연막 위로 각각 상기 제 3 및 제 4 액티브 콘택홀을 통해 상기 제 2 액티브층과 접촉하며 이격하며 불순물 비정질 실리콘의 제 2 오믹콘택층과; 상기 이격하는 상기 제 1 오믹콘택층 위로 각각 이격하며 형성된 제 1 소스 및 드레인 전극과, 상기 이격하는 상기 제 2 오믹콘택층 위로 각각 이격하며 형성된 제 2 소스 및 드레인 전극과; 상기 층간절연막 위로 상기 화소영역의 경계에 상기 제 1 소스 전극과 연결되며 형성된 데이터 배선과; 상기 데이터 배선 위로 상기 기판 전면에 상기 제 1 및 제 2 드레인 전극을 각각 노출시키는 제 1 및 제 2 드레인 콘택홀과 상기 게이트 보조패턴을 노출시키는 게이트 콘택홀을 가지며 형성된 보호층과; 상기 보호층 위로 상기 각 화소영역에 상기 제 2 드레인 콘택홀을 통해 상기 제 2 드레인 전극과 접촉하며 형성된 화소전극과; 상기 제 1 드레인 콘택홀 및 상기 게이트 콘택홀을 통해 상기 제 1 드레인 전극 및 게이트 보조패턴과 동시에 접촉하며 형성된 연결패턴을 포함한다.
상기 스토리지 영역에는 상기 게이트 보조패턴이 연장된 제 1 스토리지 전극과 상기 제 2 소스전극이 연장된 제 2 스토리지 전극 및 이들 제 1 및 제 2 스토리지 전극 사이에 개재된 층간절연막으로 이루어진 제 1 스토리지 커패시터가 구비될 수 있다.
또한, 상기 스토리지 영역에는 상기 연결패턴이 연장된 제 3 스토리지 전극이 구비되며, 상기 제 2 스토리지 전극과 상기 제 3 스토리지 전극 및 이들 두 전극 사이에 개재된 상기 보호층으로 이루어진 제 2 스토리지 커패시터가 구비될 수 있다.
또한, 상기 스토리지 영역에는 상기 게이트 보조패턴이 연장된 제 1 스토리지 전극이 구비되며, 상기 보호층에 상기 제 2 소스 전극을 노출시키는 소스 콘택홀이 구비되며, 상기 보호층 위로 상기 소스 콘택홀을 통해 상기 제 2 소스 전극과 접촉하며 상기 스토리지 영역까지 연장하는 제 2 스토리지 전극이 구비되며, 상기 제 1 스토리지 전극과 층간절연막과 보호층과 제 2 스토리지 전극은 스토리지 커패시터를 이루는 것이 특징이다.
또한, 상기 스토리지 영역에 구비된 상기 제 2 게이트 전극은 제 1 스토리지 전극을 이루며, 상기 스토리지 영역의 상기 게이트 절연막 상에 상기 제 1 및 제 2 액티브층을 이루는 동일한 물질로 이루어진 스토리지 보조패턴이 아일랜드 형태로 구비되며, 상기 층간절연막에는 상기 스토리지 보조패턴을 노출시키는 스토리지 콘택홀이 구비되며, 상기 제 2 소스전극은 상기 스토리지 영역까지 연장 형성되어 상기 스토리지 콘택홀을 통해 상기 스토리지 보조패턴과 접촉하도록 구성됨으로써 제 2 스토리지 전극을 이루며, 상기 제 1 스토리지 전극과 게이트 절연막과 스토리지 보조패턴 및 제 2 스토리지 전극은 제 1 스토리지 커패시터를 이룬다. 이때, 상기 스토리지 영역에는 상기 연결패턴이 연장된 제 3 스토리지 전극이 구비되며, 상기 제 2 스토리지 전극과 상기 제 3 스토리지 전극 및 이들 두 전극 사이에 개재된 상기 보호층으로 이루어진 제 2 스토리지 커패시터가 구비된다.
또한, 상기 스토리지 영역에 구비된 상기 제 2 게이트 전극은 제 1 스토리지 전극을 이루며, 상기 스토리지 영역에 대응하여 상기 층간절연막에는 상기 게이트 절연막을 노출시키는 스토리지 콘택홀이 구비되며, 상기 보호층에 상기 제 2 소스 전극을 노출시키는 소스 콘택홀이 구비되며, 상기 보호층 위로 상기 소스 콘택홀을 통해 상기 제 2 소스 전극과 접촉하며 상기 스토리지 영역까지 연장하는 제 2 스토리지 전극이 구비되며, 상기 제 1 스토리지 전극과 게이트 절연막과 보호층과 제 2 스토리지 전극은 스토리지 커패시터를 이루는 것이 특징이다. 이때, 상기 스토리지 영역의 상기 스토리지 콘택홀을 통해 노출된 상기 게이트 절연막 상에는 상기 제 1 및 제 2 액티브층을 이루는 동일한 물질로 이루어진 스토리지 보조패턴이 아일랜드 형태로 구비된 것이 특징이다.
본 발명의 또 다른 실시예에 따른 어레이 기판은, 화소영역과 상기 화소영역 내에 스위칭 영역과 구동 영역 및 스토리지 영역이 정의(定義)된 기판 상의 상기 스위칭 영역과 구동영역에 아일랜드 형태로 고용융점 금속물질로 형성된 제 1 및 제 2 게이트 전극과; 상기 제 1 및 제 2 게이트 전극 상부에 아일랜드 형태로 각각 상기 제 1 및 제 2 게이트 전극 각각의 일 끝단을 노출시키며 형성된 게이트 절연막과; 상기 제 1 및 제 2 게이트 전극에 대응하여 상기 게이트 절연막 상부로 상기 각 게이트 절연막의 가장자리를 노출시키며 각각 형성된 순수 폴리실리콘의 제 1 및 제 2 액티브층과; 상기 게이트 절연막 외측으로 노출된 상기 제 1 게이트 전극과 접촉하며 화소영역의 경계에 형성된 게이트 배선 및 상기 제 2 게이트 전극과 접촉하며 형성된 게이트 보조패턴과; 상기 제 1 액티브층을 노출시키며 서로 이격하는 제 1 및 제 2 액티브 콘택홀과, 상기 제 2 액티브층을 노출시키며 서로 이격하는 제 3 및 제 4 액티브 콘택홀 및 상기 게이트 보조패턴을 노출시키는 게이트 콘택홀을 가지며, 상기 제 1 및 제 2 액티브층 각각의 중앙부에 대해서는 에치스토퍼의 역할을 하며 상기 기판 전면에 형성된 층간절연막과; 상기 스위칭 영역에 상기 층간절연막 위로 각각 상기 제 1 및 제 2 액티브 콘택홀을 통해 상기 제 1 액티브층과 접촉하며 이격하는 불순물 비정질 실리콘의 제 1 오믹콘택층과, 상기 구동 영역에 상기 층간절연막 위로 각각 상기 제 3 및 제 4 액티브 콘택홀을 통해 상기 제 2 액티브층과 접촉하며 이격하며 불순물 비정질 실리콘의 제 2 오믹콘택층과; 상기 이격하는 상기 제 1 오믹콘택층 위로 각각 이격하며 형성된 제 1 소스 및 드레인 전극과, 상기 이격하는 상기 제 2 오믹콘택층 위로 각각 이격하며 형성된 제 2 소스 및 드레인 전극과; 상기 층간절연막 위로 상기 화소영역의 경계에 상기 제 1 소스 전극과 연결되며 형성된 데이터 배선과; 상기 각 화소영역에 상기 층간절연막 위로 상기 제 2 드레인 전극과 접촉하며 형성된 화소전극과; 상기 층간절연막 위로 상기 제 1 드레인 전극과 상기 게이트 콘택홀을 통해 상기 게이트 보조패턴과 동시에 접촉하며 형성된 연결패턴을 포함한다.
이때, 상기 스토리지 영역에는 상기 게이트 보조패턴이 연장된 제 1 스토리지 전극과 상기 제 2 소스 전극이 연장된 제 2 스토리지 전극 및 이들 제 1 및 제 2 스토리지 전극 사이에 개재된 층간절연막으로 이루어진 스토리지 커패시터가 구비된 것이 특징이다.
또한, 상기 스토리지 영역에는 상기 게이트 보조패턴이 연장된 제 1 스토리지 전극이 구비되며, 상기 스토리지 영역의 상기 층간절연막 상에는 상기 제 2 소스 전극의 접촉하며 상기 화소전극을 이루는 동일한 물질로 이루어진 제 2 스토리지 전극이 구비되며, 상기 제 1 및 제 2 스토리지 전극과 이들 제 1 및 제 2 스토리지 전극 사이에 개재된 층간절연막은 스토리지 커패시터를 이루는 것이 특징이다.
또한, 상기 스토리지 영역에 구비된 상기 제 2 게이트 전극은 제 1 스토리지 전극을 이루며, 상기 스토리지 영역의 상기 게이트 절연막 상에 상기 제 1 및 제 2 액티브층을 이루는 동일한 물질로 이루어진 스토리지 보조패턴이 아일랜드 형태로 구비되며, 상기 층간절연막에는 상기 스토리지 보조패턴을 노출시키는 스토리지 콘택홀이 구비되며, 상기 제 2 소스전극은 상기 스토리지 영역까지 연장 형성되어 상기 스토리지 콘택홀을 통해 상기 스토리지 보조패턴과 접촉하도록 구성됨으로써 제 2 스토리지 전극을 이루며, 상기 제 1 스토리지 전극과 게이트 절연막과 스토리지 보조패턴 및 제 2 스토리지 전극은 스토리지 커패시터를 이룬다.
또한, 상기 스토리지 영역에 구비된 상기 제 2 게이트 전극은 제 1 스토리지 전극을 이루며, 상기 스토리지 영역에 대응하는 상기 층간절연막에는 상기 게이트 절연막을 노출시키는 스토리지 콘택홀이 구비되며, 상기 스토리지 영역의 상기 스토리지 콘택홀을 통해 노출된 상기 게이트 절연막 상에는 상기 제 2 소스 전극의 접촉하며 상기 화소전극을 이루는 동일한 물질로 이루어진 제 2 스토리지 전극이 구비되며, 상기 제 1 스토리지 전극과 게이트 절연막과 제 2 스토리지 전극은 스토리지 커패시터를 이루며, 이때, 상기 스토리지 영역의 상기 스토리지 콘택홀을 통해 노출된 상기 게이트 절연막 상에는 상기 제 1 및 제 2 액티브층을 이루는 동일한 물질로 이루어진 스토리지 보조패턴이 아일랜드 형태로 구비된 것이 특징이다.
본 발명에 따른 어레이 기판은, 반도체 물질로 이루어진 게이트 전극과 금속물질로 이루어진 게이트 배선간의 접촉저항을 낮춤으로써 상기 게이트 배선을 통해 박막트랜지스터의 온 전압 인가시 안정적인 박막트랜지스터 특성을 갖도록 하는 효과가 있다.
또한, 에치스토퍼의 역할을 하는 층간절연막이 구비되어 액티브층이 건식식각에 노출되지 않음으로써 그 표면 손상이 발생하지 않아 박막트랜지스터 특성이 저하되는 것을 방지하는 효과가 있다.
액티브층이 건식식각에 영향을 받지 않게 되므로 식각되어 없어지는 두께를 고려하지 않아도 되므로 상기 액티브층의 두께를 줄임으로써 증착 시간을 단축시켜 생산성을 향상시키는 효과가 있다.
본 발명에 따른 어레이 기판은 비정질 실리콘층을 결정화 공정에 의해 폴리실리콘층으로 결정화하고 이를 반도체층으로 하여 박막트랜지스터를 구성함으로써 비정질 실리콘층의 반도체층을 포함하는 박막트랜지스터를 구비한 어레이 기판 대비 이동도 특성을 수십 내지 수 백배 향상시키는 효과가 있다.
폴리실리콘의 액티브층을 박막트랜지스터의 반도체층으로 이용하면서도 불순물의 도핑은 필요로 하지 않으므로 도핑 공정 진행을 위한 신규 장비 투자를 실시하지 않아도 되므로 초기 투자비용을 절감할 수 있는 장점이 있다.
또한, 화소영역의 개구율 저하없이 스토리지 커패시터의 용량을 향상시키는 효과가 있다.
도 1은 액정표시장치 또는 유기전계 발광소자를 구성하는 종래의 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 단면을 도시한 도면.
도 2는 종래의 어레이 기판의 제조 단계 중 반도체층과 소스 및 드레인 전극을 형성하는 단계를 도시한 공정 단면도.
도 3은 종래의 폴리실리콘을 반도체층으로 하는 박막트랜지스터를 구비한 어레이 기판에 있어 상기 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도.
도 4는 유기전계 발광소자를 구성하는 본 발명의 제 1 실시예에 따른 어레이 기판에 있어 하나의 화소영역에 대한 평면도
도 5는 본 발명의 제 1 실시예의 제 1 변형예에 따른 어레이 기판의 하나의 화소영역에 대한 단면도.
도 6은 본 발명의 제 1 실시예의 제 2 변형예에 따른 어레이 기판의 하나의 화소영역에 대한 단면도.
도 7은 본 발명의 제 1 실시예의 제 3 변형예에 따른 어레이 기판의 하나의 화소영역에 대한 단면도.
도 8은 본 발명의 제 1 실시예의 제 4 변형예에 따른 어레이 기판의 하나의 화소영역에 대한 단면도.
도 9는 본 발명의 제 1 실시예의 제 5 변형예에 따른 어레이 기판의 하나의 화소영역에 대한 단면도.
도 10은 유기전계 발광소자를 구성하는 본 발명의 제 2 실시예에 따른 어레이 기판에 있어 하나의 화소영역에 대한 단면도.
도 11은 본 발명의 제 2 실시예의 제 1 변형예에 따른 어레이 기판의 하나의 화소영역에 대한 단면도.
도 12는 본 발명의 제 2 실시예의 제 2 변형예에 따른 어레이 기판의 하나의 화소영역에 대한 단면도.
도 13은 본 발명의 제 2 실시예의 제 3 변형예에 따른 어레이 기판의 하나의 화소영역에 대한 단면도.
도 14a 내지 14j는 유기전계 발광소자를 구성하는 본 발명의 제 1 실시예에 따른 어레이 기판에 있어 하나의 화소영역에 대한 제조 단계별 공정 단면도.
도 15a 내지 15b는 유기전계 발광소자를 구성하는 본 발명의 제 2 실시예에 따른 어레이 기판에 있어 하나의 화소영역에 대한 제조 단계별 공정 단면도.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다.
도 4는 유기전계 발광소자를 구성하는 본 발명의 제 1 실시예에 따른 어레이 기판에 있어 하나의 화소영역에 대한 단면도이다. 설명의 편의를 위해 화소영역(P) 내에 스위칭 박막트랜지스터(ST)가 형성되는 영역을 스위칭 영역(SA), 구동 박막트랜지스터(DTr)가 형성되는 영역을 구동영역(DA), 스토리지 커패시터가 형성되는 영역을 스토리지 영역(StgA)이라 정의한다.
도시한 바와 같이, 본 발명의 실시예에 따른 어레이 기판(101)은 전면에 절연물질 예를 들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어진 버퍼층(102)이 형성되어 있다. 이러한 버퍼층(102)은 본 발명의 특성 상 추후 공정에서 결정화 공정을 진행하는데, 이러한 결정화 공정은 600℃ 내지 800℃의 고온의 분위기가 요구되고 있으며, 이 경우 상기 기판(101)이 고온의 분위기에 노출됨으로써 기판(101)의 표면으로부터 알카리 이온이 용출되어 폴리실리콘으로 이루어진 구성요소의 특성을 저하시킬 수 있으며, 따라서 이러한 문제를 방지하기 위해 형성하고 있는 것이다.
상기 버퍼층(102) 위로 스위칭 영역(SA) 및 구동영역에 각각 800℃ 이상의 용융점을 갖는 금속물질 예를 들면 몰리브덴(Mo), 몰리 티타늄(MoTi)을 포함하는 몰리브덴 합금(Mo alloy), 구리(Cu), 구리 합금(Cu Alloy), 티타늄(Ti), 탄탈륨(Ta) 및 텅스텐(W) 중 어느 하나로 이루어지며 100Å 내지 1000Å 정도의 두께를 갖는 제 1 게이트 전극(105a) 및 제 2 게이트 전극이 아일랜드 형태로 형성되어 있다. 이때, 게이트 배선을 따라 동일한 라인에 형성된 상기 각 제 1 게이트 전극(105a)은 상기 게이트 배선(145)이 형성될 부분까지 연장 형성됨으로써 서로 연결된 형태를 이루는 것이 특징이다. 이러한 구성을 갖는 것은 제조 방법에 기인한 것으로 상기 게이트 배선(145)과 함께 패터닝 되었기 때문이다.
또한, 상기 제 1 및 제 2 게이트 전극(105a, 105b) 각각에 대응하여 그 위로는 절연물질로써 이루어진 게이트 절연막(109)이 형성되어 있다. 이때, 상기 게이트 절연막(109)은 상기 각 제 1 및 제 2 게이트 전극(105a, 105b)에 대응하여 완전 중첩하며 아일랜드 형태로 형성되고 있으며, 상기 제 1 및 제 2 게이트 전극(105a, 105b) 각각의 일 끝단을 노출시키며 형성되고 있는 것이 특징이다.
상기 아일랜드 형태의 각 게이트 절연막(109) 위로 이와 완전 중첩하며 상기 각 게이트 절연막(109)보다 작은 평면적을 가지며 상기 스위칭 영역(SA) 및 구동 영역(DA)에 위치한 상기 제 1 및 제 2 게이트 전극(105a, 150b) 각각에 대응하여 순수 폴리실리콘의 제 1 액티브층(115a))과 제 2 액티브층(115b)이 각각 형성되고 있다.
또한, 상기 게이트 절연막(109) 외부로 노출된 상기 제 1 게이트 전극(105a)과 접촉하며 상기 제 1 액티브층(115a) 외부로 노출된 상기 게이트 절연막 상부에 그 끝단이 위치하며 화소영역(P)의 경계에 게이트 배선(119)이 형성되어 있다. 또한, 상기 스토리지 영역(StgC)에는 상기 게이트 배선(119)을 형성한 동일한 금속물질로 이루어지며 상기 각 제 2 게이트 전극(105b)과 접촉하며 제 1 스토리지 전극(121)의 역할을 하는 게이트 보조 패턴(120)이 형성되어 있다.
한편, 상기 제 1 및 제 2 액티브층(115a, 115b)과 상기 게이트 배선(119) 및 게이트 보조 패턴(120) 위로 상기 기판(101) 전면에 상기 제 1 및 제 2 액티브층(115a, 115b) 각각의 중앙부를 기준으로 그 양측으로 각각 상기 제 1 및 제 2 액티브층(115a, 115b)을 노출시키는 제 1, 2, 3, 4 액티브 콘택홀(123a, 123b, 123c, 123d)을 갖는 층간절연막(122)이 형성되어 있다.
또한, 상기 층간절연막(122) 위로 상기 스위칭 영역(SA)에 대응하여 상기 제 1, 2 액티브 콘택홀(123a, 123b)을 통해 상기 제 1 액티브층(115a)과 접촉하며 서로 이격하는 불순물 비정질 실리콘의 제 1 오믹콘택층(127a)이 형성되어 있으며, 이의 상부에 서로 이격하며 제 1 소스 및 드레인 전극(133a, 136a)이 형성되어 있다.
또한, 상기 층간절연막(122) 위로 상기 구동영역(DA)에 대응하여 상기 제 3, 4 액티브 콘택홀(123c, 123d)을 통해 상기 제 2 액티브층(115b)과 접촉하며 서로 이격하는 불순물 비정질 실리콘의 제 2 오믹콘택층(127b)이 형성되어 있으며, 이의 상부에 서로 이격하며 제 2 소스 및 드레인 전극(133b, 136b)이 형성되어 있다. 이때, 상기 제 2 소스 전극(133b)은 상기 스토리지 영역(StgA)까지 연장되어 제 2 스토리지 전극(137)을 이루고 있다.
이때, 스토리지 영역(StgA)에 순차 적층되어 형성된 상기 제 1 스토리지 전극(121)과 게이트 절연막(109)과 층간절연막(122)과 상기 제 2 스토리지 전극(137)은 스토리지 커패시터(StgC)를 이룬다.
또한, 상기 스위칭 영역(SA)에 순차 적층된 상기 제 1 게이트 전극(105a)과, 게이트 절연막(109)과 순수 비정질 실리콘의 제 1 액티브층(115a)과 제 1 및 제 2 액티브 콘택홀(123a, 123b)을 갖는 층간절연막(122)과 서로 이격하는 불순물 비정질 실리콘의 제 1 오믹콘택층(127a)과 서로 이격하는 제 1 소스 및 드레인 전극(133a, 136a)은 스위칭 박막트랜지스터(STr)를 이룬다.
또한, 상기 구동 영역(DA)에 순차 적층된 상기 제 2 게이트 전극(105b)과, 게이트 절연막(109)과 순수 비정질 실리콘의 제 2 액티브층(115b)과 제 3 및 제 4 액티브 콘택홀(123c, 123d)을 갖는 층간절연막(122)과 서로 이격하는 불순물 비정질 실리콘의 제 2 오믹콘택층(127b)과 서로 이격하는 제 2 소스 및 드레인 전극(133b, 136b)은 구동 박막트랜지스터(DTr)를 이룬다.
또한, 도면에 나타나지 않았지만, 상기 층간절연막(122) 위로 상기 스위칭 박막트랜지스터(STr)의 제 1 소스 전극(133a)과 연결되며 상기 게이트 배선(119)과 교차하여 화소영역(P)을 정의하며 데이터 배선(미도시)이 형성되고 있으며, 상기 데이터 배선(미도시)과 이격하며 상기 제 2 소스 전극(136b)과 연결되며 전원배선(미도시)이 형성되고 있다.
다음, 상기 제 1 소스 및 드레인 전극(133a, 136a)과 제 2 소스 및 드레인 전극(133b, 136b) 위로 전면에 절연물질로 이루어진 보호층(140)이 형성되어 있다. 이때, 상기 보호층(140)과 그 하부의 층간절연막(122)은 패터닝 됨으로써 상기 제 2 게이트 전극(105b) 더욱 정확히는 상기 2 게이트 전극(105b)과 중첩하는 상기 게이트 보조 패턴(120)을 노출시키는 게이트 콘택홀(153)이 구비되고 있으며, 상기 보호층(140)에는 상기 제 1 및 제 2 드레인 전극(136a, 136b) 각각을 노출시키는 제 1 및 제 2 드레인 콘택홀(152a, 152b)과 상기 전원전극(미도시)을 노출시키는 전원 콘택홀(미도시)이 구비되고 있다.
다음, 상기 보호층(140) 위로는 각 화소영역(P)에 투명 도전성 물질로써 상기 제 2 드레인 콘택홀(152b)을 통해 상기 제 2 드레인 전극(136b)과 접촉하며 화소전극(170)이 형성되어 있으며, 상기 제 1 드레인 콘택홀(152a)과 상기 게이트 콘택홀(153) 통해 상기 제 1 드레인 전극(136a)과 상기 게이트 보조 패턴(120)과 동시에 접촉하는 연결전극(172)이 형성되고 있다.
한편, 전술한 구성을 갖는 본 발명의 제 1 실시예에 따른 어레이 기판(101)은 순수 폴리실리콘의 제 1 및 제 2 액티브층(115a, 115b)이 형성됨으로써 종래 대비 이동도 특성이 향상될 수 있다.
또한, 상기 채널 영역이 형성되는 제 1 및 제 2 액티브층(115a, 115b)의 중앙부에 대해서는 층간절연막(122)이 에치스토퍼의 역할을 함으로써 그 두께 변화가 발생하지 않으므로 액티브층의 채널 영역의 두께 변화에 따른 박막트랜지스터의 특성 저하를 방지할 수 있는 것이 특징이다.
한편, 도면에 나타내지 않았지만, 상기 화소전극(170) 및 게이트 연결전극(172)과 상기 제 2 보호층(150) 위로는 각 화소영역(P)의 경계와 상기 화소영역(P) 내부 일부(스위칭 영역 (SA)및 구동영역(DA))에 대해 상기 각 화소전극(170)의 테두리부와 중첩하며 절연물질로서 뱅크(미도시)가 형성되어 있으며, 상기 뱅크(미도시)로 둘러싸인 각 화소영역(P)의 내부에는 상기 화소전극(170) 위로 적, 녹, 청색을 각각 발광하는 유기 발광층(미도시)이 표시영역에서 순차 반복적으로 형성되어 있으며, 상기 뱅크(미도시)와 상기 유기 발광층(미도시)을 덮으며 표시영역 전면에 기준전극(미도시)이 형성되어 있다. 이때, 상기 각 화소영역(P) 내에 순차 적층된 상기 화소전극(170)과 유기 발광층(미도시)과 기준전극(미도시)은 유기전계 발광 다이오드(미도시)를 이룬다.
한편, 이러한 구성을 갖는 본 발명의 제 1 실시예에 따른 어레이 기판(101)에 있어 스토리지 영역(StgA)을 살펴보면, 스토리지 커패시터(StgC)는 제 2 게이트 전극(105b)과 접촉하며 형성된 게이트 보조 패턴(120)의 연장된 부분이 제 1 스토리지 전극(121)을 이루며 제 2 소스 전극(133b)이 연장 형성됨으로써 제 2 스토리지 전극(137)을 이루며, 이들 두 전극(121, 137) 사이에 개재된 층간절연막(122)이 유전체층을 이루고 있음을 알 수 있다. 이 경우 상기 스토리지 커패시터(StgC)는 층간절연막(122)의 단일층이 유전체층을 이룸으로써 상대적으로 큰 스토리지 용량을 확보할 수 있는 것이 특징이다.
전술한 구조를 갖는 본 발명의 제 1 실시예에 따른 어레이 기판(101)은 특히, 스토리지 영역(StgA)에 있어 다양한 변형예를 가질 수 있으며, 이후에는 본 발명의 제 1 실시예에 따른 제 1 내지 제 5 변형예의 단면구조에 대해 설명한다. 이때, 제 1 실시예의 제 1 내지 제 5 변형예에 있어서 제 1 실시예와 동일한 구성요소에 대해서는 동일한 도면부호를 부여하였으며, 그 단면구조는 스토리지 커패시터를 제외하고는 제 1 실시예와 동일하므로 차별점이 있는 부분을 위주로 설명한다.
도 5는 본 발명의 제 1 실시예의 제 1 변형예에 따른 어레이 기판의 하나의 화소영역에 대한 단면도이다.
본 발명의 제 1 실시예의 제 1 변형예에 따른 어레이 기판(101)의 경우, 제 1 실시예와 비교하여 차별점이 있는 부분은, 제 2 소스 전극(133b)이 스토리지 영역(StgA)까지 연장됨 없이 상기 보호층(140) 내에 상기 제 2 소스 전극(133b)을 노출시키는 소스 콘택홀(144)이 구비되며, 상기 보호층(140) 상부로 상기 소스 콘택홀(144)을 통해 상기 제 2 소스 전극(133b)과 접촉하며 상기 화소전극(170)을 이루는 동일한 물질로 제 2 스토리지 전극(173)이 형성되고 있는 것이 특징이다. 따라서 상기 제 2 게이트 전극(105b)과 접촉하는 게이트 보조패턴(120)의 연장부분이 제 1 스토리지 전극(121)을 이루며, 이와 중첩하는 상기 제 2 스토리지 전극(173)과 이들 두 전극(121, 173) 사이에 개지된 층간절연막(122)과 보호층(140)을 유전체층으로 하여 스토리지 커패시터(StgC)가 형성되고 있는 것이 특징이다.
도 6은 본 발명의 제 1 실시예의 제 2 변형예에 따른 어레이 기판의 하나의 화소영역에 대한 단면도이다.
제 1 실시예와 비교하여 차별점이 있는 부분은, 제 1 드레인 콘택홀(152a)과 상기 게이트 콘택홀(153) 통해 상기 제 1 드레인 전극(136a) 및 상기 게이트 보조패턴(120)과 동시에 접촉하는 연결전극(172)이 스토리지 영역(StgA)까지 연장 형성 됨으로써 제 3 스토리지 전극(174)을 이루고 있는 것이다. 따라서 제 1 실시예의 제 2 변형예의 경우 게이트 보조패턴(120)이 연장되어 이루어진 제 1 스토리지 전극(121)과 상기 제 2 소스 전극(133b)이 연장되어 이루어진 제 2 스토리지 전극(137)과 이들 두 전극(121, 137) 사이에 개재된 층간절연막(122)을 유전체층으로 한 제 1 스토리지 커패시터(StgC1)와, 상기 제 2 스토리지 전극(137)과 보호층(140) 및 상기 제 3 스토리지 전극(174)을 구성요소로 한 제 2 스토리지 커패시터(StgC2)로 이루어진 이중의 스토리지 커패시터(StgC1, StgC2)를 구성하고 있는 것이 특징이다. 이러한 제 2 변형예의 경우 이중으로 스토리지 커패시터(StgC1, StgC2)를 형성함으로써 스토리지 용량을 향상시키는 효과가 있다.
도 7은 본 발명의 제 1 실시예의 제 3 변형예에 따른 어레이 기판의 하나의 화소영역에 대한 단면도이다.
제 1 실시예와 비교하여 차별점이 있는 부분은, 스토리지 영역(StgA)의 구성에 있다. 제 3 변형예에 있어서는 특징적인 구성으로서 상기 스토리지 영역(StgA)에 대응하여 상기 게이트 절연막(109) 위로 상기 제 1 및 제 2 액티브층(115a, 115b)을 이루는 동일한 물질로 스토리지 보조패턴(116)이 형성되어 있으며, 층간절연막(122)에는 상기 스토리지 보조패턴(116)을 노출시키는 스토리지 콘택홀(124)이 형성되어 있다. 이때 상기 제 2 소스 전극(133b)이 상기 스토리지 영역(StgA)에 구비된 상기 스토리지 콘택홀(124)까지 연장 형성되어 상기 스토리지 보조패턴(116)과 접촉하며 형성됨으로서 제 2 스토리지 전극(137)을 이루는 것이 특징이다.
따라서 상기 스토리지 영역(StgA)에는 상기 제 2 게이트 전극(105b)의 연장부가 제 1 스토리지 전극(106)을 이루며, 이와 중첩하는 상기 제 2 스토리지 전극(137) 및 이들 두 전극(106, 137) 사이에 개재된 게이트 절연막(109)과 상기 스토리지 보조패턴(116)을 유전체층으로 한 스토리지 커패시터가 구성되고 있는 것이 특징이다.
도 8은 본 발명의 제 1 실시예의 제 4 변형예에 따른 어레이 기판의 하나의 화소영역에 대한 단면도이다.
제 1 실시예의 제 4 변형예는 제 3 변형예의 구성에서 상기 제 1 드레인 콘택홀(152a)과 상기 게이트 콘택홀(153)을 통해 상기 제 1 드레인 전극(136a)과 상기 게이트 보조패턴(120)을 전기적으로 연결시키는 연결패턴(172)이 스토리지 영역(StgA)까지 연장 형성되어 제 3 스토리지 전극(174)을 이루고 있는 것이 특징이다.
따라서 스토리지 영역(StgA)에는 제 2 게이트 전극(105b)의 연장부인 제 1 스토리지 전극(106)과 게이트 절연막(109)과 스토리지 보조패턴(116)과 제 2 소스 전극(133b)의 연장부인 제 2 스토리지 전극(137)을 구성요소로 하여 제 1 스토리지 커패시터(StgC1)가 구성되고 있으며, 상기 제 2 스토리지 전극(137)과 보호층(140)과 상기 연결패턴(172)의 연장부인 제 3 스토리지 전극(174)을 구성요소로 하여 제 2 스토리지 커패시터(StgC2)가 구성됨으로서 이중 구조의 스토리지 커패시터(StgC1, StgC2)를 이루고 있는 것이 특징이다.
도 9는 본 발명의 제 1 실시예의 제 5 변형예에 따른 어레이 기판의 하나의 화소영역에 대한 단면도이다.
제 5 변형예의 경우 제 3 변형예의 스토리지 영역(StgA)을 변형한 것으로, 제 2 소스 전극(133b)이 스토리지 콘택홀(124)이 구비된 스토리지 영역(StgA)까지 연장되지 않고, 보호층(140)에 상기 제 2 소스 전극(133b)을 노출시키는 소스 콘택홀(144)이 구비되고 있으며, 상기 화소전극(170)을 이루는 동일한 물질로서 상기 소스 콘택홀(144)을 통해 상기 제 2 소스 전극(133b)과 접촉하며 제 2 스토리지 전극(173)이 형성되고 있는 것이 특징이다.
따라서 스토리지 영역(StgA)에는 상기 제 2 게이트 전극(105b)의 연장부가 제 1 스토리지 전극(106)을 이루며, 이와 중첩하며 적층된 상기 게이트 절연막(109)과 스토리지 보조패턴(116) 및 보호층(140)이 유전체층을 이루며, 상기 제 2 스토리지 전극(173)이 구성됨으로서 이들을 구성요소로 하여 스토리지 커패시터(StgC)가 구비되고 있는 것이 특징이다.
이때, 상기 스토리지 보조패턴(116)은 생략될 수도 있다. 이 경우, 제 1 및 제 2 스토리지 전극(106, 173) 사이에는 게이트 절연막(109)과 보호층(140)만이 구성됨으로서 제 1 및 제 2 스토리지 전극(106, 173)과 게이트 절연막(109) 및 보호층(140)으로 이루어진 스토리지 커패시터(미도시)가 구성되게 된다.
도 10은 유기전계 발광소자를 구성하는 본 발명의 제 2 실시예에 따른 어레이 기판에 있어 하나의 화소영역에 대한 단면도이다. 설명의 편의를 위해 화소영역(P) 내에 스위칭 박막트랜지스터(ST)가 형성되는 영역을 스위칭 영역(SA), 구동 박막트랜지스터(DTr)가 형성되는 영역을 구동영역(DA), 스토리지 커패시터가 형성되는 영역을 스토리지 영역(StgA)이라 정의하였으며, 제 1 실시예와 동일한 구성요소에 대해서는 100을 더하여 도면부호를 부여하였다. 이때, 제 2 실시예의 경우 제 1 실시예와 유사한 구성을 가지므로 차별점이 있는 부분 위주로 설명한다.
본 발명의 제 2 실시예에 있어서 제 1 실시예와 가장 차별점이 있는 구성을 보호층이 생략되고 있다는 것이다. 따라서 각 화소영역(P)에 있어서는 층간절연막(222) 위로 제 2 드레인 전극(236b)의 일 끝단과 접촉하며 화소전극(270)이 형성되고 있으며, 제 1 드레인 전극(236a)과 게이트 보조패턴(220)을 전기적으로 연결시키기 위한 연결전극(272) 또는 상기 제 1 드레인 전극(236a)의 일 끝단과 직접 접촉하며 동시에 상기 층간절연막(222)에 구비된 게이트 콘택홀(253)을 통해 상기 게이트 보조패턴(220)과 동시에 접촉하며 상기 층간절연막(222) 상에 형성되고 있는 것이 특징이다. 그 외의 구성요소의 경우 전술한 제 1 실시예와 동일한 구조를 이루고 있으므로 그 설명은 생략한다.
한편, 전술한 구성을 갖는 본 발명의 제 2 실시예에 따른 어레이 기판(201)의 스토리지 영역(StgA)을 살펴보면, 제 2 게이트 전극(205b)과 접촉하며 형성된 게이트 보조패턴(220)에서 연장된 부분이 제 1 스토리지 전극(221)을 이루고 있으며, 상기 제 2 소스 전극(233b)에서 연장된 부분이 상기 제 1 스토리지 전극(221)과 중첩하여 제 2 스토리지 전극(237)을 이루고 있으며, 이들 두 전극(221, 237) 사이에 층간절연막(222)이 개재됨으로써 유전체층을 이루고 있으며, 이들을 구성요소로 하여 스토리지 커패시터(StgC)가 구성되고 있다.
전술한 구조를 갖는 본 발명의 제 2 실시예에 따른 어레이 기판(201)은 특히, 스토리지 영역(StgA)에 있어 다양한 변형예를 가질 수 있으며, 이후에는 본 발명의 제 2 실시예에 따른 제 1 내지 제 3 변형예의 단면구조에 대해 설명한다. 이때, 제 2 실시예의 제 1 내지 제 3 변형예에 있어서 제 2 실시예와 동일한 구성요소에 대해서는 동일한 도면부호를 부여하였으며, 그 단면구조는 스토리지 커패시터를 제외하고는 제 2 실시예와 동일하므로 차별점이 있는 부분을 위주로 설명한다.
도 11은 본 발명의 제 2 실시예의 제 1 변형예에 따른 어레이 기판의 하나의 화소영역에 대한 단면도이다.
제 2 실시예와 비교하여 차별점이 있는 부분은 제 2 스토리지 전극에 있다. 제 2 실시예의 경우 제 2 소스 전극의 연장부가 제 2 스토리지 전극을 이루고 있었지만, 제 2 실시예의 제 1 변형예의 경우, 층간절연막(222) 상에 제 2 소스 전극(233b)의 일 끝단과 직접 접촉하며 화소전극(270)을 이루는 동일한 물질로 이루어진 제 2 스토리지 전극(273)이 구성되고 있는 것이 특징이다.
따라서 스토리지 영역(StgA)에는 상기 게이트 보조패턴(220)의 연장부인 제 1 스토리지 전극(221), 층간절연막(222) 및 상기 제 2 소스 전극(233b)과 접촉하는 제 2 스토리지 전극(273)을 구성요소로 하여 스토리지 커패시터(StgC)가 구성되고 있는 것이 특징이다.
도 12는 본 발명의 제 2 실시예의 제 2 변형예에 따른 어레이 기판의 하나의 화소영역에 대한 단면도이다.
제 2 실시예의 제 2 변형예에 있어서는 특징적인 구성으로서 상기 스토리지 영역(StgA)에 대응하여 상기 게이트 절연막(209) 위로 상기 제 1 및 제 2 액티브층(215a, 215b)을 이루는 동일한 물질로 스토리지 보조패턴(216)이 형성되어 있으며, 층간절연막(122)에는 상기 스토리지 보조패턴(216)을 노출시키는 스토리지 콘택홀(224)이 형성되어 있다. 이때, 상기 제 2 소스 전극(233b)이 상기 스토리지 영역(StgA)에 구비된 상기 스토리지 콘택홀(224)까지 연장 형성되어 상기 스토리지 보조패턴(216)과 접촉하며 형성됨으로서 제 2 스토리지 전극(237)을 이루는 것이 특징이다.
따라서 상기 스토리지 영역(StgA)에는 상기 제 2 게이트 전극(205b)의 연장부가 제 1 스토리지 전극(206)을 이루며, 이와 중첩하는 상기 제 2 스토리지 전극(237) 및 이들 두 전극(206, 237) 사이에 개재된 게이트 절연막(209)과 상기 스토리지 보조패턴(216)을 유전체층으로 한 스토리지 커패시터(StgC)가 구성되고 있는 것이 특징이다.
도 13은 본 발명의 제 2 실시예의 제 3 변형예에 따른 어레이 기판의 하나의 화소영역에 대한 단면도이다.
제 2 실시예의 제 3 변형예의 경우, 제 2 변형예의 스토리지 영역(StgA)을 변형한 것으로, 제 2 소스 전극(233b)이 스토리지 콘택홀(224)이 구비된 스토리지 영역(StgA)까지 연장되지 않고, 상기 제 2 소스 전극(233b)의 일 끝단과 접촉하며 상기 화소전극(270)을 이루는 동일한 물질로서 상기 제 2 소스 전극(233b)과 접촉하며 제 2 스토리지 전극(273)이 형성되고 있는 것이 특징이다.
따라서 스토리지 영역(StgA)에는 상기 제 2 게이트 전극(205b)의 연장부가 제 1 스토리지 전극(206)을 이루며, 이와 중첩하며 적층된 상기 게이트 절연막(209)과 스토리지 보조패턴(216) 및 보호층(240)이 유전체층을 이루며, 상기 제 2 스토리지 전극(273)이 구성됨으로서 이들을 구성요소로 하여 스토리지 커패시터(StgC)가 구비되고 있는 것이 특징이다.
이때, 상기 스토리지 보조패턴(216)은 생략될 수도 있다. 이 경우, 제 1 및 제 2 스토리지 전극(206, 273) 사이에는 게이트 절연막(209)만이 구성됨으로서 제 1 및 제 2 스토리지 전극(206, 273)과 게이트 절연막(209)으로 이루어진 스토리지 커패시터(미도시)가 구성되게 된다.
이후에는 본 발명의 제 1 실시예에 따른 어레이 기판의 제조 방법에 대해 설명한다.
도 14a 내지 14j는 유기전계 발광소자를 구성하는 본 발명의 제 1 실시예에 따른 어레이 기판에 있어 하나의 화소영역에 대한 제조 단계별 공정 단면도이다. 설명의 편의를 위해 화소영역(P) 내에 스위칭 박막트랜지스터(ST)가 형성되는 영역을 스위칭 영역(SA), 구동 박막트랜지스터(DTr)가 형성되는 영역을 구동영역(DA), 스토리지 커패시터가 형성되는 영역을 스토리지 영역(StgA)이라 정의한다.
우선, 도 14a에 도시한 바와 같이, 투명한 절연기판(101) 예를들면 유리기판 상에 절연물질 예를들면 무기절연물질인 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하거나 또는 유기절연물질 예를 들면 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl)을 도포함으로써 전면에 버퍼층(102)을 형성한다. 이는 본 발명의 특징 상 추후 공정에서 결정화 공정을 진행하는데, 이러한 결정화(SPC) 공정은 600℃ 이상의 고온의 분위기가 요구되고 있으며, 이 경우 상기 기판(101)이 고온의 분위기에 노출됨으로써 기판(101)의 표면으로부터 알카리 이온이 용출되어 폴리실리콘으로 이루어진 구성요소의 특성을 저하시킬 수 있다. 따라서, 이러한 문제를 방지하기 위해 상기 버퍼층(102)을 형성하는 것이다.
다음, 상기 버퍼층(102) 위로 800℃ 이상의 고 용융점을 갖는 금속물질 예를 들면 몰리브덴(Mo), 몰리 티타늄(MoTi)을 포함하는 몰리브덴 합금(Mo alloy), 구리(Cu), 구리 합금(Cu Alloy), 티타늄(Ti), 탄탈륨(Ta) 및 텅스텐(W) 중 어느 하나를 증착하여 100Å 내지 1000Å 정도의 두께를 갖는 게이트 금속층(103)을 형성 한다. 몰리브덴(Mo) 및 이를 포함하는 몰리브덴 합금(MoTi)과 구리(Cu) 및 구리합금, 티타늄(Ti), 탄탈륨(Ta) 및 텅스텐(W)의 경우 저저항 금속물질보다 단위 면적당 저항값을 높지만, 결정화 온도보다 높고 용융점 이하의 온도 범위 내에서는 그 변형의 정도가 매우 작고, 그 내부에 공극 등이 발생하지 않고, 급격한 온도 변화에 대해 팽창 및 수축의 정도가 상대적으로 작은 것을 실험을 통해 알 수 있었다.
이후, 상기 게이트 금속층(104) 위로 순차적으로 절연물질과 순수 비정질 실리콘을 연속하여 증착 또는 도포함으로써 제 1 절연층(108)과, 순수 비정질 실리콘층(111)을 형성 한다.
이때, 상기 순수 비정질 실리콘층(111)은 채널이 형성되는 부분이, 종래의 경우 서로 이격하는 오믹콘택층 형성을 위해 진행하는 건식식각에 노출됨으로써 식각되어 그 표면으로부터 일부 두께가 제거되는 것을 고려하여 1000Å 이상의 두께로 형성하였지만, 본 발명의 제 1 실시예의 경우, 상기 순수 비정질 실리콘층(111)을 통해 최종적으로 구현되는 순수 폴리실리콘의 제 1 및 제 2 액티브층(도 14c의 115a, 115b)의 채널이 형성되는 영역은 에치스토퍼의 역할을 하는 층간절연막(도 14j의 122)에 의해 건식식각에 노출되지 않으므로 상기 건식식각에 의해 그 두께가 얇아지게 되는 등의 문제는 발생하지 않으므로 추후 액티브층으로서의 역할을 할 수 있는 두께인 300Å 내지 1000Å로 형성 한다.
이때, 상기 제 1 절연층(108)은 무기절연물질 예를 들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어지거나 또는 유기절연물질 예를 들면 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl)로 이루어질 수도 있다.
다음, 도 14b에 도시한 바와 같이, 상기 순수 비정질 실리콘층(미도시)의 이동도 특성 등을 향상시키기 위해 결정화 공정을 진행함으로써 상기 순수 비정질 실리콘층(미도시)이 결정화되어 순수 폴리실리콘층(112)을 이루도록 한다.
이때, 상기 결정화 공정은, 고상 결정화(Solid Phase Crystallization : SPC)이거나 또는 레이저를 이용한 결정화 공정인 것이 바람직하다.
상기 고상 결정화(SPC) 공정은 일례로 600℃ 내지 800℃의 분위기에서 열처리를 통한 써말 결정화(Thermal Crystallization) 또는 교번자장 결정화 장치를 이용한 600℃ 내지 700℃의 온도 분위기에서의 교번자장 결정화(Alternating Magnetic Field Crystallization) 공정인 것이 바람직하며, 레이저를 이용한 결정화는 일례로 ELA(Excimer Laser Annealing)인 것이 바람직하다.
다음, 도 14c에 도시한 바와 같이, 상기 결정화 공정 진행에 의해 결정화된 순수 폴리실리콘층(112) 위로 포토레지스트를 도포하여 포토레지스트층(미도시)을 형성하고, 상기 포토레지스트층(미도시)에 대해 빛의 투과영역과 차단영역(미도시), 그리고 슬릿형태로 구성되거나, 또는 다중의 코팅막을 더욱 구비하여 통과되는 빛량을 조절함으로써 그 빛 투과도가 상기 투과영역(미도시)보다는 작고 상기 차단영역(미도시)보다는 큰 반투과영역(미도시)으로 구성된 노광 마스크(미도시)를 이용하여 회절노광 또는 하프톤 노광을 실시한다.
이후, 노광된 포토레지스트층(미도시)을 현상함으로써 상기 순수 폴리실리콘(112) 위로 상기 스위칭 영역(SA) 및 구동영역(DA)에 대응하여 제 1 및 제 2 게이트 전극(도 14j의 105a, 105b)이 형성되어야 할 부분 중 일부(추후 형성되는 순수 폴리실리콘의 제 1 및 제 2 액티브층(도 14j의 115a, 115b)과 중첩하지 않는 부분)에 대응해서는 제 1 두께를 갖는 제 1 포토레지스트 패턴(191a)을 형성하고, 상기 제 1 및 제 2 게이트 전극(도 14j의 105a, 105b)이 형성되어야 할 부분 중 제 1 및 제 2 액티브층(도 14j의 115a, 115b)이 형성되어야 할 부분에 대응해서는 상기 제 1 두께보다 더 두꺼운 제 2 두께를 갖는 제 2 포토레지스트 패턴(191b)을 형성 한다.
따라서 제 1 및 제 2 게이트 전극(도 14j의 105a, 105b)이 형성될 부분 중 상기 제 1 및 제 2 액티브층(도 14j의 115a, 115b)과 중첩하며 형성되는 부분에 대응해서는 제 2 두께의 제 2 포토레지스트 패턴(191b)이 형성되고, 상기 제 1 및 제 2 게이트 전극(도 14j의 105a, 105b)이 형성될 부분 중 제 1 및 제 2 액티브층(도 14j의 115a, 115b)이 형성되지 않는 영역은 상기 제 1 두께의 제 1 포토레지스트 패턴(191a)이 형성되며, 상기 제 1 및 제 2 게이트 전극(도 14j의 105a, 105b)이 형성되지 않는 기판(101)상의 모든 영역에 대해서는 상기 포토레지스트층(미도시)이 제거됨으로써 상기 순수 폴리실리콘층(도 14b의 112)을 노출시킨 상태를 이룬다.
다음, 상기 제 1 및 2 포토레지스트 패턴(191a, 191b) 외부로 노출된 상기 순수 폴리실리콘층(도 14c의 112)과 상기 제 1 절연층(도 14c의 108)을 순차적으로 식각하여 제거함으로써 상기 스위칭 영역(SA) 및 구동영역(DA)에 상기 게이트 금속층(104) 위로 아일랜드 형태로서 순차적으로 게이트 절연막(109)과 제 1 및 제 2 순수 폴리실리콘 패턴(113a, 113b)을 형성 한다.
다음, 도 14d에 도시한 바와 같이, 상기 제 1 및 제 2 순수 폴리실리콘 패턴(도 14c의 113a, 113b) 및 게이트 절연막(109)이 형성된 기판(101)에 대해 애싱(ashing)을 진행하여 상기 제 1 두께를 갖는 제 1 포토레지스트 패턴(도 14c의 191a)을 제거함으로써 상기 스위칭 영역(SA) 및 구동영역(DA)에 있어 상기 제 2 포토레지스트 패턴(191b) 외측으로 각각 상기 제 1 및 제 2 순수 폴리실리콘 패턴(도 14c의 113a, 113b)의 일측 표면을 노출시킨다. 이때, 상기 애싱(ashing) 진행에 의해 상기 제 2 포토레지스트 패턴(191b) 또한 그 두께가 줄어들지만 여전히 상기 순수 폴리실리콘 패턴(113) 상부에 남아있게 된다.
다음, 상기 제 2 포토레지스트 패턴(191b) 외부로 노출된 상기 제 1 및 제 2 순수 폴리실리콘 패턴(도 14c의 113a, 113b)을 건식식각을 진행하여 제거함으로써 상기 제 2 포토레지스트 패턴(119b)에 가려진 부분은 각각 순수 폴리실리콘의 제 1 및 제 2 액티브층(115a, 115b)을 형성하도록 하며, 동시에 순수 폴리실리콘의 제 1 및 제 2 액티브층(115a, 115b) 각각의 외측으로 상기 게이트 절연막(109)의 테두리부를 노출시킨다.
이때, 제 1 실시예의 일부 변형예의 경우 상기 스토리지 영역(StgA)에 상기 제 1 및 제 2 액티브층(115a, 115b)을 이루는 동일한 물질로 스토리지 보조패턴(미도시)을 더욱 형성할 수도 있다.
이후 스트립 공정을 진행하여 상기 제 2 포토레지스트 패턴(119b)을 제거함으로서 상기 제 1 및 제 2 액티브층(115a, 115b)을 노출시킨다.
다음, 도 14e에 도시한 바와 같이, 상기 제 1 및 제 2 액티브층(115a, 115b) 위로 상기 기판(101) 전면에 저저항 특성을 갖는 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo) 및 크롬(Cr) 중 어느 하나 또는 2개 이상을 연속 증착하여 제 1 금속층(118)을 형성하다.
이후, 상기 제 1 금속층(118) 위로 포토레지스트를 도포하고 이를 패터닝함으로서 게이트 배선(도 14j의 119)과 게이트 보조패턴(도 14j의 120)이 형성되어야 할 부분에 대응하여 제 3 포토레지스트 패턴(193)을 형성 한다.
다음, 도 14f에 도시한 바와 같이, 상기 제 3 포토레지스트 패턴 외부로 노출된 상기 제 1 금속층(도 14e의 118)과 그 하부에 위치한 게이트 금속층(도 14e의 104)을 동시 또는 연속하여 식각함으로써 상기 각 스위칭 영역(SA)에 있어 제 1 게이트 전극(105a)을 형성하고 상기 각 구동영역(DA)에 있어 제 2 게이트 전극(105b)을 형성하고, 동시에 각 화소영역(P)에 경계에 상기 제 1 게이트 전극(105a)과 접촉하는 게이트 배선(119)을 형성하고, 상기 제 2 게이트 전극(105b)과 접촉하는 게이트 보조패턴(120)을 형성 한다. 이때, 상기 게이트 보조패턴(120)은 상기 스토리지 영역(StgA)까지 연장 형성함으로써 제 1 스토리지 전극(121)을 이루도록 할 수 있으며, 또는 제 1 실시예의 일부 변형예에서와 같이 상기 게이트 보조패턴(120)은 스토리지 영역(StgA)까지 연장되지 않도록 형성할 수도 있다.
이때, 상기 게이트 배선(119)과 게이트 보조패턴(120)은 전술한 금속물질 중 하나의 금속물질만으로 이루어져 단일층 구조를 이룰 수도 있으며, 또는 서로 다른 2개 이상의 금속물질을 증착함으로서 이중층 또는 3중층 구조를 이룰 수도 있다. 일례로 이중층 구조의 경우 알루미늄 합금(AlNd)/몰리브덴(Mo)로 이루어질 수 있으며, 3중층의 경우 몰리브덴(Mo)/알루미늄 합금(AlNd)/몰리브덴(Mo)로 이루어질 수 있다. 도면에 있어서는 편의상 단일층 구조의 게이트 배선(119)과 게이트 보조패턴(120)을 도시하였다.
이후, 스트립 공정을 진행하여 상기 제 3 포토레지스트 패턴(도 14e의 193)을 제거한다.
다음, 도 14g에 도시한 바와 같이, 상기 순수 폴리실리콘의 제 1 및 제 2 액티브층(115a, 115b)과 상기 게이트 배선(119) 및 게이트 보조패턴(120) 위로 상기 기판 전면(101)에 절연물질 예를 들면 무기절연물질로서 산화실리콘(SiO2) 또는 질화실리콘(SiNx) 중 하나를 증착하거나 또는 유기절연물질로서 포토아크릴 또는 벤조사이클로부텐 중 하나를 도포함으로써 제 2 절연층(미도시)을 형성한다.
이후, 상기 기판(101) 전면에 형성된 상기 제 2 절연층(미도시)을 마스크 공정을 진행하여 패터닝함으로써 상기 스위칭영역(SA) 및 구동영역(DA)에 있어서는 상기 각 순수 폴리실리콘의 제 1 및 제 2 액티브층(115a, 115b)의 중앙부를 기준으로 이의 양측으로 각각 상기 폴리실리콘의 제 1 및 제 2 액티브층(115a, 115b)을 노출시키는 제 1, 2, 3, 4 액티브 콘택홀(123a, 123b, 123c, 123d)을 구비한 층간절연막(122)을 형성 한다.
한편, 전술한 바와 같은 형태를 갖도록 형성된 상기 층간절연막(122)은 상기 순수 폴리실리콘의 제 1 및 제 2 액티브층(115a, 115b)의 중앙부(채널영역)에 대응해서는 상기 순수 폴리실리콘의 제 1 및 제 2 액티브층(115a, 115b)을 덮어 에치스토퍼(etch stopper)로서의 역할을 하며, 그 외의 영역에 대응해서는 절연막의 역할을 하는 것이 특징이다. 이러한 층간절연막(122)의 구조에 의해 상기 순수 폴리실리콘의 제 1 및 제 2 액티브층(115a, 115b) 내에서 채널이 형성되는 부분은 상기 제 1, 2, 3, 4 액티브 콘택홀(123a, 123b, 123c, 123d) 형성 시 상기 층간절연막(122)에 의해 보호됨으로써 종래의 액티브층이 특히 건식식각 등에 의해 손상되는 문제는 발생하지 않는 것이 특징이다. 이때, 상기 제 1, 2, 3, 4 액티브 콘택홀(123a, 123b, 123c, 123d)이 형성되는 부분은 실질적으로 채널이 형성되는 부분이 아니므로 문제되지 않는다.
다음, 도 14h에 도시한 바와 같이, 상기 순수 폴리실리콘의 제 1 및 제 2 액티브층(115a, 115b)에 대응하여 이를 노출시키는 제 1, 2, 3, 4 액티브 콘택홀(123a, 123b, 123c, 123d)을 가지며, 상기 순수 폴리실리콘의 제 1 및 제 2 액티브층(115a, 115b)의 중앙부에 대해서는 에치스토퍼의 역할을 하는 상기 층간절연막(122) 위로 전면에 불순물 비정질 실리콘을 증착하여 100Å 내지 300Å 정도의 두께를 갖는 제 2 불순물 비정질 실리콘층(미도시)을 형성한다.
이때, 상기 층간절연막(122) 위로 상기 제 2 불순물 비정질 실리콘층(미도시)을 형성하기 전에 BOE(buffered oxide etchant) 세정을 실시할 수도 있다. 이는 상기 제 1, 2, 3, 4 액티브 콘택홀(123a, 123b, 123c, 123d)을 통해 노출된 상기 순수 폴리실리콘의 액티브층(115) 표면이 공기 중에 노출됨으로서 형성될 수 있는 자연 산화막(미도시)을 완전히 제거하기 위함이다.
한편, 상기 제 1, 2, 3, 4 액티브 콘택홀(123a, 123b, 123c, 123d)을 갖는 상기 층간절연막(122) 위로 상기 제 2 불순물 비정질 실리콘층(미도시)을 형성하기 전에 상기 기판(101) 전면에 순수 비정질 실리콘을 우선적으로 증착하여 50Å 내지 300Å 정도 두께의 배리어층(미도시)을 더욱 형성할 수도 있다. 이때, 순수 비정질 실리콘으로 이루어진 배리어층(미도시)을 형성하는 이유는 상기 배리어층(미도시)이 상기 순수 폴리실리콘의 액티브층(115)과 상기 제 2 불순물 비정질 실리콘층(미도시)의 사이에 개재됨으로써 이들 두 층(115, 미도시)간의 접합력을 향상시키기 위함이다. 즉, 상기 순수 폴리실리콘의 제 1 및 제 2 액티브층(115a, 115b)과의 접합력은 불순물 비정질 실리콘보다는 순수 비정질 실리콘이 더욱 우수하기 때문이다. 하지만, 상기 순수 비정질 실리콘으로 이루어진 배리어층(미도시)은 반드시 형성할 필요는 없으며 생략할 수 있다.
다음, 상기 제 2 불순물 비정질 실리콘층(미도시) 위로 제 2 금속물질 예를 들면, 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 크롬(Cr), 몰리브덴(Mo) 또는 몰리티타늄(MoTi)을 포함하는 몰리브덴 합금 중 어느 하나 또는 둘 이상을 연속하여 증착함으로써 단일층 또는 이중층 이상의 구조를 갖는 제 2 금속층(미도시)을 형성한다. 도면에 있어서는 편의상 상기 제 2 금속층(미도시)이 단일층 구조를 갖는 것을 도시하였다.
다음, 상기 제 2 금속층(미도시)과 그 하부에 위치한 제 2 불순물 비정질 실리콘층(미도시)을 마스크 공정을 진행하여 패터닝함으로써 상기 층간절연막(122) 위로 각 화소영역(P)의 경계에 데이터 배선(미도시) 및 이와 이격하여 전원배선(미도시)을 형성한다.
동시에 상기 스위칭 영역(SA)에 있어서는 상기 층간절연막(122) 상부에 서로 이격하는 제 1 소스 및 드레인 전극(133a, 136a)을 형성하고, 상기 제 1 소스 및 드레인 전극(133a, 136a)의 하부에 불순물 비정질 실리콘으로 이루어진 제 1 오믹콘택층(127a)을 형성한다. 이때, 상기 제 1 오믹콘택층(127a)은 각각 상기 제 1 및 제 2 액티브 콘택홀(123a, 123b)을 통해 상기 순수 폴리실리콘의 제 1 액티브층(115a)과 접촉하도록 한다.
또한, 상기 구동영역(DA)에 있어서는 상기 층간절연막(122) 상부에 서로 이격하는 제 2 소스 및 드레인 전극(133b, 136b)을 형성하고, 상기 제 2 소스 및 드레인 전극(133b, 136b)의 하부에 불순물 비정질 실리콘으로 이루어진 제 2 오믹콘택층(127b)을 형성한다. 이때, 상기 제 2 오믹콘택층(127b)은 각각 상기 제 3 및 제 4 액티브 콘택홀(123c, 123d)을 통해 상기 순수 폴리실리콘의 제 2 액티브층(115b)과 접촉하도록 한다.
이때, 상기 제 2 소스 전극(133b)은 스토리지 영역(StgC)까지 연장하도록 형성함으로써 제 2 스토리지 전극(137)을 이루도록 한다. 이 경우 상기 스토리지 영역(StgC)에 순차 적층된 상기 제 1 스토리지 전극(121)과 층간절연막(122)과 제 2 스토리지 전극(137)은 스토리지 커패시터(StgC)를 이룬다.
한편, 순수 비정질 실리콘으로 이루어진 상기 배리어층(미도시)을 형성한 경우는 상기 서로 이격하는 제 1 오믹콘택층(127a)과 상기 순수 폴리실리콘의 제 1 액티브층(115a) 사이 및 상기 서로 이격하는 제 2 오믹콘택층(127b)과 상기 순수 폴리실리콘의 제 2 액티브층(115b) 사이에 상기 제 1 및 제 2 오믹콘택층(127a, 127b) 각각과 동일한 평면적을 가지며 완전 중첩된 형태로 배리어층(미도시)이 형성되게 된다.
상기 스위칭 영역(SA)에 형성된 상기 제 1 소스 전극(133a)과 상기 데이터 배선(미도시)은 서로 연결되도록 형성하며, 서로 이격하는 상기 소스 및 드레인 전극(133, 136) 각각의 하부에 형성되는 상기 오믹콘택층(127)은 상기 소스 및 드레인 전극(133, 136) 각각과 동일한 평면형태 및 평면적을 가지고 완전 중첩하며 형성되는 것이 특징이다.
전술한 바와 같은 공정 진행에 의해 상기 데이터 배선(미도시)의 하부에는 불순물 비정질 실리콘으로 이루어진 더미패턴(미도시)이 형성되는 것이 특징이다.
한편, 본 발명의 제 1 실시예의 경우, 상기 데이터 배선(미도시)과 제 1, 2 소스 및 드레인 전극((133a, 136a), (133b, 136b))과 제 1 및 제 2 오믹콘택층(127a, 127b)을 형성하는 과정에서 박막트랜지스터(도 14j의 DTr, STr)의 온(on) 상태에서 채널이 형성되는 순수 폴리실리콘의 제 1 및 제 2 액티브층(115a, 115b)의 중앙부에 대응해서는 에치스토퍼로서 역할을 하는 상기 층간절연막(122)이 형성되어 있으므로 상기 제 1, 2 소스 및 드레인 전극((133a, 136a), (133b, 136b)) 형성 후, 상기 제 1 및 제 2 오믹콘택층(127a, 127b)의 패터닝을 위한 건식식각 진행 시 상기 순수 폴리실리콘의 제 1 및 제 2 액티브층(115a, 115b)은 전혀 영향을 받지 않게 되는 것이 특징이다.
따라서 종래기술에서 언급한 문제점인 오믹콘택층 패터닝을 위한 건식식각 진행에 의한 채널이 형성되는 부분의 액티브층의 표면 손상 등은 발생하지 않음을 알 수 있다.
한편, 전술한 단계까지의 공정 진행에 의해 상기 스위칭 영역(TrA)에 순차 적층된 상기 제 1 게이트 전극(105a)과, 게이트 절연막(109)과, 순수 폴리실리콘의 제 1 액티브층(115a)과, 층간절연막(122)과, 불순물 비정질 실리콘의 제 1 오믹콘택층(127a)과, 제 1 소스 및 드레인 전극(133a, 136a)은 스위칭 박막트랜지스터(STr)를 이루며, 상기 구동영역(SA)에 순차 적층된 상기 제 2 게이트 전극(105b)과, 게이트 절연막(109)과, 순수 폴리실리콘의 제 2 액티브층(115b)과, 층간절연막(122)과, 불순물 비정질 실리콘의 제 2 오믹콘택층(127b)과, 제 2 소스 및 드레인 전극(133b, 136b)은 구동 박막트랜지스터(DTr)를 이룬다.
이때, 상기 제 1 및 제 2 오믹콘택층(127a, 127b) 각각과 순수 폴리실리콘의 제 1 및 제 2 액티브층(115a, 115b) 사이에 배리어층(미도시)까지 함께 형성되는 경우, 상기 배리어층(미도시)까지 더불어 상기 스위칭 및 구동 박막트랜지스터(STr, DTr)를 이루게 된다.
다음, 도 14i에 도시한 바와 같이, 상기 데이터 배선(미도시) 및 전원배선(미도시)과 스위칭 및 구동 박막트랜지스터(STr, DTr)가 형성된 기판(101)에 대해 상기 제 1, 2 소스 및 드레인 전극((133a, 136a), (133b, 136b)) 위로 절연물질 일례로 산화실리콘(SiO2) 또는 질화실리콘(SiNx) 등의 무기절연물질을 증착하거나 또는 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl) 등의 유기절연물질을 도포함으로서 상기 기판(101) 전면에 보호층(140)을 형성 한다.
이후, 상기 보호층(140)에 대해 마스크 공정을 진행함으로써 이를 패터닝하여 상기 제 1 및 제 2 드레인 전극(136a, 136b) 각각을 노출시키는 제 1 및 제 2 드레인 콘택홀(152a, 152b)을 형성하고, 동시에 상기 보호층(140) 및 층간절연막(122)을 동시에 패터닝함으로써 상기 게이트 보조패턴(120)을 노출시키는 게이트 콘택홀(153)을 형성 한다.
다음, 도 14j에 도시한 바와 같이, 상기 보호층(140) 위로 도전성 물질 예를 들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO) 등의 투명 도전성 물질을 증착하거나 또는 금속물질 일례로 몰리티타늄(MoTi) 등의 몰리브덴 합금(Mo Alloy)을 증착함으로써 도전성 물질층(미도시)을 형성하고, 이에 대해 마스크 공정을 진행함으로써 각 화소영역(P) 내에 상기 제 2 드레인 콘택홀(152b)을 통해 상기 제 2 드레인 전극(136b)과 접촉하는 화소전극(170)을 형성하고, 동시에 상기 보호층(140) 위로 상기 제 1 드레인 콘택홀(152a)과 상기 게이트 콘택홀(153)을 통해 각각 상기 제 1 드레인 전극(136a)과 상기 게이트 보조패턴(120)과 접촉하는 연결패턴(172)을 형성함으로서 본 발명의 제 1 실시예에 따른 어레이 기판(101)을 완성한다.
도 15a 내지 15b는 유기전계 발광소자를 구성하는 본 발명의 제 2 실시예에 따른 어레이 기판에 있어 하나의 화소영역에 대한 제조 단계별 공정 단면도이다. 설명의 편의를 위해 화소영역(P) 내에 스위칭 박막트랜지스터(ST)가 형성되는 영역을 스위칭 영역(SA), 구동 박막트랜지스터(DTr)가 형성되는 영역을 구동영역(DA), 스토리지 커패시터가 형성되는 영역을 스토리지 영역(StgA)이라 정의한다.
본 발명의 제 2 실시예에 따른 어레이 기판의 제조 방법은 데이터 배선, 전원배선과 제 1, 2 소스 및 드레인 전극을 형성하는 단계까지는 제 1 실시예와 거의 동일하므로 상기 데이터 배선, 전원배선과 제 1, 2 소스 및 드레인 전극을 형성하는 단계까지는 차별점이 있는 부분에 대해 간단히 설명하고, 마스크 공정 차이가 발생하는 상기 데이터 배선, 전원배선과 제 1, 2 소스 및 드레인 전극을 형성한 이후의 단계를 위주로 하여 설명한다. 편의를 위해 제 1 실시예와 동일한 구성요소에 대해서는 100을 더하여 도면부호를 부여하였다.
도 15a에 도시한 바와 같이, 제 1 실시예에 제시된 도 14a 내지 도 14h까지의 단계를 동일하게 진행하여 상기 제 1, 2 소스 및 드레인 전극((233a, 236a), (233b, 236b))과 데이터 배선(미도시)과 전원배선(미도시)을 형성 한다.
이때, 제 2 실시예가 제 1 실시예와 차별점이 있는 부분은 층간절연막(222)을 형성하는 단계에 있다. 즉, 제 1 실시예에 있어서는 층간절연막(222)을 형성하는 단계에서 상기 순수 폴리실리콘의 제 1, 2 액티브층(215a, 215b)을 각각 노출시키는 제 1, 2, 3, 4 액티브 콘택홀(223a, 223b, 223c, 223d)만을 형성하고 있지만, 제 2 실시예의 경우 상기 층간절연막(222)을 패터닝하는 단계에서 상기 제 1, 2, 3, 4 액티브 콘택홀(223a, 223b, 223c, 223d)을 형성함과 동시에 상기 게이트 보조패턴(220)을 노출시키는 게이트 콘택홀(253)을 형성하는 것이 특징이다. 이렇게 층간절연막(122)에 상기 제 1, 2, 3, 4 액티브 콘택홀(223a, 223b, 223c, 223d)을 형성함과 동시에 상기 게이트 콘택홀(253)을 형성하는 것은 본 발명의 제 2 실시예의 특성 상 이후 단계에서 보호층을 형성하지 않기 때문이다.
다음, 도 15b에 도시한 바와 같이, 상기 제 1, 2 소스 및 드레인 전극((233a, 236a), (233b, 236b))과 데이터 배선(미도시) 및 전원배선(미도시) 위로 도전성 물질 예를 들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO) 등의 투명 도전성 물질을 증착하거나 또는 상기 제 1, 2 소스 및 드레인 전극((233a, 236a), (233b, 236b)))을 이루는 금속물질과 선택비가 매우 차이가 있어 상기 제 1, 2 소스 및 드레인 전극((233a, 236a), (233b, 236b))에 별 영향없이 식각될 수 있는 금속물질)을 증착하여 도전성 물질층(미도시)을 형성 한다. 일례로 상기 제 1, 2 소스 및 드레인 전극((233a, 236a), (233b, 236b))이 알루미늄(Al) 또는 알루미늄 합금(AlNd)으로 이루어진 경우, 습식식각 진행 시 그 식각액 성분이 전혀 다르며 건식식각으로 진행될 수도 있는 몰리브덴(Mo) 또는 몰리티타늄(MoTi)으로 상기 도전성 물질층(미도시)을 이룰 수 있다.
이후, 상기 도전성 물질층(미도시)에 대해 마스크 공정을 실시하여 패터닝하여 각 화소영역(P) 별로 상기 제 2 드레인 전극(236b)의 일 끝단과 직접 접촉하는 화소전극(270)을 형성하고, 동시에 상기 제 1 드레인 전극(236a)의 일 끝단 및 상기 게이트 콘택홀(253)을 통해 상기 게이트 보조패턴(220)과 접촉하는 연결패턴(272)을 형성함으로서 본 발명의 제 2 실시예에 따른 어레이 기판(201)을 완성할 수 있다.
이러한 제 2 실시예의 경우, 제 1 실시예 대비 보호층을 형성하는 단계와 상기 보호층 내에 제 1 및 제 2 드레인 콘택홀을 형성하기 위한 1회의 마스크 공정이 생략될 수 있으므로 제 1 실시예 대비 1회의 마스크 공정을 저감할 수 있는 것이 특징이다.
101 : 어레이 기판 105a, 105b : 제 1 및 제 2 게이트 전극
109 : 게이트 절연막 115a, 115b : 제 1 및 제 2 액티브층
119 : 게이트 배선 120 : 게이트 보조패턴
121 : 제 1 스토리지 전극 122 : 층간절연막
123a, 123b, 123c, 123d : 제 1, 2, 3, 4 액티브 콘택홀
127a, 127b : 제 1 및 제 2 오믹콘택층
133a, 133b : 제 1 및 제 2 소스 전극
136a, 136b : 제 1 및 제 2 드레인 전극
137 : 제 2 스토리지 전극 140 : 보호층
152a, 152b : 제 1 및 제 2 드레인 콘택홀
153 : 게이트 콘택홀 170 : 화소전극
172 : 연결전극
DTr : 구동 박막트랜지스터 DA : 구동영역
SA : 스위칭 영역 StgA : 스토리지 영역
StgC : 스토리지 커패시터
STr : 스위칭 박막트랜지스터

Claims (14)

  1. 화소영역과 상기 화소영역 내에 스위칭 영역과 구동 영역 및 스토리지 영역이 정의(定義)된 기판 상의 상기 스위칭 영역과 구동영역에 아일랜드 형태로 고용융점 금속물질로 형성된 제 1 및 제 2 게이트 전극과;
    상기 제 1 및 제 2 게이트 전극 상부에 아일랜드 형태로 각각 상기 제 1 및 제 2 게이트 전극 각각의 일 끝단을 노출시키며 형성된 게이트 절연막과;
    상기 제 1 및 제 2 게이트 전극에 대응하여 상기 게이트 절연막 상부로 상기 각 게이트 절연막의 가장자리를 노출시키며 각각 형성된 순수 폴리실리콘의 제 1 및 제 2 액티브층과;
    상기 게이트 절연막 외측으로 노출된 상기 제 1 게이트 전극과 접촉하며 화소영역의 경계에 형성된 게이트 배선 및 상기 제 2 게이트 전극과 접촉하며 형성된 게이트 보조패턴과;
    상기 제 1 액티브층을 노출시키며 서로 이격하는 제 1 및 제 2 액티브 콘택홀과, 상기 제 2 액티브층을 노출시키며 서로 이격하는 제 3 및 제 4 액티브 콘택홀을 가지며, 상기 제 1 및 제 2 액티브층 각각의 중앙부에 대해서는 에치스토퍼의 역할을 하며 상기 기판 전면에 형성된 층간절연막과;
    상기 스위칭 영역에 상기 층간절연막 위로 각각 상기 제 1 및 제 2 액티브 콘택홀을 통해 상기 제 1 액티브층과 접촉하며 이격하는 불순물 비정질 실리콘의 제 1 오믹콘택층과, 상기 구동 영역에 상기 층간절연막 위로 각각 상기 제 3 및 제 4 액티브 콘택홀을 통해 상기 제 2 액티브층과 접촉하며 이격하며 불순물 비정질 실리콘의 제 2 오믹콘택층과;
    상기 이격하는 상기 제 1 오믹콘택층 위로 각각 이격하며 형성된 제 1 소스 및 드레인 전극과, 상기 이격하는 상기 제 2 오믹콘택층 위로 각각 이격하며 형성된 제 2 소스 및 드레인 전극과;
    상기 층간절연막 위로 상기 화소영역의 경계에 상기 제 1 소스 전극과 연결되며 형성된 데이터 배선과;
    상기 데이터 배선 위로 상기 기판 전면에 상기 제 1 및 제 2 드레인 전극을 각각 노출시키는 제 1 및 제 2 드레인 콘택홀과 상기 게이트 보조패턴을 노출시키는 게이트 콘택홀을 가지며 형성된 보호층과;
    상기 보호층 위로 상기 각 화소영역에 상기 제 2 드레인 콘택홀을 통해 상기 제 2 드레인 전극과 접촉하며 형성된 화소전극과;
    상기 제 1 드레인 콘택홀 및 상기 게이트 콘택홀을 통해 상기 제 1 드레인 전극 및 게이트 보조패턴과 동시에 접촉하며 형성된 연결패턴
    을 포함하는 어레이 기판.
  2. 제 1 항에 있어서,
    상기 스토리지 영역에는 상기 게이트 보조패턴이 연장된 제 1 스토리지 전극과 상기 제 2 소스전극이 연장된 제 2 스토리지 전극 및 이들 제 1 및 제 2 스토리지 전극 사이에 개재된 층간절연막으로 이루어진 제 1 스토리지 커패시터가 구비된 어레이 기판.
  3. 제 2 항에 있어서,
    상기 스토리지 영역에는 상기 연결패턴이 연장된 제 3 스토리지 전극이 구비되며, 상기 제 2 스토리지 전극과 상기 제 3 스토리지 전극 및 이들 두 전극 사이에 개재된 상기 보호층으로 이루어진 제 2 스토리지 커패시터가 구비된 어레이 기판.
  4. 제 1 항에 있어서,
    상기 스토리지 영역에는 상기 게이트 보조패턴이 연장된 제 1 스토리지 전극이 구비되며,
    상기 보호층에 상기 제 2 소스 전극을 노출시키는 소스 콘택홀이 구비되며,
    상기 보호층 위로 상기 소스 콘택홀을 통해 상기 제 2 소스 전극과 접촉하며 상기 스토리지 영역까지 연장하는 제 2 스토리지 전극이 구비되며,
    상기 제 1 스토리지 전극과 층간절연막과 보호층과 제 2 스토리지 전극은 스토리지 커패시터를 이루는 것이 특징인 어레이 기판.
  5. 제 1 항에 있어서,
    상기 스토리지 영역에 구비된 상기 제 2 게이트 전극은 제 1 스토리지 전극을 이루며,
    상기 스토리지 영역의 상기 게이트 절연막 상에 상기 제 1 및 제 2 액티브층을 이루는 동일한 물질로 이루어진 스토리지 보조패턴이 아일랜드 형태로 구비되며,
    상기 층간절연막에는 상기 스토리지 보조패턴을 노출시키는 스토리지 콘택홀이 구비되며,
    상기 제 2 소스전극은 상기 스토리지 영역까지 연장 형성되어 상기 스토리지 콘택홀을 통해 상기 스토리지 보조패턴과 접촉하도록 구성됨으로써 제 2 스토리지 전극을 이루며,
    상기 제 1 스토리지 전극과 게이트 절연막과 스토리지 보조패턴 및 제 2 스토리지 전극은 제 1 스토리지 커패시터를 이루는 어레이 기판.
  6. 제 5 항에 있어서,
    상기 스토리지 영역에는 상기 연결패턴이 연장된 제 3 스토리지 전극이 구비되며, 상기 제 2 스토리지 전극과 상기 제 3 스토리지 전극 및 이들 두 전극 사이에 개재된 상기 보호층으로 이루어진 제 2 스토리지 커패시터가 구비된 어레이 기판.
  7. 제 1 항에 있어서,
    상기 스토리지 영역에 구비된 상기 제 2 게이트 전극은 제 1 스토리지 전극을 이루며,
    상기 스토리지 영역에 대응하여 상기 층간절연막에는 상기 게이트 절연막을 노출시키는 스토리지 콘택홀이 구비되며,
    상기 보호층에 상기 제 2 소스 전극을 노출시키는 소스 콘택홀이 구비되며,
    상기 보호층 위로 상기 소스 콘택홀을 통해 상기 제 2 소스 전극과 접촉하며 상기 스토리지 영역까지 연장하는 제 2 스토리지 전극이 구비되며,
    상기 제 1 스토리지 전극과 게이트 절연막과 보호층과 제 2 스토리지 전극은 스토리지 커패시터를 이루는 것이 특징인 어레이 기판.
  8. 제 7 항에 있어서,
    상기 스토리지 영역의 상기 스토리지 콘택홀을 통해 노출된 상기 게이트 절연막 상에는 상기 제 1 및 제 2 액티브층을 이루는 동일한 물질로 이루어진 스토리지 보조패턴이 아일랜드 형태로 구비된 것이 특징인 어레이 기판.
  9. 화소영역과 상기 화소영역 내에 스위칭 영역과 구동 영역 및 스토리지 영역이 정의(定義)된 기판 상의 상기 스위칭 영역과 구동영역에 아일랜드 형태로 고용융점 금속물질로 형성된 제 1 및 제 2 게이트 전극과;
    상기 제 1 및 제 2 게이트 전극 상부에 아일랜드 형태로 각각 상기 제 1 및 제 2 게이트 전극 각각의 일 끝단을 노출시키며 형성된 게이트 절연막과;
    상기 제 1 및 제 2 게이트 전극에 대응하여 상기 게이트 절연막 상부로 상기 각 게이트 절연막의 가장자리를 노출시키며 각각 형성된 순수 폴리실리콘의 제 1 및 제 2 액티브층과;
    상기 게이트 절연막 외측으로 노출된 상기 제 1 게이트 전극과 접촉하며 화소영역의 경계에 형성된 게이트 배선 및 상기 제 2 게이트 전극과 접촉하며 형성된 게이트 보조패턴과;
    상기 제 1 액티브층을 노출시키며 서로 이격하는 제 1 및 제 2 액티브 콘택홀과, 상기 제 2 액티브층을 노출시키며 서로 이격하는 제 3 및 제 4 액티브 콘택홀 및 상기 게이트 보조패턴을 노출시키는 게이트 콘택홀을 가지며, 상기 제 1 및 제 2 액티브층 각각의 중앙부에 대해서는 에치스토퍼의 역할을 하며 상기 기판 전면에 형성된 층간절연막과;
    상기 스위칭 영역에 상기 층간절연막 위로 각각 상기 제 1 및 제 2 액티브 콘택홀을 통해 상기 제 1 액티브층과 접촉하며 이격하는 불순물 비정질 실리콘의 제 1 오믹콘택층과, 상기 구동 영역에 상기 층간절연막 위로 각각 상기 제 3 및 제 4 액티브 콘택홀을 통해 상기 제 2 액티브층과 접촉하며 이격하며 불순물 비정질 실리콘의 제 2 오믹콘택층과;
    상기 이격하는 상기 제 1 오믹콘택층 위로 각각 이격하며 형성된 제 1 소스 및 드레인 전극과, 상기 이격하는 상기 제 2 오믹콘택층 위로 각각 이격하며 형성된 제 2 소스 및 드레인 전극과;
    상기 층간절연막 위로 상기 화소영역의 경계에 상기 제 1 소스 전극과 연결되며 형성된 데이터 배선과;
    상기 각 화소영역에 상기 층간절연막 위로 상기 제 2 드레인 전극과 접촉하며 형성된 화소전극과;
    상기 층간절연막 위로 상기 제 1 드레인 전극과 상기 게이트 콘택홀을 통해 상기 게이트 보조패턴과 동시에 접촉하며 형성된 연결패턴
    을 포함하는 어레이 기판.
  10. 제 9 항에 있어서,
    상기 스토리지 영역에는 상기 게이트 보조패턴이 연장된 제 1 스토리지 전극과 상기 제 2 소스 전극이 연장된 제 2 스토리지 전극 및 이들 제 1 및 제 2 스토리지 전극 사이에 개재된 층간절연막으로 이루어진 스토리지 커패시터가 구비된 어레이 기판.
  11. 제 9 항에 있어서,
    상기 스토리지 영역에는 상기 게이트 보조패턴이 연장된 제 1 스토리지 전극이 구비되며,
    상기 스토리지 영역의 상기 층간절연막 상에는 상기 제 2 소스 전극의 접촉하며 상기 화소전극을 이루는 동일한 물질로 이루어진 제 2 스토리지 전극이 구비되며,
    상기 제 1 및 제 2 스토리지 전극과 이들 제 1 및 제 2 스토리지 전극 사이에 개재된 층간절연막은 스토리지 커패시터를 이루는 것이 특징인 어레이 기판.
  12. 제 9 항에 있어서,
    상기 스토리지 영역에 구비된 상기 제 2 게이트 전극은 제 1 스토리지 전극을 이루며,
    상기 스토리지 영역의 상기 게이트 절연막 상에 상기 제 1 및 제 2 액티브층을 이루는 동일한 물질로 이루어진 스토리지 보조패턴이 아일랜드 형태로 구비되며,
    상기 층간절연막에는 상기 스토리지 보조패턴을 노출시키는 스토리지 콘택홀이 구비되며,
    상기 제 2 소스전극은 상기 스토리지 영역까지 연장 형성되어 상기 스토리지 콘택홀을 통해 상기 스토리지 보조패턴과 접촉하도록 구성됨으로써 제 2 스토리지 전극을 이루며,
    상기 제 1 스토리지 전극과 게이트 절연막과 스토리지 보조패턴 및 제 2 스토리지 전극은 스토리지 커패시터를 이루는 어레이 기판.
  13. 제 9 항에 있어서,
    상기 스토리지 영역에 구비된 상기 제 2 게이트 전극은 제 1 스토리지 전극을 이루며,
    상기 스토리지 영역에 대응하는 상기 층간절연막에는 상기 게이트 절연막을 노출시키는 스토리지 콘택홀이 구비되며,
    상기 스토리지 영역의 상기 스토리지 콘택홀을 통해 노출된 상기 게이트 절연막 상에는 상기 제 2 소스 전극의 접촉하며 상기 화소전극을 이루는 동일한 물질로 이루어진 제 2 스토리지 전극이 구비되며,
    상기 제 1 스토리지 전극과 게이트 절연막과 제 2 스토리지 전극은 스토리지 커패시터를 이루는 어레이 기판.
  14. 제 13 항에 있어서,
    상기 스토리지 영역의 상기 스토리지 콘택홀을 통해 노출된 상기 게이트 절연막 상에는 상기 제 1 및 제 2 액티브층을 이루는 동일한 물질로 이루어진 스토리지 보조패턴이 아일랜드 형태로 구비된 것이 특징인 어레이 기판.
KR1020100032358A 2010-04-08 2010-04-08 어레이 기판 KR20110113040A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100032358A KR20110113040A (ko) 2010-04-08 2010-04-08 어레이 기판

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100032358A KR20110113040A (ko) 2010-04-08 2010-04-08 어레이 기판

Publications (1)

Publication Number Publication Date
KR20110113040A true KR20110113040A (ko) 2011-10-14

Family

ID=45028516

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100032358A KR20110113040A (ko) 2010-04-08 2010-04-08 어레이 기판

Country Status (1)

Country Link
KR (1) KR20110113040A (ko)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130069121A (ko) * 2011-12-16 2013-06-26 엘지디스플레이 주식회사 액정표시장치 및 액정표시장치 제조방법
KR20140037715A (ko) * 2012-09-19 2014-03-27 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 유기 발광 표시 장치
KR20140064310A (ko) * 2012-11-20 2014-05-28 엘지디스플레이 주식회사 디스플레이 장치 및 그 제조방법
KR20150059507A (ko) * 2013-11-22 2015-06-01 엘지디스플레이 주식회사 반사형 표시패널용 어레이 기판 및 그 제조방법
US9905188B2 (en) 2014-12-26 2018-02-27 Samsung Display Co., Ltd. Gate driving circuit and display device having the same
KR20190043126A (ko) * 2019-04-17 2019-04-25 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 유기 발광 표시 장치
KR20190119561A (ko) * 2019-10-14 2019-10-22 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 유기 발광 표시 장치
KR20200010532A (ko) * 2020-01-17 2020-01-30 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 유기 발광 표시 장치
KR20200047480A (ko) * 2020-04-24 2020-05-07 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 유기 발광 표시 장치
KR20200122279A (ko) * 2020-04-24 2020-10-27 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 유기 발광 표시 장치

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130069121A (ko) * 2011-12-16 2013-06-26 엘지디스플레이 주식회사 액정표시장치 및 액정표시장치 제조방법
US11605688B2 (en) 2012-09-19 2023-03-14 Samsung Display Co., Ltd. Thin film transistor array substrate and organic light-emitting diode display
KR20140037715A (ko) * 2012-09-19 2014-03-27 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 유기 발광 표시 장치
US10720483B2 (en) 2012-09-19 2020-07-21 Samsung Display Co., Ltd. Thin film transistor array substrate and organic light-emitting diode display
KR20140064310A (ko) * 2012-11-20 2014-05-28 엘지디스플레이 주식회사 디스플레이 장치 및 그 제조방법
KR20150059507A (ko) * 2013-11-22 2015-06-01 엘지디스플레이 주식회사 반사형 표시패널용 어레이 기판 및 그 제조방법
US9905188B2 (en) 2014-12-26 2018-02-27 Samsung Display Co., Ltd. Gate driving circuit and display device having the same
KR20190043126A (ko) * 2019-04-17 2019-04-25 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 유기 발광 표시 장치
KR20190119561A (ko) * 2019-10-14 2019-10-22 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 유기 발광 표시 장치
KR20200010532A (ko) * 2020-01-17 2020-01-30 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 유기 발광 표시 장치
KR20200047480A (ko) * 2020-04-24 2020-05-07 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 유기 발광 표시 장치
KR20200122279A (ko) * 2020-04-24 2020-10-27 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 유기 발광 표시 장치
KR20210118383A (ko) * 2020-10-16 2021-09-30 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 유기 발광 표시 장치
KR20220018520A (ko) * 2020-10-16 2022-02-15 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 유기 발광 표시 장치
KR20220112225A (ko) * 2020-10-16 2022-08-10 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 유기 발광 표시 장치
KR20230054630A (ko) * 2020-10-16 2023-04-25 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 유기 발광 표시 장치
KR20230136902A (ko) * 2020-10-16 2023-09-27 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 유기 발광 표시 장치

Similar Documents

Publication Publication Date Title
KR101314787B1 (ko) 어레이 기판
KR101213708B1 (ko) 어레이 기판 및 이의 제조방법
KR101790176B1 (ko) 어레이 기판의 제조방법
KR101106562B1 (ko) 어레이 기판 및 이의 제조방법
KR20110113040A (ko) 어레이 기판
KR101272892B1 (ko) 어레이 기판
KR101019048B1 (ko) 어레이 기판 및 이의 제조방법
KR101128333B1 (ko) 어레이 기판 및 이의 제조방법
KR101246789B1 (ko) 어레이 기판 및 이의 제조방법
KR101454190B1 (ko) 어레이 기판 및 이의 제조방법
KR101134989B1 (ko) 어레이 기판의 제조방법
KR101246790B1 (ko) 어레이 기판 및 이의 제조방법
KR101518851B1 (ko) 어레이 기판의 제조방법
KR101760946B1 (ko) 박막트랜지스터 어레이기판 제조방법
KR101030968B1 (ko) 어레이 기판 및 이의 제조방법
KR101475313B1 (ko) 어레이 기판의 제조방법
KR20110113042A (ko) 어레이 기판 및 이의 제조방법
KR20110058355A (ko) 어레이 기판 및 이의 제조방법
KR20110056899A (ko) 어레이 기판 및 이의 제조방법
KR101960743B1 (ko) 어레이 기판 및 이의 제조방법
KR101713146B1 (ko) 어레이 기판 및 이의 제조 방법
KR20110096337A (ko) 어레이 기판 및 이의 제조 방법
KR102142477B1 (ko) 어레이 기판 및 이의 제조방법
KR20110063022A (ko) 어레이 기판 및 이의 제조 방법
KR101588447B1 (ko) 어레이 기판 및 이의 제조방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid