KR101960743B1 - 어레이 기판 및 이의 제조방법 - Google Patents

어레이 기판 및 이의 제조방법 Download PDF

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Abstract

본 발명은 게이트 배선과; 상기 게이트 배선과 연결되는 게이트 전극과; 상기 게이트 배선 및 상기 게이트 전극을 덮는 게이트 절연막과; 상기 게이트 절연막 상에 위치하며 상기 게이트 전극에 대응하여 서로 이격하는 소스 전극 및 드레인 전극과; 상기 게이트 절연막 상에 위치하며 상기 드레인 전극으로부터 연장되는 화소전극과; 상기 게이트 절연막 상에 위치하며, 상기 게이트 배선과 교차하고, 상기 소스 전극으로부터 연장되는 하부층과 저저항 금속물질의 상부층으로 이루어지는 데이터 배선과; 상기 게이트 전극에 대응하여 상기 소스 전극 및 상기 드레인 전극 상에 위치하는 산화물 반도체층을 포함하고, 상기 소스 전극과, 상기 드레인 전극과, 상기 화소전극 및 상기 데이터 배선의 하부층 각각은 인듐-틴-옥사이드 또는 인듐-징크-옥사이드로 이루어지는 것을 특징으로 하는 액정표시장치용 어레이 기판을 제공한다.

Description

어레이 기판 및 이의 제조방법{Array substrate and method of fabricating the same}
본 발명은 어레이 기판에 관한 것이며, 특히 소자 특성 안정성이 우수한 산화물 반도체층을 이용하고 게이트 전극과 소스 전극 간의 중첩에 기인하는 기생용량을 줄임으로써 박막트랜지스터의 특성을 향상시킬 수 있는 어레이 기판 및 이의 제조방법에 관한 것이다.
근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 평판표시장치로서 액정표시장치 또는 유기전계 발광소자가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다.
액정표시장치 중에서는 각 화소(pixel)별로 전압의 온(on), 오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 어레이 기판을 포함하는 액티브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.
이러한 액정표시장치에 있어서 화소영역 각각을 온(on)/오프(off) 제거하기 위해서 필수적으로 스위칭 소자인 박막트랜지스터를 구비한 어레이 기판이 구성된다.　
도 1은 액정표시장치를 구성하는 종래의 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 부분에 대한 단면을 도시한 것이다.　
도시한 바와 같이, 어레이 기판(11)에 있어 다수의 게이트 배선(미도시)과 다수의 데이터 배선(33)이 교차하여 정의되는 다수의 화소영역(P) 내의 스위칭 영역(TrA)에는 게이트 전극(15)이 형성되어 있다. 또한, 상기 게이트 전극(15) 상부로 전면에 게이트 절연막(18)이 형성되어 있으며, 그 위에 순차적으로 순수 비정질 실리콘의 액티브층(22)과 불순물 비정질 실리콘의 오믹콘택층(26)으로 구성된 반도체층(28)이 형성되어 있다.
또한, 상기 오믹콘택층(26) 위로는 상기 게이트 전극(15)에 대응하여 서로 이격하며 소스 전극(36)과 드레인 전극(38)이 형성되어 있다. 이때 상기 스위칭 영역(TrA)에 순차 적층 형성된 게이트 전극(15)과 게이트 절연막(18)과 반도체층(28)과 소스 및 드레인 전극(36, 38)은 박막트랜지스터(Tr)를 이룬다.
또한, 상기 소스 및 드레인 전극(36, 38)과 노출된 액티브층(22) 위로 전면에 상기 드레인 전극(38)을 노출시키는 드레인 콘택홀(45)을 포함하는 보호층(42)이 형성되어 있으며, 상기 보호층(42) 상부에는 각 화소영역(P)별로 독립되며, 상기 드레인 콘택홀(45)을 통해 상기 드레인 전극(38)과 접촉하는 화소전극(50)이 형성되어 있다. 이때, 상기 데이터 배선(33) 하부에는 상기 오믹콘택층(26)과 액티브층(22)을 이루는 동일한 물질로 제 1 패턴(27)과 제 2 패턴(23)의 이중층 구조를 갖는 반도체 패턴(29)이 형성되어 있다.
전술한 구조를 갖는 종래의 어레이 기판(11)에 있어서 상기 스위칭 영역(TrA)에 구성된 박막트랜지스터(Tr)의 반도체층(28)을 살펴보면, 순수 비정질 실리콘의 액티브층(22)은 그 상부로 서로 이격하는 오믹콘택층(26)이 형성된 부분의 제 1 두께(t1)와 상기 오믹콘택층(26)이 제거되어 노출된 된 부분의 제 2 두께(t2)가 달리 형성됨을 알 수 있다. 이러한 액티브층(22)의 두께 차이(t1 ≠ t2)는 제조 방법에 기인한 것이며, 상기 액티브층(22)의 두께 차이(t1 ≠ t2), 더욱 정확히는 그 내부에 채널층이 형성되는 소스 및 드레인 전극 사이로 노출된 부분에서 그 두께가 줄어들게 됨으로써 상기 박막트랜지스터(Tr)의 특성 저하가 발생하고 있다.
따라서, 최근에는 도 2(종래의 산화물 반도체층을 갖는 박막트랜지스터를 구비한 어레이 기판의 하나의 화소영역에 대한 단면도)에 도시한 바와 같이, 오믹콘택층을 필요로 하지 않고 산화물 반도체 물질을 이용하는 박막트랜지스터가 개발되었다.
산화물 반도체 물질을 이용한 박막트랜지스터(Tr)는 게이트 전극(73)과, 게이트 절연막(75)과, 산화물 반도체층(77)과, 소스 전극(81) 및 드레인 전극(83)을 포함하여 이루어진다. 또한, 상기 드레인 전극(83)과 연결되는 화소전극(89)이 구비되며, 상기 드레인 전극(83)과 상기 화소전극(89) 사이에는 보호층(85)이 형성될 수 있다.
이러한 산화물 반도체층(77)은 오믹콘택층을 형성하지 않아도 되므로 종래의 비정질 실리콘으로 이루어진 반도체층을 구비한 어레이 기판에서와 같이 유사한 재질인 불순물 비정질 실리콘으로 이루어진 서로 이격하는 오믹콘택층을 형성하기 위해 진행하는 건식식각에 노출될 필요가 없으므로 박막트랜지스터(Tr)의 특성 저하를 방지할 수 있다.
하지만, 이러한 산화물 반도체층(77)은 소스 전극(81) 및 드레인 전극(83)을 형성하기 위한 금속층의 패터닝에 이용되는 식각액에 노출되는 경우, 상기 금속층과 선택비가 없어 식각되어 제거되거나 또는 상기 식각액에 의해 손상됨으로써 박막트랜지스터(Tr)의 특성에 영향을 줄 수 있다.
따라서, 소스 및 드레인 전극(81, 83) 형성을 위한 패터닝 시 그 하부에 위치하는 상기 산화물 반도체층(77)이 상기 소스 및 드레인 전극(81, 83)을 이루는 금속물질과 반응하는 식각액에 노출되는 것을 방지하기 위해 상기 산화물 반도체층(77) 중앙부에 대응하여 에치스토퍼(79)를 형성한다.
하지만, 이렇게 산화물 반도체층(77)과 그 상부에 에치스토퍼(79)를 구비한 박막트랜지스터(Tr)를 포함하는 종래의 어레이 기판(71)을 제조하기 위해서는 상기 에치스토퍼(79) 형성을 위해 1회의 마스크 공정이 추가로 필요하게 된다.
마스크 공정은 포토레지스트의 도포 공정, 노광 마스크를 이용한 노광 공정, 노광된 포토레지스트의 현상 공정, 식각 공정 및 스트립 공정을 포함하여 진행되므로 그 공정이 복잡하고 많은 약액이 사용되므로 마스크 공정 수가 증가하면 증가할수록 제조 시간이 길어져 단위 시간당 생산성이 전하되며, 불량 발생 빈도가 높아지며, 제조 비용이 상승한다.　
따라서, 도 2에 제시된 산화물 반도체층(77)과 에치스토퍼(79)를 구비한 종래의 어레이 기판(71)의 경우 마스크 공정을 줄여 제조 비용을 저감시키는 것이 요구되고 있는 실정이다.
그리고, 에치스토퍼(79)를 외곽에 위치하는 산화물 반도체층(77)이 소스 및 드레인 전극(81, 83) 패터닝을 위한 식각액에 노출되는 것을 방지하기 위해 소스 및 드레인 전극(81, 83)을 에치스토퍼(79)와 중첩하도록 형성해야 하므로 소스 및 드레인 전극(81, 83)과 게이트 전극(73) 간의 중첩 면적이 증가하여 기생용량(Cgs)이 증가하게 되어 박막트랜지스터(Tr)의 특성에 악영향을 주고 있는 실정이다.　　
또한, 산화물 반도체층(77)과 에치스토퍼(79)를 구비한 종래의 어레이 기판(71)을 제조 시에 에치스토퍼(79) 공정 마진과 에치스토퍼(79), 산화물 반도체층(77), 소스 및 드레인 전극(81, 83)간의 패터닝 시 노광 미스 얼라인 마진을 고려해야 하기 때문에 박막트랜지스터(Tr)의 채널 길이가 증가하고 있다. 이에 따라 박막트랜지스터(Tr)의 크기가 증가하고 개구율이 저하되는 문제가 발생한다.
이와 같이 박막트랜지스터(Tr)의 크기 증가에 따라 게이트 패드부에 형성되는 박막트랜지스터의 크기 역시 증가함에 따라 비표시영역인 베젤(bezel)의 폭이 증가하게 되므로 네로우 베젤의 실현에 어려움이 있다.
본 발명은 산화물 반도체 물질을 이용하여 형성되는 박막트랜지스터에 있어서, 산화물 반도체층의 손상 방지를 위해 형성되는 에치스토퍼에 의한 마스크 공정 증가 문제를 방지하고자 한다.
또한, 에치스토퍼에 의한 채널 길이 증가 및 기생 용량 증가에 의한 박막트랜지스터의 특성 저하 및 개구율 저하의 문제를 방지하고자 한다.
위와 같은 과제의 해결을 위해, 본 발명은 게이트 배선과; 상기 게이트 배선과 연결되는 게이트 전극과; 상기 게이트 배선 및 상기 게이트 전극을 덮는 게이트 절연막과; 상기 게이트 절연막 상에 위치하며 상기 게이트 전극에 대응하여 서로 이격하는 소스 전극 및 드레인 전극과; 상기 게이트 절연막 상에 위치하며 상기 드레인 전극으로부터 연장되는 화소전극과; 상기 게이트 절연막 상에 위치하며, 상기 게이트 배선과 교차하고, 상기 소스 전극으로부터 연장되는 하부층과 저저항 금속물질의 상부층으로 이루어지는 데이터 배선과; 상기 게이트 전극에 대응하여 상기 소스 전극 및 상기 드레인 전극 상에 위치하는 산화물 반도체층을 포함하고, 상기 소스 전극과, 상기 드레인 전극과, 상기 화소전극 및 상기 데이터 배선의 하부층 각각은 인듐-틴-옥사이드 또는 인듐-징크-옥사이드로 이루어지는 것을 특징으로 하는 액정표시장치용 어레이 기판을 제공한다.
다른 관점에서, 본 발명은 게이트 배선과; 상기 게이트 배선과 연결되는 게이트 전극과; 상기 게이트 배선 및 상기 게이트 전극을 덮는 게이트 절연막과; 상기 게이트 절연막 상에 위치하며 상기 게이트 전극에 대응하여 서로 이격하는 소스 전극 및 드레인 전극과; 상기 게이트 절연막 상에 위치하며 상기 드레인 전극으로부터 연장되는 화소전극과; 상기 게이트 전극에 대응하여 상기 소스 전극 및 상기 드레인 전극 상에 위치하는 산화물 반도체층과; 상기 산화물 반도체층을 덮으며 상기 소스 전극을 노출하는 소스 콘택홀을 갖는 제 1 보호층과; 상기 제 1 보호층 상에 위치하며 상기 소스 콘택홀을 통해 상기 소스 전극에 연결되고, 상기 게이트 배선과 교차하는 데이터 배선을 포함하고, 상기 소스 전극과, 상기 드레인 전극 및 상기 화소전극은 인듐-틴-옥사이드 또는 인듐-징크-옥사이드로 이루어지는 것을 특징으로 하는 액정표시장치용 어레이 기판을 제공한다.
상기 산화물 반도체층은 인듐-갈륨-징크-옥사이드(indium-gallium-zinc-oxide, IGZO), 징크-틴-옥사이드(zinc-tin-oxide, ZTO) 또는 징크-인듐-옥사이드(zinc-indium-oxide, ZIO) 중 어느 하나로 이루어지는 것을 특징으로 한다.
상기 산화물 반도체층을 덮는 보호층을 포함하는 것이 특징이다.
상기 보호층 상에 위치하는 공통 전극을 포함하는 것이 특징이다.
상기 데이터 배선과 상기 제 1 보호층을 덮는 제 2 보호층을 포함하는 것이 특징이다.
상기 제 2 보호층 상에 위치하는 공통 전극을 포함하는 것이 특징이다.
상기 화소전극 및 상기 공통전극 각각은 판 형상을 갖고, 상기 화소전극 및 상기 공통전극 중 어느 하나는 개구를 갖는 것이 특징이다.
상기 화소전극과 상기 공통 전극 각각은 바 형상을 갖고 서로 교대로 배열되는 것이 특징이다.
또 다른 관점에서, 본 발명은 게이트 배선과 상기 게이트 배선에 연결되는 게이트 전극을 형성하는 단계와; 상기 게이트 배선 및 상기 게이트 전극을 덮는 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상에, 상기 게이트 전극에 대응하여 서로 이격하는 소스 전극 및 드레인 전극과 상기 드레인 전극으로부터 연장되는 화소전극 및 상기 소스 전극으로부터 연장되는 하부 데이터 배선층을 형성하는 단계와; 상기 하부 데이터 배선층 상에 저저항 금속물질로 이루어지는 상부 데이터 배선층을 형성하는 단계와; 상기 소스 전극 및 상기 드레인 전극 상에 상기 게이트 전극에 대응하는 산화물 반도체층을 형성하는 단계를 포함하며, 상기 소스 전극과, 상기 드레인 전극과, 상기 화소전극 및 상기 하부데이터 배선층 각각은 인듐-틴-옥사이드 또는 인듐-징크-옥사이드로 이루어지는 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조 방법을 제공한다.
또 다른 관점에서, 본 발명은 게이트 배선과 상기 게이트 배선에 연결되는 게이트 전극을 형성하는 단계와; 상기 게이트 배선 및 상기 게이트 전극을 덮는 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상에, 상기 게이트 전극에 대응하며 서로 이격하는 소스 전극 및 드레인 전극과 상기 드레인 전극으로부터 연장되는 화소전극을 형성하는 단계와; 상기 소스 전극 및 상기 드레인 전극 상에 상기 게이트 전극에 대응하는 산화물 반도체층을 형성하는 단계와; 상기 산화물 반도체층을 덮으며 상기 소스 전극을 노출하는 소스 콘택홀을 갖는 제 1 보호층을 형성하는 단계와; 상기 제 1 보호층 상에, 상기 소스 콘택홀을 통해 상기 소스 전극에 연결되고 상기 게이트 배선과 교차하는 데이터 배선을 형성하는 단계를 포함하고, 상기 소스 전극과, 상기 드레인 전극 및 상기 화소전극은 인듐-틴-옥사이드 또는 인듐-징크-옥사이드로 이루어지는 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조 방법을 제공한다.
상기 게이트 절연막 상에, 상기 게이트 전극에 대응하여 서로 이격하는 소스 전극 및 드레인 전극과 상기 드레인 전극으로부터 연장되는 화소전극 및 상기 소스 전극으로부터 연장되는 하부 데이터 배선층을 형성하는 단계와 상기 하부 데이터 배선층 상에 저저항 금속물질로 이루어지는 상부 데이터 배선층을 형성하는 단계는 하프톤 마스크 공정에 의해 이루어지는 것을 특징으로 한다.
상기 하프톤 마스크 공정은, 상기 게이트 절연막 상에 투명 도전성 물질층을 적층하는 단계와; 상기 투명 도전성 물질층 상에 금속물질층을 적층하는 단계와; 상기 금속물질층 상에 상기 소스 전극과 상기 드레인 전극 및 상기 화소전극에 대응하여 제 1 두께를 갖는 제 1 포토레지스트층과 상기 데이터 배선에 대응하여 상기 제 1 두께보다 큰 제 2 두께를 갖는 제 2 포토레지스트층을 형성하고 상기 반도체층에 대응하는 영역의 상기 금속물질층을 노출시키는 단계와; 상기 제 1 및 제 2 포토레지스트 패턴을 식각 마스크로 하여 상기 노출된 금속물질층과 그 하부의 상기 투명 도전성 물질층을 식각하는 단계와; 애싱 공정을 진행하여 상기 제 1 포토레지스트 패턴을 제거하고 상기 제 2 포토레지스트 패턴으로부터 상기 제 2 두께보다 작은 제 3 포토레지스트 패턴을 형성하며 상기 소스 전극과 상기 드레인 전극 및 상기 화소전극에 대응하는 상기 금속물질층을 노출시키는 단계와; 상기 제 3 포토레지스트 패턴을 식각 마스크로 하여 상기 노출된 금속물질층을 제거하는 단계와; 상기 제 3 포토레지스트 패턴을 제거하는 단계를 포함하는 것이 특징이다.
상기 투명 도전성 물질층 상에 금속물질층을 적층하는 단계는 상온 또는 200℃ 이하의 온도에서 이루어지는 것을 특징으로 한다.
상기 소스 전극 및 상기 드레인 전극 상에 상기 게이트 전극에 대응하는 산화물 반도체층을 형성하는 단계 이전에, 상기 소스 전극 및 상기 드레인 전극에 대하여 열처리하는 공정을 포함하는 것이 특징이다.
상기 열처리 공정은 200~500℃의 온도 조건에서 이루어지는 것을 특징으로 한다.
상기 산화물 반도체층 상에 보호층을 형성하는 단계를 포함하는 것을특징으로 한다.
상기 보호층 상에 공통 전극을 형성하는 단계를 포함하는 것이 특징이다.
상기 데이터 배선과 상기 제 1 보호층 상에 제 2 보호층을 형성하는단계를 포함하는 것이 특징이다.
상기 제 2 보호층 상에 공통 전극을 형성하는 단계를 포함하는 것이 특징이다.
본 발명은 산화물 반도체층을 이용하면서 에치스토퍼를 필요로 하지 않기 때문에, 마스크 공정의 증가를 방지할 수 있다. 따라서, 제조 공정이 단순해지고 제조 원가를 절감할 수 있다.
또한, 종래 에치스토퍼를 포함하는 구조에서 발생하는 채널 길이의 증가 및 기생 용량의 증가 문제를 방지함으로써, 박막트랜지스터의 특성 저하와 기생용량에 기인한 수직 크로스 토크와 잔상을 억제하여 화상 품질을 향상시키는 효과가 있으며 개구율 저하를 방지할 수 있다.
또한, 데이터 배선을 저저항 금속물질로 형성하면서 산화물 반도체층이 저저항 금속물질이 아닌 투명 도전성 금속물질로 접촉하도록 함으로써, 산화물 반도체층과 저저항 금속물질의 접촉에 의한 접촉 저항 증가 문제를 방지할 수 있다.
또한, 산화물 반도체층의 손상을 방지하기 위해 소스 전극 및 드레인 전극 상부로 산화물 반도체층을 형성할 때 발생할 수 있는, 산화물 반도체층의 단선 문제를 방지할 수 있다.
도 1은 액정표시장치를 구성하는 종래의 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 단면을 도시한 도면.
도 2는 종래의 산화물 반도체층을 갖는 박막트랜지스터를 구비한 어레이 기판의 하나의 화소영역에 대한 단면도.
도 3은 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판일부의 단면도.
도 4는 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이 기판 일부의 평면도.
도 5는 도 4의 절단선 V-V에 따른 단면도.
도 6a 내지 도 6g는 도 5에서 보여지는 액정표시장치용 어레이 기판의 제조 공정을 보여주는 단면도.
도 7은 본 발명의 제 3 실시예에 따른 액정표시장치용 어레이 기판 일부의 평면도.
도 8은 도 7의 절단선 VIII-VIII에 따른 단면도.
도 9a 내지 도 9g는 도 8에서 보여지는 액정표시장치용 어레이 기판의 제조 공정을 보여주는 단면도.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다.
도 3은 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판일부의 단면도이다.
도시한 바와 같이, 본 발명의 제 1 실시예에 따른 액정표시장치용 어레이 기판은 기판(101)과, 상기 기판(101) 상에 형성되는 게이트 배선(미도시)과, 데이터 배선(120)과, 박막트랜지스터(Tr)와, 공통전극(150) 및 화소전극(170)을 포함한다.
상기 게이트 배선과 상기 데이터 배선(120)은 서로 교차하여 화소영역(P)을 정의하며, 상기 박막트랜지스터(Tr)는 상기 게이트 배선 및 상기 데이터 배선(120)과 연결되며 상기 화소영역(P) 내의 스위칭 영역(TrA)에 위치한다.
상기 박막트랜지스터(Tr)는 상기 기판(101) 상의 게이트 전극(114)과, 상기 게이트 전극(114)을 덮는 게이트 절연막(116)과, 상기 게이트 절연막(116) 상에서 서로 이격하는 소스 전극(124) 및 드레인 전극(126)과, 상기 소스 및 드레인 전극(124, 126) 상에서 상기 게이트 전극(114)과 중첩하는 산화물 반도체층(130)으로 이루어진다. 이때, 상기 게이트 전극(114)은 상기 게이트 배선에 연결되고, 상기 소스 전극(124)은 상기 데이터 배선(120)에 연결된다.
상기 박막트랜지스터(Tr)를 덮으며 제 1 보호층(140)이 형성되고, 상기 제 1 보호층(140) 상에는 판 형상의 공통 전극(150)이 형성된다. 또한, 상기 공통 전극(150)을 덮으며 제 2 보호층(160)이 형성되고, 상기 제 2 보호층(160) 상에 화소 전극(170)이 형성된다.
이때, 상기 제 1 및 제 2 보호층(140, 160)에는 박막트랜지스터(Tr)의 드레인 전극(126)을 노출시키는 드레인 콘택홀이 형성되며, 상기 화소 전극(170)은 상기 드레인 콘택홀을 통해 상기 드레인 전극(126)과 연결된다. 또한, 상기 화소 전극(170)은 개구(172)를 가지며 상기 공통 전극(160)과 함께 프린지 필드를 형성하게 된다.
이러한 구조의 어레이 기판에서는, 산화물 반도체 물질을 이용하기 때문에 박막트랜지스터(Tr)의 특성이 향상시키고 소스 전극(124) 및 드레인 전극(126)의 패턴 후에 산화물 반도체층(130)이 형성되기 때문에 에치스토퍼 없이도 산화물 반도체층(130)의 손상을 방지할 수 있다. 따라서, 에치스토퍼에 의한 마스크 공정 수의 증가, 채널 길이의 증가 및 기생 용량 증가의 문제를 방지할 수 있다.
그런데, 데이터 배선(120)으로부터 연장되는 소스 전극(124) 및 이와 이격하는 드레인 전극(126)은 알루미늄, 몰리브덴 등과 같은 저저항 금속물질로 이루어지며, 상기 산화물 반도체층(130)은 이러한 저저항 금속물질과의 콘택 저항이 매우 높기 때문에 양호한 특성의 박막트랜지스터(Tr)를 얻을 수 없다.
또한, 상기 소스 전극(124) 및 드레인 전극(126)은 수천 Å 두께로 형성되는데, 그 상부에 수백 Å 두께의 산화물 반도체층(130)이 형성되는 경우 소스 전극 (124) 및 드레인 전극(126)의 단차부에서 산화물 반도체층(130)의 단선 문제가 발생하게 된다.
이하에서는, 위와 같은 문제를 방지할 수 있는 액정표시장치용 어레이 기판에 대하여 설명한다.
도 4는 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이 기판 일부의 평면도이고, 도 5는 도 4의 절단선 V-V에 따른 단면도이다.
도 4 및 도 5에 도시된 바와 같이, 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이 기판은 기판(201)과, 상기 기판(201) 상에 형성되는 게이트 배선(212)과, 데이터 배선(220)과, 박막트랜지스터(Tr)와, 화소전극(230) 및 공통전극(270)을 포함한다.
상기 게이트 배선(212)과 상기 데이터 배선(220)은 서로 교차하여 화소영역(P)을 정의한다. 즉, 상기 게이트 배선(212)은 제 1 방향으로 연장되고, 상기 데이터 배선(220)은 상기 제 1 방향과 다른 제 2 방향으로 연장된다. 상기 박막트랜지스터(Tr)는 상기 게이트 배선(212) 및 상기 데이터 배선(220)과 연결되며 상기 화소영역(P) 내의 스위칭 영역(TrA)에 위치한다.
상기 박막트랜지스터(Tr)는 상기 기판(201) 상의 게이트 전극(214)과, 상기 게이트 전극(214)을 덮는 게이트 절연막(216)과, 상기 게이트 절연막(216) 상에서 서로 이격하는 소스 전극(224) 및 드레인 전극(226)과, 상기 소스 및 드레인 전극(224, 226) 상에서 상기 게이트 전극(214)과 중첩하는 산화물 반도체층(240)으로 이루어진다. 이때, 상기 소스 전극(224) 및 상기 드레인 전극(226)은 인듐-틴-옥사이드(indium-tin-oxide, ITO) 또는 인듐-징크-옥사이드(indium-zinc-oxide, IZO)와 같은 투명 도전성 물질로 이루어지며, 상기 산화물 반도체층(240)은 인듐-갈륨-징크-옥사이드(indium-gallium-zinc-oxide, IGZO), 징크-틴-옥사이드(zinc-tin-oxide, ZTO) 또는 징크-인듐-옥사이드(zinc-indium-oxide, ZIO)와 같은 산화물 반도체 물질로 이루어진다. 상기 게이트 전극(214)은 상기 게이트 배선(212)에 연결되고, 상기 소스 전극(224)은 상기 데이터 배선(220)에 연결된다.
상기 화소영역(P)에는 상기 드레인 전극(226)에 연결되는 판 형상의화소전극(230)이 형성된다. 상기 화소전극(230)은 상기 드레인 전극(226)과 동일물질로 이루어지며 동일층에 위치한다. 즉, 상기 화소전극(230)은 ITO, IZO와 같은 투명 도전성 물질로 이루어지며 상기 드레인 전극(226)으로부터 연장된다.
상기 박막트랜지스터(Tr)와 상기 화소전극(230)을 덮으며 제 1 보호층(250)이 형성된다. 이때, 상기 박막트랜지스터(Tr)는 상기 소스 전극(224)의 일부를 노출시키는 소스 콘택홀(252)을 포함한다. 상기 제 1 보호층(250)이 상기 화소전극(230)을 덮고 있으나, 이와 달리 상기 박막트랜지스터(Tr)만을 덮으며 상기 화소전극(230)을 노출시킬 수도 있다.
상기 데이터 배선(220)은 상기 제 1 보호층(250) 상에서 상기 소스 콘택홀(252)을 통해 상기 소스 전극(224)과 접촉하며 형성된다. 상기 데이터 배선(220)은 구리(Cu), 구리 합금(AlNd), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 티타늄(Ti) 또는 몰리브덴-티타늄 합금(MoTi)과 같은 저저항 금속물질로 이루어진다.
도 5에서는 소스 전극(224)이 스위칭 영역(Tr)에만 형성되고, 데이터 배선(220)이 단일층 구조를 갖는 구성이 보여진다. 이와 달리, 상기 소스 전극(224)이 상기 데이터 배선(220) 하부로 연장됨으로써 이중층의 데이터 배선(220)을 구성할 수도 있다.
상기 데이터 배선(220)을 덮으며 제 2 보호층(260)이 형성되고, 상기 제 2 보호층(260) 상에는 공통전극(270)이 형성된다. 상기 공통전극(270)은 상기 화소전극(230)에 대응하여 개구(272)를 가짐으로써 상기 화소전극(230)과 프린지 필드를 형성하게 된다. 도 5에서, 박막트랜지스터(Tr)에 대한 공통전극(270)의 영향을 최소화하기 위하여 상기 공통전극(270)이 상기 박막트랜지스터(Tr)에 대응하여 제거되어 있으나, 상기 박막트랜지스터(Tr)를 덮을 수도 있다.
한편, 도 4 및 도 5에서는 화소전극(230)이 판 형상을 갖고 공통전극(270)이 개구를 갖는 구성이 보여지고 있으나, 이와 달리 화소전극(230)이 개구를 갖고 공통전극(270)이 화소역역(P) 전체를 덮을 수도 있다. 또한, 상기 화소전극(230)과 상기 공통전극(270)이 바 형상을 갖고 서로 교번 배열되는 횡전계 구조를 이룰 수도 있다. 또한, 도 4 및 도 5에서 화소전극(230)과 공통전극(270)이 하나의 기판(201) 상에 모두 구성되어 횡전계 또는 프린지 필드를 형성하는 구조가 보여지고 있으나, 이와 달리 공통전극(270)은 별도의 기판에 형성됨으로써 수직 전계를 형성하는 구조일 수도 있다.
전술한 액정표시장치용 어레이 기판에서는, 산화물 반도체층(240)을 이용함으로써 박막트랜지스터(Tr)의 특성을 향상시킬 수 있으며 오믹콘택층을 필요로 하지 않기 때문에 오믹 콘택층의 형성 시에 발생할 수 있는 반도체층의 두께 불균일 문제를 방지할 수 있다.
또한, 산화물 반도체층(240)이 소스 전극 및 드레인 전극(224, 226)을 패턴한 후 형성되고 제 1 보호층(250)에 의해 덮여진 상태에서 데이터 배선(220)이 패턴되기 때문에, 에치스토퍼 없이도 데이터 배선(220)을 패턴하기 위한 식각액에 의해 산화물 반도체층(240)이 제거되거나 손상되는 문제를 방지할 수 있다.
또한, 에치스토퍼에 의한 채널 길이의 증가 및 기생 용량 증가에 따른 개구율 저하와 박막트랜지스터(Tr)의 특성 저하 문제를 방지할 수 있다. 채널 길이의 감소로 인해 박막트랜지스터의 크기가 감소하여 네로우 베젤을 구현할 수 있게 된다.
또한, 산화물 반도체층(240)과 접촉하는 소스 전극(224) 및 드레인 전극(226)은 산화물 반도체 물질과 특성이 유사한 ITO, IZO와 같은 물질로 이루어지기 때문에, 콘택 저항의 상승을 방지할 수 있다.
그리고, ITO 또는 IZO로 이루어지는 소스 전극(224) 및 드레인 전극(226)은 수백 Å의 두께를 갖기 때문에, 그 단차부에서 산화물 반도체층(240)의 단선이 발생하지 않는다. 즉, 도 3에서 보여지는 구조에서는 산화물 반도체층(240)이 수천 Å의 두께를 갖는 저저항 금속물질로 이루어지는 소스 전극(124) 및 드레인 전극(126) 상부에 형성되기 때문에 그 단차부에서 산화물 반도체층(240)의 단선이 발생할 수 있지만, 제 2 실시예의 어레이 기판에서는 수백 Å 두께를 갖는 ITO, IZO로 소스 및 드레인 전극(224, 226)을 형성함으로써 이러한 문제를 해결할 수 있다.
이하, 도 5에서 보여지는 액정표시장치용 어레이 기판의 제조 공정을 보여주는 단면도인 도 6a 내지 도 6g를 참조하여, 어레이 기판
의 제조 공정을 설명한다. 설명의 편의를 위해, 화소영역(P)과 화소영역(P) 내에 박막트랜지스터(Tr)가 위치하는 스위칭 영역(TrA)을 기판(201) 상에 정의한다.
도 6a에 도시된 바와 같이, 기판(201) 상에 구리(Cu), 구리 합금(AlNd), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 티타늄(Ti) 또는 몰리브덴-티타늄 합금(MoTi)과 같은 저저항 금속물질을 증착하여 제 1 금속물질층(미도시)을 형성하고, 마스크 공정을 진행하여 패터닝함으로써 게이트 배선(도 4의 212)과 게이트 전극(214)을 형성한다. 상기 게이트 배선(212)의 화소영역(P)의 경계를 따라 연장되고, 상기 게이트 전극(214)은 상기 게이트 배선(212)으로부터 연장되어 상기 스위칭 영역(TrA)에 위치한다.
다음, 상기 게이트 배선(212)과 상기 게이트 전극(214) 위로 산화실리콘 또는 질화실리콘과 같은 무기절연물질을 증착하여 게이트 절연막(216)을 형성한다.
다음, 도 6b에 도시된 바와 같이, ITO 또는 IZO와 같은 투명 도전성 물질을 증착하여 상기 게이트 절연막(216) 상에 제 1 투명 도전성 물질층(미도시)을 증착한 후, 마스크 공정에 의해 패터닝함으로써, 소스 전극(224)과 드레인 전극(226)을 형성한다. 상기 소스 전극(224) 및 상기 드레인 전극(226)은 상기 스위칭 영역(TrA)에 위치하며 서로 이격된다. 동시에, 상기 드레인 전극(226)으로 연장되는 판 형태의 화소전극(230)을 형성한다. 한편, 횡전계형 액정표시장치용 어레이 기판의 경우, 상기 화소전극(230)은 서로 이격되는 다수의 바 형상을 갖도록 형성된다. 또한, 상기 소스 전극(224)이 스위칭 영역(TrA)을 넘어 데이터 배선(도 4의 220) 하부로 연장될 수도 있다.
다음, 도 6c에 도시된 바와 같이, 인듐-갈륨-징크-옥사이드(indium-gallium-zinc-oxide, IGZO), 징크-틴-옥사이드(zinc-tin-oxide, ZTO) 또는 징크-인듐-옥사이드(zinc-indium-oxide, ZIO)와 같은 산화물 반도체 물질을 증착하여 산화물 반도체 물질층(미도시)을 형성하고 마스크 공정에 의해 패터닝함으로써, 상기 스위칭 영역(TrA)에 상기 게이트 전극(214)에 대응하는 산화물 반도체층(240)을 형성한다.
상기 게이트 전극(214), 게이트 절연막(216), 소스 전극(324), 드레이 전극(326) 및 산화물 반도체층(340)은 박막트랜지스터(Tr)를 구성한다.
이때, ITO 또는 IZO와 같은 투명 도전성 물질로 이루어지는 상기 소스 전극(224), 상기 드레인 전극(226) 및 상기 화소 전극(230)은 수백 Å의 두께를 갖기 때문에, 그 단차부에서 산화물 반도체층(240)의 단선은 발생하지 않는다. 즉, 수천 Å 두께의 종래 소스 전극 상에 수백 Å 두께, 예를 들어 500 Å 두께의 산화물 반도체층(240)이 형성되면 단선이 발생하게 되지만, 본 발명에서는 소스 전극(224) 및 드레인 전극(226)이 수백 Å의 두께를 갖기 때문에 이와 같은 문제는 발생하지 않는다.
또한, 에치스토퍼를 형성하지 않기 때문에, 에치스토퍼로 인한 채널 길이의 증가를 방지할 수 있다. 그리고, 에치스토퍼를 덮기 위하여 소스 전극 및 드레인 전극의 면적이 증가하여 발생하는 기생 용량의 증가 역시 발지된다.
상기 산화물 반도체 물질층의 식각 공정은 옥살산을 이용한다. 이때, 상기 산화물 반도체 물질층은 ITO 또는 IZO와 같은 투명 도전성 물질로 이루어지는 소스 전극(224), 드레인 전극(226) 및 화소전극(230) 상에 증착되어 있기 때문에, 산화물 반도체 물질층을 식각하기 위한 옥살산에 의해 소스 전극(224), 드레인 전극(226) 및 화소전극(230) 역시 식각되어 제거되는 문제가 발생할 수 있다.
이러한 문제를 방지하기 위해 옥살산을 이용한 식각 공정 전에 상기 소스 전극(224), 드레인 전극(226) 및 화소전극(230)을 결정화하기 위한 열처리 공정을 진행한다. ITO, IZO와 같은 투명 도전성 물질을 결정화하면 옥살산에 대하여 선택비를 갖게 되며, 산화물 반도체 물질층의 식각 공정에서의 손상을 방지할 수 있다. 상기 열처리 공정은 상기 소스 전극(224), 상기 드레인 전극(226) 및 상기 화소전극(230)을 형성한 후 상기 산화물 반도체 물질층을 증착하기 전에 진행되거나 상기 산화물 반도체층을 증착한 후 패터닝하기 전에 진행될 수 있다. 예를 들어, 상기 열처리 공정은 약 200~500℃로 진행될 수 있다.
다음, 도 6d에 도시된 바와 같이, 산화실리콘 또는 질화실리콘과 같은 무기절연물질을 증착하여 제 1 보호층(250)을 형성하고, 마스크 공정을 진행하여 상기 제 1 보호층(250)을 패터닝함으로써 상기 소스 전극(252)을 노출시키는 소스 콘택홀(252)을 형성한다. 즉, 상기 제 1 보호층(250)은 상기 산화물 반도체층(240)을 덮으며 상기 소스 전극(224)을 노출시키는 소스 콘택홀(252)을 갖는다. 상기 제 1 보호층(250)은 상기 화소전극(230)을 덮고 있으나, 상기 소스 콘택홀(252)의 형성 공정에서 상기 화소전극(230)이 노출되도록 상기 제 1 보호층(250)을 패턴할 수도 있다.
다음, 도 6e에 도시된 바와 같이, 구리(Cu), 구리 합금(AlNd), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 티타늄(Ti) 또는 몰리브덴-티타늄 합금(MoTi)과 같은 저저항 금속물질을 증착하여 상기 제 1 보호층(250) 상에 제 2 금속물질층(미도시)을 형성하고, 마스크 공정에 의해 패터닝함으로써 데이터 배선(220)을 형성한다. 상기 데이터 배선(220)은 상기 소스 콘택홀(252)을 통해 상기 소스 전극(224)에 연결되며 상기 게이트 배선(212)과 교차하여 상기 화소영역(P)을 정의한다.
이때 상기 산화물 반도체층(240)은 상기 제 1 보호층(250)에 의해 덮여 있기 때문에, 상기 제 2 금속물질층을 패턴하기 위한 식각액에 노출되지 않는다. 즉, 별도의 에치 스토퍼를 형성하지 않더라도 습식 식각 공정에 의한 산화물 반도체층(240)의 손상을 방지할 수 있다.
수직 전계를 이용하는 TN모드의 경우에는 상기 데이터 배선(220)의 형성 공정으로 어레이 기판을 얻게 된다.
다음, 도 6f에 도시된 바와 같이, 상기 데이터 배선(220)이 형성된 기판(201) 상부로 제 2 보호층(260)을 형성한다. 상기 제 2 보호층(260)은 산화실리콘 또는 질화실리콘과 같은 무기절연물질로 이루어지거나 포토아크릴 또는 벤조사이클로부텐과 같은 유기절연물질로 이루어질 수 있다.
다음, 도 6g에 도시된 바와 같이, 상기 제 2 보호층(260) 상에 ITO 또는 IZO와 같은 제 2 투명 도전성 물질층(미도시)을 증착하고 마스크 공정에 의해 패터닝함으로써, 상기 화소전극(230)에 대응하여 개구(272)를 갖는 공통전극(270)을 형성하여 프린지 필드 모드 액정표시장치용 어레이 기판을 얻게 된다. 한편, 횡전계형 액정표시장치용 어레이 기판의 경우, 상기 화소전극(230)과 상기 공통전극(270)은 바 형상을 갖고 서로 교대로 위치하게 된다.
전술한 바와 같이, 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이 기판의 경우 산화물 반도체층을 이용함으로써 박막트랜지스터의 특성을 향상시키고 에치스토퍼 없이도 산화물 반도체층이 금속층의 식각 공정에 이용되는 식각액에 의해 손상되는 것을 방지할 수 있다. 따라서, 에치스토퍼에 의한 채널 길이 증가 및 기생 용량 증가의 문제를 방지하여 개구율이 증가되고 및 박막트랜지스터의 특성이 향상되는 장점을 갖는다.
이후, 전술한 장점을 가지면서 마스크 공정을 감소시킬 수 있는 액정표시장치용 어레이 기판에 대하여 설명한다.
도 7은 본 발명의 제 3 실시예에 따른 액정표시장치용 어레이 기판 일부의 평면도이고, 도 8은 도 7의 절단선 VIII-VIII에 따른 단면도이다.
도 7 및 도 8에 도시된 바와 같이, 본 발명의 제 2 실시예에 따른 액정표시장치용 어레이 기판은 기판(301)과, 상기 기판(301) 상에 형성되는 게이트 배선(312)과, 데이터 배선(320)과, 박막트랜지스터(Tr)와, 화소전극(330) 및 공통전극(370)을 포함한다.
상기 게이트 배선(312)과 상기 데이터 배선(320)은 서로 교차하여 화소영역(P)을 정의하며, 상기 박막트랜지스터(Tr)는 상기 게이트 배선(312) 및 상기 데이터 배선(320)과 연결되며 상기 화소영역(P) 내의 스위칭 영역(TrA)에 위치한다.
상기 박막트랜지스터(Tr)는 상기 기판(301) 상의 게이트 전극(314)과, 상기 게이트 전극(314)을 덮는 게이트 절연막(316)과, 상기 게이트 절연막(316) 상에서 서로 이격하는 소스 전극(324) 및 드레인 전극(326)과, 상기 소스 및 드레인 전극(324, 326) 상에서 상기 게이트 전극(314)과 중첩하는 산화물 반도체층(340)으로 이루어진다. 이때, 상기 소스 전극(324) 및 상기 드레인 전극(326)은 인듐-틴-옥사이드(indium-tin-oxide, ITO) 또는 인듐-징크-옥사이드(indium-zinc-oxide, IZO)와 같은 투명 도전성 물질로 이루어지며, 상기 산화물 반도체층(340)은 인듐-갈륨-징크-옥사이드(indium-gallium-zinc-oxide, IGZO), 징크-틴-옥사이드(zinc-tin-oxide, ZTO) 또는 징크-인듐-옥사이드(zinc-indium-oxide, ZIO)와 같은 산화물 반도체 물질로 이루어진다. 상기 게이트 전극(314)은 상기 게이트 배선(312)에 연결되고, 상기 소스 전극(324)은 상기 데이터 배선(320)에 연결된다.
상기 데이터 배선(320)은 상기 소스 전극(324)으로부터 연장되는 하부층(320a)과 저저항 금속 물질로 이루어지는 상부층(320b)의 이중층 구조를 갖는다. 즉, 상기 소스 전극(324) 및 드레인 전극(326)은 ITO, IZO와 같은 투명 도전성 물질의 단일층으로 구성되는 반면, 상기 데이터 배선(320)은 ITO, IZO와 같은 투명 도전성 물질의 하부층(320a)과 저저항 금속 물질의 상부층(320b)으로 이루어지는 이중층 구조를 갖는다.
상기 화소영역(P)에는 상기 드레인 전극(326)에 연결되는 판 형상의화소전극(330)이 형성된다. 상기 화소전극(330)은 상기 드레인 전극(326)과 동일물질로 이루어지며 동일층에 위치한다. 즉, 상기 화소전극(330)은 ITO, IZO와 같은 투명 도전성 물질로 이루어지며 상기 드레인 전극(326)으로부터 연장된다.
상기 박막트랜지스터(Tr)와 상기 화소전극(330)을 덮으며 보호층(250)이 형성되고, 상기 보호층(270) 상에는 공통전극(270)이 형성된다. 상기 공통전극(370)은 상기 화소전극(330)에 대응하여 개구(372)를 가짐으로써 상기 화소전극(330)과 프린지 필드를 형성하게 된다.
도 7 및 도 8에서는 화소전극(330)이 판 형상을 갖고 공통전극(370)이 개구를 갖는 구성이 보여지고 있으나, 이와 달리 화소전극(330)이 개구를 갖고 공통전극(370)이 화소역역(P) 전체를 덮을 수도 있다. 또한, 상기 화소전극(330)과 상기 공통전극(370)이 바 형상을 갖고 서로 교번 배열되는 횡전계 구조를 이룰 수도 있다. 또한, 도 7 및 도 8에서 화소전극(330)과 공통전극(370)이 하나의 기판(301) 상에 모두 구성되어 횡전계 또는 프린지 필드를 형성하는 구조가 보여지고 있으나, 이와 달리 공통전극(370)은 별도의 기판에 형성됨으로써 수직 전계를 형성하는 구조일 수도 있다.
전술한 액정표시장치용 어레이 기판에서는, 산화물 반도체층(340)을 이용함으로써 박막트랜지스터(Tr)의 특성을 향상시킬 수 있으며 오믹콘택층을 필요로 하지 않기 때문에 오믹 콘택층의 형성 시에 발생할 수 있는 반도체층의 두께 불균일 문제를 방지할 수 있다.
또한, 산화물 반도체층(340)이 소스 전극 및 드레인 전극(324, 326)과 데이터 배선(320)을 패턴한 후 형성되기 때문에, 에치스토퍼 없이도 식각액에 의해 산화물 반도체층(240)이 제거되거나 손상되는 문제를 방지할 수 있다.
또한, 에치스토퍼에 의한 채널 길이의 증가 및 기생 용량 증가에 따른 개구율 저하와 박막트랜지스터(Tr)의 특성 저하 문제를 방지할 수 있다.
또한, 산화물 반도체층(340)과 접촉하는 소스 전극(324) 및 드레인 전극(326)은 산화물 반도체 물질과 특성이 유사한 ITO, IZO와 같은 물질로 이루어지기 때문에, 콘택 저항의 상승을 방지할 수 있다.
그리고, ITO 또는 IZO로 이루어지는 소스 전극(324) 및 드레인 전극(326)은 수백 Å의 두께를 갖기 때문에, 그 단차부에서 산화물 반도체층(340)의 단선이 발생하지 않는다.
이하, 도 8에서 보여지는 액정표시장치용 어레이 기판의 제조 공정을 보여주는 단면도인 도 9a 내지 도 9g를 참조하여, 어레이 기판의 제조 공정을 설명한다. 설명의 편의를 위해, 화소영역(P)과 화소영역(P) 내에 박막트랜지스터(Tr)가 위치하는 스위칭 영역(TrA)을 기판(301) 상에 정의한다.
도 9a에 도시된 바와 같이, 기판(301) 상에 구리(Cu), 구리 합금(AlNd), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 티타늄(Ti) 또는 몰리브덴-티타늄 합금(MoTi)과 같은 저저항 금속물질을 증착하여 제 1 금속물질층(미도시)을 형성하고, 마스크 공정을 진행하여 패터닝함으로써 게이트 배선(도 7의 312)과 게이트 전극(314)을 형성한다. 상기 게이트 배선(312)의 화소영역(P)의 경계를 따라 연장되고, 상기 게이트 전극(314)은 상기 게이트 배선(312)으로부터 연장되어 상기 스위칭 영역(TrA)에 위치한다.
다음, 상기 게이트 배선(312)과 상기 게이트 전극(314) 위로 산화실리콘 또는 질화실리콘과 같은 무기절연물질을 증착하여 게이트 절연막(316)을 형성한다.
다음, 도 9b에 도시된 바와 같이, 상기 게이트 절연막(216) 상에 제 1 투명 도전성 물질층(317)과 제 2 금속물질층(318)을 적층한다. 상기 제 1 투명 도전성 물질층(317)은 ITO 또는 IZO로 이루어지고, 상기 제 2 금속물질층(318)은 구리(Cu), 구리 합금(AlNd), 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo), 티타늄(Ti) 또는 몰리브덴-티타늄 합금(MoTi)과 같은 저저항 금속물질로 이루어진다.
이때, 상기 제 2 금속물질층(318)은 약 200~500℃의 온도 조건에서 증착됨으로써, 하부의 상기 제 1 투명 도전성 물질층(317)이 결정화될 수 있다. 그러나, 패터닝 공정 전에 제 1 투명 도전성 물질층(317)이 결정화되면 상기 제 1 투명 도전성 물질층(317)의 식각 공정이 어렵게 될 수 있다. 즉, 식각액의 선택이 어렵거나 또는 식각 속도가 늦어져 공정 효율이 저하될 수 있다. 이러한 문제를 방지하기 위해서는, 상기 제 2 금속물질층(318)은 상온 또는 200 ℃이하의 온도 조건에서 증착하고 이후 열처리 공정을 진행하는 것이 바람직하다. 상기 제 1 투명 도전성 물질층(317)은 수백 Å의 두께, 예를 들어 400~600Å의 두께를 가지며, 상기 제 2 금속물질층(318)은 수천 Å의 두께를 갖는다.
다음, 상기 제 2 금속물질층(318) 상에 포토레지스트를 도포하여 포토레지스트층(미도시)을 형성하고 그 상부에 투과부(TA), 차단부(BA) 및 반투과부(HTA)를 갖는 노광 마스크(M)를 위치시킨다. 상기 투과부(TA)는 소스 전극(도 8의 324)과 드레인 전극(도 8의 326) 사이 공간에 대응되며, 상기 반투과부(HTA)는 소스 전극(324)과 드레인 전극(326) 및 화소전극(도 8의 330)에 대응된다.
이후, 상기 노광 마스크(M)를 이용하여 상기 포토레지스트층을 노광하고 현상함으로써, 상기 투과부(TA)에 대응하는 포토레지스트층을 완전히 제거하여 상기 제 2 금속물질층(318)을 노출시키고, 상기 반투과부(HTA)에 대응하여 제 1 두께를 갖는 제 1 포토레지스트 패턴(191)과 상기 차단부(BA)에 대응하여 상기 제 1 두께보다 큰 제 2 두께를 갖는 제 2 포토레지스트 패턴(192)을 형성한다.
다음, 도 9c에 도시된 바와 같이, 상기 제 1 포토레지스트 패턴(도 9b의 191) 및 제 2 포토레지스트 패턴(도 9b의 192)를 식각 마스크로 하여 노출된 제 2 금속물질층(318) 및 그 하부의 제 1 투명 도전성 물질층(도 9b의 317)을 식각한다. 따라서, 상기 게이트 절연막(316) 상에는 소스 전극(324)과 드레인 전극(326)이 스위칭 영역(TrA)에 형성되고 화소전극(330)이 화소영역(P)에 형성된다. 상기 화소전극(330)은 상기 드레인 전극(326)으로부터 연장된다.
다음, 에싱 공정을 진행하여 상기 제 1 포토레지스트 패턴(도 9b의 191)을 제거됨으로써, 상기 소스 전극(324)과 상기 드레인 전극(326) 및 상기 화소전극(330) 상의 상기 제 2 금속물질층(318)이 노출된다. 이때, 상기 제 2 포토레지스트 패턴(도 9b의 192)은 그 두께가 감소하여 제 3 두께의 포토레지스트 패턴(193)을 이루게 된다.
다음, 상기 제 3 포토레지스트 패턴(193)을 식각 마스크로 하여 노출된 제 2 금속물질층(도 9c의 318)을 식각함으로써, 상기 소스 전극(324)과 상기 드레인 전극(326) 및 상기 화소전극(330)을 노출시킨다. 이때, 상기 제 3 포토레지스트 패턴(도 9c의 193) 하부에는 제 2 금속물질층(도 9c의 317)이 남게 되어 하부층(320a)과 상부층(320b)의 이중층 구조를 갖는 데이터 배선(320)을 형성하게 된다.
다음, 애싱 또는 스트립 공정을 진행하여 상기 제 3 포토레지스트 패턴(도 9c의 193)을 제거한다.
도 9b 내지 도 9d에서는 제 1 투명 도전성 물질층(317)과 제 2 금속물질층(318)을 하나의 마스크 공정에 의해 패터닝하는 하프톤 마스크 공정이 보여지고 있다. 이와 달리, 제 1 투명 도전성 물질층(317)을 하나의 마스크 공정에 의해 패턴하여 소스 전극(324)과, 드레인 전극(326)과 화소전극(330) 및 데이터 배선(320)의 하부층(320a)을 형성한 후, 제 2 금속물질층(318)을 적층하고 다른 마스크 공정에 의해 패턴하여 데이터 배선(320)의 상부층(320b)을 형성할 수도 있다.
다음, 도 9e에 도시된 바와 같이, 인듐-갈륨-징크-옥사이드(indium-gallium-zinc-oxide, IGZO), 징크-틴-옥사이드(zinc-tin-oxide, ZTO) 또는 징크-인듐-옥사이드(zinc-indium-oxide, ZIO)와 같은 산화물 반도체 물질을 증착하여 산화물 반도체 물질층(미도시)을 형성하고 마스크 공정에 의해 패터닝함으로써, 상기 스위칭 영역(TrA)에 상기 게이트 전극(314)에 대응하는 산화물 반도체층(340)을 형성한다. 상기 산화물 반도체층(340)의 일단은 상기 소스 전극(324)과 접촉하고 타단은 상기 드레인 전극(326)과 접촉한다.
상기 게이트 전극(214), 게이트 절연막(216), 소스 전극(324), 드레이 전극(326) 및 산화물 반도체층(340)은 박막트랜지스터(Tr)를 구성한다.
전술한 바와 같이, ITO 또는 IZO와 같은 투명 도전성 물질로 이루어지는 상기 소스 전극(324), 상기 드레인 전극(326) 및 상기 화소 전극(330)은 수백 Å의 두께를 갖기 때문에, 그 단차부에서 산화물 반도체층(340)의 단선은 발생하지 않는다.
또한, 에치스토퍼를 형성하지 않기 때문에, 에치스토퍼로 인한 채널 길이의 증가를 방지할 수 있다. 그리고, 에치스토퍼를 덮기 위하여 소스 전극 및 드레인 전극의 면적이 증가하여 발생하는 기생 용량의 증가 역시 발지된다.
상기 산화물 반도체 물질층의 식각 공정은 옥살산을 이용한다. 이때, 상기 산화물 반도체 물질층은 ITO 또는 IZO와 같은 투명 도전성 물질로 이루어지는 소스 전극(324), 드레인 전극(326) 및 화소전극(330)과 저저항 금속물질로 이루어지는 데이터 배선(320)의 상부층(320b) 상에 증착되기 때문에, 산화물 반도체 물질층을 식각하기 위한 식각액에 소스 전극(324), 드레인 전극(326), 화소전극(330) 및 데이터 배선(320)의 상부층(320b)이 손상될 수 있다. 특히, 상기 소스 전극(324), 드레인 전극(326) 및 화소전극(330)은 산화물 반도체 물질과 유사한 특성을 갖는 ITO 또는 IZO로 이루어지기 때문에, 식각 선택비를 갖지 못한다.
따라서, 본 발명에서는 산화물 반도체 물질층의 식각 공정 전에 상기 소스 전극(224), 드레인 전극(226) 및 화소전극(230)을 결정화하기 위한 열처리 공정을 진행하고 옥살산을 이용하여 산화물 반도체 물질층을 식각한다. ITO, IZO와 같은 투명 도전성 물질을 결정화하면 옥살산에 대하여 선택비를 갖게 되며, 옥살산은 데이터 배선(320)의 상부층(320b)을 이루는 저저항 금속물질에 대하여도 선택비를 갖는다. 따라서, 산화물 반도체 물질층의 식각 공정에서의 손상을 방지할 수 있다. 상기 열처리 공정은 상기 소스 전극(224), 상기 드레인 전극(226), 상기 화소전극(230) 및 데이터 배선(320)을 형성한 후 상기 산화물 반도체 물질층을 증착하기 전에 진행되거나 상기 산화물 반도체층을 증착한 후 패터닝하기 전에 진행될 수 있다. 예를 들어, 상기 열처리 공정은 약 200~500℃로 진행될 수 있다.
다음, 도 9f에 도시된 바와 같이, 상기 산화물 반도체층(340)이 형성된 기판(301) 상부로 보호층(350)을 형성한다. 상기 보호층(350)은 산화실리콘 또는 질화실리콘과 같은 무기절연물질로 이루어질 수 있다.
수직 전계를 이용하는 TN모드의 경우에는 상기 보호층(350)의 형성 공정으로 어레이 기판을 얻게 된다. 산화물 반도체층(340)의 보호를 위한 보호층(350) 없이 TN 모드 액정표시장치용 어레이 기판을 얻을 수도 있다.
다음, 도 9g에 도시된 바와 같이, 상기 보호층(350) 상에 ITO 또는 IZO와 같은 제 2 투명 도전성 물질층(미도시)을 증착하고 마스크 공정에 의해 패터닝함으로써, 상기 화소전극(330)에 대응하여 개구(372)를 갖는 공통전극(370)을 형성하여 프린지 필드 모드 액정표시장치용 어레이 기판을 얻게 된다. 한편, 횡전계형 액정표시장치용 어레이 기판의 경우, 상기 화소전극(330)과 상기 공통전극(370)은 바 형상을 갖고 서로 교대로 위치하게 된다.
전술한 바와 같이, 본 발명의 제 3 실시예에 따른 액정표시장치용 어레이 기판의 경우 산화물 반도체층을 이용함으로써 박막트랜지스터의 특성을 향상시키고 에치스토퍼 없이도 산화물 반도체층이 금속층의 식각 공정에 이용되는 식각액에 의해 손상되는 것을 방지할 수 있다. 따라서, 에치스토퍼에 의한 채널 길이 증가 및 기생 용량 증가의 문제를 방지하여 개구율이 증가되고 및 박막트랜지스터의 특성이 향상되는 장점을 갖는다.
또한, 에치스토퍼의 형성 공정을 필요로 하지 않기 때문에, 5 마스크 공정에 의해 프린지 필드 모드 액정표시장치용 어레이 기판을 제조할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 통상의 기술자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
201, 301 : 기판　　　　　　　　　　　　　　　　 212, 312: 게이트 배선
214, 314 : 게이트 전극 220, 320: 데이터 배선
224, 324: 소스 전극 226, 326: 드레인 전극
230, 330: 화소전극 240, 340: 산화물 반도체층
270, 370: 공통전극

Claims (20)

  1. 게이트 배선과;
    상기 게이트 배선과 연결되는 게이트 전극과;
    상기 게이트 배선 및 상기 게이트 전극을 덮는 게이트 절연막과;
    상기 게이트 절연막 상에 위치하며 상기 게이트 전극에 대응하여 서로 이격하는 소스 전극 및 드레인 전극과;
    상기 게이트 절연막 상에 위치하며 상기 드레인 전극으로부터 연장되는 화소전극과;
    상기 게이트 절연막 상에 위치하며, 상기 게이트 배선과 교차하고, 상기 소스 전극으로부터 연장되는 하부층과 저저항 금속물질의 상부층으로 이루어지는 데이터 배선과;
    상기 게이트 전극에 대응하여 상기 소스 전극 및 상기 드레인 전극 상에 위치하는 산화물 반도체층을 포함하고,
    상기 소스 전극과 상기 드레인 전극 각각은 단일층 구조를 가지며,
    상기 소스 전극과, 상기 드레인 전극과, 상기 화소전극 및 상기 데이터 배선의 하부층 각각은 인듐-틴-옥사이드 또는 인듐-징크-옥사이드로 이루어지는 것을 특징으로 하는 액정표시장치용 어레이 기판.
  2. 게이트 배선과;
    상기 게이트 배선과 연결되는 게이트 전극과;
    상기 게이트 배선 및 상기 게이트 전극을 덮는 게이트 절연막과;
    상기 게이트 절연막 상에 위치하며 상기 게이트 전극에 대응하여 서로 이격하는 소스 전극 및 드레인 전극과;
    상기 게이트 절연막 상에 위치하며 상기 드레인 전극으로부터 연장되는 화소전극과;
    상기 게이트 전극에 대응하여 상기 소스 전극 및 상기 드레인 전극 상에 위치하는 산화물 반도체층과;
    상기 산화물 반도체층을 덮으며 상기 소스 전극을 노출하는 소스 콘택홀을 갖는 제 1 보호층과;
    상기 제 1 보호층 상에 위치하며 상기 소스 콘택홀을 통해 상기 소스 전극에 연결되고, 상기 게이트 배선과 교차하는 데이터 배선을 포함하고,
    상기 소스 전극과, 상기 드레인 전극 및 상기 화소전극은 인듐-틴-옥사이드 또는 인듐-징크-옥사이드로 이루어지는 것을 특징으로 하는 액정표시장치용 어레이 기판.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 산화물 반도체층은 인듐-갈륨-징크-옥사이드(indium-gallium-zinc-oxide, IGZO), 징크-틴-옥사이드(zinc-tin-oxide, ZTO) 또는 징크-인듐-옥사이드(zinc-indium-oxide, ZIO) 중 어느 하나로 이루어지는 것을 특징으로 하는 액정표시장치용 어레이 기판.
  4. 제 1 항에 있어서,
    상기 산화물 반도체층을 덮는 보호층을 포함하는 것이 특징인 액정표시장치용 어레이 기판.
  5. 제 4 항에 있어서,
    상기 보호층 상에 위치하는 공통 전극을 포함하는 것이 특징인 액정표시장치용 어레이 기판.
  6. 제 2 항에 있어서,
    상기 데이터 배선과 상기 제 1 보호층을 덮는 제 2 보호층을 포함하는 것이 특징인 액정표시장치용 어레이 기판.
  7. 제 6 항에 있어서,
    상기 제 2 보호층 상에 위치하는 공통 전극을 포함하는 것이 특징인 액정표시장치용 어레이 기판.
  8. 제 5 항 또는 제 7 항에 있어서,
    상기 화소전극 및 상기 공통전극 각각은 판 형상을 갖고, 상기 화소전극 및 상기 공통전극 중 어느 하나는 개구를 갖는 것이 특징인 액정표시장치용 어레이 기판.
  9. 제 5 항 또는 제 7 항에 있어서,
    상기 화소전극과 상기 공통 전극 각각은 바 형상을 갖고 서로 교대로 배열되는 것이 특징인 액정표시장치용 어레이 기판.
  10. 게이트 배선과 상기 게이트 배선에 연결되는 게이트 전극을 형성하는 단계와;
    상기 게이트 배선 및 상기 게이트 전극을 덮는 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 상에, 상기 게이트 전극에 대응하여 서로 이격하는 소스 전극 및 드레인 전극과 상기 드레인 전극으로부터 연장되는 화소전극 및 상기 소스 전극으로부터 연장되는 하부 데이터 배선층을 형성하는 단계와;
    상기 하부 데이터 배선층 상에 저저항 금속물질로 이루어지는 상부 데이터 배선층을 형성하는 단계와;
    상기 소스 전극 및 상기 드레인 전극 상에 상기 게이트 전극에 대응하는 산화물 반도체층을 형성하는 단계를 포함하며,
    상기 소스 전극과 상기 드레인 전극 각각은 단일층 구조를 갖고,
    상기 소스 전극과, 상기 드레인 전극과, 상기 화소전극 및 상기 하부데이터 배선층 각각은 인듐-틴-옥사이드 또는 인듐-징크-옥사이드로 이루어지는 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조 방법.
  11. 게이트 배선과 상기 게이트 배선에 연결되는 게이트 전극을 형성하는 단계와;
    상기 게이트 배선 및 상기 게이트 전극을 덮는 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 상에, 상기 게이트 전극에 대응하며 서로 이격하는 소스 전극 및 드레인 전극과 상기 드레인 전극으로부터 연장되는 화소전극을 형성하는 단계와;
    상기 소스 전극 및 상기 드레인 전극 상에 상기 게이트 전극에 대응하는 산화물 반도체층을 형성하는 단계와;
    상기 산화물 반도체층을 덮으며 상기 소스 전극을 노출하는 소스 콘택홀을 갖는 제 1 보호층을 형성하는 단계와;
    상기 제 1 보호층 상에, 상기 소스 콘택홀을 통해 상기 소스 전극에 연결되고 상기 게이트 배선과 교차하는 데이터 배선을 형성하는 단계를 포함하고,
    상기 소스 전극과, 상기 드레인 전극 및 상기 화소전극은 인듐-틴-옥사이드 또는 인듐-징크-옥사이드로 이루어지는 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조 방법.
  12. 제 10 항에 있어서,
    상기 게이트 절연막 상에, 상기 게이트 전극에 대응하여 서로 이격하는 소스 전극 및 드레인 전극과 상기 드레인 전극으로부터 연장되는 화소전극 및 상기 소스 전극으로부터 연장되는 하부 데이터 배선층을 형성하는 단계와 상기 하부 데이터 배선층 상에 저저항 금속물질로 이루어지는 상부 데이터 배선층을 형성하는 단계는 하프톤 마스크 공정에 의해 이루어지는 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조 방법.
  13. 제 12 항에 있어서,
    상기 하프톤 마스크 공정은,
    상기 게이트 절연막 상에 투명 도전성 물질층을 적층하는 단계와;
    상기 투명 도전성 물질층 상에 금속물질층을 적층하는 단계와;
    상기 금속물질층 상에 상기 소스 전극과 상기 드레인 전극 및 상기 화소전극에 대응하여 제 1 두께를 갖는 제 1 포토레지스트층과 상기 데이터 배선에 대응하여 상기 제 1 두께보다 큰 제 2 두께를 갖는 제 2 포토레지스트층을 형성하고 상기 반도체층에 대응하는 영역의 상기 금속물질층을 노출시키는 단계와;
    상기 제 1 및 제 2 포토레지스트 패턴을 식각 마스크로 하여 상기 노출된 금속물질층과 그 하부의 상기 투명 도전성 물질층을 식각하는 단계와;
    애싱 공정을 진행하여 상기 제 1 포토레지스트 패턴을 제거하고 상기 제 2 포토레지스트 패턴으로부터 상기 제 2 두께보다 작은 제 3 포토레지스트 패턴을 형성하며 상기 소스 전극과 상기 드레인 전극 및 상기 화소전극에 대응하는 상기 금속물질층을 노출시키는 단계와;
    상기 제 3 포토레지스트 패턴을 식각 마스크로 하여 상기 노출된 금속물질층을 제거하는 단계와;
    상기 제 3 포토레지스트 패턴을 제거하는 단계를 포함하는 것이 특징인 액정표시장치용 어레이 기판의 제조 방법.
  14. 제 13 항에 있어서,
    상기 투명 도전성 물질층 상에 금속물질층을 적층하는 단계는 상온 또는 200℃ 이하의 온도에서 이루어지는 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조 방법.
  15. 제 10 항, 제 11 항 및 제 14항 중 어느 하나에 있어서,
    상기 소스 전극 및 상기 드레인 전극 상에 상기 게이트 전극에 대응하는 산화물 반도체층을 형성하는 단계 이전에,
    상기 소스 전극 및 상기 드레인 전극에 대하여 열처리하는 공정을 포함하는 것이 특징인 액정표시장치용 어레이 기판의 제조 방법.
  16. 제 15 항에 있어서,
    상기 열처리 공정은 200~500℃의 온도 조건에서 이루어지는 것을 특징으로 하는 액정표시장치용 어레이 기판의 제조 방법.
  17. 제 10 항에 있어서,
    상기 산화물 반도체층 상에 보호층을 형성하는 단계를 포함하는 것을특징으로 하는 액정표시장치용 어레이 기판의 제조 방법.
  18. 제 17 항에 있어서,
    상기 보호층 상에 공통 전극을 형성하는 단계를 포함하는 것이 특징인 액정표시장치용 어레이 기판의 제조 방법.
  19. 제 11 항에 있어서,
    상기 데이터 배선과 상기 제 1 보호층 상에 제 2 보호층을 형성하는단계를 포함하는 것이 특징인 액정표시장치용 어레이 기판의 제조 방법.
  20. 제 19 항에 있어서,
    상기 제 2 보호층 상에 공통 전극을 형성하는 단계를 포함하는 것이 특징인 액정표시장치용 어레이 기판의 제조 방법.
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