JP5129228B2 - アレイ基板及びこれの製造方法 - Google Patents

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Description

本発明はアレイ基板に関して、特に乾式エッチング進行により半導体層の表面損傷発生を基本的に抑制し、素子特性安定性が優秀な酸化物半導体層を有する薄膜トランジスタを含むアレイ基板及びこれの製造方法に関する。
近来になって社会が本格的な情報化時代に入るによって大量の情報を処理及び表示するディスプレイ分野が急速に発展してきたし、最近には特に薄形化、軽量化、低消費電力化の優秀な性能をもった平板表示装置で液晶表示装置または有機電界発光素子が開発されて既存のブラウン管（ＣＲＴ）を代替している。
液晶表示装置の中では各画素別に電圧のオン、オフを調節することができるスイッチング素子である薄膜トランジスタが具備されたアレイ基板を含むアクティブマトリックス型液晶表示装置が解像度及び動映像具現能力が優れて最も注目されている。
また、有機電界発光素子は高い輝度と低い動作電圧特性を有し、自ら光を放出する自体発光型であるためコントラスト比が大きくて、超薄型ディスプレイの具現が可能であり、応答時間が数マイクロ秒（μs）程度で動画像具現が容易で、視野角の制限がないし低温でも安定的で、直流５ないし１５Ｖの低い電圧で駆動するので駆動回路の製作及び設計が容易であるので最近平板表示装置で注目を集めている。
このような液晶表示装置と有機電界発光素子において共通的に画素領域それぞれをオン／オフ除去するために必須にスイッチング素子である薄膜トランジスタを具備したアレイ基板が構成される。
図１は、液晶表示装置または有機電界発光素子を構成する従来のアレイ基板において一つの画素領域を薄膜トランジスタを含んで切断した部分に対する断面を示したものである。
図示したように、アレイ基板１１において多数のゲート配線（図示せず）と多数のデータ配線３３が交差して定義される多数の画素領域Ｐ内のスイッチング領域ＴｒＡにはゲート電極１５が形成されている。また、前記ゲート電極１５上部の全面にゲート絶縁膜１８が形成されており、その上に順次に純粋非晶質シリコンのアクティブ層２２と不純物非晶質シリコンのオーミックコンタクト層２６で構成された半導体層２８が形成されている。また前記オーミックコンタクト層２６上には前記ゲート電極１５に対応して互いに離隔してソース電極３６とドレイン電極３８が形成されている。この時前記スイッチング領域ＴｒＡに順次積層形成されたゲート電極１５とゲート絶縁膜１８と半導体層２８とソース及びドレイン電極３６、３８は薄膜トランジスタＴｒを形成する。
また、前記ソース及びドレイン電極３６、３８と露出されたアクティブ層２２上に全面に前記ドレイン電極３８を露出させるドレインコンタクトホール４５を含む保護層４２が形成されており、前記保護層４２上部には各画素領域Ｐ別に独立して、前記ドレインコンタクトホール４５を介して前記ドレイン電極３８と接触する画素電極５０が形成されている。この時、前記データ配線３３下部には前記オーミックコンタクト層２６とアクティブ層２２を形成する同じ物質で第１パターン２７と第２パターン２３の二重層構造を有する半導体パターン２９が形成されている。
前述した構造を有する従来のアレイ基板１１において前記スイッチング領域ＴｒＡに構成された薄膜トランジスタＴｒの半導体層２８を見ると、純粋非晶質シリコンのアクティブ層２２はその上部に互いに離隔するオーミックコンタクト層２６が形成された部分の第１厚さｔ１と前記オーミックコンタクト層２６が除去されて露出された部分の第２厚さｔ２が別に形成されることがわかる。このようなアクティブ層２２の厚さ差（ｔ１≠ｔ２）は製造方法に起因したことであって、前記アクティブ層２２の厚さ差（ｔ１≠ｔ２）によって前記薄膜トランジスタＴｒの特性低下が発生している。
図２Ａないし図２Ｅは、従来のアレイ基板の製造段階の中、半導体層とソース及びドレイン電極を形成する段階を示した工程断面図である。
まず、図２Ａに示したように、基板１１上に金属物質を蒸着してパターニングすることによって一方向に延長するゲート配線（図示せず）と、前記ゲート配線（図示せず）と連結したゲート電極（図示せず）を形成する。以後、前記ゲート配線（図示せず）とゲート電極（図示せず）上に無機絶縁物質を蒸着して全面にゲート絶縁膜（図示せず）を形成する。
次に、前記ゲート絶縁膜（図示せず）上に純粋非晶質シリコン層２０を形成してその上部に不純物非晶質シリコン層２４と金属層３０を順次に形成する。以後前記金属層３０上にフォトレジストを塗布してフォトレジスト層（図示せず）を形成して、これを露光マスクを利用して露光して、続いて現像することによって前記ソース及びドレイン電極が形成される部分に対応して第３厚さを有する第１フォトレジストパターン９１を形成して、同時に前記ソース及びドレイン電極間の離隔領域に対応しては前記第３厚さより薄い第４厚さを有する第２フォトレジストパターン９２を形成する。
次に、図２Ｂに示したように、前記第１及び第２フォトレジストパターン９１、９２の外部に露出された前記金属層（図２Ａの３０）とその下部の不純物及び純粋非晶質シリコン層（図２Ａの２４、２０）をエッチングして除去することによって最上部に金属物質でソースドレインパターン３１を形成して、その下部に不純物非晶質シリコンパターン２５と、アクティブ層２２を形成する。
次に、図２Ｃに示したように、灰化（ashing）を行なうことによって前記第４厚さの第２フォトレジストパターン（図２Ｂの９２）を除去する。この場合前記第１厚さの第１フォトレジストパターン（図２Ｂの９１）はその厚さが減少された状態で第３フォトレジストパターン９３を形成して前記ソースドレインパターン３１上に残っているようになる。
次に、図２Ｄに示したように、前記第３フォトレジストパターン９３外部に露出された前記ソースドレインパターン（図２Ｃの３１）をエッチングして除去することによって互いに離隔するソース及びドレイン電極３６、３８を形成する。この時前記ソース及びドレイン電極３６、３８間に前記不純物非晶質シリコンパターン２５が露出されるようになる。
次に、図２Ｅに示したように、前記ソース及びドレイン電極３６、３８間の離隔領域に露出された前記不純物非晶質シリコンパターン（図２Ｄの２５）に対して乾式エッチングを実施することによって前記ソース及びドレイン電極３６、３８の外部に露出された前記不純物非晶質シリコンパターン（図２Ｄの２５）を除去することによって互いに離隔するオーミックコンタクト層２６を前記ソース及びドレイン電極３６、３８下部に形成する。
この時、前記乾式エッチングは前記ソース及びドレイン電極３６、３８の外部に露出された不純物非晶質シリコンパターン（図２Ｄの２５）を完全になくすために十分に長い間の時間持続して、このような過程で前記不純物非晶質シリコンパターン（図２Ｄの２５）の下部に位置したアクティブ層２２までも前記不純物非晶質シリコンパターン（図２Ｄの２５）が除去される部分に対しては所定厚さエッチングが発生するようになる。したがってアクティブ層２２においてその上部にオーミックコンタクト層２６が形成された部分と露出された部分において厚さ（ｔ１≠ｔ２）差が発生するようになる。前記乾式エッチングを十分に長い間の時間実施しないと、ソース及びドレイン電極３６、３８間の離隔領域において除去されなければならない前記不純物非晶質シリコンパターン（図２Ｄの２５）が前記アクティブ層２２上部に残るようになるのでこれを防止するためである。
したがって、前述した従来のアレイ基板１１の製造方法においては必然的にアクティブ層２２の厚さ差が発生するようになり、これにより薄膜トランジスタ（図１のＴｒ）の特性低下が発生するようになる。
また、アクティブ層２２がオーミックコンタクト層２６形成のための乾式エッチング進行時エッチングされて除去される厚さまで考慮して１５００Åないし１８００Å程度の厚さを有するように前記アクティブ層２２を形成する純粋非晶質シリコン層（図２Ａの２０）を十分に厚く蒸着しなければならないので、材料費が増加して蒸着時間が伸びて生産性を落とす結果をもたらしている。
一方、最近には薄膜トランジスタの半導体層を純粋または不純物非晶質シリコン以外に酸化物半導体物質を利用して形成することが開発された。しかし、このような酸化物半導体物質を利用した半導体層を具備した薄膜トランジスタの場合、酸化物半導体層と接触する物質層（通常的に酸化シリコンまたは窒化シリコンの無機絶縁物質で構成される保護層）との界面特性が悪くて、前記酸化物半導体層の頻繁な薬液との接触による表面汚染発生で素子特性が急激に変化する問題が生じている実情である。
本発明は前述した問題を解決するためのものであって、アクティブ層が乾式エッチングに露出されないことでその表面に損傷が発生しなくて薄膜トランジスタの特性が向上するアレイ基板の製造方法を提供することをその目的とする。
ひいては酸化物半導体物質を利用してこれを半導体層として有する薄膜トランジスタがより安定的な素子特性を有するようにするアレイ基板の製造方法を提供することをもう一つの目的とする。
前記目的を達成するための本発明の実施形態によるアレイ基板は、基板上に一方向に延長して形成されたゲート配線と前記ゲート配線と連結されて形成されたゲート電極と；前記ゲート配線及びゲート電極上に形成されたゲート絶縁膜と；前記ゲート絶縁膜上に前記ゲート電極に対応して形成された第１厚さの酸化物半導体層と；前記酸化物半導体層上に第２厚さを有して形成された補助パターンと；前記補助パターン上に前記補助パターンの中央部を露出させて互いに離隔して形成されたソース及びドレイン電極と；前記ゲート絶縁膜上に前記ソース電極と連結されて前記ゲート配線と交差して形成されたデータ配線と；前記ソース及びドレイン電極とデータ配線上に前記ドレイン電極を露出させるドレインコンタクトホールを具備して形成された保護層と；前記保護層上に前記ドレインコンタクトホールを介して前記ドレイン電極と接触して形成された画素電極を含み、前記補助パターンは前記ソース及びドレイン電極と接触する第１領域と、前記ソース及びドレイン電極間に露出される中央部の第２領域に分けられて、前記第１領域はチタンまたはチタン合金で構成されてオーミックコンタクト層を形成して、前記第２領域は前記チタンまたはチタン合金が完全酸化されて絶縁特性を有するチタン酸化膜を形成することが特徴である。
この時、前記酸化物半導体層はａ−ＩＧＺＯ（amorphous-Indium Gallium Zinc Oxide）またはＺＴＯ（Zinc Tin Oxide）であることが好ましい。
また、前記第１厚さは５００Åないし１０００Åであって、前記第２厚さは５０Åないし５００Åであることが好ましい。
本発明の実施形態によるアレイ基板の製造方法は、画素領域と前記画素領域内にスイッチング領域を有する基板上に、一方向に延長するゲート配線を形成して、前記スイッチング領域に前記ゲート配線と連結されたゲート電極を形成する段階と；前記ゲート配線とゲート電極上に全面にゲート絶縁膜を形成する段階と；前記ゲート絶縁膜上に前記画素領域の境界に前記ゲート配線と交差するデータ配線を形成して、前記スイッチング領域に前記ゲート絶縁膜上に順次積層された形態で第１厚さの酸化物半導体層と第２厚さを有してチタンまたはチタン合金で構成された補助パターンを形成して同時に前記補助パターン上に互いに離隔するソース及びドレイン電極を形成する段階と；前記ソース及びドレイン電極間に露出された前記補助パターン部分を完全酸化させて絶縁特性を有するチタン酸化膜を形成する段階と；前記チタン酸化膜とソース及びドレイン電極とデータ配線上に前記ドレイン電極を露出させるドレインコンタクトホールを有する保護層を形成する段階と；前記保護層上に各画素領域に前記ドレインコンタクトホールを介して前記ドレイン電極と接触する画素電極を形成する段階を含む。
この時、前記データ配線と、順次積層された前記酸化物半導体層と補助パターンとソース及びドレイン電極を形成する段階は、前記ゲート絶縁膜上に全面にスパッタリングを介して順次に酸化物半導体物質層と、チタンまたはチタン合金で構成された補助物質層と、金属層を形成する段階と；前記第１金属層上に第３厚さを有する第１フォトレジストパターンと、前記第３厚さより薄い第４厚さを有する第２フォトレジストパターンを形成する段階と；前記第１及び第２フォトレジストパターンの外部に露出された前記金属層と、その下部の前記補助物質層と前記酸化物半導体物質層除去することによって前記ゲート絶縁膜上に前記データ配線を形成して、前記スイッチング領域に連結された状態のソースドレインパターンと、その下部に順次に前記補助パターンと前記酸化物半導体層を形成する段階と；前記第２フォトレジストパターンを灰化（ashing）を介して除去することによって前記ソースドレインパターンの中央部を露出させる段階と；前記第２フォトレジストパターンが除去されることによって露出された前記ソースドレインパターンの中央部を湿式エッチングを行なって除去することによって互いに離隔するソース及びドレイン電極を形成し、前記補助パターンの中央部を露出させる段階と；前記第１フォトレジストパターンを除去する段階を含む。
また、前記データ配線と、順次積層された前記酸化物半導体層と補助パターンとソース及びドレイン電極を形成する段階は、前記ゲート絶縁膜上に全面にスパッタリングを介して順次に酸化物半導体物質層と、チタンまたはチタン合金で構成された補助物質層を形成する段階と；前記補助物質層とその下部の前記酸化物半導体物質層をパターニングして前記スイッチング領域に前記ゲート絶縁膜上に島状で順次積層された前記酸化物半導体層と補助パターンを形成する段階と；前記補助パターン上に基板全面に金属層を形成する段階と；前記金属層をパターニングして前記ゲート絶縁膜上に前記データ配線を形成して、前記スイッチング領域に前記補助パターン上に互いに離隔するソース及びドレイン電極を形成して前記補助パターンの中央部を露出させる段階を含む。
また、前記補助パターン部分を完全酸化させて絶縁特性を有するチタン酸化膜を形成する段階は、前記ソース及びドレイン電極間に前記補助パターンが露出された基板を酸素（Ｏ２）ガス雰囲気を有する真空のチャンバー内でプラズマ処理を実施したり、または３００℃ないし４００℃温度雰囲気を有するオーブンまたは炉（furnace）内で数十秒ないし数十分間熱処理を実施することが特徴である。
前記酸化物半導体層はａ−ＩＧＺＯ（amorphous-Indium Gallium Zinc Oxide）またはＺＴＯ（Zinc Tin Oxide）で形成して、前記第１厚さは５００Åないし１０００Åであって、前記第２厚さは５０Åないし５００Åであることが好ましい。
このように、本発明によるアレイ基板製造方法により酸化物半導体層が乾式エッチングに露出されないことでその表面損傷が発生しなくて薄膜トランジスタ特性が低下することを防止する効果がある。
酸化物半導体層が乾式エッチングに影響を受けなくなるのでエッチングで減少される厚さを考慮しなくても良いので前記酸化物半導体層の厚さを減らすことによって材料浪費を防いで、蒸着時間を短縮させて生産性を向上させる効果がある。
ひいては酸化物半導体物質からなった半導体層がエッチング液等に露出することを最小化して、スパッタリングにより蒸着形成されるチタンまたはチタン合金で構成されたオーミックコンタクト層及び前記チタンまたはチタン合金が酸化されて形成されたことを特徴とする酸化膜を前記ソース及びドレイン電極間に露出された酸化物半導体層と接触するように形成することによって薄膜トランジスタが安定的な素子特性を有するようにする長所を有する。
液晶表示装置または有機電界発光素子を構成する従来のアレイ基板において一つの画素領域を薄膜トランジスタを含んで切断した断面を示した図面。 従来のアレイ基板の製造段階の中、半導体層とソース及びドレイン電極を形成する段階を示した製造工程断面図。 従来のアレイ基板の製造段階の中、半導体層とソース及びドレイン電極を形成する段階を示した製造工程断面図。 従来のアレイ基板の製造段階の中、半導体層とソース及びドレイン電極を形成する段階を示した製造工程断面図。 従来のアレイ基板の製造段階の中、半導体層とソース及びドレイン電極を形成する段階を示した製造工程断面図。 従来のアレイ基板の製造段階の中、半導体層とソース及びドレイン電極を形成する段階を示した製造工程断面図。 本発明の実施形態によるアレイ基板の薄膜トランジスタを含む一つの画素領域に対する製造段階別工程断面図。 本発明の実施形態によるアレイ基板の薄膜トランジスタを含む一つの画素領域に対する製造段階別工程断面図。 本発明の実施形態によるアレイ基板の薄膜トランジスタを含む一つの画素領域に対する製造段階別工程断面図。 本発明の実施形態によるアレイ基板の薄膜トランジスタを含む一つの画素領域に対する製造段階別工程断面図。 本発明の実施形態によるアレイ基板の薄膜トランジスタを含む一つの画素領域に対する製造段階別工程断面図。 本発明の実施形態によるアレイ基板の薄膜トランジスタを含む一つの画素領域に対する製造段階別工程断面図。 本発明の実施形態によるアレイ基板の薄膜トランジスタを含む一つの画素領域に対する製造段階別工程断面図。 本発明の実施形態によるアレイ基板の薄膜トランジスタを含む一つの画素領域に対する製造段階別工程断面図。 本発明の実施形態によるアレイ基板の薄膜トランジスタを含む一つの画素領域に対する製造段階別工程断面図。 本発明の実施形態によるアレイ基板の薄膜トランジスタを含む一つの画素領域に対する製造段階別工程断面図。 本発明の実施形態の変形例によるアレイ基板の薄膜トランジスタを含む一つの画素領域に対する製造段階別工程断面図。 本発明の実施形態の変形例によるアレイ基板の薄膜トランジスタを含む一つの画素領域に対する製造段階別工程断面図。 本発明の実施形態の変形例によるアレイ基板の薄膜トランジスタを含む一つの画素領域に対する製造段階別工程断面図。 本発明の実施形態の変形例によるアレイ基板の薄膜トランジスタを含む一つの画素領域に対する製造段階別工程断面図。 本発明の実施形態の変形例によるアレイ基板の薄膜トランジスタを含む一つの画素領域に対する製造段階別工程断面図。
以下、本発明による好ましい実施形態を図面を参照しながら説明する。
図３Ａないし図３Ｊは、本発明の実施形態によるアレイ基板の薄膜トランジスタを含む一つの画素領域に対する製造段階別工程断面図である。この時、説明の便宜のために各画素領域Ｐ内のゲート及びデータ配線と連結される薄膜トランジスタが形成される部分をスイッチング領域ＴｒＡと定義する。
まず、図３Ａに示したように、透明な絶縁基板１０１例えばガラスまたはプラスチックで構成された基板１０１上に第１金属物質例えば銅（Ｃｕ）、銅合金（ＡｌＮｄ）、アルミニウム（Ａｌ）及びアルミニウム合金（ＡｌＮｄ）の中選択された一つまたは二つ以上の物質を蒸着することによって単一層または二重層構造を有する第１金属層（図示せず）を形成する。
次に、前記第１金属層（図示せず）をフォトレジストの塗布、露光マスクを利用した露光、露光されたフォトレジストの現像及びエッチング等一連の単位工程を含むマスク工程を行なってパターニングすることによって画素領域Ｐの境界に一方向に延長するゲート配線（図示せず）を形成して、同時に前記スイッチング領域ＴｒＡに前記ゲート配線（図示せず）と連結したゲート電極１０８を形成する。
以後、前記ゲート配線（図示せず）とゲート電極１０８上に無機絶縁物質例えば酸化シリコーン（ＳｉＯ２）または窒化シリコン（ＳｉＮｘ）を化学気相蒸着（ＣＶＤ）装備を介して蒸着することによって全面にゲート絶縁膜１１２を形成する。
次に、図３Ｂに示したように、前記ゲート絶縁膜１１２上に酸化物半導体物質例えばａ−ＩＧＺＯ（amorphous-Indium Gallium Zinc Oxide）またはＺＴＯ（Zinc Tin Oxide）をスパッタリング（sputtering）を介して蒸着することによって全面に酸化物半導体物質層１１８を形成する。この時前記酸化物半導体物質層１１８の厚さは５００Åないし１０００Å程度であることが好ましい。
次に、酸化物半導体物質層１１８上にチタン（Ｔｉ）またはチタン合金をスパッタリングを介して蒸着することによって５０Åないし５００Å程度の厚さを有する補助物質層１２２を形成する。この時前記補助物質層１２２はチタン（Ｔｉ）またはチタン合金で構成されることによって前記酸化物半導体物質層１１８と接触してオーミック（ohmic）特性を有することが特徴であり、ひいては酸素（Ｏ２）プラズマ工程進行により絶縁特性を有する酸化膜（図３Ｈの１２６）に変形できることが特徴である。
次に、図３Ｃに示したように、前記補助物質層１２２上に第２金属物質例えばアルミニウム（Ａｌ）、アルミニウム合金（ＡｌＮｄ）、銅（Ｃｕ）、銅合金、モリブデン（Ｍｏ）、クロム（Ｃｒ）の中一つをスパッタリングを介して蒸着することによって第２金属層１２８を形成する。
以後、図３Ｄに示したように、前記第２金属層１２８上にフォトレジストを塗布してフォトレジスト層（図示せず）を形成して、前記フォトレジスト層（図示せず）に対して光の透過領域と遮断領域、そしてスリット形態で構成されたりまたは多重のコーティング膜をさらに具備して通過される光量を調節することによってその光透過度が前記透過領域よりは小さくて前記遮断領域よりは大きい半透過領域で構成された露光マスク（図示せず）を利用して回折露光またはハーフトーン露光を実施する。
次に、前記露光されたフォトレジスト層（図示せず）を現像することによって前記第２金属層１２８上にデータ配線（図３Ｅの１３２）が形成される部分と、スイッチング領域ＴｒＡにおいて互いに離隔するソース及びドレイン電極（図３Ｆの１３５、１３８）が形成される部分に対応しては第１厚さの第１フォトレジストパターン１９１ａを形成して、前記ソース及びドレイン電極（図３Ｆの１３５、１３８）間の離隔領域を形成するようになる部分に対応しては前記第１厚さより薄い第２厚さの第２フォトレジストパターン１９１ｂを形成する。この時、それ以外の領域に対応しては前記フォトレジスト層（図示せず）は除去されて前記第２金属層１２８を露出させる状態となる。
次に、図３Ｅに示したように、前記第１及び第２フォトレジストパターン１９１ａ、１９１ｂの外部に露出された第２金属層（図３Ｄの１２８）とその下部に位置した補助物質層（図３Ｄの１２２）及び酸化物半導体物質層（図３Ｄの１１８）を順次にエッチングして除去することによって前記ゲート絶縁膜１１２上に前記画素領域Ｐの境界に前記ゲート配線（図示せず）と交差して前記画素領域Ｐを定義するデータ配線１３２を形成して、前記各スイッチング領域ＴｒＡには互いに同一形態を有して順次重なった形態で前記データ配線１３２と連結された状態のソースドレインパターン１２９とその下部に補助パターン１２３及び酸化物半導体層１１９を形成する。この時前記第２金属層（図３Ｄの１２８）と補助物質層（図３Ｄの１２２）及び前記酸化物半導体物質層（図３Ｄの１１８）は相異なるエッチング液を利用して湿式エッチングを実施することによってパターニングすることができて、特に前記補助物質層（図３Ｄの１２２）はエッチング液の使用なしに乾式エッチングを行なってパターニングすることができる。
一方、前述したような工程特性上前記データ配線１３２下部にも順次積層された形態で各々前記ソースドレインパターン１２９下部に形成された前記補助パターン１２３を形成する同じ物質で第１ダミーパターン１２４と、前記酸化物半導体層１１９を形成する同じ物質で第２ダミーパターン１２０が形成される。
次に、図３Ｆに示したように、前記ソースドレインパターン１２９とデータ配線１３２が形成された基板１０１に対して灰化（アッシング）を行なって前記第２厚さを有する第２フォトレジストパターン（図３Ｅの１９１ｂ）を除去することによって前記スイッチング領域ＴｒＡにおいて前記ソースドレインパターン（図３Ｅの１２９）の中央部を露出させる。この時、前記灰化進行により前記第１フォトレジストパターン１９１ａはその厚さが減少されるが相変らず前記ソースドレインパターン（図３Ｅの１２９）及びデータ配線１３２上に残っているようになる。
次に、図３Ｇに示したように、前記第１フォトレジストパターン１９１ａの間に露出された前記ソースドレインパターン（図３Ｆの１２９）に対して湿式エッチングを行なって除去することによって互いに離隔するソース及びドレイン電極１３５、１３８を形成する。この時前記ソース電極１３５は前記データ配線１３２と連結された状態になり、前記互いに離隔するソース及びドレイン電極１３５、１３８の間に前記補助パターン１２３の一部が露出されるようになる。
この時説明の便宜のために前記補助パターン１２３の中前記ソース及びドレイン電極１３５、１３８により遮られた部分を第１補助パターン１２３ａ、前記ソース及びドレイン電極１３５、１３８の間に露出された部分を第２補助パターン１２３ｂと定義する。
この場合、前記ソース及びドレイン電極１３５、１３８の間に露出された前記第２補助パターン１２３ｂは前記ソースドレインパターン（図３Ｆの１２９）のエッチング進行時前記酸化物半導体層１１９のエッチング停止（エッチング・ストッパ）としての役割をするようになることが特徴である。したがって、前記ソース及びドレイン電極１３５、１３８のパターニング時前記酸化物半導体層１１９は前記第２補助パターン１２３ｂにより覆われた状態になるのでエッチング液に露出されないことで表面汚染または前記エッチング液による表面エッチング等が発生しないことが特徴である。
次に、図３Ｈに示したように、前記ソース及びドレイン電極１３５、１３８と第１及び第２補助パターン（図３Ｇの１２３ａ、１２３ｂ）が形成された基板１０１に対してストリッピングを行なうことによって前記データ配線１３２とソース及びドレイン電極１３５、１３８の上部に残っている前記第１フォトレジストパターン（図３Ｇの１９１ａ）を除去する。
以後、前記第１フォトレジストパターン（図３Ｇの１９１ａ）が除去されることによってソース及びドレイン電極１３５、１３８が露出された基板１０１に対して前記ソース及びドレイン電極１３５、１３８の間に露出された前記チタン（Ｔｉ）またはチタン合金で構成された前記第２補助パターン（図３Ｇの１２３ｂ）の特性変更のための工程を行なう。
すなわち、前記ソース及びドレイン電極１３５、１３８の間に露出された前記第２補助パターン（図３Ｇの１２３ｂ）部分が絶縁特性を有する酸化膜１２６を形成するようにするために酸素（Ｏ２）ガス雰囲気を有する真空のチャンバー（図示せず）内でプラズマ処理を実施したりまたは３００℃ないし４００℃温度雰囲気を有するオーブンまたは炉（furnace）内で数十秒ないし数十分間熱処理を実施する。
このような酸素（Ｏ２）プラズマ工程または熱処理工程進行により前記ソース及びドレイン電極１３５、１３８の間に露出された部分のチタン（Ｔｉ）またはチタン合金で構成された前記第２補助パターン（図３Ｇの１２３ｂ）は酸化チタン（ＴｉＯｘ）に変化することによって絶縁特性を有する酸化膜１２６を形成するようになる。この時前述したような工程進行により形成された前記酸化膜１２６は前記ソース及びドレイン電極１３５、１３８の間に位置する酸化物半導体層１１９と直接接触して形成されることによって前記酸化物半導体層１１９を保護する役割をすると同時に化学気相蒸着（ＣＶＤ）により形成される一般的な酸化膜との接触時より界面特性を向上させることが特徴である。
前記ソース及びドレイン電極１３５、１３８により遮られた前記第１補助パターン（図３Ｇの１２３ａ）は前記酸素（Ｏ２）プラズマ工程を行なう場合前記酸素（Ｏ２）プラズマに露出されないで、熱処理工程を行なっても一般大気さらに正確には大気中の酸素（Ｏ２）と接触しないことによってチタン（Ｔｉ）またはチタン合金の状態を維持するようになる。この場合前記チタン（Ｔｉ）またはチタン合金状態を維持する前記第１補助パターン（図３Ｇの１２３ａ）は前記酸化物半導体層１１９とソース及びドレイン電極１３５、１３８の間に位置してオーミックコンタクト層１２５を形成するようになる。
一方、前記補助パターン（図３Ｇの１２３）の厚さを５０Åないし５００Å程度の厚さを有するように形成した理由は前記酸素（Ｏ２）プラズマ工程または熱処理工程により酸化膜１２６に容易に変化できるようにするためである。これより厚い厚さを有するようになれば酸素（Ｏ２）プラズマに露出されるとしても最下部はチタン酸化膜（ＴｉＯｘ）に変化されなかったりまたはチタン酸化膜（ＴｉＯｘ）に変化されるとしてもその時間が長くかかるためである。
さらに前記ソース及びドレイン電極１３５、１３８と酸化物半導体層１１９と同時に重なる前記第１補助パターン（図３Ｇの１２３ａ）はオーミックコンタクト層１２５を形成しなければならないが、これよりさらに厚い厚さを有したりまたはこれより薄い厚さを有するように形成する場合オーミックコンタクト層１２５としての役割遂行能力が落ちるので適切な厚さを有するようにしてこのような問題を防止するために前記補助パターン（図３Ｇの１２３）はその厚さを５０Åないし５００Å程度になるようにしたものである。
一方、前述したような一連の工程を行なう過程で酸化物半導体物質からなった前記酸化物半導体層１１９の中特にチャネルが形成されるソース及びドレイン電極１３５、１３８の間に位置する部分は前記ソース及びドレイン電極１３５、１３８のパターニングのためのエッチング液に露出されないし、本発明の工程特性上従来のように互いに離隔するオーミックコンタクト層形態を形成するための前記オーミックコンタクト層自らのパターニング工程は行なわないのでスイッチング領域ＴｒＡ全域にかけて一定な厚さを形成するようになる。したがって、その表面がエッチングされる等の問題が生じないのでこれを具備した薄膜トランジスタＴｒが基板１０１全面において一定な素子特性を有するようになる。
また、前記酸化物半導体層１１９と直接接触する前記酸化膜１２６は前記酸化物半導体物質層（図３Ｃの１１８）を形成してから、その他の薬液との接触なしにすぐ前記酸化物半導体物質層（図３Ｃの１１８）上にチタン（Ｔｉ）またはチタン合金をスパッタリングにより形成することによって補助物質層（図３Ｃの１２２）を形成した後、これに対して酸素（Ｏ２）プラズマ工程または熱処理工程を行なって形成したのである。したがって、本発明によるアレイ基板１０１は前記酸化物半導体層１１９と前記酸化膜１２６は短時間内に続いて形成されることによって前記酸化物半導体層１１９の表面が大気中に露出されるによる表面汚染を最小化した。
また、前記酸化物半導体層１１９と酸化膜１２６は全てスパッタリングを介して形成されることによってこれら２物質層間のその界面特性が無機絶縁物質例えば酸化シリコーン（ＳｉＯ２）または窒化シリコン（ＳｉＮｘ）を化学気相蒸着して形成した絶縁膜（保護層）と接触する従来のアレイ基板の酸化物半導体層と絶縁膜との界面特性より優秀であってさらに安定的な素子特性を確保することができる。
また、前記酸化物半導体層１１９はその表面でエッチングが発生する余地がないので従来のようにエッチングされる厚さを勘案して１５００Åないし１８００Å程度の厚さを有するように形成する必要なくチャネルが形成されるアクティブ層としての役割が可能な最適の厚さである５００Åないし１０００Å程度になるように形成することによって材料浪費を減らしてひいては蒸着時間を減らすことができる付加的な効果を得ることができる。
前述した段階までの工程進行により前記スイッチング領域ＴｒＡに順次積層された前記ゲート電極１０８と、ゲート絶縁膜１１２と、酸化物半導体層１１９と、オーミックコンタクト層１２５と、互いに離隔するソース及びドレイン電極１３５、１３８と酸化膜１２６は薄膜トランジスタＴｒを形成する。
一方、図面に示さなかったが、前記アレイ基板１０１が有機電界発光素子用アレイ基板として利用される場合、前記データ配線１３２と平行に前記ゲート絶縁膜１１２上に前記データ配線１３２と所定間隔離隔して電源配線（図示せず）がさらに形成されることができ、各画素領域Ｐ内には前述したゲート配線（図示せず）及びデータ配線１３２と連結された前記薄膜トランジスタＴｒ以外にこれと同一構造を有して前記電源配線（図示せず）と前記薄膜トランジスタＴｒと連結された少なくとも一つの駆動薄膜トランジスタ（図示せず）が前記画素領域Ｐ内にさらに形成されることもできる。
次に、図３Ｉに示したように、前記ソース及びドレイン電極１３５、１３８とデータ配線１３２及び酸化膜１２６上に全面に無機絶縁物質例えば酸化シリコーン（ＳｉＯ２）または窒化シリコン（ＳｉＮｘ）を蒸着したり、または有機絶縁物質例えば、ベンゾシクロブテン（ＢＣＢ）またはフォトアクリルを塗布することによって全面に保護層１４０を形成して、これに対してマスク工程を行なってパターニングすることによって前記各画素領域Ｐ内の前記ドレイン電極１３８の一部を露出させるドレインコンタクトホール１４３を形成する。
次に、図３Ｊに示したように、前記ドレインコンタクトホール１４３が具備された保護層１４０上に透明導電性物質例えば金属物質インジウム−スズ−オキサイド（ＩＴＯ）またはインジウム−ジンク−オキサイド（ＩＺＯ）を全面に蒸着して透明導電性物質層（図示せず）を形成して、これをマスク工程を行なってパターニングすることによって前記画素領域Ｐ別に前記ドレインコンタクトホール１４３を介して前記ドレイン電極１３８と接触する画素電極１５０を形成することによって本発明の実施形態によるアレイ基板１０１を完成する。
一方、前記各画素領域Ｐに駆動薄膜トランジスタ（図示せず）が形成される場合、前記スイッチング領域ＴｒＡに形成される薄膜トランジスタＴｒは前記画素電極１５０と接触しなくて、代わりに前記駆動薄膜トランジスタ（図示せず）のドレイン電極（図示せず）が前記画素電極１５０と前記駆動薄膜トランジスタ（図示せず）のドレイン電極（図示せず）を露出させて形成されたドレインコンタクトホール（図示せず）を介して接触して電気的に連結されるように形成する。この時前記スイッチング領域ＴｒＡに形成された薄膜トランジスタＴｒは前記ドレインコンタクトホール１４３が形成されなくて保護層１５０により完全に覆われた形態となる。また、前記スイッチング領域ＴｒＡの薄膜トランジスタＴｒと前記駆動薄膜トランジスタ（図示せず）は互いに電気的に連結されるように構成する。このようにスイッチング領域ＴｒＡに前記ゲート及びデータ配線（図示せず、１３２）と連結された薄膜トランジスタＴｒと画素領域Ｐに駆動薄膜トランジスタ（図示せず）が形成されるアレイ基板の場合有機電界発光素子用アレイ基板（図示せず）を形成するようになる。
一方、前述した実施形態の場合、酸化物半導体物質層と、補助物質層と、第２金属物質層をハーフトーン露光または回折露光を含む１回のマスク工程を含んで総４回のマスク工程を介してアレイ基板を製造することを見せているが、その変形例で５マスク工程により製造することもできる。
以後実施形態と差別点がある部分に対してのみ簡単に説明する。
図４Ａないし図４Ｅは、本発明の変形例によるアレイ基板の薄膜トランジスタを含む一つの画素領域に対する製造段階別工程断面図である。
この時、前記実施形態と同じ構成要素に対しては１００を加えて図面符号を付与した。
まず、図４Ａに示したように、絶縁基板２０１上に第１実施形態に言及した第１金属物質を蒸着して第１金属層（図示せず）を形成してこれをパターニングすることによってゲート電極２０８及びゲート配線（図示せず）と、これら二つの構成要素の上部全面にゲート絶縁膜２１２を形成する。
以後、前記ゲート絶縁膜２１２上にスパッタリングを実施して実施形態で言及した酸化物半導体物質のうち一つを蒸着することによって５００Åないし１０００Åの厚さを有する酸化物半導体物質層２１８を形成して、続いてスパッタリングを実施してチタン（Ｔｉ）またはチタン合金を蒸着することによって前記酸化物半導体物質層２１８上部に５０Åないし５００Åの厚さを有する補助物質層２２２を形成する。
次に、図４Ｂに示したように、前記補助物質層２２２をマスク工程を介してパターニングすることによってスイッチング領域ＴｒＡに補助パターン２２３を形成する。続いて前記補助パターン２２３の外部に露出された前記酸化物半導体物質層（図４Ａの２１８）をエッチングして除去することによって前記スイッチング領域ＴｒＡに島状の酸化物半導体層２１９を形成する。この時前記補助パターン２２３と前記酸化物半導体層２１９は同一形態で重なってスイッチング領域ＴｒＡにだけ形成されるようになる。
次に、図４Ｃに示したように、前記補助パターン２２３上に前述した第２金属物質を蒸着して第２金属層（図示せず）を形成して、これをマスク工程を行なってパターニングすることによって各画素領域Ｐの境界に前記ゲート配線（図示せず）と交差するデータ配線２３２を形成して、同時に前記スイッチング領域ＴｒＡには前記補助パターン２２３上に互いに離隔するソース及びドレイン電極２３５、２３８を形成する。このような変形例の場合、前記データ配線２３２の下部には実施形態でのような第１及び第２ダミーパターンは形成されないようになる。
一方、説明の便宜のために前記補助パターン２２３のうち前記ソース及びドレイン電極２３５、２３８により遮られた部分を第１補助パターン２２３ａ、前記ソース及びドレイン電極２３５、２３８間に露出された部分を第２補助パターン２２３ｂと定義する。
次に、図４Ｄに示したように、前記ソース及びドレイン電極２３５、２３８間に露出された前記第２補助パターン（図４Ｃの２２３ｂ）に対して酸素（Ｏ２）プラズマ工程を行なったりまたは３００℃ないし４００℃温度雰囲気を有するオーブンまたは炉（furnace）内で数十秒ないし数十分間熱処理工程を行なうことによって絶縁特性を有するチタン酸化膜２２６に変形させる。この時、ソース及びドレイン電極２３５、２３８の下部にチタン酸化膜２２６に変化されない第１補助パターン（図４Ｃの２２３ａ）部分はオーミックコンタクト層２２５を形成するようになる。
以後、図４Ｅに示したように、前記ソース及びドレイン電極２３５、２３８とデータ配線２３２と酸化膜２２６上部に無機絶縁物質を蒸着したり、または有機絶縁物質を塗布することによって全面に保護層２４０を形成して、これに対してマスク工程を行なってパターニングすることによって前記各画素領域Ｐ内の前記ドレイン電極２３８の一部を露出させるドレインコンタクトホール２４３を形成する。
次に、前記ドレインコンタクトホール２４３が具備された保護層２４０上に透明導電性物質を全面に蒸着して透明導電性物質層（図示せず）を形成して、これをマスク工程を行なってパターニングすることによって前記画素領域Ｐ別に前記ドレインコンタクトホール２４３を介して前記ドレイン電極２３８と接触する画素電極２５０を形成することによって本発明の変形例によるアレイ基板２０１を完成する。
前述した本発明の変形例で見たように製作されたアレイ基板２０１も前記スイッチング領域ＴｒＡに形成された酸化物半導体層２１９は前記ソース及びドレイン電極２３５、２３８パターニングのためのエッチング液に露出されないし、工程特性上従来のように互いに離隔するオーミックコンタクト層形成のための前記オーミックコンタクト層自らのパターニング工程は行なわないのでスイッチング領域ＴｒＡ全面にかけて一定な厚さを形成するようになる。したがって、前記酸化物半導体層２１９はその表面がエッチングされる等の問題が生じないのでこれを具備した薄膜トランジスタＴｒが基板２０１全面において一定な素子特性を有するようになる。
１０１：基板
１０８：ゲート電極
１１２：ゲート絶縁膜
１１９：酸化物半導体層
１２０：第２ダミーパターン
１２４：第１ダミーパターン
１２５：オーミックコンタクト層
１２６：（チタン）酸化膜
１３２：データ配線
１３５：ソース電極
１３８：ドレイン電極
Ｐ：画素領域
Ｔｒ：薄膜トランジスタ
ＴｒＡ：スイッチング領域

Claims (9)

  1. 基板上に一方向に延長して形成されたゲート配線と前記ゲート配線と連結されて形成されたゲート電極と；
    前記ゲート配線及びゲート電極上に形成されたゲート絶縁膜と；
    前記ゲート絶縁膜上に前記ゲート電極に対応して形成された第１の厚さの酸化物半導体層と；
    前記酸化物半導体層上に第２の厚さを有して形成された補助パターンと；
    前記補助パターン上に前記補助パターンの中央部を露出させて互いに離隔して形成されたソース及びドレイン電極と；
    前記ゲート絶縁膜上に前記ソース電極と連結されて前記ゲート配線と交差して形成されたデータ配線と；
    前記ソース及びドレイン電極とデータ配線上に前記ドレイン電極を露出させるドレインコンタクトホールを具備して形成された保護層と；
    前記保護層上に前記ドレインコンタクトホールを介して前記ドレイン電極と接触して形成された画素電極とを含み、
    前記補助パターンは前記ソース及びドレイン電極と接触する第１領域と、前記ソース及びドレイン電極間に露出される中央部の第２領域に分けられて、前記第１領域はチタンまたはチタン合金で構成されてオーミックコンタクト層を形成して、前記第２領域は前記チタンまたはチタン合金が完全酸化されて絶縁特性を有するチタン酸化膜を形成していることを特徴とするアレイ基板。
  2. 前記酸化物半導体層はａ−ＩＧＺＯ（amorphous-Indium Gallium Zinc Oxide）またはＺＴＯ（Zinc Tin Oxide）であることを特徴とする請求項１に記載のアレイ基板。
  3. 前記第１の厚さは５００Åないし１０００Åであって、前記第２の厚さは５０Åないし５００Åであることを特徴とする請求項１に記載のアレイ基板。
  4. 画素領域と前記画素領域内にスイッチング領域を有する基板上に、一方向に延長するゲート配線を形成して、前記スイッチング領域に前記ゲート配線と連結されたゲート電極を形成する段階と；
    前記ゲート配線とゲート電極上に全面にゲート絶縁膜を形成する段階と；
    前記ゲート絶縁膜上に前記画素領域の境界に前記ゲート配線と交差するデータ配線を形成して、前記スイッチング領域に前記ゲート絶縁膜上に順次積層された形態で第１厚さの酸化物半導体層と第２厚さを有してチタンまたはチタン合金で構成された補助パターンを形成して同時に前記補助パターン上に互いに離隔するソース及びドレイン電極を形成する段階と；
    前記ソース及びドレイン電極間に露出された前記補助パターン部分を完全酸化させて絶縁特性を有するチタン酸化膜を形成する段階と；
    前記チタン酸化膜とソース及びドレイン電極とデータ配線上に前記ドレイン電極を露出させるドレインコンタクトホールを有する保護層を形成する段階と；
    前記保護層上に各画素領域に前記ドレインコンタクトホールを介して前記ドレイン電極と接触する画素電極を形成する段階
    を含むことを特徴とするアレイ基板の製造方法。
  5. 前記データ配線と、順次積層された前記酸化物半導体層と補助パターンとソース及びドレイン電極を形成する段階は、
    前記ゲート絶縁膜上に全面にスパッタリングを介して順次に酸化物半導体物質層と、チタンまたはチタン合金で構成された補助物質層と、金属層を形成する段階と；
    前記第１金属層上に第３の厚さを有する第１フォトレジストパターンと、前記第３の厚さより薄い第４の厚さを有する第２フォトレジストパターンを形成する段階と；
    前記第１及び第２フォトレジストパターンの外部に露出された前記金属層と、その下部の前記補助物質層と前記酸化物半導体物質層除去することによって前記ゲート絶縁膜上に前記データ配線を形成して、前記スイッチング領域に連結された状態のソースドレインパターンと、その下部に順次に前記補助パターンと前記酸化物半導体層を形成する段階と；
    前記第２フォトレジストパターンを灰化を介して除去することによって前記ソースドレインパターンの中央部を露出させる段階と；
    前記第２フォトレジストパターンが除去されることによって露出された前記ソースドレインパターンの中央部を湿式エッチングを行なって除去することによって互いに離隔するソース及びドレイン電極を形成し、前記補助パターンの中央部を露出させる段階と；
    前記第１フォトレジストパターンを除去する段階
    を含むことを特徴とする請求項４に記載のアレイ基板の製造方法。
  6. 前記データ配線と、順次積層された前記酸化物半導体層と補助パターンとソース及びドレイン電極を形成する段階は、
    前記ゲート絶縁膜上に全面にスパッタリングを介して順次に酸化物半導体物質層と、チタンまたはチタン合金で構成された補助物質層を形成する段階と；
    前記補助物質層とその下部の前記酸化物半導体物質層をパターニングして前記スイッチング領域に前記ゲート絶縁膜上に島状で順次積層された前記酸化物半導体層と補助パターンを形成する段階と；
    前記補助パターン上に基板全面に金属層を形成する段階と；
    前記金属層をパターニングして前記ゲート絶縁膜上に前記データ配線を形成して、前記スイッチング領域に前記補助パターン上に互いに離隔するソース及びドレイン電極を形成して前記補助パターンの中央部を露出させる段階
    を含むことを特徴とする請求項４に記載のアレイ基板の製造方法。
  7. 前記補助パターン部分を完全酸化させて絶縁特性を有するチタン酸化膜を形成する段階は、
    前記ソース及びドレイン電極間に前記補助パターンが露出された基板を酸素（Ｏ２）ガス雰囲気を有する真空のチャンバー内でプラズマ処理を実施する、または３００℃ないし４００℃温度雰囲気を有するオーブンまたは炉内で数十秒ないし数十分間熱処理を実施することを特徴とする請求項４に記載のアレイ基板の製造方法。
  8. 前記酸化物半導体層はａ−ＩＧＺＯ（amorphous-Indium Gallium Zinc Oxide）またはＺＴＯ（Zinc Tin Oxide）で形成することを特徴とする請求項４に記載のアレイ基板の製造方法。
  9. 前記第１厚さは５００Åないし１０００Åであって、前記第２厚さは５０Åないし５００Åであることを特徴とする請求項４に記載のアレイ基板の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9530896B2 (en) 2014-03-17 2016-12-27 Japan Display Inc. Display device using an oxide semiconductor

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8278657B2 (en) * 2009-02-13 2012-10-02 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device including the transistor, and manufacturing method of the transistor and the semiconductor device
CN101840936B (zh) * 2009-02-13 2014-10-08 株式会社半导体能源研究所 包括晶体管的半导体装置及其制造方法
US8247812B2 (en) 2009-02-13 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device including the transistor, and manufacturing method of the transistor and the semiconductor device
KR101578694B1 (ko) * 2009-06-02 2015-12-21 엘지디스플레이 주식회사 산화물 박막 트랜지스터의 제조방법
KR101610606B1 (ko) 2009-07-03 2016-04-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
WO2011027649A1 (en) 2009-09-02 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a transistor, and manufacturing method of semiconductor device
KR101147414B1 (ko) * 2009-09-22 2012-05-22 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 그 제조 방법
CN102033379B (zh) * 2009-09-30 2012-08-15 群康科技(深圳)有限公司 液晶显示器与其制造方法
KR101812683B1 (ko) * 2009-10-21 2017-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작방법
KR101117730B1 (ko) * 2009-12-23 2012-03-07 삼성모바일디스플레이주식회사 유기 발광 디스플레이 장치 및 그 제조 방법
KR101280649B1 (ko) * 2010-03-11 2013-07-01 샤프 가부시키가이샤 반도체 장치 및 그 제조 방법
KR101465192B1 (ko) * 2010-04-09 2014-11-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US20130208207A1 (en) * 2010-06-25 2013-08-15 Sharp Kabushiki Kaisha Display device substrate, method for producing the same, and display device
US8728860B2 (en) 2010-09-03 2014-05-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR20120059855A (ko) * 2010-12-01 2012-06-11 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
US8927329B2 (en) 2011-03-30 2015-01-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing oxide semiconductor device with improved electronic properties
TWI455322B (zh) * 2011-04-22 2014-10-01 Au Optronics Corp 薄膜電晶體及其製造方法
KR101425064B1 (ko) * 2011-06-09 2014-08-01 엘지디스플레이 주식회사 산화물 박막 트랜지스터 및 그 제조방법
KR101529557B1 (ko) 2011-06-09 2015-06-19 엘지디스플레이 주식회사 프린지 필드형 액정표시장치의 제조방법
CN102654698B (zh) * 2011-06-15 2015-03-25 京东方科技集团股份有限公司 液晶显示器阵列基板及其制造方法、液晶显示器
JP6019370B2 (ja) * 2012-01-11 2016-11-02 株式会社Ｊｏｌｅｄ 薄膜トランジスタ及びその製造方法、表示装置
CN102646699B (zh) * 2012-01-13 2014-12-10 京东方科技集团股份有限公司 一种氧化物薄膜晶体管及其制备方法
CN103247532B (zh) * 2012-02-14 2016-07-06 群康科技(深圳)有限公司 薄膜晶体管及其制作方法及显示器
CN102651322A (zh) 2012-02-27 2012-08-29 京东方科技集团股份有限公司 一种薄膜晶体管及其制造方法、阵列基板、显示器件
CN102629591B (zh) * 2012-02-28 2015-10-21 京东方科技集团股份有限公司 一种阵列基板的制造方法及阵列基板、显示器
KR101324240B1 (ko) * 2012-05-04 2013-11-01 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
WO2014013959A1 (en) * 2012-07-20 2014-01-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
CN103208526B (zh) * 2012-12-28 2016-04-13 南京中电熊猫液晶显示科技有限公司 一种半导体器件及其制造方法
KR102089314B1 (ko) * 2013-05-14 2020-04-14 엘지디스플레이 주식회사 산화물 박막 트랜지스터 및 그 제조방법
KR102120171B1 (ko) * 2013-07-08 2020-06-08 엘지디스플레이 주식회사 산화물 박막트랜지스터 어레이 기판 및 그 제조방법
KR102080482B1 (ko) * 2013-07-23 2020-02-24 엘지디스플레이 주식회사 산화물 박막 트랜지스터 어레이 기판 및 이의 제조 방법
CN103500738A (zh) * 2013-10-14 2014-01-08 南京中电熊猫液晶显示科技有限公司 含刻蚀阻挡层的半导体器件及其制造方法和应用
KR102080484B1 (ko) 2013-10-31 2020-02-24 엘지디스플레이 주식회사 액정표시장치용 어레이기판 및 그의 제조방법
KR102142477B1 (ko) * 2013-11-14 2020-08-07 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
US9362413B2 (en) * 2013-11-15 2016-06-07 Cbrite Inc. MOTFT with un-patterned etch-stop
EP2874187B1 (en) 2013-11-15 2020-01-01 Evonik Operations GmbH Low contact resistance thin film transistor
KR102188690B1 (ko) * 2014-01-20 2020-12-09 삼성디스플레이 주식회사 박막트랜지스터, 그의 제조방법 및 박막트랜지스터를 구비하는 평판 표시장치
CN103779232B (zh) * 2014-01-28 2016-08-17 北京京东方光电科技有限公司 一种薄膜晶体管的制作方法
CN103928400A (zh) 2014-03-31 2014-07-16 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
CN104091782B (zh) * 2014-06-23 2017-03-15 京东方科技集团股份有限公司 一种阵列基板及其制作方法、以及显示装置
CN104299915B (zh) * 2014-10-21 2017-03-22 北京大学深圳研究生院 金属氧化物薄膜晶体管制备方法
CN104617152A (zh) * 2015-01-27 2015-05-13 深圳市华星光电技术有限公司 氧化物薄膜晶体管及其制作方法
CN106328677B (zh) * 2015-06-30 2020-06-09 乐金显示有限公司 有机发光显示装置
TWI650817B (zh) 2015-08-28 2019-02-11 聯華電子股份有限公司 半導體元件及其製作方法
TWI572020B (zh) * 2016-01-19 2017-02-21 友達光電股份有限公司 陣列基板以及其製作方法
CN106449521B (zh) * 2016-10-31 2018-06-15 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置
CN106935598B (zh) * 2017-04-05 2019-08-27 上海中航光电子有限公司 阵列基板及其制造方法、触控面板和触控装置
KR102263122B1 (ko) 2017-10-19 2021-06-09 삼성디스플레이 주식회사 트랜지스터 표시판
WO2019104484A1 (zh) * 2017-11-28 2019-06-06 深圳市柔宇科技有限公司 薄膜晶体管及其制备方法、显示基板和显示装置
CN108183132A (zh) * 2017-12-27 2018-06-19 深圳市华星光电半导体显示技术有限公司 一种igzo薄膜晶体管制备方法
CN109638077A (zh) * 2018-10-29 2019-04-16 深圳市华星光电半导体显示技术有限公司 一种薄膜晶体管制备方法及薄膜晶体管
JP2020167188A (ja) * 2019-03-28 2020-10-08 株式会社ジャパンディスプレイ 表示装置および表示装置の製造方法
CN111081782A (zh) * 2019-12-03 2020-04-28 Tcl华星光电技术有限公司 薄膜晶体管及其制备方法、显示装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02237161A (ja) * 1989-03-10 1990-09-19 Fujitsu Ltd 薄膜トランジスタ及びその製造方法
KR100421480B1 (ko) 2001-06-01 2004-03-12 엘지.필립스 엘시디 주식회사 유기절연막의 표면처리 방법 및 그를 이용한박막트랜지스터 기판 제조방법
JP4461873B2 (ja) * 2004-03-29 2010-05-12 カシオ計算機株式会社 亜鉛酸化物の加工方法および薄膜トランジスタの製造方法
JP4737386B2 (ja) * 2005-03-31 2011-07-27 日本ゼオン株式会社 電子機器用回路基板の製造方法、電子機器用回路基板、および表示装置
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
KR20070112954A (ko) * 2006-05-24 2007-11-28 엘지.필립스 엘시디 주식회사 Ｔｆｔ 어레이 기판 및 그 제조방법
KR20080000788A (ko) * 2006-06-28 2008-01-03 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
JP2008147516A (ja) * 2006-12-12 2008-06-26 Mitsubishi Electric Corp 薄膜トランジスタ及びその製造方法
JP5121254B2 (ja) 2007-02-28 2013-01-16 キヤノン株式会社 薄膜トランジスタおよび表示装置
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
KR101334182B1 (ko) * 2007-05-28 2013-11-28 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터의 제조방법
US8017422B2 (en) * 2007-06-19 2011-09-13 Semiconductor Energy Laboratory Co., Ltd. Method for forming pattern, method for manufacturing light emitting device, and light emitting device
JP5414161B2 (ja) * 2007-08-10 2014-02-12 キヤノン株式会社 薄膜トランジスタ回路、発光表示装置と及びそれらの駆動方法
KR20090069806A (ko) * 2007-12-26 2009-07-01 삼성전자주식회사 표시 기판, 이를 포함하는 표시 장치 및 표시 기판의 제조방법
JP5515281B2 (ja) * 2008-12-03 2014-06-11 ソニー株式会社 薄膜トランジスタ、表示装置、電子機器および薄膜トランジスタの製造方法
US8247276B2 (en) * 2009-02-20 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device
US20110263079A1 (en) * 2010-04-23 2011-10-27 Applies Materials, Inc. Interface protection layaer used in a thin film transistor structure

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9530896B2 (en) 2014-03-17 2016-12-27 Japan Display Inc. Display device using an oxide semiconductor

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Publication number Publication date
US20120211746A1 (en) 2012-08-23
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