JP5129228B2 - アレイ基板及びこれの製造方法 - Google Patents

アレイ基板及びこれの製造方法 Download PDF

Info

Publication number
JP5129228B2
JP5129228B2 JP2009291887A JP2009291887A JP5129228B2 JP 5129228 B2 JP5129228 B2 JP 5129228B2 JP 2009291887 A JP2009291887 A JP 2009291887A JP 2009291887 A JP2009291887 A JP 2009291887A JP 5129228 B2 JP5129228 B2 JP 5129228B2
Authority
JP
Japan
Prior art keywords
source
layer
drain
pattern
oxide semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2009291887A
Other languages
English (en)
Other versions
JP2010283326A (ja
Inventor
ヨンユブ キム
チャンイル リョー
Original Assignee
エルジー ディスプレイ カンパニー リミテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by エルジー ディスプレイ カンパニー リミテッド filed Critical エルジー ディスプレイ カンパニー リミテッド
Publication of JP2010283326A publication Critical patent/JP2010283326A/ja
Application granted granted Critical
Publication of JP5129228B2 publication Critical patent/JP5129228B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259Multistep manufacturing methods
    • H01L27/1288Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45Ohmic electrodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)

Description

本発明はアレイ基板に関して、特に乾式エッチング進行により半導体層の表面損傷発生を基本的に抑制し、素子特性安定性が優秀な酸化物半導体層を有する薄膜トランジスタを含むアレイ基板及びこれの製造方法に関する。
近来になって社会が本格的な情報化時代に入るによって大量の情報を処理及び表示するディスプレイ分野が急速に発展してきたし、最近には特に薄形化、軽量化、低消費電力化の優秀な性能をもった平板表示装置で液晶表示装置または有機電界発光素子が開発されて既存のブラウン管(CRT)を代替している。
液晶表示装置の中では各画素別に電圧のオン、オフを調節することができるスイッチング素子である薄膜トランジスタが具備されたアレイ基板を含むアクティブマトリックス型液晶表示装置が解像度及び動映像具現能力が優れて最も注目されている。
また、有機電界発光素子は高い輝度と低い動作電圧特性を有し、自ら光を放出する自体発光型であるためコントラスト比が大きくて、超薄型ディスプレイの具現が可能であり、応答時間が数マイクロ秒(μs)程度で動画像具現が容易で、視野角の制限がないし低温でも安定的で、直流5ないし15Vの低い電圧で駆動するので駆動回路の製作及び設計が容易であるので最近平板表示装置で注目を集めている。
このような液晶表示装置と有機電界発光素子において共通的に画素領域それぞれをオン/オフ除去するために必須にスイッチング素子である薄膜トランジスタを具備したアレイ基板が構成される。
図1は、液晶表示装置または有機電界発光素子を構成する従来のアレイ基板において一つの画素領域を薄膜トランジスタを含んで切断した部分に対する断面を示したものである。
図示したように、アレイ基板11において多数のゲート配線(図示せず)と多数のデータ配線33が交差して定義される多数の画素領域P内のスイッチング領域TrAにはゲート電極15が形成されている。また、前記ゲート電極15上部の全面にゲート絶縁膜18が形成されており、その上に順次に純粋非晶質シリコンのアクティブ層22と不純物非晶質シリコンのオーミックコンタクト層26で構成された半導体層28が形成されている。また前記オーミックコンタクト層26上には前記ゲート電極15に対応して互いに離隔してソース電極36とドレイン電極38が形成されている。この時前記スイッチング領域TrAに順次積層形成されたゲート電極15とゲート絶縁膜18と半導体層28とソース及びドレイン電極36、38は薄膜トランジスタTrを形成する。
また、前記ソース及びドレイン電極36、38と露出されたアクティブ層22上に全面に前記ドレイン電極38を露出させるドレインコンタクトホール45を含む保護層42が形成されており、前記保護層42上部には各画素領域P別に独立して、前記ドレインコンタクトホール45を介して前記ドレイン電極38と接触する画素電極50が形成されている。この時、前記データ配線33下部には前記オーミックコンタクト層26とアクティブ層22を形成する同じ物質で第1パターン27と第2パターン23の二重層構造を有する半導体パターン29が形成されている。
前述した構造を有する従来のアレイ基板11において前記スイッチング領域TrAに構成された薄膜トランジスタTrの半導体層28を見ると、純粋非晶質シリコンのアクティブ層22はその上部に互いに離隔するオーミックコンタクト層26が形成された部分の第1厚さt1と前記オーミックコンタクト層26が除去されて露出された部分の第2厚さt2が別に形成されることがわかる。このようなアクティブ層22の厚さ差(t1≠t2)は製造方法に起因したことであって、前記アクティブ層22の厚さ差(t1≠t2)によって前記薄膜トランジスタTrの特性低下が発生している。
図2Aないし図2Eは、従来のアレイ基板の製造段階の中、半導体層とソース及びドレイン電極を形成する段階を示した工程断面図である。
まず、図2Aに示したように、基板11上に金属物質を蒸着してパターニングすることによって一方向に延長するゲート配線(図示せず)と、前記ゲート配線(図示せず)と連結したゲート電極(図示せず)を形成する。以後、前記ゲート配線(図示せず)とゲート電極(図示せず)上に無機絶縁物質を蒸着して全面にゲート絶縁膜(図示せず)を形成する。
次に、前記ゲート絶縁膜(図示せず)上に純粋非晶質シリコン層20を形成してその上部に不純物非晶質シリコン層24と金属層30を順次に形成する。以後前記金属層30上にフォトレジストを塗布してフォトレジスト層(図示せず)を形成して、これを露光マスクを利用して露光して、続いて現像することによって前記ソース及びドレイン電極が形成される部分に対応して第3厚さを有する第1フォトレジストパターン91を形成して、同時に前記ソース及びドレイン電極間の離隔領域に対応しては前記第3厚さより薄い第4厚さを有する第2フォトレジストパターン92を形成する。
次に、図2Bに示したように、前記第1及び第2フォトレジストパターン91、92の外部に露出された前記金属層(図2Aの30)とその下部の不純物及び純粋非晶質シリコン層(図2Aの24、20)をエッチングして除去することによって最上部に金属物質でソースドレインパターン31を形成して、その下部に不純物非晶質シリコンパターン25と、アクティブ層22を形成する。
次に、図2Cに示したように、灰化(ashing)を行なうことによって前記第4厚さの第2フォトレジストパターン(図2Bの92)を除去する。この場合前記第1厚さの第1フォトレジストパターン(図2Bの91)はその厚さが減少された状態で第3フォトレジストパターン93を形成して前記ソースドレインパターン31上に残っているようになる。
次に、図2Dに示したように、前記第3フォトレジストパターン93外部に露出された前記ソースドレインパターン(図2Cの31)をエッチングして除去することによって互いに離隔するソース及びドレイン電極36、38を形成する。この時前記ソース及びドレイン電極36、38間に前記不純物非晶質シリコンパターン25が露出されるようになる。
次に、図2Eに示したように、前記ソース及びドレイン電極36、38間の離隔領域に露出された前記不純物非晶質シリコンパターン(図2Dの25)に対して乾式エッチングを実施することによって前記ソース及びドレイン電極36、38の外部に露出された前記不純物非晶質シリコンパターン(図2Dの25)を除去することによって互いに離隔するオーミックコンタクト層26を前記ソース及びドレイン電極36、38下部に形成する。
この時、前記乾式エッチングは前記ソース及びドレイン電極36、38の外部に露出された不純物非晶質シリコンパターン(図2Dの25)を完全になくすために十分に長い間の時間持続して、このような過程で前記不純物非晶質シリコンパターン(図2Dの25)の下部に位置したアクティブ層22までも前記不純物非晶質シリコンパターン(図2Dの25)が除去される部分に対しては所定厚さエッチングが発生するようになる。したがってアクティブ層22においてその上部にオーミックコンタクト層26が形成された部分と露出された部分において厚さ(t1≠t2)差が発生するようになる。前記乾式エッチングを十分に長い間の時間実施しないと、ソース及びドレイン電極36、38間の離隔領域において除去されなければならない前記不純物非晶質シリコンパターン(図2Dの25)が前記アクティブ層22上部に残るようになるのでこれを防止するためである。
したがって、前述した従来のアレイ基板11の製造方法においては必然的にアクティブ層22の厚さ差が発生するようになり、これにより薄膜トランジスタ(図1のTr)の特性低下が発生するようになる。
また、アクティブ層22がオーミックコンタクト層26形成のための乾式エッチング進行時エッチングされて除去される厚さまで考慮して1500Åないし1800Å程度の厚さを有するように前記アクティブ層22を形成する純粋非晶質シリコン層(図2Aの20)を十分に厚く蒸着しなければならないので、材料費が増加して蒸着時間が伸びて生産性を落とす結果をもたらしている。
一方、最近には薄膜トランジスタの半導体層を純粋または不純物非晶質シリコン以外に酸化物半導体物質を利用して形成することが開発された。しかし、このような酸化物半導体物質を利用した半導体層を具備した薄膜トランジスタの場合、酸化物半導体層と接触する物質層(通常的に酸化シリコンまたは窒化シリコンの無機絶縁物質で構成される保護層)との界面特性が悪くて、前記酸化物半導体層の頻繁な薬液との接触による表面汚染発生で素子特性が急激に変化する問題が生じている実情である。
本発明は前述した問題を解決するためのものであって、アクティブ層が乾式エッチングに露出されないことでその表面に損傷が発生しなくて薄膜トランジスタの特性が向上するアレイ基板の製造方法を提供することをその目的とする。
ひいては酸化物半導体物質を利用してこれを半導体層として有する薄膜トランジスタがより安定的な素子特性を有するようにするアレイ基板の製造方法を提供することをもう一つの目的とする。
前記目的を達成するための本発明の実施形態によるアレイ基板は、基板上に一方向に延長して形成されたゲート配線と前記ゲート配線と連結されて形成されたゲート電極と;前記ゲート配線及びゲート電極上に形成されたゲート絶縁膜と;前記ゲート絶縁膜上に前記ゲート電極に対応して形成された第1厚さの酸化物半導体層と;前記酸化物半導体層上に第2厚さを有して形成された補助パターンと;前記補助パターン上に前記補助パターンの中央部を露出させて互いに離隔して形成されたソース及びドレイン電極と;前記ゲート絶縁膜上に前記ソース電極と連結されて前記ゲート配線と交差して形成されたデータ配線と;前記ソース及びドレイン電極とデータ配線上に前記ドレイン電極を露出させるドレインコンタクトホールを具備して形成された保護層と;前記保護層上に前記ドレインコンタクトホールを介して前記ドレイン電極と接触して形成された画素電極を含み、前記補助パターンは前記ソース及びドレイン電極と接触する第1領域と、前記ソース及びドレイン電極間に露出される中央部の第2領域に分けられて、前記第1領域はチタンまたはチタン合金で構成されてオーミックコンタクト層を形成して、前記第2領域は前記チタンまたはチタン合金が完全酸化されて絶縁特性を有するチタン酸化膜を形成することが特徴である。
この時、前記酸化物半導体層はa−IGZO(amorphous-Indium Gallium Zinc Oxide)またはZTO(Zinc Tin Oxide)であることが好ましい。
また、前記第1厚さは500Åないし1000Åであって、前記第2厚さは50Åないし500Åであることが好ましい。
本発明の実施形態によるアレイ基板の製造方法は、画素領域と前記画素領域内にスイッチング領域を有する基板上に、一方向に延長するゲート配線を形成して、前記スイッチング領域に前記ゲート配線と連結されたゲート電極を形成する段階と;前記ゲート配線とゲート電極上に全面にゲート絶縁膜を形成する段階と;前記ゲート絶縁膜上に前記画素領域の境界に前記ゲート配線と交差するデータ配線を形成して、前記スイッチング領域に前記ゲート絶縁膜上に順次積層された形態で第1厚さの酸化物半導体層と第2厚さを有してチタンまたはチタン合金で構成された補助パターンを形成して同時に前記補助パターン上に互いに離隔するソース及びドレイン電極を形成する段階と;前記ソース及びドレイン電極間に露出された前記補助パターン部分を完全酸化させて絶縁特性を有するチタン酸化膜を形成する段階と;前記チタン酸化膜とソース及びドレイン電極とデータ配線上に前記ドレイン電極を露出させるドレインコンタクトホールを有する保護層を形成する段階と;前記保護層上に各画素領域に前記ドレインコンタクトホールを介して前記ドレイン電極と接触する画素電極を形成する段階を含む。
この時、前記データ配線と、順次積層された前記酸化物半導体層と補助パターンとソース及びドレイン電極を形成する段階は、前記ゲート絶縁膜上に全面にスパッタリングを介して順次に酸化物半導体物質層と、チタンまたはチタン合金で構成された補助物質層と、金属層を形成する段階と;前記第1金属層上に第3厚さを有する第1フォトレジストパターンと、前記第3厚さより薄い第4厚さを有する第2フォトレジストパターンを形成する段階と;前記第1及び第2フォトレジストパターンの外部に露出された前記金属層と、その下部の前記補助物質層と前記酸化物半導体物質層除去することによって前記ゲート絶縁膜上に前記データ配線を形成して、前記スイッチング領域に連結された状態のソースドレインパターンと、その下部に順次に前記補助パターンと前記酸化物半導体層を形成する段階と;前記第2フォトレジストパターンを灰化(ashing)を介して除去することによって前記ソースドレインパターンの中央部を露出させる段階と;前記第2フォトレジストパターンが除去されることによって露出された前記ソースドレインパターンの中央部を湿式エッチングを行なって除去することによって互いに離隔するソース及びドレイン電極を形成し、前記補助パターンの中央部を露出させる段階と;前記第1フォトレジストパターンを除去する段階を含む。
また、前記データ配線と、順次積層された前記酸化物半導体層と補助パターンとソース及びドレイン電極を形成する段階は、前記ゲート絶縁膜上に全面にスパッタリングを介して順次に酸化物半導体物質層と、チタンまたはチタン合金で構成された補助物質層を形成する段階と;前記補助物質層とその下部の前記酸化物半導体物質層をパターニングして前記スイッチング領域に前記ゲート絶縁膜上に島状で順次積層された前記酸化物半導体層と補助パターンを形成する段階と;前記補助パターン上に基板全面に金属層を形成する段階と;前記金属層をパターニングして前記ゲート絶縁膜上に前記データ配線を形成して、前記スイッチング領域に前記補助パターン上に互いに離隔するソース及びドレイン電極を形成して前記補助パターンの中央部を露出させる段階を含む。
また、前記補助パターン部分を完全酸化させて絶縁特性を有するチタン酸化膜を形成する段階は、前記ソース及びドレイン電極間に前記補助パターンが露出された基板を酸素(O)ガス雰囲気を有する真空のチャンバー内でプラズマ処理を実施したり、または300℃ないし400℃温度雰囲気を有するオーブンまたは炉(furnace)内で数十秒ないし数十分間熱処理を実施することが特徴である。
前記酸化物半導体層はa−IGZO(amorphous-Indium Gallium Zinc Oxide)またはZTO(Zinc Tin Oxide)で形成して、前記第1厚さは500Åないし1000Åであって、前記第2厚さは50Åないし500Åであることが好ましい。
このように、本発明によるアレイ基板製造方法により酸化物半導体層が乾式エッチングに露出されないことでその表面損傷が発生しなくて薄膜トランジスタ特性が低下することを防止する効果がある。
酸化物半導体層が乾式エッチングに影響を受けなくなるのでエッチングで減少される厚さを考慮しなくても良いので前記酸化物半導体層の厚さを減らすことによって材料浪費を防いで、蒸着時間を短縮させて生産性を向上させる効果がある。
ひいては酸化物半導体物質からなった半導体層がエッチング液等に露出することを最小化して、スパッタリングにより蒸着形成されるチタンまたはチタン合金で構成されたオーミックコンタクト層及び前記チタンまたはチタン合金が酸化されて形成されたことを特徴とする酸化膜を前記ソース及びドレイン電極間に露出された酸化物半導体層と接触するように形成することによって薄膜トランジスタが安定的な素子特性を有するようにする長所を有する。
液晶表示装置または有機電界発光素子を構成する従来のアレイ基板において一つの画素領域を薄膜トランジスタを含んで切断した断面を示した図面。 従来のアレイ基板の製造段階の中、半導体層とソース及びドレイン電極を形成する段階を示した製造工程断面図。 従来のアレイ基板の製造段階の中、半導体層とソース及びドレイン電極を形成する段階を示した製造工程断面図。 従来のアレイ基板の製造段階の中、半導体層とソース及びドレイン電極を形成する段階を示した製造工程断面図。 従来のアレイ基板の製造段階の中、半導体層とソース及びドレイン電極を形成する段階を示した製造工程断面図。 従来のアレイ基板の製造段階の中、半導体層とソース及びドレイン電極を形成する段階を示した製造工程断面図。 本発明の実施形態によるアレイ基板の薄膜トランジスタを含む一つの画素領域に対する製造段階別工程断面図。 本発明の実施形態によるアレイ基板の薄膜トランジスタを含む一つの画素領域に対する製造段階別工程断面図。 本発明の実施形態によるアレイ基板の薄膜トランジスタを含む一つの画素領域に対する製造段階別工程断面図。 本発明の実施形態によるアレイ基板の薄膜トランジスタを含む一つの画素領域に対する製造段階別工程断面図。 本発明の実施形態によるアレイ基板の薄膜トランジスタを含む一つの画素領域に対する製造段階別工程断面図。 本発明の実施形態によるアレイ基板の薄膜トランジスタを含む一つの画素領域に対する製造段階別工程断面図。 本発明の実施形態によるアレイ基板の薄膜トランジスタを含む一つの画素領域に対する製造段階別工程断面図。 本発明の実施形態によるアレイ基板の薄膜トランジスタを含む一つの画素領域に対する製造段階別工程断面図。 本発明の実施形態によるアレイ基板の薄膜トランジスタを含む一つの画素領域に対する製造段階別工程断面図。 本発明の実施形態によるアレイ基板の薄膜トランジスタを含む一つの画素領域に対する製造段階別工程断面図。 本発明の実施形態の変形例によるアレイ基板の薄膜トランジスタを含む一つの画素領域に対する製造段階別工程断面図。 本発明の実施形態の変形例によるアレイ基板の薄膜トランジスタを含む一つの画素領域に対する製造段階別工程断面図。 本発明の実施形態の変形例によるアレイ基板の薄膜トランジスタを含む一つの画素領域に対する製造段階別工程断面図。 本発明の実施形態の変形例によるアレイ基板の薄膜トランジスタを含む一つの画素領域に対する製造段階別工程断面図。 本発明の実施形態の変形例によるアレイ基板の薄膜トランジスタを含む一つの画素領域に対する製造段階別工程断面図。
以下、本発明による好ましい実施形態を図面を参照しながら説明する。
図3Aないし図3Jは、本発明の実施形態によるアレイ基板の薄膜トランジスタを含む一つの画素領域に対する製造段階別工程断面図である。この時、説明の便宜のために各画素領域P内のゲート及びデータ配線と連結される薄膜トランジスタが形成される部分をスイッチング領域TrAと定義する。
まず、図3Aに示したように、透明な絶縁基板101例えばガラスまたはプラスチックで構成された基板101上に第1金属物質例えば銅(Cu)、銅合金(AlNd)、アルミニウム(Al)及びアルミニウム合金(AlNd)の中選択された一つまたは二つ以上の物質を蒸着することによって単一層または二重層構造を有する第1金属層(図示せず)を形成する。
次に、前記第1金属層(図示せず)をフォトレジストの塗布、露光マスクを利用した露光、露光されたフォトレジストの現像及びエッチング等一連の単位工程を含むマスク工程を行なってパターニングすることによって画素領域Pの境界に一方向に延長するゲート配線(図示せず)を形成して、同時に前記スイッチング領域TrAに前記ゲート配線(図示せず)と連結したゲート電極108を形成する。
以後、前記ゲート配線(図示せず)とゲート電極108上に無機絶縁物質例えば酸化シリコーン(SiO)または窒化シリコン(SiNx)を化学気相蒸着(CVD)装備を介して蒸着することによって全面にゲート絶縁膜112を形成する。
次に、図3Bに示したように、前記ゲート絶縁膜112上に酸化物半導体物質例えばa−IGZO(amorphous-Indium Gallium Zinc Oxide)またはZTO(Zinc Tin Oxide)をスパッタリング(sputtering)を介して蒸着することによって全面に酸化物半導体物質層118を形成する。この時前記酸化物半導体物質層118の厚さは500Åないし1000Å程度であることが好ましい。
次に、酸化物半導体物質層118上にチタン(Ti)またはチタン合金をスパッタリングを介して蒸着することによって50Åないし500Å程度の厚さを有する補助物質層122を形成する。この時前記補助物質層122はチタン(Ti)またはチタン合金で構成されることによって前記酸化物半導体物質層118と接触してオーミック(ohmic)特性を有することが特徴であり、ひいては酸素(O)プラズマ工程進行により絶縁特性を有する酸化膜(図3Hの126)に変形できることが特徴である。
次に、図3Cに示したように、前記補助物質層122上に第2金属物質例えばアルミニウム(Al)、アルミニウム合金(AlNd)、銅(Cu)、銅合金、モリブデン(Mo)、クロム(Cr)の中一つをスパッタリングを介して蒸着することによって第2金属層128を形成する。
以後、図3Dに示したように、前記第2金属層128上にフォトレジストを塗布してフォトレジスト層(図示せず)を形成して、前記フォトレジスト層(図示せず)に対して光の透過領域と遮断領域、そしてスリット形態で構成されたりまたは多重のコーティング膜をさらに具備して通過される光量を調節することによってその光透過度が前記透過領域よりは小さくて前記遮断領域よりは大きい半透過領域で構成された露光マスク(図示せず)を利用して回折露光またはハーフトーン露光を実施する。
次に、前記露光されたフォトレジスト層(図示せず)を現像することによって前記第2金属層128上にデータ配線(図3Eの132)が形成される部分と、スイッチング領域TrAにおいて互いに離隔するソース及びドレイン電極(図3Fの135、138)が形成される部分に対応しては第1厚さの第1フォトレジストパターン191aを形成して、前記ソース及びドレイン電極(図3Fの135、138)間の離隔領域を形成するようになる部分に対応しては前記第1厚さより薄い第2厚さの第2フォトレジストパターン191bを形成する。この時、それ以外の領域に対応しては前記フォトレジスト層(図示せず)は除去されて前記第2金属層128を露出させる状態となる。
次に、図3Eに示したように、前記第1及び第2フォトレジストパターン191a、191bの外部に露出された第2金属層(図3Dの128)とその下部に位置した補助物質層(図3Dの122)及び酸化物半導体物質層(図3Dの118)を順次にエッチングして除去することによって前記ゲート絶縁膜112上に前記画素領域Pの境界に前記ゲート配線(図示せず)と交差して前記画素領域Pを定義するデータ配線132を形成して、前記各スイッチング領域TrAには互いに同一形態を有して順次重なった形態で前記データ配線132と連結された状態のソースドレインパターン129とその下部に補助パターン123及び酸化物半導体層119を形成する。この時前記第2金属層(図3Dの128)と補助物質層(図3Dの122)及び前記酸化物半導体物質層(図3Dの118)は相異なるエッチング液を利用して湿式エッチングを実施することによってパターニングすることができて、特に前記補助物質層(図3Dの122)はエッチング液の使用なしに乾式エッチングを行なってパターニングすることができる。
一方、前述したような工程特性上前記データ配線132下部にも順次積層された形態で各々前記ソースドレインパターン129下部に形成された前記補助パターン123を形成する同じ物質で第1ダミーパターン124と、前記酸化物半導体層119を形成する同じ物質で第2ダミーパターン120が形成される。
次に、図3Fに示したように、前記ソースドレインパターン129とデータ配線132が形成された基板101に対して灰化(アッシング)を行なって前記第2厚さを有する第2フォトレジストパターン(図3Eの191b)を除去することによって前記スイッチング領域TrAにおいて前記ソースドレインパターン(図3Eの129)の中央部を露出させる。この時、前記灰化進行により前記第1フォトレジストパターン191aはその厚さが減少されるが相変らず前記ソースドレインパターン(図3Eの129)及びデータ配線132上に残っているようになる。
次に、図3Gに示したように、前記第1フォトレジストパターン191aの間に露出された前記ソースドレインパターン(図3Fの129)に対して湿式エッチングを行なって除去することによって互いに離隔するソース及びドレイン電極135、138を形成する。この時前記ソース電極135は前記データ配線132と連結された状態になり、前記互いに離隔するソース及びドレイン電極135、138の間に前記補助パターン123の一部が露出されるようになる。
この時説明の便宜のために前記補助パターン123の中前記ソース及びドレイン電極135、138により遮られた部分を第1補助パターン123a、前記ソース及びドレイン電極135、138の間に露出された部分を第2補助パターン123bと定義する。
この場合、前記ソース及びドレイン電極135、138の間に露出された前記第2補助パターン123bは前記ソースドレインパターン(図3Fの129)のエッチング進行時前記酸化物半導体層119のエッチング停止(エッチング・ストッパ)としての役割をするようになることが特徴である。したがって、前記ソース及びドレイン電極135、138のパターニング時前記酸化物半導体層119は前記第2補助パターン123bにより覆われた状態になるのでエッチング液に露出されないことで表面汚染または前記エッチング液による表面エッチング等が発生しないことが特徴である。
次に、図3Hに示したように、前記ソース及びドレイン電極135、138と第1及び第2補助パターン(図3Gの123a、123b)が形成された基板101に対してストリッピングを行なうことによって前記データ配線132とソース及びドレイン電極135、138の上部に残っている前記第1フォトレジストパターン(図3Gの191a)を除去する。
以後、前記第1フォトレジストパターン(図3Gの191a)が除去されることによってソース及びドレイン電極135、138が露出された基板101に対して前記ソース及びドレイン電極135、138の間に露出された前記チタン(Ti)またはチタン合金で構成された前記第2補助パターン(図3Gの123b)の特性変更のための工程を行なう。
すなわち、前記ソース及びドレイン電極135、138の間に露出された前記第2補助パターン(図3Gの123b)部分が絶縁特性を有する酸化膜126を形成するようにするために酸素(O)ガス雰囲気を有する真空のチャンバー(図示せず)内でプラズマ処理を実施したりまたは300℃ないし400℃温度雰囲気を有するオーブンまたは炉(furnace)内で数十秒ないし数十分間熱処理を実施する。
このような酸素(O)プラズマ工程または熱処理工程進行により前記ソース及びドレイン電極135、138の間に露出された部分のチタン(Ti)またはチタン合金で構成された前記第2補助パターン(図3Gの123b)は酸化チタン(TiOx)に変化することによって絶縁特性を有する酸化膜126を形成するようになる。この時前述したような工程進行により形成された前記酸化膜126は前記ソース及びドレイン電極135、138の間に位置する酸化物半導体層119と直接接触して形成されることによって前記酸化物半導体層119を保護する役割をすると同時に化学気相蒸着(CVD)により形成される一般的な酸化膜との接触時より界面特性を向上させることが特徴である。
前記ソース及びドレイン電極135、138により遮られた前記第1補助パターン(図3Gの123a)は前記酸素(O)プラズマ工程を行なう場合前記酸素(O)プラズマに露出されないで、熱処理工程を行なっても一般大気さらに正確には大気中の酸素(O)と接触しないことによってチタン(Ti)またはチタン合金の状態を維持するようになる。この場合前記チタン(Ti)またはチタン合金状態を維持する前記第1補助パターン(図3Gの123a)は前記酸化物半導体層119とソース及びドレイン電極135、138の間に位置してオーミックコンタクト層125を形成するようになる。
一方、前記補助パターン(図3Gの123)の厚さを50Åないし500Å程度の厚さを有するように形成した理由は前記酸素(O)プラズマ工程または熱処理工程により酸化膜126に容易に変化できるようにするためである。これより厚い厚さを有するようになれば酸素(O)プラズマに露出されるとしても最下部はチタン酸化膜(TiOx)に変化されなかったりまたはチタン酸化膜(TiOx)に変化されるとしてもその時間が長くかかるためである。
さらに前記ソース及びドレイン電極135、138と酸化物半導体層119と同時に重なる前記第1補助パターン(図3Gの123a)はオーミックコンタクト層125を形成しなければならないが、これよりさらに厚い厚さを有したりまたはこれより薄い厚さを有するように形成する場合オーミックコンタクト層125としての役割遂行能力が落ちるので適切な厚さを有するようにしてこのような問題を防止するために前記補助パターン(図3Gの123)はその厚さを50Åないし500Å程度になるようにしたものである。
一方、前述したような一連の工程を行なう過程で酸化物半導体物質からなった前記酸化物半導体層119の中特にチャネルが形成されるソース及びドレイン電極135、138の間に位置する部分は前記ソース及びドレイン電極135、138のパターニングのためのエッチング液に露出されないし、本発明の工程特性上従来のように互いに離隔するオーミックコンタクト層形態を形成するための前記オーミックコンタクト層自らのパターニング工程は行なわないのでスイッチング領域TrA全域にかけて一定な厚さを形成するようになる。したがって、その表面がエッチングされる等の問題が生じないのでこれを具備した薄膜トランジスタTrが基板101全面において一定な素子特性を有するようになる。
また、前記酸化物半導体層119と直接接触する前記酸化膜126は前記酸化物半導体物質層(図3Cの118)を形成してから、その他の薬液との接触なしにすぐ前記酸化物半導体物質層(図3Cの118)上にチタン(Ti)またはチタン合金をスパッタリングにより形成することによって補助物質層(図3Cの122)を形成した後、これに対して酸素(O)プラズマ工程または熱処理工程を行なって形成したのである。したがって、本発明によるアレイ基板101は前記酸化物半導体層119と前記酸化膜126は短時間内に続いて形成されることによって前記酸化物半導体層119の表面が大気中に露出されるによる表面汚染を最小化した。
また、前記酸化物半導体層119と酸化膜126は全てスパッタリングを介して形成されることによってこれら2物質層間のその界面特性が無機絶縁物質例えば酸化シリコーン(SiO)または窒化シリコン(SiNx)を化学気相蒸着して形成した絶縁膜(保護層)と接触する従来のアレイ基板の酸化物半導体層と絶縁膜との界面特性より優秀であってさらに安定的な素子特性を確保することができる。
また、前記酸化物半導体層119はその表面でエッチングが発生する余地がないので従来のようにエッチングされる厚さを勘案して1500Åないし1800Å程度の厚さを有するように形成する必要なくチャネルが形成されるアクティブ層としての役割が可能な最適の厚さである500Åないし1000Å程度になるように形成することによって材料浪費を減らしてひいては蒸着時間を減らすことができる付加的な効果を得ることができる。
前述した段階までの工程進行により前記スイッチング領域TrAに順次積層された前記ゲート電極108と、ゲート絶縁膜112と、酸化物半導体層119と、オーミックコンタクト層125と、互いに離隔するソース及びドレイン電極135、138と酸化膜126は薄膜トランジスタTrを形成する。
一方、図面に示さなかったが、前記アレイ基板101が有機電界発光素子用アレイ基板として利用される場合、前記データ配線132と平行に前記ゲート絶縁膜112上に前記データ配線132と所定間隔離隔して電源配線(図示せず)がさらに形成されることができ、各画素領域P内には前述したゲート配線(図示せず)及びデータ配線132と連結された前記薄膜トランジスタTr以外にこれと同一構造を有して前記電源配線(図示せず)と前記薄膜トランジスタTrと連結された少なくとも一つの駆動薄膜トランジスタ(図示せず)が前記画素領域P内にさらに形成されることもできる。
次に、図3Iに示したように、前記ソース及びドレイン電極135、138とデータ配線132及び酸化膜126上に全面に無機絶縁物質例えば酸化シリコーン(SiO)または窒化シリコン(SiNx)を蒸着したり、または有機絶縁物質例えば、ベンゾシクロブテン(BCB)またはフォトアクリルを塗布することによって全面に保護層140を形成して、これに対してマスク工程を行なってパターニングすることによって前記各画素領域P内の前記ドレイン電極138の一部を露出させるドレインコンタクトホール143を形成する。
次に、図3Jに示したように、前記ドレインコンタクトホール143が具備された保護層140上に透明導電性物質例えば金属物質インジウム−スズ−オキサイド(ITO)またはインジウム−ジンク−オキサイド(IZO)を全面に蒸着して透明導電性物質層(図示せず)を形成して、これをマスク工程を行なってパターニングすることによって前記画素領域P別に前記ドレインコンタクトホール143を介して前記ドレイン電極138と接触する画素電極150を形成することによって本発明の実施形態によるアレイ基板101を完成する。
一方、前記各画素領域Pに駆動薄膜トランジスタ(図示せず)が形成される場合、前記スイッチング領域TrAに形成される薄膜トランジスタTrは前記画素電極150と接触しなくて、代わりに前記駆動薄膜トランジスタ(図示せず)のドレイン電極(図示せず)が前記画素電極150と前記駆動薄膜トランジスタ(図示せず)のドレイン電極(図示せず)を露出させて形成されたドレインコンタクトホール(図示せず)を介して接触して電気的に連結されるように形成する。この時前記スイッチング領域TrAに形成された薄膜トランジスタTrは前記ドレインコンタクトホール143が形成されなくて保護層150により完全に覆われた形態となる。また、前記スイッチング領域TrAの薄膜トランジスタTrと前記駆動薄膜トランジスタ(図示せず)は互いに電気的に連結されるように構成する。このようにスイッチング領域TrAに前記ゲート及びデータ配線(図示せず、132)と連結された薄膜トランジスタTrと画素領域Pに駆動薄膜トランジスタ(図示せず)が形成されるアレイ基板の場合有機電界発光素子用アレイ基板(図示せず)を形成するようになる。
一方、前述した実施形態の場合、酸化物半導体物質層と、補助物質層と、第2金属物質層をハーフトーン露光または回折露光を含む1回のマスク工程を含んで総4回のマスク工程を介してアレイ基板を製造することを見せているが、その変形例で5マスク工程により製造することもできる。
以後実施形態と差別点がある部分に対してのみ簡単に説明する。
図4Aないし図4Eは、本発明の変形例によるアレイ基板の薄膜トランジスタを含む一つの画素領域に対する製造段階別工程断面図である。
この時、前記実施形態と同じ構成要素に対しては100を加えて図面符号を付与した。
まず、図4Aに示したように、絶縁基板201上に第1実施形態に言及した第1金属物質を蒸着して第1金属層(図示せず)を形成してこれをパターニングすることによってゲート電極208及びゲート配線(図示せず)と、これら二つの構成要素の上部全面にゲート絶縁膜212を形成する。
以後、前記ゲート絶縁膜212上にスパッタリングを実施して実施形態で言及した酸化物半導体物質のうち一つを蒸着することによって500Åないし1000Åの厚さを有する酸化物半導体物質層218を形成して、続いてスパッタリングを実施してチタン(Ti)またはチタン合金を蒸着することによって前記酸化物半導体物質層218上部に50Åないし500Åの厚さを有する補助物質層222を形成する。
次に、図4Bに示したように、前記補助物質層222をマスク工程を介してパターニングすることによってスイッチング領域TrAに補助パターン223を形成する。続いて前記補助パターン223の外部に露出された前記酸化物半導体物質層(図4Aの218)をエッチングして除去することによって前記スイッチング領域TrAに島状の酸化物半導体層219を形成する。この時前記補助パターン223と前記酸化物半導体層219は同一形態で重なってスイッチング領域TrAにだけ形成されるようになる。
次に、図4Cに示したように、前記補助パターン223上に前述した第2金属物質を蒸着して第2金属層(図示せず)を形成して、これをマスク工程を行なってパターニングすることによって各画素領域Pの境界に前記ゲート配線(図示せず)と交差するデータ配線232を形成して、同時に前記スイッチング領域TrAには前記補助パターン223上に互いに離隔するソース及びドレイン電極235、238を形成する。このような変形例の場合、前記データ配線232の下部には実施形態でのような第1及び第2ダミーパターンは形成されないようになる。
一方、説明の便宜のために前記補助パターン223のうち前記ソース及びドレイン電極235、238により遮られた部分を第1補助パターン223a、前記ソース及びドレイン電極235、238間に露出された部分を第2補助パターン223bと定義する。
次に、図4Dに示したように、前記ソース及びドレイン電極235、238間に露出された前記第2補助パターン(図4Cの223b)に対して酸素(O)プラズマ工程を行なったりまたは300℃ないし400℃温度雰囲気を有するオーブンまたは炉(furnace)内で数十秒ないし数十分間熱処理工程を行なうことによって絶縁特性を有するチタン酸化膜226に変形させる。この時、ソース及びドレイン電極235、238の下部にチタン酸化膜226に変化されない第1補助パターン(図4Cの223a)部分はオーミックコンタクト層225を形成するようになる。
以後、図4Eに示したように、前記ソース及びドレイン電極235、238とデータ配線232と酸化膜226上部に無機絶縁物質を蒸着したり、または有機絶縁物質を塗布することによって全面に保護層240を形成して、これに対してマスク工程を行なってパターニングすることによって前記各画素領域P内の前記ドレイン電極238の一部を露出させるドレインコンタクトホール243を形成する。
次に、前記ドレインコンタクトホール243が具備された保護層240上に透明導電性物質を全面に蒸着して透明導電性物質層(図示せず)を形成して、これをマスク工程を行なってパターニングすることによって前記画素領域P別に前記ドレインコンタクトホール243を介して前記ドレイン電極238と接触する画素電極250を形成することによって本発明の変形例によるアレイ基板201を完成する。
前述した本発明の変形例で見たように製作されたアレイ基板201も前記スイッチング領域TrAに形成された酸化物半導体層219は前記ソース及びドレイン電極235、238パターニングのためのエッチング液に露出されないし、工程特性上従来のように互いに離隔するオーミックコンタクト層形成のための前記オーミックコンタクト層自らのパターニング工程は行なわないのでスイッチング領域TrA全面にかけて一定な厚さを形成するようになる。したがって、前記酸化物半導体層219はその表面がエッチングされる等の問題が生じないのでこれを具備した薄膜トランジスタTrが基板201全面において一定な素子特性を有するようになる。
101:基板
108:ゲート電極
112:ゲート絶縁膜
119:酸化物半導体層
120:第2ダミーパターン
124:第1ダミーパターン
125:オーミックコンタクト層
126:(チタン)酸化膜
132:データ配線
135:ソース電極
138:ドレイン電極
P:画素領域
Tr:薄膜トランジスタ
TrA:スイッチング領域

Claims (9)

  1. 基板上に一方向に延長して形成されたゲート配線と前記ゲート配線と連結されて形成されたゲート電極と;
    前記ゲート配線及びゲート電極上に形成されたゲート絶縁膜と;
    前記ゲート絶縁膜上に前記ゲート電極に対応して形成された第1の厚さの酸化物半導体層と;
    前記酸化物半導体層上に第2の厚さを有して形成された補助パターンと;
    前記補助パターン上に前記補助パターンの中央部を露出させて互いに離隔して形成されたソース及びドレイン電極と;
    前記ゲート絶縁膜上に前記ソース電極と連結されて前記ゲート配線と交差して形成されたデータ配線と;
    前記ソース及びドレイン電極とデータ配線上に前記ドレイン電極を露出させるドレインコンタクトホールを具備して形成された保護層と;
    前記保護層上に前記ドレインコンタクトホールを介して前記ドレイン電極と接触して形成された画素電極とを含み、
    前記補助パターンは前記ソース及びドレイン電極と接触する第1領域と、前記ソース及びドレイン電極間に露出される中央部の第2領域に分けられて、前記第1領域はチタンまたはチタン合金で構成されてオーミックコンタクト層を形成して、前記第2領域は前記チタンまたはチタン合金が完全酸化されて絶縁特性を有するチタン酸化膜を形成していることを特徴とするアレイ基板。
  2. 前記酸化物半導体層はa−IGZO(amorphous-Indium Gallium Zinc Oxide)またはZTO(Zinc Tin Oxide)であることを特徴とする請求項1に記載のアレイ基板。
  3. 前記第1の厚さは500Åないし1000Åであって、前記第2の厚さは50Åないし500Åであることを特徴とする請求項1に記載のアレイ基板。
  4. 画素領域と前記画素領域内にスイッチング領域を有する基板上に、一方向に延長するゲート配線を形成して、前記スイッチング領域に前記ゲート配線と連結されたゲート電極を形成する段階と;
    前記ゲート配線とゲート電極上に全面にゲート絶縁膜を形成する段階と;
    前記ゲート絶縁膜上に前記画素領域の境界に前記ゲート配線と交差するデータ配線を形成して、前記スイッチング領域に前記ゲート絶縁膜上に順次積層された形態で第1厚さの酸化物半導体層と第2厚さを有してチタンまたはチタン合金で構成された補助パターンを形成して同時に前記補助パターン上に互いに離隔するソース及びドレイン電極を形成する段階と;
    前記ソース及びドレイン電極間に露出された前記補助パターン部分を完全酸化させて絶縁特性を有するチタン酸化膜を形成する段階と;
    前記チタン酸化膜とソース及びドレイン電極とデータ配線上に前記ドレイン電極を露出させるドレインコンタクトホールを有する保護層を形成する段階と;
    前記保護層上に各画素領域に前記ドレインコンタクトホールを介して前記ドレイン電極と接触する画素電極を形成する段階
    を含むことを特徴とするアレイ基板の製造方法。
  5. 前記データ配線と、順次積層された前記酸化物半導体層と補助パターンとソース及びドレイン電極を形成する段階は、
    前記ゲート絶縁膜上に全面にスパッタリングを介して順次に酸化物半導体物質層と、チタンまたはチタン合金で構成された補助物質層と、金属層を形成する段階と;
    前記第1金属層上に第3の厚さを有する第1フォトレジストパターンと、前記第3の厚さより薄い第4の厚さを有する第2フォトレジストパターンを形成する段階と;
    前記第1及び第2フォトレジストパターンの外部に露出された前記金属層と、その下部の前記補助物質層と前記酸化物半導体物質層除去することによって前記ゲート絶縁膜上に前記データ配線を形成して、前記スイッチング領域に連結された状態のソースドレインパターンと、その下部に順次に前記補助パターンと前記酸化物半導体層を形成する段階と;
    前記第2フォトレジストパターンを灰化を介して除去することによって前記ソースドレインパターンの中央部を露出させる段階と;
    前記第2フォトレジストパターンが除去されることによって露出された前記ソースドレインパターンの中央部を湿式エッチングを行なって除去することによって互いに離隔するソース及びドレイン電極を形成し、前記補助パターンの中央部を露出させる段階と;
    前記第1フォトレジストパターンを除去する段階
    を含むことを特徴とする請求項4に記載のアレイ基板の製造方法。
  6. 前記データ配線と、順次積層された前記酸化物半導体層と補助パターンとソース及びドレイン電極を形成する段階は、
    前記ゲート絶縁膜上に全面にスパッタリングを介して順次に酸化物半導体物質層と、チタンまたはチタン合金で構成された補助物質層を形成する段階と;
    前記補助物質層とその下部の前記酸化物半導体物質層をパターニングして前記スイッチング領域に前記ゲート絶縁膜上に島状で順次積層された前記酸化物半導体層と補助パターンを形成する段階と;
    前記補助パターン上に基板全面に金属層を形成する段階と;
    前記金属層をパターニングして前記ゲート絶縁膜上に前記データ配線を形成して、前記スイッチング領域に前記補助パターン上に互いに離隔するソース及びドレイン電極を形成して前記補助パターンの中央部を露出させる段階
    を含むことを特徴とする請求項4に記載のアレイ基板の製造方法。
  7. 前記補助パターン部分を完全酸化させて絶縁特性を有するチタン酸化膜を形成する段階は、
    前記ソース及びドレイン電極間に前記補助パターンが露出された基板を酸素(O)ガス雰囲気を有する真空のチャンバー内でプラズマ処理を実施する、または300℃ないし400℃温度雰囲気を有するオーブンまたは炉内で数十秒ないし数十分間熱処理を実施することを特徴とする請求項4に記載のアレイ基板の製造方法。
  8. 前記酸化物半導体層はa−IGZO(amorphous-Indium Gallium Zinc Oxide)またはZTO(Zinc Tin Oxide)で形成することを特徴とする請求項4に記載のアレイ基板の製造方法。
  9. 前記第1厚さは500Åないし1000Åであって、前記第2厚さは50Åないし500Åであることを特徴とする請求項4に記載のアレイ基板の製造方法。
JP2009291887A 2009-06-03 2009-12-24 アレイ基板及びこれの製造方法 Active JP5129228B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020090049214A KR101213708B1 (ko) 2009-06-03 2009-06-03 어레이 기판 및 이의 제조방법
KR10-2009-0049214 2009-06-03

Publications (2)

Publication Number Publication Date
JP2010283326A JP2010283326A (ja) 2010-12-16
JP5129228B2 true JP5129228B2 (ja) 2013-01-30

Family

ID=43049408

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009291887A Active JP5129228B2 (ja) 2009-06-03 2009-12-24 アレイ基板及びこれの製造方法

Country Status (5)

Country Link
US (2) US8158466B2 (ja)
JP (1) JP5129228B2 (ja)
KR (1) KR101213708B1 (ja)
CN (1) CN101908537B (ja)
DE (1) DE102009044337B4 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9530896B2 (en) 2014-03-17 2016-12-27 Japan Display Inc. Display device using an oxide semiconductor

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8278657B2 (en) * 2009-02-13 2012-10-02 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device including the transistor, and manufacturing method of the transistor and the semiconductor device
CN101840936B (zh) * 2009-02-13 2014-10-08 株式会社半导体能源研究所 包括晶体管的半导体装置及其制造方法
US8247812B2 (en) 2009-02-13 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device including the transistor, and manufacturing method of the transistor and the semiconductor device
KR101578694B1 (ko) * 2009-06-02 2015-12-21 엘지디스플레이 주식회사 산화물 박막 트랜지스터의 제조방법
KR101610606B1 (ko) 2009-07-03 2016-04-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
WO2011027649A1 (en) 2009-09-02 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a transistor, and manufacturing method of semiconductor device
KR101147414B1 (ko) * 2009-09-22 2012-05-22 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 그 제조 방법
CN102033379B (zh) * 2009-09-30 2012-08-15 群康科技(深圳)有限公司 液晶显示器与其制造方法
KR101812683B1 (ko) * 2009-10-21 2017-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작방법
KR101117730B1 (ko) * 2009-12-23 2012-03-07 삼성모바일디스플레이주식회사 유기 발광 디스플레이 장치 및 그 제조 방법
KR101280649B1 (ko) * 2010-03-11 2013-07-01 샤프 가부시키가이샤 반도체 장치 및 그 제조 방법
KR101465192B1 (ko) * 2010-04-09 2014-11-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US20130208207A1 (en) * 2010-06-25 2013-08-15 Sharp Kabushiki Kaisha Display device substrate, method for producing the same, and display device
US8728860B2 (en) 2010-09-03 2014-05-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR20120059855A (ko) * 2010-12-01 2012-06-11 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
US8927329B2 (en) 2011-03-30 2015-01-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing oxide semiconductor device with improved electronic properties
TWI455322B (zh) * 2011-04-22 2014-10-01 Au Optronics Corp 薄膜電晶體及其製造方法
KR101425064B1 (ko) * 2011-06-09 2014-08-01 엘지디스플레이 주식회사 산화물 박막 트랜지스터 및 그 제조방법
KR101529557B1 (ko) 2011-06-09 2015-06-19 엘지디스플레이 주식회사 프린지 필드형 액정표시장치의 제조방법
CN102654698B (zh) * 2011-06-15 2015-03-25 京东方科技集团股份有限公司 液晶显示器阵列基板及其制造方法、液晶显示器
JP6019370B2 (ja) * 2012-01-11 2016-11-02 株式会社Joled 薄膜トランジスタ及びその製造方法、表示装置
CN102646699B (zh) * 2012-01-13 2014-12-10 京东方科技集团股份有限公司 一种氧化物薄膜晶体管及其制备方法
CN103247532B (zh) * 2012-02-14 2016-07-06 群康科技(深圳)有限公司 薄膜晶体管及其制作方法及显示器
CN102651322A (zh) 2012-02-27 2012-08-29 京东方科技集团股份有限公司 一种薄膜晶体管及其制造方法、阵列基板、显示器件
CN102629591B (zh) * 2012-02-28 2015-10-21 京东方科技集团股份有限公司 一种阵列基板的制造方法及阵列基板、显示器
KR101324240B1 (ko) * 2012-05-04 2013-11-01 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
WO2014013959A1 (en) * 2012-07-20 2014-01-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
CN103208526B (zh) * 2012-12-28 2016-04-13 南京中电熊猫液晶显示科技有限公司 一种半导体器件及其制造方法
KR102089314B1 (ko) * 2013-05-14 2020-04-14 엘지디스플레이 주식회사 산화물 박막 트랜지스터 및 그 제조방법
KR102120171B1 (ko) * 2013-07-08 2020-06-08 엘지디스플레이 주식회사 산화물 박막트랜지스터 어레이 기판 및 그 제조방법
KR102080482B1 (ko) * 2013-07-23 2020-02-24 엘지디스플레이 주식회사 산화물 박막 트랜지스터 어레이 기판 및 이의 제조 방법
CN103500738A (zh) * 2013-10-14 2014-01-08 南京中电熊猫液晶显示科技有限公司 含刻蚀阻挡层的半导体器件及其制造方法和应用
KR102080484B1 (ko) 2013-10-31 2020-02-24 엘지디스플레이 주식회사 액정표시장치용 어레이기판 및 그의 제조방법
KR102142477B1 (ko) * 2013-11-14 2020-08-07 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
US9362413B2 (en) * 2013-11-15 2016-06-07 Cbrite Inc. MOTFT with un-patterned etch-stop
EP2874187B1 (en) 2013-11-15 2020-01-01 Evonik Operations GmbH Low contact resistance thin film transistor
KR102188690B1 (ko) * 2014-01-20 2020-12-09 삼성디스플레이 주식회사 박막트랜지스터, 그의 제조방법 및 박막트랜지스터를 구비하는 평판 표시장치
CN103779232B (zh) * 2014-01-28 2016-08-17 北京京东方光电科技有限公司 一种薄膜晶体管的制作方法
CN103928400A (zh) 2014-03-31 2014-07-16 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
CN104091782B (zh) * 2014-06-23 2017-03-15 京东方科技集团股份有限公司 一种阵列基板及其制作方法、以及显示装置
CN104299915B (zh) * 2014-10-21 2017-03-22 北京大学深圳研究生院 金属氧化物薄膜晶体管制备方法
CN104617152A (zh) * 2015-01-27 2015-05-13 深圳市华星光电技术有限公司 氧化物薄膜晶体管及其制作方法
CN106328677B (zh) * 2015-06-30 2020-06-09 乐金显示有限公司 有机发光显示装置
TWI650817B (zh) 2015-08-28 2019-02-11 聯華電子股份有限公司 半導體元件及其製作方法
TWI572020B (zh) * 2016-01-19 2017-02-21 友達光電股份有限公司 陣列基板以及其製作方法
CN106449521B (zh) * 2016-10-31 2018-06-15 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置
CN106935598B (zh) * 2017-04-05 2019-08-27 上海中航光电子有限公司 阵列基板及其制造方法、触控面板和触控装置
KR102263122B1 (ko) 2017-10-19 2021-06-09 삼성디스플레이 주식회사 트랜지스터 표시판
WO2019104484A1 (zh) * 2017-11-28 2019-06-06 深圳市柔宇科技有限公司 薄膜晶体管及其制备方法、显示基板和显示装置
CN108183132A (zh) * 2017-12-27 2018-06-19 深圳市华星光电半导体显示技术有限公司 一种igzo薄膜晶体管制备方法
CN109638077A (zh) * 2018-10-29 2019-04-16 深圳市华星光电半导体显示技术有限公司 一种薄膜晶体管制备方法及薄膜晶体管
JP2020167188A (ja) * 2019-03-28 2020-10-08 株式会社ジャパンディスプレイ 表示装置および表示装置の製造方法
CN111081782A (zh) * 2019-12-03 2020-04-28 Tcl华星光电技术有限公司 薄膜晶体管及其制备方法、显示装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02237161A (ja) * 1989-03-10 1990-09-19 Fujitsu Ltd 薄膜トランジスタ及びその製造方法
KR100421480B1 (ko) 2001-06-01 2004-03-12 엘지.필립스 엘시디 주식회사 유기절연막의 표면처리 방법 및 그를 이용한박막트랜지스터 기판 제조방법
JP4461873B2 (ja) * 2004-03-29 2010-05-12 カシオ計算機株式会社 亜鉛酸化物の加工方法および薄膜トランジスタの製造方法
JP4737386B2 (ja) * 2005-03-31 2011-07-27 日本ゼオン株式会社 電子機器用回路基板の製造方法、電子機器用回路基板、および表示装置
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
KR20070112954A (ko) * 2006-05-24 2007-11-28 엘지.필립스 엘시디 주식회사 Tft 어레이 기판 및 그 제조방법
KR20080000788A (ko) * 2006-06-28 2008-01-03 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
JP2008147516A (ja) * 2006-12-12 2008-06-26 Mitsubishi Electric Corp 薄膜トランジスタ及びその製造方法
JP5121254B2 (ja) 2007-02-28 2013-01-16 キヤノン株式会社 薄膜トランジスタおよび表示装置
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
KR101334182B1 (ko) * 2007-05-28 2013-11-28 삼성전자주식회사 ZnO 계 박막 트랜지스터의 제조방법
US8017422B2 (en) * 2007-06-19 2011-09-13 Semiconductor Energy Laboratory Co., Ltd. Method for forming pattern, method for manufacturing light emitting device, and light emitting device
JP5414161B2 (ja) * 2007-08-10 2014-02-12 キヤノン株式会社 薄膜トランジスタ回路、発光表示装置と及びそれらの駆動方法
KR20090069806A (ko) * 2007-12-26 2009-07-01 삼성전자주식회사 표시 기판, 이를 포함하는 표시 장치 및 표시 기판의 제조방법
JP5515281B2 (ja) * 2008-12-03 2014-06-11 ソニー株式会社 薄膜トランジスタ、表示装置、電子機器および薄膜トランジスタの製造方法
US8247276B2 (en) * 2009-02-20 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device
US20110263079A1 (en) * 2010-04-23 2011-10-27 Applies Materials, Inc. Interface protection layaer used in a thin film transistor structure

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9530896B2 (en) 2014-03-17 2016-12-27 Japan Display Inc. Display device using an oxide semiconductor

Also Published As

Publication number Publication date
US20120211746A1 (en) 2012-08-23
CN101908537B (zh) 2012-08-22
DE102009044337B4 (de) 2016-02-04
KR101213708B1 (ko) 2012-12-18
KR20100130490A (ko) 2010-12-13
JP2010283326A (ja) 2010-12-16
DE102009044337A1 (de) 2010-12-09
US20100308324A1 (en) 2010-12-09
CN101908537A (zh) 2010-12-08
US8158466B2 (en) 2012-04-17
US8502229B2 (en) 2013-08-06

Similar Documents

Publication Publication Date Title
JP5129228B2 (ja) アレイ基板及びこれの製造方法
KR101593443B1 (ko) 어레이 기판의 제조방법
TWI438851B (zh) 陣列基板及製造該陣列基板的方法
KR101392276B1 (ko) 박막 트랜지스터 기판 및 이의 제조 방법
KR101790176B1 (ko) 어레이 기판의 제조방법
KR101019048B1 (ko) 어레이 기판 및 이의 제조방법
KR101128333B1 (ko) 어레이 기판 및 이의 제조방법
KR101246789B1 (ko) 어레이 기판 및 이의 제조방법
WO2015081652A1 (zh) 阵列基板及其制作方法、显示装置
KR20120065854A (ko) 산화물 박막 트랜지스터의 제조방법
KR20110113040A (ko) 어레이 기판
KR101134989B1 (ko) 어레이 기판의 제조방법
KR20110056962A (ko) 박막 트랜지스터 기판의 제조방법
TWI384626B (zh) 用於顯示裝置之陣列基板及其製造方法
US7811867B2 (en) Method for manufacturing pixel structure
KR20110061419A (ko) 산화물 박막 트랜지스터의 제조방법
KR20100123535A (ko) 어레이 기판의 제조방법
KR102142476B1 (ko) 어레이 기판 및 이의 제조방법
KR20110056899A (ko) 어레이 기판 및 이의 제조방법
KR101960743B1 (ko) 어레이 기판 및 이의 제조방법
TWI466298B (zh) 畫素結構的製作方法
KR20070095549A (ko) 박막 트랜지스터 어레이 기판의 제조 방법
KR101713146B1 (ko) 어레이 기판 및 이의 제조 방법
KR20110061774A (ko) 어레이 기판 및 이의 제조방법
KR20110096337A (ko) 어레이 기판 및 이의 제조 방법

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20120710

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120927

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121004

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121101

R150 Certificate of patent or registration of utility model

Ref document number: 5129228

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151109

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250