TWI572020B - 陣列基板以及其製作方法 - Google Patents

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Description

陣列基板以及其製作方法
本發明是關於一種陣列基板以及其製作方法，尤指一種利用圖案化輔助導電層之蝕刻阻擋圖案或輔助導電圖案來電性連接源極/汲極電極與重摻雜區之列基板以及其製作方法。
低溫多晶矽(low temperature polycrystalline silicon, LTPS)薄膜電晶體元件由於具有較高電子遷移率(mobility)的特性，因此理論上具有較非晶矽(amorphous silicon)薄膜電晶體元件更佳的電性表現。在一般的頂閘極(top gate)低溫多晶矽薄膜電晶體元件結構中，源極/汲極電極須透過介電層例如氧化矽層中的接觸孔而與摻雜的多晶矽直接接觸與直接連接。然而，在以蝕刻方式於介電層中形成接觸孔時，若採用蝕刻選擇比較低的乾式蝕刻，容易對摻雜之多晶矽產生破壞，進而影響源極/汲極電極與其直接接觸與直接連接狀態。另一方面，若使用蝕刻選擇比較高的濕式蝕刻來定義介電層中的接觸孔，雖然可較不會對多晶矽產生破壞，但此濕式蝕刻仍有不易形成孔徑較小之接觸孔之缺點而無法應用於高解析度(例如高PPI(pixels per inch))之產品。此外，一般用來蝕刻氧化矽的蝕刻液含有氫氟酸，容易於玻璃基板背面產生無法移除之髒汙，進而影響到後續製程例如Cell製程對準以及可撓式基板之雷射掀起(laser lift-off)製程之進行。
本發明的主要目的在於提供一種陣列基板以及其製作方法，圖案化輔助導電層之蝕刻阻擋圖案或輔助導電圖案來電性連接源極/汲極電極與重摻雜區，藉此改善重摻雜區被蝕刻破壞所導致之電性不良影響，進而達到改善電性均勻性以及提升產品良率等目的。
為達上述目的，本發明之一實施例提供一種陣列基板，陣列基板包括基板、圖案化輔助導電層、圖案化半導體層、閘極介電層以及第一圖案化導電層。圖案化輔助導電層與圖案化半導體層係設置於基板上，圖案化輔助導電層包括兩個蝕刻阻擋圖案，圖案化半導體層包括一通道區以及兩個重摻雜區。通道區係位於兩個重摻雜區之間，各蝕刻阻擋圖案係於垂直投影方向上與一個重摻雜區直接接觸且重疊。閘極介電層設置於圖案化半導體層以及圖案化輔助導電層上。第一圖案化導電層設置於閘極介電層上，第一圖案化導電層包括一閘極，且閘極係於垂直投影方向上與通道區對應設置。
為達上述目的，本發明之另一實施例提供一種陣列基板，陣列基板包括基板、圖案化半導體層、閘極介電層、第一圖案化導電層、層間介電層、複數個第一開孔、圖案化輔助導電層以及第二圖案化導電層。圖案化半導體層設置於基板上，圖案化半導體層包括一通道區以及兩個重摻雜區，通道區係位於兩個重摻雜區之間。閘極介電層設置於基板以及圖案化半導體層上。第一圖案化導電層設置於閘極介電層上，第一圖案化導電層包括一閘極，且閘極係於垂直投影方向上與通道區對應設置。層間介電層設置於閘極介電層以及第一圖案化導電層上。各第一開孔係與一個重摻雜區對應設置，各第一開孔貫穿層間介電層、閘極介電層以及對應之重摻雜區。圖案化輔助導電層設置於層間介電層上以及第一開孔中，圖案化輔助導電層包括兩個輔助導電圖案，各輔助導電圖案係共形地(conformally)設置於一個第一開孔中，各輔助導電圖案係與被對應之第一開孔暴露出之重摻雜區接觸而形成電性連接。第二圖案化導電層設置於圖案化輔助導電層上，第二圖案化導電層包括兩個源極/汲極電極，各源極/汲極電極係填入一個第一開孔，且各源極/汲極電極係通過對應之第一開孔中之輔助導電圖案與一個重摻雜區形成電性連接。
為達上述目的，本發明之另一實施例提供一種陣列基板的製作方法，包括下列步驟。於基板上形成圖案化輔助導電層，圖案化輔助導電層包括兩個蝕刻阻擋圖案。於基板上形成圖案化半導體層，圖案化半導體層包括一通道區以及兩個重摻雜區，通道區係位於兩個重摻雜區之間，各蝕刻阻擋圖案係於垂直投影方向上與一個重摻雜區直接接觸且重疊。於圖案化半導體層以及圖案化輔助導電層上形成閘極介電層。於閘極介電層上形成一第一圖案化導電層，第一圖案化導電層包括一閘極，且閘極係於垂直投影方向上與通道區對應。
為達上述目的，本發明之另一實施例提供一種陣列基板的製作方法，包括下列步驟。於基板上形成圖案化半導體層，圖案化半導體層包括一通道區以及兩個重摻雜區，通道區係位於兩個重摻雜區之間。於基板以及圖案化半導體層上形成閘極介電層。於閘極介電層上形成第一圖案化導電層，第一圖案化導電層包括一閘極，且閘極係於垂直投影方向上與通道區對應。於閘極介電層以及第一圖案化導電層上形成層間介電層。形成複數個第一開孔，各第一開孔係與一個重摻雜區對應，各第一開孔係貫穿層間介電層、閘極介電層以及對應之重摻雜區。於層間介電層上以及第一開孔中形成一圖案化輔助導電層，圖案化輔助導電層包括兩個輔助導電圖案，各輔助導電圖案係共形地(conformally)形成於一個第一開孔中，各輔助導電圖案係與被對應之第一開孔暴露出之重摻雜區接觸而形成電性連接。於圖案化輔助導電層上形成一第二圖案化導電層，第二圖案化導電層包括兩個源極/汲極電極，各源極/汲極電極係填入一個第一開孔，且各源極/汲極電極係通過對應之第一開孔中之輔助導電圖案與一個重摻雜區形成電性連接。
為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。
請參考第1圖至第5圖。第1圖至第5圖繪示了本發明第一實施例之陣列基板的製作方法示意圖。為了方便說明，本發明之各圖式僅為示意以更容易了解本發明，其詳細的比例可依照設計的需求進行調整。本實施例之陣列基板的製作方法包括下列步驟。首先，如第1圖所示，提供一基板10，基板10可包括硬質基板例如玻璃基板與陶瓷基板或可撓式基板(flexible substrate)例如塑膠基板或其他適合材料所形成之基板。於基板10上形成一圖案化輔助導電層20，圖案化輔助導電層20可包括至少兩個蝕刻阻擋圖案20A。此外，本實施例之圖案化輔助導電層20可更包括一第三電極20B與蝕刻阻擋圖案20A互相分離設置，其中，兩個蝕刻阻擋圖案20A也互相分離設置。本實施例之圖案化輔助導電層可為單層或多層結構，且其材料包括一金屬、合金、透明導電材料、半導體材料(例如：多晶矽、微晶矽、非晶矽、氧化物半導體或其它合適的材料)、或其他適合之導電材料、或前述至少二種材料組合。上述之金屬材料可包括例如鋁、銅、銀、鉻、鈦、鉬之其中至少一者、上述材料之複合層、或上述材料之金屬氮化物、或上述材料之金屬氧化物、或上述材料之金屬氮氧化物，但並不以此為限。值得說明的是，於圖案化輔助導電層20形成之前，可選擇性地先於基板10上形成一緩衝層11，但並不以此為限。緩衝層11的材料可包括氧化矽、氮化矽、氮氧化矽或其他適合之絕緣材料。
然後，如第2圖所示，於基板10上形成一圖案化半導體層30，圖案化半導體層30可包括一半導體圖案30P與蝕刻阻擋圖案20A對應設置。在本實施例中，半導體圖案30P係覆蓋對應之蝕刻阻擋圖案20A且覆蓋兩蝕刻阻擋圖案20A之間的部分區域。換句話說，兩蝕刻阻擋圖案20A分隔開來所暴露出基板10表面的區域會被半導體圖案30P所覆蓋，且半導體圖案30P會延伸覆蓋兩蝕刻阻擋圖案20A。此外，圖案化半導體層30可更包括一第一電極30D形成於上述之圖案化輔助導電層20的第三電極20B上，且第三電極20B係於一垂直投影方向Z上與第一電極30D直接接觸且重疊，但並不以此為限。其中，第一電極30D會與圖案化半導體層30分隔開來。值得說明的是，第一電極30D可為圖案化半導體層30經局部處理之後而具有較高導電性的圖案。舉例來說，圖案化半導體層30可包括多晶矽半導體材料、氧化物半導體材料、或其他適合之半導體材料、或其述材料之組合，而第一電極30D可為經由局部摻雜製程或局部電漿處理等方式所形成之導電圖案。上述之氧化物半導體材料可包括II-VI族化合物(例如氧化鋅，ZnO)、II-VI族化合物摻雜鹼土金屬(例如氧化鋅鎂，ZnMgO)、II-VI族化合物摻雜IIIA族元素(例如氧化銦鎵鋅，IGZO)、II-VI族化合物摻雜VA族元素(例如氧化錫銻，SnSbO2)、II-VI族化合物摻雜VIA族元素(例如氧化硒化鋅，ZnSeO)、II-VI族化合物摻雜過渡金屬(例如氧化鋅鋯，ZnZrO)，或其他之藉由以上提及之元素總類混合搭配形成之具有半導體特性之氧化物，但並不以此為限。
接著，如第2圖至第3圖所示，於圖案化半導體層30以及圖案化輔助導電層20上形成一閘極介電層40，並於閘極介電層40上形成一第一圖案化導電層50。閘極介電層40可包括由氧化矽、氮化矽、氮氧化矽、或其他適合之絕緣材料所形成之單層或多層堆疊之結構。第一圖案化導電層50包括一閘極50A與位於兩蝕刻阻擋圖案20A之間的半導體圖案30P對應設置。然後，進行另一局部處理而於半導體圖案30P中形成兩個重摻雜區30B，而未被此局部處理影響之半導體圖案30P係成為一通道區30A，且通道區30A係位於兩個重摻雜區30B之間。各蝕刻阻擋圖案20A係於垂直投影方向Z上與一個重摻雜區30B直接接觸且重疊。舉例來說，當圖案化半導體層30為多晶矽層時，重摻雜區30B可包括摻雜有P型摻質例如硼離子或N型摻質例如磷離子之重摻雜區，但並不以此為限。此外，於重摻雜區30B形成之後，可選擇性的再利用另一局部處理而於重摻雜區30B與通道區30A之間形成輕摻雜區30C，而閘極50A係於垂直投影方向Z上與通道區30A對應與重疊。其中，重摻雜區的摻雜濃度大於輕摻雜區，且通道區一般為本徵區(intrinsic)，但並不以此為限。在本實施例中，圖案化輔助導電層20係於圖案化半導體層30之前形成，故各蝕刻阻擋圖案20A係於一垂直投影方向Z上位於對應之重摻雜區30B與基板10之間。此外，本實施例之第一圖案化導電層50可為單層或多層結構，且其包括金屬、合金、透明導電材料、或其他適合之導電材料、或前述至少二種材料之組合，且此金屬可包括例如鋁、銅、銀、鉻、鈦、鉬之其中至少一者、上述材料之複合層、或上述材料之金屬氮化物、或上述材料之金屬氧化物、或上述材料之金屬氮氧化物，但並不以此為限。值得說明的是，第一圖案化導電層50可更包括一第二電極50B，第一電極30D與第二電極50B係於垂直投影方向Z上互相重疊，且部分之閘極介電層40係設置於第一電極30D與該第二電極50B之間而形成一儲存電容CS。
然後，如第4圖所示，於閘極介電層40以及第一圖案化導電層50上形成一層間介電層60。層間介電層60可包括氧化矽、氮化矽、氮氧化矽或其他適合之介電材料所形成之單層或多層堆疊之結構。接著，可利用例如一微影蝕刻製程而形成複數個第一開孔V1，且各第一開孔V1係與一個蝕刻阻擋圖案20A對應。在本實施例中，各第一開孔V1係貫穿層間介電層60、閘極介電層40以及圖案化半導體層30而至少部分暴露出對應之蝕刻阻擋圖案20A。值得說明的是，本實施例之各第一開孔V1較佳係以乾式蝕刻方式形成，但並不以此為限。之後，於層間介電層60上以及第一開孔V1中形成一第二圖案化導電層70，第二圖案化導電層70包括至少兩個源極/汲極電極70A，各源極/汲極電極70係與一個蝕刻阻擋圖案20A對應，且各源極/汲極電極70A係透過至少一個第一開孔V1與對應之蝕刻阻擋圖案20A接觸而形成電性連接。其中，兩個源極/汲極電極70A係分隔開來。本實施例之第二圖案化導電層70可為單層或多層結構，且其包括金屬、合金、透明導電材料、或其他適合之導電材料層、或前述至少二種材料之組合，且此金屬可包括例如鋁、銅、銀、鉻、鈦、鉬之其中至少一者、上述材料之複合層、或上述材料之金屬氮化物、或上述材料之金屬氧化物、或上述材料之金屬氮氧化物，但並不以此為限。值得說明的是，第二圖案化導電層70可選擇性地更包括一第四電極70B，第四電極70B係與第二電極50B係於垂直投影方向Z上對應設置，藉此可利用第四電極70B、第二電極50B以及夾設於其間的層間介電層60形成另一儲存電容，但並不以此為限。
接著，如第5圖所示，於第二圖案化導電層70以及層間介電層60上形成一平坦層80。平坦層80單層或多層材料，且其可包括無機材料(例如氮化矽、氧化矽與氮氧化矽、或其它適合之材料)、有機材料(例如丙烯酸類樹脂(acrylic resin)、光阻、彩色濾光材料、或其它適合之材料) 、或其它適合之材料。然後，形成一第二開孔V2，第二開孔V2係與源極/汲極電極70A其中一個對應，且第二開孔V2係貫穿平坦層80而暴露出至少部分之對應的源極/汲極電極70A。之後，於平坦層80上形成一畫素電極90，畫素電極90係與被第二開孔V2暴露出之源極/汲極電極70A接觸而連接。經由上述之製作方法，可形成如第5圖所示之陣列基板101。在本實施例中，畫素電極90的材料可視所應用之顯示裝置性質而有所不同。舉例來說，當陣列基板101應用於穿透式顯示裝置，畫素電極90較佳為透明導電材料例如氧化銦錫所形成，當陣列基板101應用於非穿透式顯示裝置，畫素電極90可由非透明導電材料例如金屬或合金所形成，而陣列基板101應用於半穿透式顯示裝置，畫素電極90可由部份非透明導電材料例如金屬或合金所形成且另一部份由透明導電材料所形成，但並不以此為限。其中，不論穿透式顯示裝置、非穿透式顯示裝置與半穿透式顯示裝置為何類型皆可運用，例如：液晶顯示面板、有機發光顯示面板、或其它合適的顯示裝置、或上述至少二種顯示裝置的組合。在本實施例中，由於在圖案化半導體層30之重摻雜區30B下方對應設置了具有導電能力之蝕刻阻擋圖案20A，故在形成第一開孔V1時可較不需顧慮圖案化半導體層30被蝕刻製程破壞的程度，而可使第一開孔V1直接貫穿圖案化半導體層30而直接暴露出蝕刻阻擋圖案20A表面，且源極/汲極電極70A可通過具有導電能力之蝕刻阻擋圖案20A與重摻雜區30B形成電性連接(例如：蝕刻阻擋圖案20A與重摻雜區30B之間可形成歐姆接觸)，故本實施例之製作方法可達到改善電性均勻性、增加製程容許度(process window)以及提升產品良率等目的。
如第5圖所示，本實施例之陣列基板101包括基板10、圖案化輔助導電層20、圖案化半導體層30、閘極介電層40以及第一圖案化導電層50。圖案化輔助導電層20與圖案化半導體層30係設置於基板10上，圖案化輔助導電層20包括兩個蝕刻阻擋圖案20A，圖案化半導體層30包括一通道區30A以及兩個重摻雜區30B。通道區30A係位於兩個重摻雜區30B之間，各蝕刻阻擋圖案20A係於垂直投影方向Z上與一個重摻雜區30B直接接觸且重疊。閘極介電層40設置於圖案化半導體層30以及圖案化輔助導電層20上。第一圖案化導電層50設置於閘極介電層40上，第一圖案化導電層50包括一閘極50A，且閘極50A係於垂直投影方向Z上與通道區30A對應設置。在本實施例中，圖案化輔助導電層20係設置於基板10與圖案化半導體層30之間，而蝕刻阻擋圖案20A係設置於重摻雜區30B與基板10之間。此外，陣列基板101可更包括層間介電層60、第一開孔V1、第二圖案化導電層70、平坦層80、第二開孔V2以及畫素電極90。層間介電層60設置於閘極介電層40以及第一圖案化導電層50上，各第一開孔V1係與一個蝕刻阻擋圖案20A對應設置，各第一開孔V1係貫穿層間介電層60、閘極介電層40以及圖案化半導體層30而至少部分暴露出對應之蝕刻阻擋圖案20A。第二圖案化導電層70設置於層間介電層60上以及第一開孔V1中，第二圖案化導電層70包括兩個源極/汲極電極70A，各源極/汲極電極70A係與一個蝕刻阻擋圖案20A對應設置，且各源極/汲極電極70A係透過至少一個第一開孔V1與對應之蝕刻阻擋圖案20A接觸而形成電性連接。平坦層80係設置於第二圖案化導電層70以及層間介電層60上，第二開孔V2與一個源極/汲極電極70A對應設置，且第二開孔V2貫穿平坦層80而暴露出至少部分之對應的源極/汲極電極70A。畫素電極90設置於平坦層80上，且畫素電極90係與被第二開孔V2暴露出之源極/汲極電極70A接觸而形成電性連接。陣列基板101中的各部件的材料特性已於上述製作方法中說明，故在此並不再贅述。值得說明的是，由於本實施例之圖案化半導體層30係於圖案化輔助導電層20之後形成，故圖案化輔助導電層20之第三電極20B係設置於第一電極30D與基板10之間。
下文將針對本發明的不同實施例進行說明，且為簡化說明，以下說明主要針對各實施例不同之處進行詳述，而不再對相同之處作重覆贅述。此外，本發明之各實施例中相同之元件係以相同之標號進行標示，以利於各實施例間互相對照。
請參考第6圖。第6圖繪示了本發明第二實施例之陣列基板的示意圖。如第6圖所示，本實施例之陣列基板102與上述第一實施例不同的地方在於，陣列基板102之圖案化輔助導電層20並未具有上述第一實施例之第三電極20B，故本實施例之儲存電容CS可僅由圖案化半導體層30之第一電極30D、第二電極50B以及夾設於其間之部分的閘極介電層40所形成。
請參考第7圖至第9圖。第7圖至第9圖繪示了本發明第三實施例之陣列基板的製作方法示意圖。與上述第一實施例不同的地方在於，如第7圖所示，本實施例之圖案化輔助導電層20係於圖案化半導體層30之後形成，而各重摻雜區30B係於垂直投影方向Z上位於對應之蝕刻阻擋圖案20A與基板10之間。此外，本實施例之重摻雜區30B與第一電極30D可視需要藉由同一局部處理例如離子植入製程而一併形成，但並不以此為限。接著，如第8圖所示，形成閘極介電層40與第一圖案化導電層50，並可再利用另一局部處理而於重摻雜區30B與通道區30A之間形成輕摻雜區30C。然後，如第9圖所示，接著形成層間介電層60、第一開孔V1、第二圖案化導電層70、平坦層80、第二開孔V2以及畫素電極90，進而形成如第9圖所示之陣列基板103。與上述第一實施例之陣列基板不同的地方在於，在本實施例之陣列基板103中，由於圖案化輔助導電層20係於圖案化半導體層30之後形成，故圖案化半導體層30係設置於基板10與圖案化輔助導電層20之間，而蝕刻阻擋圖案20A係設置於重摻雜區30B上。因此，本實施例之形成第一開孔V1的蝕刻製程僅會停留在蝕刻阻擋圖案20A而不會蝕刻到圖案化半導體層30之重摻雜區30B，故重摻雜區30B可被蝕刻阻擋圖案20A保護而不被破壞。此外，第一電極30D係設置於圖案化輔助導電層20之第三電極20B與基板10之間，故本實施例之儲存電容CS可由依序互相堆疊之第一電極30D、第三電極20B、閘極介電層40以及第二電極50B所形成。
請參考第10圖。第10圖繪示了本發明第四實施例之陣列基板的示意圖。如第10圖所示，本實施例之陣列基板104與上述第三實施例不同的地方在於，陣列基板104之圖案化輔助導電層20並未具有上述第三實施例之第三電極20B，故本實施例之儲存電容CS可僅由圖案化半導體層30之第一電極30D、第二電極50B以及夾設於其間之部分的閘極介電層40所形成。
請參考第11圖與第12圖。第11圖與第12圖繪示了本發明第五實施例之陣列基板的製作方法示意圖。本實施例之陣列基板的製作方法包括下列步驟。首先，如第11圖所示，於基板10上形成圖案化半導體層30，圖案化半導體層30包括一通道區30A以及兩個重摻雜區30B，通道區30A係位於兩個重摻雜區30B之間。此外，圖案化半導體層30可更包括一第一電極30D形成於基板10上，且第一電極30D可為圖案化半導體層30經局部處理之後而具有較高導電性的圖案。舉例來說，圖案化半導體層30可包括多晶矽半導體材料、氧化物半導體材料、或其他適合之半導體材料、或其述材料之組合，而第一電極30D可為經由局部摻雜製程或局部電漿處理等方式所形成之導電圖案。值得說明的是，於圖案化輔助導電層20形成之前，可選擇性地先於基板10上形成一緩衝層11，但並不以此為限。緩衝層11的材料可包括氧化矽、氮化矽、氮氧化矽或其他適合之絕緣材料。接著，於基板10以及圖案化半導體層30上形成閘極介電層40，並於閘極介電層40上形成第一圖案化導電層50。必需說明的是，閘極介電層40可更覆蓋第一電極30D。第一圖案化導電層50包括一閘極50A，且閘極50A係於垂直投影方向Z上與通道區30A對應與重疊。接著，可再利用另一局部處理而於重摻雜區30B與通道區30A之間形成輕摻雜區30C。其中，重摻雜區的摻雜濃度大於輕摻雜區，且通道區一般為本徵區(intrinsic)，但並不以此為限。值得說明的是，第一圖案化導電層50可更包括一第二電極50B，第一電極30D與第二電極50B係於垂直投影方向Z上互相重疊，且部分之閘極介電層40係設置於第一電極30D與第二電極50B之間而形成一儲存電容CS。然後，於閘極介電層40以及第一圖案化導電層50上形成層間介電層60，並形成複數個第一開孔V1，各第一開孔V1係與一個重摻雜區30B對應，各第一開孔V1係貫穿層間介電層60、閘極介電層40以及對應之重摻雜區30B，以暴露出基板10表面。必需說明的是，層間介電層60可更覆蓋第二電極50B。
接著，如第12圖所示，於層間介電層60上以及第一開孔V1中形成一圖案化輔助導電層21，並於圖案化輔助導電層21上形成一第二圖案化導電層70。其中，第二圖案化導電層70直接接觸圖案化輔助導電層21上表面。在本實施例中，圖案化輔助導電層21包括兩個輔助導電圖案21A，各輔助導電圖案21A係共形地(conformally)形成於一個第一開孔V1中，且各輔助導電圖案21A係與被對應之第一開孔V1暴露出之重摻雜區30B接觸而形成電性連接。第二圖案化導電層70包括兩個源極/汲極電極70A，各源極/汲極電極70A係填入一個第一開孔V1，且各源極/汲極電極70A係通過對應之第一開孔V1中之輔助導電圖案21A與一個重摻雜區30B形成電性連接。在本實施例中，圖案化輔助導電層21較佳可包括一重摻雜之多晶矽層、微晶矽層、非晶矽層、或其他適合之導電材料、或前述材料至少二種之組合，且圖案化輔助導電層21與第二圖案化導電層70可利用同一圖案化製程例如黃光蝕刻製程而一併形成，藉此達到簡化製程的效果，但並不以此為限。在本發明之其他實施例中，亦可視需要以不同的圖案化製程分別形成圖案化輔助導電層21與第二圖案化導電層70。此外，當圖案化輔助導電層21與第二圖案化導電層70係由同一黃光蝕刻製程一併形成時，圖案化輔助導電層21與第二圖案化導電層70於垂直投影方向Z上的形狀係大體上彼此相同。在此狀況下，圖案化輔助導電層21可更包括一第五電極21B設置於第二圖案化導電層70之第四電極70B與層間介電層60之間，即第四電極70B直接接觸第五電極21B上表面。因此，層間介電層60係設置於第五電極21B與第二電極50B之間而形成另一儲存電容CS。
接著，可再形成平坦層80、第二開孔V2以及畫素電極90，進而形成如第12圖所示之陣列基板105。平坦層80係形成於第二圖案化導電層70以及層間介電層60上，第二開孔V2係與一個源極/汲極電極70A對應，且第二開孔V2係貫穿平坦層80而暴露出至少部分之對應的源極/汲極電極70A。畫素電極90形成於平坦層80上，且畫素電極90係與被第二開孔V2暴露出之源極/汲極電極70A接觸而形成電性連接。必需說明的是，平坦層80可更覆蓋第四電極70B。
如第12圖所示，本實施例之陣列基板105包括基板10、緩衝層11、圖案化半導體層30、閘極介電層40、第一圖案化導電層50、層間介電層60、複數個第一開孔V1、圖案化輔助導電層21以及第二圖案化導電層70。圖案化半導體層30設置於基板10上，圖案化半導體層30包括一通道區30A以及兩個重摻雜區30B，通道區30A係位於兩個重摻雜區30B之間。閘極介電層40設置於基板10以及圖案化半導體層30上。第一圖案化導電層50設置於閘極介電層40上，第一圖案化導電層50包括一閘極50A，且閘極50A係於垂直投影方向Z上與通道區30A對應設置。層間介電層60設置於閘極介電層40以及第一圖案化導電層50上。各第一開孔V1係與一個重摻雜區30B對應設置，各第一開孔V1貫穿層間介電層60、閘極介電層40以及對應之重摻雜區30B。圖案化輔助導電層21設置於層間介電層60上以及第一開孔V1中，圖案化輔助導電層21包括兩個輔助導電圖案21A，各輔助導電圖案21A係共形地設置於一個第一開孔V1中，各輔助導電圖案21A係與被對應之第一開孔V1暴露出之重摻雜區30B接觸而形成電性連接。第二圖案化導電層70設置於圖案化輔助導電層21上，第二圖案化導電層70包括兩個源極/汲極電極70A，各源極/汲極電極70A係填入一個第一開孔V1，且各源極/汲極電極70A係通過對應之第一開孔V1中之輔助導電圖案21A與一個重摻雜區30B形成電性連接。此外，陣列基板105可更包括平坦層80、第二開孔V2與畫素電極90。平坦層80設置於第二圖案化導電層70以及層間介電層60上，第二開孔V2與一個源極/汲極電極70A對應設置，且第二開孔V2係貫穿平坦層80而暴露出至少部分之對應的源極/汲極電極70A。畫素電極90設置於平坦層80上，且畫素電極90係與被第二開孔V2暴露出之源極/汲極電極70A接觸而形成電性連接。此外，陣列基板105可更包括一儲存電容CS，且此儲存電容CS係由圖案化半導體層30之第一電極30D、第一圖案化導電層50之第二電極50B以及夾設於第一電極30D與第二電極50B之間的閘極介電層40所形成，但並不以此為限。必需說明的是，層間介電層60係設置於第五電極21B與第二電極50B之間而形成另一儲存電容CS。
在本實施例中，由於源極/汲極電極70A係透過輔助導電圖案21A與重摻雜區30B形成電性連接，而輔助導電圖案21A較佳可與重摻雜區30B為相同的導電材料例如經重摻雜之多晶矽層，故即使重摻雜區30B於形成第一開孔V1之蝕刻製程時遭到蝕刻，輔助導電圖案21A與重摻雜區30B之間仍能具有良好的導通狀況。此外，由於圖案化輔助導電層21與第二圖案化導電層70由同一黃光蝕刻製程一併形成，故源極/汲極電極70A與輔助導電圖案21A的接觸面亦未受到蝕刻破壞而可維持良好的接觸狀態(例如歐姆接觸)。換句話說，本實施例可藉由輔助導電圖案21A之設置來確保源極/汲極電極70A與重摻雜區30B的電性連接狀態，而可在形成第一開孔V1時較不需顧慮圖案化半導體層30被蝕刻製程破壞的程度，故本實施例之製作方法可達到改善電性均勻性、增加製程容許度以及提升產品良率等目的。
綜上所述，在本發明之陣列基板以及其製作方法中，係利用圖案化輔助導電層之蝕刻阻擋圖案或輔助導電圖案來電性連接源極/汲極電極與重摻雜區，藉此改善重摻雜區被蝕刻破壞所導致之電性不良影響，進而達到改善電性均勻性、增加製程容許度以及提升產品良率等目的。   以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
101-105‧‧‧陣列基板
10‧‧‧基板
11‧‧‧緩衝層
20、21‧‧‧圖案化輔助導電層
20A‧‧‧蝕刻阻擋圖案
20B‧‧‧第三電極
21A‧‧‧輔助導電圖案
21B‧‧‧第五電極
30‧‧‧圖案化半導體層
30A‧‧‧通道區
30B‧‧‧重摻雜區
30C‧‧‧輕摻雜區
30D‧‧‧第一電極
30P‧‧‧半導體圖案
40‧‧‧閘極介電層
50‧‧‧第一圖案化導電層
50A‧‧‧閘極
50B‧‧‧第二電極
60‧‧‧層間介電層
V1‧‧‧第一開孔
70‧‧‧第二圖案化導電層
70A‧‧‧源極/汲極電極
70B‧‧‧第四電極
CS‧‧‧儲存電容
80‧‧‧平坦層
V2‧‧‧第二開孔
90‧‧‧畫素電極
Z‧‧‧垂直投影方向
第1圖至第5圖繪示了本發明第一實施例之陣列基板的製作方法示意圖，其中 第2圖繪示了第1圖之後的製作方法示意圖； 第3圖繪示了第2圖之後的製作方法示意圖； 第4圖繪示了第3圖之後的製作方法示意圖； 第5圖繪示了第4圖之後的製作方法示意圖。 第6圖繪示了本發明第二實施例之陣列基板的示意圖。 第7圖至第9圖繪示了本發明第三實施例之陣列基板的製作方法示意圖，其中 第8圖繪示了第7圖之後的製作方法示意圖； 第9圖繪示了第8圖之後的製作方法示意圖。 第10圖繪示了本發明第四實施例之陣列基板的示意圖。 第11圖與第12圖繪示了本發明第五實施例之陣列基板的製作方法示意圖。
101‧‧‧陣列基板
10‧‧‧基板
11‧‧‧緩衝層
20‧‧‧圖案化輔助導電層
20A‧‧‧蝕刻阻擋圖案
20B‧‧‧第三電極
30‧‧‧圖案化半導體層
30A‧‧‧通道區
30B‧‧‧重摻雜區
30C‧‧‧輕摻雜區
30D‧‧‧第一電極
40‧‧‧閘極介電層
50‧‧‧第一圖案化導電層
50A‧‧‧閘極
50B‧‧‧第二電極
60‧‧‧層間介電層
V1‧‧‧第一開孔
70‧‧‧第二圖案化導電層
70A‧‧‧源極/汲極電極
70B‧‧‧第四電極
CS‧‧‧儲存電容
80‧‧‧平坦層
V2‧‧‧第二開孔
90‧‧‧畫素電極
Z‧‧‧垂直投影方向

Claims (24)

  1. 一種陣列基板，包括： 一基板； 一圖案化輔助導電層，設置於該基板上，其中該圖案化輔助導電層包括兩個蝕刻阻擋圖案； 一圖案化半導體層，設置於該基板上，其中該圖案化半導體層包括一通道區以及兩個重摻雜區，該通道區係位於該兩個重摻雜區之間，各該蝕刻阻擋圖案係於一垂直投影方向上與一個該重摻雜區直接接觸且重疊； 一閘極介電層，設置於該圖案化半導體層以及該圖案化輔助導電層上；以及 一第一圖案化導電層，設置於該閘極介電層上，其中該第一圖案化導電層包括一閘極，且該閘極係於該垂直投影方向上與該通道區對應設置。
  2. 如請求項1所述之陣列基板，其中該圖案化輔助導電層係設置於該基板與該圖案化半導體層之間。
  3. 如請求項1所述之陣列基板，其中該圖案化半導體層係設置於該基板與該圖案化輔助導電層之間。
  4. 如請求項1所述之陣列基板，更包括： 一層間介電層，設置於該閘極介電層以及該第一圖案化導電層上； 複數個第一開孔，其中各該第一開孔係與一個該蝕刻阻擋圖案對應設置，各該第一開孔係貫穿該層間介電層以及該閘極介電層而至少部分暴露出對應之該蝕刻阻擋圖案；以及 一第二圖案化導電層，設置於該層間介電層上以及該等第一開孔中，其中該第二圖案化導電層包括兩個源極/汲極電極，各該源極/汲極電極係與一個該蝕刻阻擋圖案對應設置，且各該源極/汲極電極係透過至少一個該第一開孔與對應之該蝕刻阻擋圖案接觸而形成電性連接。
  5. 如請求項4所述之陣列基板，其中該圖案化輔助導電層係設置於該基板與該圖案化半導體層之間，且各該第一開孔更貫穿該圖案化半導體層。
  6. 如請求項1所述之陣列基板，其中該圖案化半導體層更包括一第一電極，該第一圖案化導電層更包括一第二電極，該第一電極與該第二電極係於該垂直投影方向上互相重疊，且部分之該閘極介電層係設置於該第一電極與該第二電極之間而形成一儲存電容。
  7. 如請求項6所述之陣列基板，其中該圖案化輔助導電層更包括一第三電極，且該第三電極係於該垂直投影方向上與該第一電極直接接觸且重疊。
  8. 如請求項7所述之陣列基板，其中該第三電極係設置於該第一電極與該基板之間。
  9. 如請求項7所述之陣列基板，其中該第一電極係設置於該第三電極與該基板之間。
  10. 如請求項1所述之陣列基板，其中該圖案化輔助導電層包括一金屬導電層。
  11. 如請求項1所述之陣列基板，更包括： 一平坦層，設置於該第二圖案化導電層以及該層間介電層上； 一第二開孔，與一個該源極/汲極電極對應設置，該第二開孔係貫穿該平坦層而暴露出至少部分之對應的該源極/汲極電極；以及 一畫素電極，設置於該平坦層上，且該畫素電極係與被該第二開孔暴露出之該源極/汲極電極接觸而形成電性連接。
  12. 一種陣列基板，包括： 一基板； 一圖案化半導體層，設置於該基板上，其中該圖案化半導體層包括一通道區以及兩個重摻雜區，該通道區係位於該兩個重摻雜區之間； 一閘極介電層，設置於該基板以及該圖案化半導體層上； 一第一圖案化導電層，設置於該閘極介電層上，其中該第一圖案化導電層包括一閘極，且該閘極係於一垂直投影方向上與該通道區對應設置； 一層間介電層，設置於該閘極介電層以及該第一圖案化導電層上； 複數個第一開孔，其中各該第一開孔係與一個該重摻雜區對應設置，各該第一開孔係貫穿該層間介電層、該閘極介電層以及對應之該重摻雜區； 一圖案化輔助導電層，設置於該層間介電層上以及該等第一開孔中，其中該圖案化輔助導電層包括兩個輔助導電圖案，各該輔助導電圖案係共形地(conformally)設置於一個該第一開孔中，各該輔助導電圖案係與被對應之該第一開孔暴露出之該重摻雜區接觸而形成電性連接；以及 一第二圖案化導電層，設置於該圖案化輔助導電層上，其中該第二圖案化導電層包括兩個源極/汲極電極，各該源極/汲極電極係填入一個該第一開孔，且各該源極/汲極電極係通過對應之該第一開孔中之該輔助導電圖案與一個該重摻雜區形成電性連接。
  13. 如請求項12所述之陣列基板，其中該圖案化輔助導電層包括一重摻雜之多晶矽層、微晶矽層或非晶矽層。
  14. 如請求項12所述之陣列基板，更包括： 一平坦層，設置於該第二圖案化導電層以及該層間介電層上； 一第二開孔，與一個該源極/汲極電極對應設置，該第二開孔係貫穿該平坦層而暴露出至少部分之對應的該源極/汲極電極；以及 一畫素電極，設置於該平坦層上，且該畫素電極係與被該第二開孔暴露出之該源極/汲極電極接觸而形成電性連接。
  15. 一種陣列基板的製作方法，包括： 於一基板上形成一圖案化輔助導電層，其中該圖案化輔助導電層包括兩個蝕刻阻擋圖案； 於該基板上形成一圖案化半導體層，其中該圖案化半導體層包括一通道區以及兩個重摻雜區，該通道區係位於該兩個重摻雜區之間，各該蝕刻阻擋圖案係於一垂直投影方向上與一個該重摻雜區直接接觸且重疊； 於該圖案化半導體層以及該圖案化輔助導電層上形成一閘極介電層；以及 於該閘極介電層上形成一第一圖案化導電層，其中該第一圖案化導電層包括一閘極，且該閘極係於該垂直投影方向上與該通道區對應。
  16. 如請求項15所述之陣列基板的製作方法，其中該圖案化輔助導電層係於該圖案化半導體層之前形成，而各該蝕刻阻擋圖案係於該垂直投影方向上位於對應之該重摻雜區與該基板之間。
  17. 如請求項15所述之陣列基板的製作方法，其中該圖案化輔助導電層係於該圖案化半導體層之後形成，而各該重摻雜區係於該垂直投影方向上位於對應之該蝕刻阻擋圖案與該基板之間。
  18. 如請求項15所述之陣列基板的製作方法，更包括： 於該閘極介電層以及該第一圖案化導電層上形成一層間介電層； 形成複數個第一開孔，其中各該第一開孔係與一個該蝕刻阻擋圖案對應，各該第一開孔係貫穿該層間介電層以及該閘極介電層而至少部分暴露出對應之該蝕刻阻擋圖案；以及 於該層間介電層上以及該等第一開孔中形成一第二圖案化導電層，其中該第二圖案化導電層包括兩個源極/汲極電極，各該源極/汲極電極係與一個該蝕刻阻擋圖案對應，且各該源極/汲極電極係透過至少一個該第一開孔與對應之該蝕刻阻擋圖案接觸而形成電性連接。
  19. 如請求項18所述之陣列基板的製作方法，其中該圖案化輔助導電層係於該圖案化半導體層之前形成，且各該第一開孔更貫穿該圖案化半導體層。
  20. 如請求項15所述之陣列基板的製作方法，其中該圖案化輔助導電層包括一金屬導電層。
  21. 如請求項15所述之陣列基板的製作方法，更包括： 於該第二圖案化導電層以及該層間介電層上形成一平坦層； 形成一第二開孔，其中該第二開孔係與一個該源極/汲極電極對應，且該第二開孔係貫穿該平坦層而暴露出至少部分之對應的該源極/汲極電極；以及 於該平坦層上形成一畫素電極，其中該畫素電極係與被該第二開孔暴露出之該源極/汲極電極接觸而形成電性連接。
  22. 一種陣列基板的製作方法，包括： 於一基板上形成一圖案化半導體層，其中該圖案化半導體層包括一通道區以及兩個重摻雜區，該通道區係位於該兩個重摻雜區之間； 於該基板以及該圖案化半導體層上形成一閘極介電層； 於該閘極介電層上形成一第一圖案化導電層，其中該第一圖案化導電層包括一閘極，且該閘極係於一垂直投影方向上與該通道區對應； 於該閘極介電層以及該第一圖案化導電層上形成一層間介電層； 形成複數個第一開孔，其中各該第一開孔係與一個該重摻雜區對應，各該第一開孔係貫穿該層間介電層、該閘極介電層以及對應之該重摻雜區； 於該層間介電層上以及該等第一開孔中形成一圖案化輔助導電層，其中該圖案化輔助導電層包括兩個輔助導電圖案，各該輔助導電圖案係共形地(conformally)形成於一個該第一開孔中，各該輔助導電圖案係與被對應之該第一開孔暴露出之該重摻雜區接觸而形成電性連接；以及 於該圖案化輔助導電層上形成一第二圖案化導電層，其中該第二圖案化導電層包括兩個源極/汲極電極，各該源極/汲極電極係填入一個該第一開孔，且各該源極/汲極電極係通過對應之該第一開孔中之該輔助導電圖案與一個該重摻雜區形成電性連接。
  23. 如請求項22所述之陣列基板的製作方法，其中該圖案化輔助導電層包括一重摻雜之多晶矽層、微晶矽層、非晶矽層。
  24. 如請求項22所述之陣列基板的製作方法，更包括： 於該第二圖案化導電層以及該層間介電層上一平坦層； 形成一第二開孔，其中該第二開孔係與一個該源極/汲極電極對應，該第二開孔係貫穿該平坦層而暴露出至少部分之對應的該源極/汲極電極；以及 於該平坦層上形成一畫素電極，其中該畫素電極係與被該第二開孔暴露出之該源極/汲極電極接觸而形成電性連接。
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