JP2008147516A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法 Download PDFInfo
- Publication number
- JP2008147516A JP2008147516A JP2006334703A JP2006334703A JP2008147516A JP 2008147516 A JP2008147516 A JP 2008147516A JP 2006334703 A JP2006334703 A JP 2006334703A JP 2006334703 A JP2006334703 A JP 2006334703A JP 2008147516 A JP2008147516 A JP 2008147516A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- polysilicon layer
- conductive layer
- region
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000010410 layer Substances 0.000 claims abstract description 202
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 96
- 229920005591 polysilicon Polymers 0.000 claims abstract description 96
- 239000010408 film Substances 0.000 claims abstract description 85
- 238000000034 method Methods 0.000 claims abstract description 25
- 239000011229 interlayer Substances 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 229920002120 photoresistant polymer Polymers 0.000 claims description 39
- 229910021332 silicide Inorganic materials 0.000 claims description 10
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 10
- 230000002093 peripheral effect Effects 0.000 claims description 9
- 229910052750 molybdenum Inorganic materials 0.000 claims description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical group [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 3
- 239000011733 molybdenum Substances 0.000 claims description 3
- 229910045601 alloy Inorganic materials 0.000 claims description 2
- 239000000956 alloy Substances 0.000 claims description 2
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 238000005530 etching Methods 0.000 description 18
- 238000000206 photolithography Methods 0.000 description 12
- 239000012535 impurity Substances 0.000 description 11
- 239000011521 glass Substances 0.000 description 8
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 description 7
- 229910052796 boron Inorganic materials 0.000 description 7
- 229910052698 phosphorus Inorganic materials 0.000 description 7
- 239000011574 phosphorus Substances 0.000 description 7
- 238000000137 annealing Methods 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000002425 crystallisation Methods 0.000 description 4
- 230000008025 crystallization Effects 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 229910016006 MoSi Inorganic materials 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 238000004380 ashing Methods 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 239000012298 atmosphere Substances 0.000 description 2
- 238000007664 blowing Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910001873 dinitrogen Inorganic materials 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000007687 exposure technique Methods 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 238000002679 ablation Methods 0.000 description 1
- 238000005299 abrasion Methods 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 239000010407 anodic oxide Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
- H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【課題】写真製版工程を増やすことなく、ポリシリコン層と配線層とを安定して低抵抗で接続した薄膜トランジスタを提供する。
【解決手段】本発明の一態様にかかる薄膜トランジスタは、基板１上に形成され、チャネル領域、ソース領域、ドレイン領域を有するポリシリコン層３と、ポリシリコン層３の上層に形成され、ソース領域及びドレイン領域の少なくとも一部を覆う導電層４と、少なくともポリシリコン層３を含む領域を覆う領域に形成される層間絶縁膜７と、層間絶縁膜７を貫通し、導電層４が露出する深さで形成されるコンタクトホール８と、コンタクトホール８の壁面に沿って形成される配線層９とを備えるものである。
【選択図】図１
【解決手段】本発明の一態様にかかる薄膜トランジスタは、基板１上に形成され、チャネル領域、ソース領域、ドレイン領域を有するポリシリコン層３と、ポリシリコン層３の上層に形成され、ソース領域及びドレイン領域の少なくとも一部を覆う導電層４と、少なくともポリシリコン層３を含む領域を覆う領域に形成される層間絶縁膜７と、層間絶縁膜７を貫通し、導電層４が露出する深さで形成されるコンタクトホール８と、コンタクトホール８の壁面に沿って形成される配線層９とを備えるものである。
【選択図】図１
Description
本発明にかかる薄膜トランジスタ及びその製造方法は、ガラス基板等の絶縁基板上に形成される低温ポリシリコンから成る薄膜トランジスタとその製造方法に関する。
液晶表示装置等の表示装置では、画素のスイッチング素子としてガラス基板等の絶縁基板上に形成された薄膜トランジスタ（TFT：Thin Film Transistor）が使用されている。特に低温ポリシリコンで薄膜トランジスタを形成すると画素スイッチング素子に限らず、表示装置を駆動させる回路を同時に形成することが可能となる。これによって、外付けＩＣ（Integrated Circuit）などに頼っていた機能を表示装置に内蔵することが可能になり、信頼性の向上と低コスト化が可能になってきた。
薄膜トランジスタの構造の一例が特許文献１（以下、従来例と称す）に開示されている。従来例にかかる薄膜トランジスタの断面図を図１７に示す。図１７に示すように従来例にかかる薄膜トランジスタは、半導体層となるポリシリコン層１０１を有する。ポリシリコン層１０１は、不純物を含んだ導電性のソース領域１０４、ドレイン領域１０６が形成される。また、これらの領域に挟まれたポリシリコン層１０１には、チャネル領域１０３が形成される。チャネル領域１０３を覆うようにゲート絶縁膜１１１が形成される。チャネル領域１０３のゲート絶縁膜１１１上にはアルミニウム層１１２、アルミナ層１１３、金属層１１４、陽極酸化物層１１５から成るゲート電極１１０が形成される。これらを覆うように層間絶縁膜１０２が形成されており、ソース領域１０４とドレイン領域１０６の上層に位置する層間絶縁膜１０２にはそれぞれコンタクトホールが形成される。このコンタクトホールを介してソース電極１０８、ドレイン電極１０９がポリシリコン層１０１のソース領域１０４、ドレイン領域１０６とそれぞれ電気的に接続されている。ここで、従来例に記載された薄膜トランジスタは、ソース領域１０４及びドレイン領域１０６の表面がシリサイド化（領域１０５及び領域１０７）されており、このシリサイド層にソース電極１０８及びドレイン電極１０９が接続される。
一般的に、ソース領域及びドレイン領域は低抵抗であることが望ましい。そのため、ポリシリコン層にボロンあるいはリンなどの不純物を導入してポリシリコン層の抵抗を小さくする。しかしながら、このようなポリシリコン層であっても、そのシート抵抗は数ｋ〜数１０ｋΩ/□程度であり、金属膜に比べると抵抗値が非常に高い。そこで、従来例では、ソース領域１０４及びドレイン領域１０６の表面をシリサイド化することで、このソース領域１０４及びドレイン領域１０６の抵抗値を小さくしている。
特開平１１−２６１０７６号公報
しかしながら、従来例にかかる薄膜トランジスタのシリサイド層（領域１０５及び領域１０７）は非常に薄いため、コンタクトホールを形成する工程におけるドライエッチングでこのシリサイド層が削れ、その削れ量によってソース領域１０４及びドレイン領域１０６とソース電極１０８及びドレイン電極１０９とのコンタクト抵抗値がばらつく問題があった。
本発明は、上記のような事情を背景としてなされたものであり、本発明の目的は、写真製版工程を増やすことなく、ソース領域及びドレイン領域とソース電極及びドレイン電極との接続部分を低抵抗化する。さらに、この接続部分のコンタクト抵抗値を安定させることを目的としている。
本発明の第１の態様にかかる薄膜トランジスタは、基板上に形成され、チャネル領域、ソース領域、ドレイン領域を有するポリシリコン層と、前記ポリシリコン層の上層に形成され、前記ソース領域及び前記ドレイン領域の少なくとも一部を覆う導電層と、少なくとも前記ポリシリコン層を含む領域を覆う領域に形成される層間絶縁膜と、前記層間絶縁膜を貫通し、前記導電層が露出する深さで形成されるコンタクトホールと、前記コンタクトホールの壁面に沿って形成される配線層とを備えるものである。
本発明にかかる第２の態様にかかる薄膜トランジスタの製造方法は、チャネル領域、ソース領域、ドレイン領域を有するポリシリコン層が基板上に形成される薄膜トランジスタの製造方法であって、前記ポリシリコン層の上層に導電層を成長させる工程と、前記導電層の上層に、前記ポリシリコン層の外周形状に応じてパターニングされ、前記ソース領域及び前記ドレイン領域が位置する領域の膜厚がその他の領域よりも厚いフォトレジスト膜を形成する工程と、前記フォトレジスト膜を用いて前記ポリシリコン層を形成する工程と、前記フォトレジスト膜のうち膜厚が薄い部分がなくなる程度に前記フォトレジスト膜を除去する工程と、膜厚が薄い部分が除去された前記ポリシリコン層を用いて前記導電層を形成する工程とを備えるものである。
本発明によれば、写真製版工程を増やすことなく、ポリシリコン層と配線層とを安定して低抵抗で接続した薄膜トランジスタ及びその製造方法を提供することができる。
以下に、本発明を適用可能な実施の形態を説明する。以下の説明は、本発明の実施の形態についてのものであり、本発明は以下の実施形態に限定されるものではない。
実施の形態１
以下では、図面を参照して本発明の実施の態様について説明する。図１に本実施の形態にかかる薄膜トランジスタ（以下、ＴＦＴ素子と称す）の平面模式図を示す。図１に示すように、本実施の形態にかかるＴＦＴ素子は、ソース領域、ドレイン領域、チャネル領域を有している。ソース領域とドレイン領域はポリシリコン層３に形成される領域である。また、チャネル領域は、ゲート電極６の下層に位置するポリシリコン層３に形成される。
以下では、図面を参照して本発明の実施の態様について説明する。図１に本実施の形態にかかる薄膜トランジスタ（以下、ＴＦＴ素子と称す）の平面模式図を示す。図１に示すように、本実施の形態にかかるＴＦＴ素子は、ソース領域、ドレイン領域、チャネル領域を有している。ソース領域とドレイン領域はポリシリコン層３に形成される領域である。また、チャネル領域は、ゲート電極６の下層に位置するポリシリコン層３に形成される。
ソース領域及びドレイン領域が形成されるポリシリコン層３のパターンの内側には、導電層４がそれぞれ形成されている。導電層４は、分離して形成される複数の島状領域として形成される。そして、複数の島状領域として形成された導電層４の面積の合計は、ポリシリコン層３の面積の合計よりも小さい。また、導電層４の端部は、ポリシリコン層３の端部よりも内側に形成される。この導電層４のパターンの内側には、コンタクトホール８ａ、８ｂがそれぞれ形成されている。ここで、図１に示す平面模式図において、Ａ−Ａ'にて示される線に沿ったＴＦＴ素子の断面図を図２に示す。
図２に示すように、本実施の形態にかかるＴＦＴ素子は、ガラス基板１上にＳｉＮ膜やＳｉＯ２膜といったバリア層２を成膜して、このバリア層２の上層に形成される。バリア層２はガラス基板１からのＮａなどの可動イオンがポリシリコン膜へ拡散することを防止する役目を果たしている。ソース領域、ドレイン領域及びチャネル領域が形成されるポリシリコン層３は、バリア層２の上層に形成されている。ソース領域とドレイン領域となるポリシリコン層３表面上には導電層４が形成されている。本実施の形態では、導電層４はモリブデン（Ｍｏ）膜とし膜厚は２０ｎｍとする。また、導電層４の端部はポリシリコン層３の端部よりも内側に形成される。また、ポリシリコン層３の端部は、ポリシリコン層３の底面と側壁とから成るテーパー角度θ１が３０°乃至４０°となる。これによって、形成されるトランジスタは、良好なＩｄ/Ｖｇ特性とハンプ特性のないトランジスタ特性を備えることが可能である。また、導電層４の底部と端部とから成るテーパー角度θ２は、ポリシリコン層３のテーパー角度θ１よりも小さく、本実施の形態のテーパー角度θ２は、１０°乃至２０°である。
また、導電層４とポリシリコン層３との界面には、導電層４の成膜時にポリシリコン層３の表面がシリサイド化して、例えばシリサイド（ＭｏＳｉ）層４'が２ｎｍ程度と極薄く形成される。
これらポリシリコン層３と導電層４を覆うようにゲート絶縁膜５が形成されている。さらにチャネル領域のゲート絶縁膜５上にはゲート電極６が形成される。ゲート絶縁膜５及びゲート電極６の上層には、これらを覆うように層間絶縁膜７が形成されている。ソース領域とドレイン領域とが位置する領域に形成された導電層４の上層に形成されるゲート絶縁膜５及び層間絶縁膜７にはそれぞれコンタクトホール８ａ、８ｂ（以下場合に応じて、これらをまとめてコンタクトホール８ａと称す）が形成される。このコンタクトホール８ａ、８ｂは、ゲート絶縁膜５及び層間絶縁膜７を貫通して、導電層４の表面が露出するように形成される。なお、導電層４の面積は、コンタクトホール８の直径よりも大きくしている。これによって、製造工程においてコンタクトホールの位置決めに高い精度が必要なくなり、より簡単に導電層４と配線９との高い接触精度を得ることが可能である。なお、ゲート電極６上のコンタクトホール８ｃ（不図示）は、ゲート電極６表面まで層間絶縁膜７を貫通して形成される。
ソース領域とドレイン領域に位置するコンタクトホール８ａ、８ｂの壁面に沿ってソース電極９ａ及びドレイン電極９ｂがそれぞれ形成される。ソース電極９ａ及びドレイン電極９ｂは、コンタクトホール８ａ、８ｂ及び導電層４を介してポリシリコン層３のソース領域、ドレイン領域と電気的に接続される。なお、ソース電極９ａ及びドレイン電極９ｂは、コンタクトホール８ａ、８ｂの開口部付近の層間絶縁膜７の上層にも形成される。そして、層間絶縁膜７、コンタクトホール８、ソース電極９ａ及びドレイン電極９ｂを覆うように絶縁膜１０が形成される。
次に、本実施の形態にかかるＴＦＴ素子の製造方法について説明する。以下の説明では、ＴＦＴ素子の製造工程毎の断面図を図３乃至図１４に示し、これらの図を参照して製造工程毎に製造方法を説明する。
まず、第１の工程完了後のＴＦＴ素子の断面図を図３に示す。第１の工程では、ガラス基板１上にＳｉＮ膜やＳｉＯ２膜といったバリア層２とポリシリコン層３となる非晶質シリコンをＣＶＤ（Chemical Vapor Deposition）で連続成膜する。これにより大気雰囲気に存在するボロンなどの汚染物質がポリシリコン層３の表面に取り込まれるのを防止する。なお、非晶質シリコンをガラス基板上に成膜した後にガラス基板を高温環境に置き、非晶質シリコンをアニールすることが望ましい。これは、ＣＶＤで成膜される膜が多量の水素を含有しており、後の結晶化アニール時に発生するアブレーションを抑制するためである。非晶質シリコンを大気暴露すると表面には自然酸化膜が形成される。これをフッ酸でエッチングをして除去する。続いて、非晶質シリコンに対して結晶化アニールを行う。結晶化アニールは、窒素ガスを非晶質シリコンに吹き付けながらエキシマレーザー光を照射することで行われる。この結晶化アニールによって、非晶質シリコンはポリシリコン層３となる。なお、窒素ガスを吹き付けながらエキシマレーザー光を照射することで、結晶粒界で発生する突起高さを抑え、ポリシリコン層３表面の平均粗さを５ｎｍ以下に抑えることが可能である。
第２の工程完了後のＴＦＴ素子の断面図を図４に示す。第２の工程では、まずフッ酸を用いてポリシリコン層３の表面の自然酸化膜を除去する。その後、ポリシリコン層３の上層に導電層４を成膜する。本実施の形態では、スパッタ法を用いてＭｏ膜を２０ｎｍの膜厚で形成する。このときポリシリコン層３と導電層４と界面にはＭｏＳｉなどのシリサイド層４'が２ｎｍ程度形成される。
第３の工程完了後のＴＦＴ素子の断面図を図５に示す。第３の工程では、ＴＦＴ素子となるポリシリコン層３及び導電層４の形状に応じたフォトレジストを形成する。フォトレジストは、図５に示すように、ポリシリコン層３の外周形状に合わせた形状となっている。また、フォトレジストは、膜厚が異なる領域を有している。フォトレジストのうち膜厚が厚い部分の形状は、導電層４あるいはソース領域及びドレイン領域の上層に位置する領域であって、その後の工程におけるエッチングの度合いを考慮して設定される。一方、フォトレジストのうち膜厚が薄い部分の膜厚は、その後の好悪邸におけるエッチングによって、膜厚が厚い部分のフォトレジストをどの程度残すかを考慮して設定される。
このように厚みの異なるフォトレジストは、ハーフ露光技術を用いて１回の写真製版工程によって形成することが可能である。ハーフ露光技術では、ハーフトーンマスクを用いる。ハーフトーンマスクとは、ポジ型フォトレジストの場合、フォトレジストが不要な部分は透明なマスクとし、厚い膜厚でフォトレジストを残す部分は不透明なマスクとし、薄い膜厚でフォトレジストを残す部分は半透明なマスクとなるマスクである。ハーフ露光技術では、このようなハーフトーンマスクを用いて領域毎の光量を制御することで、所望の外周形状で、膜厚の異なる部分を有するフォトレジストを１回の写真製版工程によって形成することが可能である。また、このように形成されたフォトレジストを用いることで、フォトレジストの外周形状に応じた外周形状を有する下層パターンと、下層パターンとは異なる外周形状を有する上層パターンを１枚のマスクと１回の写真製版工程で形成することが可能である。このときの下層パターンの外周形状は、膜厚の厚い部分のフォトレジストの形状に応じたものとなる。
第４の工程完了後のＴＦＴ素子の断面図を図６に示す。第４の工程では、第３の工程で形成したフォトレジストをエッチングマスクとして、導電層４、シリサイド層４'及びポリシリコン層３をエッチングする。ここで、導電層４のパターンはポリシリコン層３の所望パターンと同じパターンになる。その後、ＣＦ４とＯ２を混合したガスによってポリシリコン層３をドライエッチングする。Ｏ２が混合されていることでフォトレジストを後退させながらエッチングすることからポリシリコン層３の側壁はテーパー形状を有するものとなる。また、導電層４がＭｏ膜であることから導電層４もエッチングされる。従って、導電層４は、ポリシリコン層３から突出すような形状にはならず、ポリシリコン層３とほぼ同じようなテーパー形状を有する側壁となる。以上のことからＯ２流量によってポリシリコン層３のテーパー角度を制御することが可能である。特に、チャネル領域はポリシリコン層３のテーパー角度を３０°乃至４０°となるように制御する。また、ハーフ露光されたフォトレジストの形状はテーパー角度が小さくなるが、３０°以下にはならないようにハーフトーンプロセスで制御する。
第５の工程完了後のＴＦＴ素子の断面図を図７に示す。第５の工程では、フォトレジストの膜厚が薄い部分が完全になくなる程度にアッシング処理を行い、これによって先のフォトレジスト膜厚の厚い部分であるソース領域とドレイン領域のみが残るようにする。このとき、フォトレジストは、側壁部分もアッシングされるため、側壁が後退する。これによって、フォトレジストの面積は小さくなる。そして、残ったフォトレジストをマスクとして導電層４のエッチングを行う。この場合のエッチングは、ウエットエッチングで行い、導電層４のテーパー角度は２０°程度となる。以上によって、ソース領域とドレイン領域の導電層４のパターンは、アッシング前のフォトレジストのパターンよりもアッシングによるフォトレジスト後退分とウエットエッチングによるサイドエッチング分だけ面積が小さくなる。
第６の工程完了後のＴＦＴ素子の断面図を図８に示す。第６の工程では、第５の工程で使用したフォトレジスト及び第５の工程後に残っているシリサイド層４'を除去する。第６の工程のエッチングでは、フッ素系のエッチングガス（例えば、ＣＦ４）を用いる。そして、ポリシリコン層３の表面を削る。本実施の形態では、このときの削れ量を１０ｎｍ以下とした。
第７の工程完了後のＴＦＴ素子の断面図を図９に示す。第７の工程では、ポリシリコン層３と導電層４を覆うようにゲート絶縁膜５を成膜する。本実施の形態では、ゲート絶縁膜５としてＳｉＯ２膜をＣＶＤによって形成する。また、本実施の形態では、ゲート絶縁膜５の膜厚は７０ｎｍ乃至１００ｎｍとした。
第８の工程完了後のＴＦＴ素子の断面図を図１０に示す。第８の工程では、まず、ゲート電極６となる導電膜を例えばＭｏ膜で膜厚が２０ｎｍとなるように成膜する。そして、ゲート電極６の外形形状に合わせて、写真製版工程によってフォトレジストを所望のパターンで形成し、それをマスクとしてエッチングを行う。これによって、ゲート電極６は図１０のように形成される。
第９の工程完了後のＴＦＴ素子の断面図を図１１に示す。第９の工程では、ＰＭＯＳ特性のＴＦＴ素子を形成する場合、イオン注入でボロンの不純物をゲート絶縁膜５越しにポリシリコン層３に対して注入する。ポリシリコン層３のチャネル領域ではゲート電極６の導電膜がマスクとなるため、この領域のポリシリコン層３には不純物が導入されない。ソース領域とドレイン領域には導電層４があるが非常に薄いため、不純物は導電層４を突き抜けポリシリコン層３に注入される。一方、ＮＭＯＳ特性のＴＦＴ素子を形成する場合は、リンをボロンと同様にポリシリコン層３に注入する。導電層４の下にも不純物を注入することで、チャネル領域とドレイン領域間、チャネル領域とドレイン領域間の部分で確実なオーミック特性を得ることが可能である。また、ＴＦＴ素子の信頼性の面から、ＴＦＴ素子はＬＤＤ（Lightly Doped Drain）構造であることが望ましい。ＬＤＤ構造は、ゲート電極６の幅を変えることで高濃度のリンと低濃度のリンが導入される領域を打ち分けることで形成できる。
本実施の形態では、ボロンであれば７０ｋｅＶの電界強度でドーズ量を１Ｅ１５/ｃｍ２程度、リンであれば７０ｋｅＶ、２Ｅ１５/ｃｍ２程度でイオン注入を行う。また、本実施の形態では、導電層４の膜厚は２０ｎｍとしたがこの条件であれば２５ｎｍ程度まで問題ない。これら評価にはＳＩＭＳを使い、膜中の不純物濃度プロファイルの確認を行った。ここで、本実施の形態におけるボロン及びリンの濃度プロファイルを図１５、１６に示す。
また、ＰＭＯＳとＮＭＯＳとが混在するようなＣＭＯＳ構造のＴＦＴ素子が必要な場合、ＰＭＯＳ用のゲート電極とＮＭＯＳ用のゲート電極とを２回に分けて形成することでこのような構造を実現可能である。
第１０の工程完了後のＴＦＴ素子の断面図を図１２に示す。第１０の工程では、少なくともポリシリコン層３を含む領域を覆うように層間絶縁膜７を５００−１０００ｎｍ程度の膜厚で成膜する。なお、層間絶縁膜７は、ゲート電極６及び導電層４の上層に形成されるゲート絶縁膜５の上層に形成される。また、層間絶縁膜７は、その後に形成される配線９とゲート電極６との間のクロス容量を小さくする目的から層間絶縁膜７がＳｉＯ２の場合、５００ｎｍ以上堆積させることが好ましい。
第１１の工程完了後のＴＦＴ素子の断面図を図１３に示す。第１１の工程では、導電層４の上部にコンタクトホール８ａ、８ｂを形成する。例えば、コンタクトホール８ａはソース領域上に位置するように形成され、コンタクトホール８ｂはドレイン領域上に位置するように形成される。これらコンタクトホール８は、層間絶縁膜７の表面から、層間絶縁膜７及びゲート絶縁膜５を貫通し、導電層４が露出する深さで形成される。コンタクトホール８は、写真製版工程によってフォトレジストをコンタクトホールの開口部分に相当する領域に開口を設け、層間絶縁膜７及びゲート絶縁膜５をエッチングすることで形成される。なお、図示しないが、ゲート電極６へのコンタクトホール８ｃもコンタクトホール８ａ、８ｂと同様にゲート電極６上に形成される。
第１２の工程完了後のＴＦＴ素子の断面図を図１４に示す。第１２の工程では、第１１の工程で形成したコンタクトホール８の壁面に沿って配線９を形成する。ここでは、コンタクトホール８ａに形成される配線９をソース電極９ａと称し、コンタクトホール８ｂに形成される配線９をドレイン電極９ｂと称す。本実施の形態では、配線９として使用される導電膜にＭｏ/Ａｌ/Ｍｏの積層構造を用いる。なお、この導電膜は、Ｍｏ、Ｃｒ、Ｗ、Ａｌ、Ｔａやこれを主成分とする合金膜であればよい。配線９は、スパッタ法を用いて形成され、例えばＡｌ膜の膜厚が２００−４００ｎｍ、Ａｌ膜に挟まれる領域に形成されるＭｏ膜の膜厚が５０−１５０ｎｍとする。その後、写真製版工程を用いてフォトレジストを形成する。フォトレジストは、コンタクトホール８及びコンタクトホール８の開口部近傍に配線９が残るように形成する。そして、ＳＦ６とＯ２の混合ガス及びＣｌ２とＡｒの混合ガスを用いたドライエッチングにより配線９を所望のパターンとする。
第１２の工程が完了した後、パッシベーションとして絶縁膜１０を形成する。絶縁膜１０は、例えばＳｉＮ膜を成膜することで形成される。その後、窒素雰囲気中で４５０℃に加熱したアニール炉に１時間保持した。これによって、ポリシリコン層３のソース・ドレイン領域に導入した不純物が活性化される。アニール工程が完了した後、絶縁膜１０に対して写真製版工程とエッチングによって、所望の部分の開口を行い、ＩＴＯやＩＺＯなどの透明導電膜の配線を行う。
液晶表示装置としては画素電極としてＩＴＯやＩＺＯなどの透明導電膜を形成するまでをアレイ基板工程としているがここでは説明を省略する。また本発明の形態としてＴＦＴ素子領域のみの説明を行ったが、これ以外の電極や配線、コンタクトホール等のパターンについては説明を省略した。
コンタクトホール８を形成する場合、エッチング不足による接触不良を防止するために、エッチング条件をオーバーエッチングとすることが一般的に行われている。従来では、ポリシリコン層の上層に導電層４を介さずに配線あるいは電極を形成していたため、配線９が形成されるコンタクトホールを形成するエッチング工程おいてオーバーエッチングによりポリシリコン層が予想以上に削れる場合があった。
また、ポリシリコン層３のソース領域及びドレイン領域は、イオン注入によって形成される。このようなイオン注入では、ポリシリコン層の深さ方向で不純物濃度にばらつきが生じる。本実施の形態にかかる例では、図１５、１６のグラフに示すようにポリシリコン層３の深さが深くなるに従って不純物濃度が薄くなる。ポリシリコン層は、不純物濃度が高くなるにしたがって抵抗値が小さくなる。つまり、ポリシリコン層は、深さが深くなるに従って抵抗値が大きくなる傾向がある。つまり、従来のＴＦＴ素子の構造では、ポリシリコン層が予想以上に削れた場合、ソース領域及びドレイン領域と配線との接触抵抗がばらつく問題があった。
これに対して、本実施の形態にかかるＴＦＴ素子は、コンタクトホール８が導電層４の上層に形成されるため、導電層４がストッパーとして働く。そのため、ポリシリコン層３がエッチングされることはない。従って、本実施の形態にかかるＴＦＴ素子は、ソース領域及びドレイン領域と配線９との接触抵抗を低い抵抗値で安定させることが可能である。
また、本実施の形態にかかるＴＦＴ素子は、ポリシリコン層３の上層に形成された導電層４を介してポリシリコン層３に形成されたソース領域及びドレイン領域と配線９とを接続する。そして、導電層４は、ＭｏあるいはＭｏを主成分とする金属で形成されるため、導電層４とポリシリコン層３はシリサイド層４'を介して低抵抗で接続される。そのため、配線９は、導電層４と良好なコンタクト抵抗を有する効果がある。
さらに、本実施の形態にかかるＴＦＴ素子の製造方法では、ハーフトーンマスクを用い、１回の写真製版工程でポリシリコン層３及び導電層４の外周形状を形成する。従来では、異なる形状を有するパターンは、そのパターン毎に写真製版工程が必要であった。つまり、本実施の形態にかかるＴＦＴ素子の製造方法ではこの写真製版工程を削減することが可能である。また、写真製版工程が減ることから、使用するマスクの枚数も削減することが可能である。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態１ではＴＦＴ素子について説明したが、液晶表示装置にはほかにも保持容量素子の片方の電極には低抵抗にしたポリシリコン層３があり、また配線としてポリシリコン層３の一部を使うことがある。このような領域について、ＴＦＴ素子領域と同時に形成することも可能である。
ガラス基板１、バリア層２、ポリシリコン層３、導電層４、ＭｏＳｉ（シリサイド）層４'、ゲート絶縁膜５、ゲート電極６、層間絶縁膜７、コンタクトホール８、ソース領域コンタクトホール８ａ、ドレイン領域コンタクトホール８ｂ、配線９、ソース電極９ａ、ドレイン電極９ｂ、絶縁膜１０
Claims (9)
- 基板上に形成され、チャネル領域、ソース領域、ドレイン領域を有するポリシリコン層と、
前記ポリシリコン層の上層に形成され、前記ソース領域及び前記ドレイン領域の少なくとも一部を覆う導電層と、
少なくとも前記ポリシリコン層を含む領域を覆う領域に形成される層間絶縁膜と、
前記層間絶縁膜を貫通し、前記導電層が露出する深さで形成されるコンタクトホールと、
前記コンタクトホールの壁面に沿って形成される配線層と、
を備える薄膜トランジスタ。 - 前記ポリシリコン層と前記導電層との界面にはシリサイド層が形成される請求項１に記載の薄膜トランジスタ。
- 前記導電層は、前記ポリシリコン層の上層に分離して形成される複数の島状領域を有し、前記複数の島状領域の面積の合計は、前記ポリシリコン層が形成される領域の面積よりも小さい請求項１又は２に記載の薄膜トランジスタ。
- 前記導電層の端部は、前記ポリシリコン層の端部よりも内側に形成される請求項１乃至３のいずれか１項に記載の薄膜トランジスタ。
- 前記導電層は、前記コンタクトホールの底面の面積よりも大きな面積を有し、前記配線層は、前記コンタクトホールを介して前記導電層と電気的に接続されている請求項１乃至５のいずれか１項に記載の薄膜トランジスタ。
- 前記ポリシリコン層は、底面と側壁とから成るテーパー角度が３０°乃至４０°であって、前記導電層は、底面と側壁とから成るテーパー角度が前記ポリシリコン層のテーパー角度以下である請求項１乃至４のいずれか１項に記載の薄膜トランジスタ。
- 前記導電層はモリブデン又はモリブデンを主成分とする合金膜である請求項１乃至６のいずれか１項に記載の薄膜トランジスタ。
- 請求項１乃至６に記載の薄膜トランジスタを有する表示装置。
- チャネル領域、ソース領域、ドレイン領域を有するポリシリコン層が基板上に形成される薄膜トランジスタの製造方法であって、
前記ポリシリコン層の上層に導電層を成長させる工程と、
前記導電層の上層に、前記ポリシリコン層の外周形状に応じてパターニングされ、前記ソース領域及び前記ドレイン領域が位置する領域の膜厚がその他の領域よりも厚いフォトレジスト膜を形成する工程と、
前記フォトレジスト膜を用いて前記ポリシリコン層を形成する工程と、
前記フォトレジスト膜のうち膜厚が薄い部分がなくなる程度に前記フォトレジスト膜を除去する工程と、
膜厚が薄い部分が除去された前記ポリシリコン層を用いて前記導電層を形成する工程と、
を備える薄膜トランジスタの製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006334703A JP2008147516A (ja) | 2006-12-12 | 2006-12-12 | 薄膜トランジスタ及びその製造方法 |
| TW096141812A TW200834931A (en) | 2006-12-12 | 2007-11-06 | Thin film transistor and method of manufacturing the same |
| US11/946,309 US7906779B2 (en) | 2006-12-12 | 2007-11-28 | Thin film transistor and method of manufacturing the same |
| KR1020070127302A KR100973736B1 (ko) | 2006-12-12 | 2007-12-10 | 박막트랜지스터 및 그 제조 방법 |
| CNB2007103062796A CN100570895C (zh) | 2006-12-12 | 2007-12-12 | 薄膜晶体管及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006334703A JP2008147516A (ja) | 2006-12-12 | 2006-12-12 | 薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2008147516A true JP2008147516A (ja) | 2008-06-26 |
Family
ID=39496907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006334703A Pending JP2008147516A (ja) | 2006-12-12 | 2006-12-12 | 薄膜トランジスタ及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7906779B2 (ja) |
| JP (1) | JP2008147516A (ja) |
| KR (1) | KR100973736B1 (ja) |
| CN (1) | CN100570895C (ja) |
| TW (1) | TW200834931A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010283326A (ja) * | 2009-06-03 | 2010-12-16 | Lg Display Co Ltd | アレイ基板及びこれの製造方法 |
| JP2015146460A (ja) * | 2010-02-19 | 2015-08-13 | 株式会社半導体エネルギー研究所 | トランジスタ |
| US10128128B2 (en) | 2016-03-30 | 2018-11-13 | Hitachi Kokusai Electric Inc. | Method of manufacturing semiconductor device having air gap between wirings for low dielectric constant |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101892264B1 (ko) * | 2011-09-19 | 2018-08-28 | 삼성디스플레이 주식회사 | 복수의 박막 트랜지스터를 갖는 표시 장치의 제조 방법 및 이 제조 방법에 의해 제조된 표시 장치 |
| KR20140108026A (ko) | 2013-02-28 | 2014-09-05 | 삼성디스플레이 주식회사 | 박막 반도체 장치, 유기 발광 표시 장치, 및 이의 제조 방법 |
| KR20150055919A (ko) | 2013-11-14 | 2015-05-22 | 삼성디스플레이 주식회사 | 박막 트랜지스터, 그 제조 방법 및 이를 포함하는 유기 발광 표시 장치 |
| CN105390443B (zh) * | 2015-12-03 | 2018-11-23 | 深圳市华星光电技术有限公司 | Tft基板的制作方法 |
| CN109449210B (zh) * | 2018-09-19 | 2022-06-10 | 云谷（固安）科技有限公司 | 阵列基板及显示器件 |
| KR20220022519A (ko) * | 2020-08-18 | 2022-02-28 | 삼성디스플레이 주식회사 | 표시 장치 및 그 제조 방법 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07231094A (ja) * | 1994-02-18 | 1995-08-29 | Nippon Steel Corp | 薄膜トランジスタ及びその作製方法 |
| JPH08255915A (ja) * | 1995-03-15 | 1996-10-01 | Toshiba Corp | 液晶表示装置 |
| JPH0945920A (ja) * | 1995-07-26 | 1997-02-14 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JPH10154815A (ja) * | 1996-11-25 | 1998-06-09 | Furontetsuku:Kk | 薄膜トランジスタおよびその製造方法とそれを用いた液晶表示装置 |
| JP2000349297A (ja) * | 1999-03-10 | 2000-12-15 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ、パネル及びそれらの製造方法 |
| JP2004281687A (ja) * | 2003-03-14 | 2004-10-07 | Fujitsu Display Technologies Corp | 薄膜トランジスタ基板の製造方法および薄膜トランジスタ基板 |
| JP2007298947A (ja) * | 2006-05-03 | 2007-11-15 | Lg Phillips Lcd Co Ltd | 液晶表示装置及びその製造方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04280637A (ja) * | 1991-03-08 | 1992-10-06 | Nippondenso Co Ltd | 薄膜トランジスタの製造方法 |
| JP3587537B2 (ja) * | 1992-12-09 | 2004-11-10 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| TW386238B (en) * | 1997-01-20 | 2000-04-01 | Semiconductor Energy Lab | Semiconductor device and method of manufacturing the same |
| US6369410B1 (en) * | 1997-12-15 | 2002-04-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the semiconductor device |
| JPH11261076A (ja) | 1998-03-13 | 1999-09-24 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP3399432B2 (ja) * | 1999-02-26 | 2003-04-21 | セイコーエプソン株式会社 | 電気光学装置の製造方法及び電気光学装置 |
| KR100439345B1 (ko) | 2000-10-31 | 2004-07-07 | 피티플러스(주) | 폴리실리콘 활성층을 포함하는 박막트랜지스터 및 제조 방법 |
| KR100390457B1 (ko) * | 2001-06-01 | 2003-07-07 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터의 구조 및 제조 방법 |
| KR100662790B1 (ko) | 2004-12-28 | 2007-01-02 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그 제조방법 |
| KR101108369B1 (ko) * | 2004-12-31 | 2012-01-30 | 엘지디스플레이 주식회사 | 폴리 실리콘형 액정 표시 장치용 어레이 기판 및 그 제조방법 |
| US7410839B2 (en) * | 2005-04-28 | 2008-08-12 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor and manufacturing method thereof |
| KR101141534B1 (ko) * | 2005-06-29 | 2012-05-04 | 엘지디스플레이 주식회사 | 액정표시장치 및 그 제조방법 |
| JP2007173652A (ja) | 2005-12-23 | 2007-07-05 | Mitsubishi Electric Corp | 薄膜トランジスタ装置およびその製造方法、ならびに、該薄膜トランジスタ装置を備えた表示装置 |
-
2006
- 2006-12-12 JP JP2006334703A patent/JP2008147516A/ja active Pending
-
2007
- 2007-11-06 TW TW096141812A patent/TW200834931A/zh unknown
- 2007-11-28 US US11/946,309 patent/US7906779B2/en active Active
- 2007-12-10 KR KR1020070127302A patent/KR100973736B1/ko not_active IP Right Cessation
- 2007-12-12 CN CNB2007103062796A patent/CN100570895C/zh not_active Expired - Fee Related
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07231094A (ja) * | 1994-02-18 | 1995-08-29 | Nippon Steel Corp | 薄膜トランジスタ及びその作製方法 |
| JPH08255915A (ja) * | 1995-03-15 | 1996-10-01 | Toshiba Corp | 液晶表示装置 |
| JPH0945920A (ja) * | 1995-07-26 | 1997-02-14 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JPH10154815A (ja) * | 1996-11-25 | 1998-06-09 | Furontetsuku:Kk | 薄膜トランジスタおよびその製造方法とそれを用いた液晶表示装置 |
| JP2000349297A (ja) * | 1999-03-10 | 2000-12-15 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタ、パネル及びそれらの製造方法 |
| JP2004281687A (ja) * | 2003-03-14 | 2004-10-07 | Fujitsu Display Technologies Corp | 薄膜トランジスタ基板の製造方法および薄膜トランジスタ基板 |
| JP2007298947A (ja) * | 2006-05-03 | 2007-11-15 | Lg Phillips Lcd Co Ltd | 液晶表示装置及びその製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010283326A (ja) * | 2009-06-03 | 2010-12-16 | Lg Display Co Ltd | アレイ基板及びこれの製造方法 |
| JP2015146460A (ja) * | 2010-02-19 | 2015-08-13 | 株式会社半導体エネルギー研究所 | トランジスタ |
| US10128128B2 (en) | 2016-03-30 | 2018-11-13 | Hitachi Kokusai Electric Inc. | Method of manufacturing semiconductor device having air gap between wirings for low dielectric constant |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101236992A (zh) | 2008-08-06 |
| TW200834931A (en) | 2008-08-16 |
| US20080135849A1 (en) | 2008-06-12 |
| CN100570895C (zh) | 2009-12-16 |
| KR100973736B1 (ko) | 2010-08-04 |
| KR20080054349A (ko) | 2008-06-17 |
| US7906779B2 (en) | 2011-03-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4309362B2 (ja) | 薄膜トランジスタの製造方法 | |
| US8674359B2 (en) | TFT, array substrate for display apparatus including TFT, and methods of manufacturing TFT and array substrate | |
| JP4377355B2 (ja) | 半導体素子の製造方法 | |
| TWI401802B (zh) | 薄膜電晶體板及其製造方法 | |
| KR100973736B1 (ko) | 박막트랜지스터 및 그 제조 방법 | |
| US7387920B2 (en) | Method of manufacturing thin film transistor array panel | |
| US20070252207A1 (en) | Thin film transistor and method of fabricating the same | |
| US7528410B2 (en) | Semiconductor device and method for manufacturing the same | |
| US10468533B2 (en) | Semiconductor device and method for manufacturing same | |
| US8101472B2 (en) | Method for manufacturing TFT substrate | |
| KR20150043134A (ko) | 박막트랜지스터 어레이 기판 및 그 제조방법 | |
| JP2008098642A (ja) | 薄膜トランジスタ基板の製造方法 | |
| JP2010272691A (ja) | 薄膜トランジスタ基板の製造方法、薄膜トランジスタ基板、及び表示装置 | |
| US7160768B2 (en) | Method of manufacturing electronic device and method of manufacturing semiconductor device | |
| US20060220034A1 (en) | Thin film transistor with capping layer and method of manufacturing the same | |
| US20090242894A1 (en) | Thin-Film-Transistor Structure, Pixel Structure and Manufacturing Method Thereof | |
| JP5117711B2 (ja) | 表示装置とその製造方法 | |
| US20040266075A1 (en) | Method for fabricating a low temperature polysilicon thin film transistor | |
| JP2009283554A (ja) | 半導体装置およびその製造方法 | |
| JP2009010242A (ja) | 表示装置及びその製造方法 | |
| KR100752370B1 (ko) | 박막트랜지스터 및 그 제조 방법 | |
| JP4684877B2 (ja) | 薄膜積層基板、及びその製造方法、並びに表示装置 | |
| KR20070002778A (ko) | 박막 트랜지스터 기판 및 그 제조 방법 | |
| US20080213951A1 (en) | Method of fabricating pixel structure | |
| JP2005217368A (ja) | 薄膜トランジスタおよびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20091112 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101101 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120821 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120823 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121001 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130402 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130522 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130820 |