KR20080054349A - 박막트랜지스터 및 그 제조 방법 - Google Patents

박막트랜지스터 및 그 제조 방법 Download PDF

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Abstract

사진제판공정을 늘리지 않고, 폴리실리콘층과 배선층을 안정되게 저저항으로 접속한 박막트랜지스터를 제공한다. 본 발명의 일 양태에 따른 박막트랜지스터는, 기판(1)위에 형성되어, 채널 영역, 소스 영역, 드레인 영역을 가지는 폴리실리콘층(3)과, 폴리실리콘층(3)의 상층에 형성되어, 소스 영역 및 드레인 영역의 적어도 일부를 덮는 도전층(4)과, 적어도 폴리실리콘층(3)을 포함하는 영역을 덮는 영역에 형성되는 층간 절연막(7)과, 층간 절연막(7)을 관통하여, 도전층(4)이 노출하는 깊이로 형성되는 콘택홀(8)과, 콘택홀(8)의 벽면을 따라 형성되는 배선층(9)을 구비하는 것이다.
폴리실리콘층, 배선층, 박막트랜지스터, 층간 절연막, 콘택홀

Description

박막트랜지스터 및 그 제조 방법{Thin Film Transistor and Manufacturing Method Thereof}
본 발명에 따른 박막트랜지스터 및 그 제조 방법은, 유리 기판 등의 절연 기판 위에 형성되는 저온 폴리실리콘으로 이루어지는 박막트랜지스터와 그 제조 방법에 관한 것이다.
액정표시장치 등의 표시장치에서는, 화소의 스위칭소자로서 유리 기판 등의 절연 기판 위에 형성된 박막트랜지스터(TFT:Thin Film Transistor)가 사용되고 있다. 특히 저온 폴리실리콘으로 박막트랜지스터를 형성하면 화소 스위칭 소자에 한정되지 않고, 표시장치를 구동하는 회로를 동시에 형성하는 것이 가능하게 된다. 이것에 의해, 외장형 IC(Integrated Circuit)등에 의한 기능을 표시장치에 내장하는 것이 가능하게 되고, 신뢰성의 향상과 저비용화가 가능하게 된다.
박막트랜지스터의 구조의 일례가 특허문헌 1(이하, 종래예라 칭한다)에 개시되어 있다. 종래예에 따른 박막트랜지스터의 단면도를 도 17에 나타낸다. 도 17에 나타내는 바와 같이 종래예에 따른 박막트랜지스터는, 반도체층이 되는 폴리실리콘 층(101)을 가진다. 폴리실리콘층(101)은, 불순물을 포함하는 도전성의 소스 영역(104), 드레인 영역(106)이 형성된다. 또한 이들의 영역에 끼워진 폴리실리콘층(101)에는, 채널 영역(103)이 형성된다. 채널 영역(103)을 덮도록 게이트 절연막(111)이 형성된다. 채널 영역(103)의 게이트 절연막(111)위에는 알루미늄층(112), 알루미나층(113), 금속층(114), 양극 산화물층(115)으로 이루어지는 게이트 전극(110)이 형성된다. 이들을 덮도록 층간 절연막(102)이 형성되고, 소스 영역(104)과 드레인 영역(106)의 상층에 위치하는 층간 절연막(102)에는 각각 콘택홀이 형성된다. 이 콘택홀을 통해 소스 전극(108), 드레인 전극(109)이 폴리 실리콘층(101)의 소스 영역(104), 드레인 영역(106)과 각각 전기적으로 접속되어 있다. 여기에서, 종래예에 기재된 박막트랜지스터는, 소스 영역(104) 및 드레인 영역(106)의 표면이 실리사이드화(영역 105 및 영역 107)되어 있고, 이 실리사이드층에 소스 전극(108) 및 드레인 전극(109)이 접속된다.
일반적으로, 소스 영역 및 드레인 영역은 저저항인 것이 바람직하다. 그 때문에 폴리실리콘층에 붕소 혹은 인 등의 불순물을 도입하여 폴리실리콘층의 저항을 작게 한다. 그러나, 이러한 폴리실리콘층이라도, 그 시트저항은 수 k∼수 10kQ/□ 정도로, 금속막에 비교하면 저항값이 상당히 높다. 그래서, 종래예에서는, 소스 영역(104) 및 드레인 영역(106)의 표면을 실리사이드화 하는 것으로, 이 소스 영역(104) 및 드레인 영역(106)의 저항값을 작게 하고 있다.
[특허문헌 1] 일본국 공개특허공보 특개평 11-261076호
그러나, 종래예에 따른 박막트랜지스터의 실리사이드층(영역 105 및 영역 107)은 매우 얇기 때문에, 콘택홀을 형성하는 공정에 있어서의 드라이에칭으로 이 실리사이드층이 깎이고, 그 깎이는 양에 의해 소스 영역(104) 및 드레인 영역(106)과 소스 전극(108) 및 드레인 전극(109)의 콘택 저항값이 변동하는 문제가 있었다.
본 발명은, 상기와 같은 사정을 배경으로 이루어진 것으로서, 본 발명의 목적은, 사진제판공정을 늘리지 않고, 소스 영역 및 드레인 영역과 소스 전극 및 드레인 전극의 접속 부분을 저저항화한다. 또한, 이 접속 부분의 콘택 저항값을 안정시키는 것을 목적으로 하고 있다.
본 발명의 제1의 양태에 따른 박막트랜지스터는, 기판 위에 형성되어, 채널 영역, 소스 영역, 드레인 영역을 가지는 폴리실리콘층과, 상기 폴리실리콘층의 상층에 형성되어, 상기 소스 영역 및 상기 드레인 영역의 적어도 일부를 덮는 도전층과, 적어도 상기 폴리실리콘층을 포함하는 영역을 덮는 영역에 형성되는 층간 절연막과, 상기 층간 절연막을 관통하여, 상기 도전층이 노출하는 깊이로 형성되는 콘택홀과, 상기 콘택홀의 벽면을 따라 형성되는 배선층을 구비하는 것이다.
본 발명에 따른 제2의 양태에 따른 박막트랜지스터의 제조 방법은, 채널 영역, 소스 영역, 드레인 영역을 가지는 폴리실리콘층이 기판 위에 형성되는 박막트랜지스터의 제조 방법으로서, 상기 폴리실리콘층의 상층에 도전층을 성장시키는 공 정과, 상기 도전층의 상층에, 상기 폴리실리콘층의 외주형상에 따라 패터닝 되어, 상기 소스 영역 및 상기 드레인 영역이 위치하는 영역의 막두께가 그 밖의 영역보다도 두꺼운 포토레지스트 막을 형성하는 공정과, 상기 포토레지스트 막을 사용하여 상기 폴리실리콘층을 형성하는 공정과, 상기 포토레지스트 막 중 막두께가 얇은 부분이 없어지는 정도로 상기 포토레지스트 막을 제거하는 공정과, 막두께가 얇은 부분이 제거된 상기 폴리실리콘층을 사용하여 상기 도전층을 형성하는 공정을 구비하는 것이다.
본 발명에 의하면, 사진제판공정을 늘리지 않고, 폴리실리콘층과 배선층을 안정되게 저저항으로 접속한 박막트랜지스터 및 그 제조 방법을 제공할 수 있다.
이하에, 본 발명을 적용가능한 실시예에 관하여 설명한다. 이하의 설명은, 본 발명의 실시예에 관한 것으로, 본 발명은 이하의 실시예에 한정되는 것은 아니다.
실시예 1
이하에서는, 도면을 참조하여 본 발명의 실시예에 대하여 설명한다. 도 1에 본 실시예에 따른 박막트랜지스터(이하, TFT소자라 칭한다)의 평면 모식도를 나타낸다. 도 1에 나타내는 바와 같이 본 실시예에 따른 TFT소자는, 소스 영역, 드레인 영역, 채널 영역을 가지고 있다. 소스 영역과 드레인 영역은 폴리실리콘층(3)에 형성되는 영역이다. 또한 채널 영역은, 게이트 전극(6)의 하층에 위치하는 폴리실리 콘층(3)에 형성된다.
소스 영역 및 드레인 영역이 형성되는 폴리실리콘층(3)의 패턴의 내측에는, 도전층(4)이 각각 형성되어 있다. 도전층(4)은, 분리하여 형성되는 복수의 섬 형상영역으로서 형성된다. 그리고, 복수의 섬 형상영역으로서 형성된 도전층(4)의 면적의 합계는, 폴리실리콘층(3)의 면적의 합계보다도 작다. 또한 도전층(4)의 단부는, 폴리실리콘층(3)의 단부보다도 내측에 형성된다. 이 도전층(4)의 패턴의 내측에는, 콘택홀 8a, 8b가 각각 형성되어 있다. 여기에서, 도 1에 나타내는 평면모식도에 있어서, A-A'로 나타내는 선을 따른 TFT소자의 단면도를 도 2에 나타낸다.
도 2에 나타내는 바와 같이 본 실시예에 따른 TFT소자는, 유리 기판(1)위에 SiN막이나 SiO2막과 같은 배리어층(2)을 성막하여, 이 배리어층(2)의 상층에 형성된다. 배리어층(2)은 유리 기판(1)으로부터의 Na등의 가동 이온이 폴리실리콘 막으로 확산되는 것을 방지하는 역할을 하고 있다. 소스 영역, 드레인 영역 및 채널 영역이 형성되는 폴리실리콘층(3)은, 배리어층(2)의 상층에 형성되어 있다. 소스 영역과 드레인 영역이 되는 폴리실리콘층(3) 표면 위에는 도전층(4)이 형성되어 있다. 본 실시예에서는, 도전층(4)은 몰리브덴(Mo)막으로 하여 막두께는 20nm으로 한다. 또한 도전층(4)의 단부는 폴리실리콘층(3)의 단부보다도 내측에 형성된다. 또한 폴리실리콘층(3)의 단부는, 폴리실리콘층(3)의 저면과 측벽으로 이루어지는 테이퍼 각도 θ1이 30°내지 40°가 된다. 이것에 의해, 형성되는 트랜지스터는, 양호한 Id/Vg특성과 험프 특성이 없는 트랜지스터 특성을 구비하는 것이 가능하다. 또한 도전층(4)의 저부와 단부로 이루어지는 테이퍼 각도 θ2는, 폴리실리콘층(3)의 테이퍼 각도 θ1보다도 작고, 본 실시예의 테이퍼 각도 θ2는, 10°내지 20°이다.
또한 도전층(4)과 폴리실리콘층(3)의 계면에는, 도전층(4)의 성막시에 폴리실리콘층(3)의 표면이 실리사이드화하고, 예를 들면 실리사이드(MoSi)층)(4')이 2nm정도로 극히 얇게 형성된다.
이들 폴리실리콘층(3)과 도전층(4)을 덮도록 게이트 절연막(5)이 형성되어 있다. 또한 채널 영역의 게이트 절연막(5)위에는 게이트 전극(6)이 형성된다. 게이트 절연막(5) 및 게이트 전극(6)의 상층에는, 이것들을 덮도록 층간 절연막(7)이 형성되어 있다. 소스 영역과 드레인 영역이 위치하는 영역에 형성된 도전층(4)의 상층에 형성되는 게이트 절연막(5) 및 층간 절연막(7)에는 각각 콘택홀 8a, 8b(이하 경우에 따라, 이것들을 한꺼번에 콘택홀(8)이라 칭한다)가 형성된다. 이 콘택홀 8a, 8b는, 게이트 절연막(5) 및 층간 절연막(7)을 관통하여, 도전층(4)의 표면이 노출하도록 형성된다. 또한, 도전층(4)의 면적은, 콘택홀(8)의 직경보다도 크게 하고 있다. 이것에 의해, 제조 공정에 있어서 콘택홀의 위치 결정에 높은 정밀도가 필요하지 않게 되어, 보다 간단하게 도전층(4)과 배선(9)의 높은 접촉 정밀도를 얻는 것이 가능하다. 또한, 게이트 전극(6)위의 콘택홀 8c(도시하지 않음)는, 게이트 전극(6)표면까지 층간 절연막(7)을 관통하여 형성된다.
소스 영역과 드레인 영역에 위치하는 콘택홀 8a, 8b의 벽면을 따라 소스 전극(9a) 및 드레인 전극(9b)이 각각 형성된다. 소스 전극(9a) 및 드레인 전극(9b)은, 콘택홀 8a, 8b 및 도전층(4)을 통해 폴리실리콘층(3)의 소스 영역, 드레인 영 역과 전기적으로 접속된다. 또한, 소스 전극(9a) 및 드레인 전극(9b)은, 콘택홀 8a, 8b의 개구부 부근의 층간 절연막(7)의 상층에도 형성된다. 그리고, 층간 절연막(7), 콘택홀(8), 소스 전극(9a) 및 드레인 전극(9b)을 덮도록 절연막(10)이 형성된다.
다음에 본 실시예에 따른 TFT소자의 제조 방법에 대하여 설명한다. 이하의 설명에서는, TFT소자의 제조 공정의 단면도를 도 3 내지 도 14에 나타내고, 이들의 도를 참조하여 제조 공정마다 제조 방법을 설명한다.
우선, 제1의 공정완료 후의 TFT소자의 단면도를 도 3에 나타낸다. 제1의 공정에서는 유리 기판(1)위에 SiN막이나 SiO2막의 배리어층(2)과 폴리실리콘층(3)이 되는 비정질 실리콘을 CVD(Chemical Vapor Deposition)로 연속 성막한다. 이에 따라 대기분위기에 존재하는 붕소 등의 오염물질이 폴리실리콘층(3)의 표면으로 들어오는 것을 방지한다. 또한, 비정질 실리콘을 유리 기판 위에 성막한 후에 유리 기판을 고온환경에 두고, 비정질 실리콘을 어닐하는 것이 바람직하다. 이것은, CVD로 성막되는 막이 다량의 수소를 함유하여, 후의 결정화 어닐 시에 발생하는 아브레이션을 억제하기 위함이다. 비정질 실리콘을 대기중에 폭로하면 표면에는 자연 산화막이 형성된다. 이것을 불산으로 에칭을 하여 제거한다. 계속해서, 비정질 실리콘에 대하여 결정화 어닐을 행한다. 결정화 어닐은, 질소 가스를 비정질 실리콘에 뿜으면서 엑시머레이저광을 조사하는 것으로 행해진다. 이 결정화 어닐에 의해, 비정질 실리콘은 폴리실리콘층(3)이 된다. 또한, 질소 가스를 뿜으면서 엑시머 레이저 광을 조사하는 것으로, 결정립계에서 발생하는 돌기 높이를 억제하여, 폴리실리콘층(3)표면의 평균 거칠기를 5nm이하로 억제하는 것이 가능하다.
제2의 공정완료후의 TFT소자의 단면도를 도 4에 나타낸다. 제2의 공정에서는 우선 불산을 사용하여 폴리실리콘층(3) 표면의 자연 산화막을 제거한다. 그 후에 폴리실리콘층(3)의 상층에 도전층(4)을 성막한다. 본 실시예에서는, 스퍼터법을 사용하여 Mo막을 20nm의 막두께로 형성한다. 이 때 폴리실리콘층(3)과 도전층(4)의 계면에는 MoSi등의 실리사이드층(4')이 2nm정도 형성된다.
제3의 공정완료 후의 TFT소자의 단면도를 도 5에 나타낸다. 제3의 공정에서는 TFT소자가 되는 폴리실리콘층(3) 및 도전층(4)의 형상에 따른 포토레지스트를 형성한다. 포토레지스트는, 도 5에 나타내는 바와 같이 폴리실리콘층(3)의 외주형상에 맞춘 형상이 되고 있다. 또한 포토레지스트는, 막두께가 다른 영역을 가지고 있다. 포토레지스트 중 막두께가 두꺼운 부분의 형상은, 도전층(4) 혹은 소스 영역 및 드레인 영역의 상층에 위치하는 영역으로서, 그 후의 공정에 있어서의 에칭 정도를 고려하여 설정된다. 한편, 포토레지스트 중 막두께가 얇은 부분의 막두께는, 그 후의 공정에 있어서의 에칭에 의해, 막두께가 두꺼운 부분의 포토레지스트를 어느 정도 남길지를 고려하여 설정된다.
이와 같이 두께가 다른 포토레지스트는, 하프노광 기술을 사용하여 1회의 사진제판공정에 의해 형성하는 것이 가능하다. 하프 노광 기술에서는, 하프톤 마스크를 사용한다. 하프톤 마스크라 함은, 포지티브형 포토레지스트인 경우, 포토레지스트가 불필요한 부분은 투명한 마스크로 하여, 두꺼운 막두께로 포토레지스트를 남 기는 부분은 불투명한 마스크로 하고, 얇은 막두께로 포토레지스트를 남기는 부분은 반투명한 마스크가 되는 마스크이다. 하프 노광 기술에서는, 이러한 하프톤 마스크를 사용하여 영역마다 광량을 제어하는 것으로, 원하는 외주형상으로, 막두께가 다른 부분을 가지는 포토레지스트를 1회의 사진제판공정에 의해 형성하는 것이 가능하다. 또한 이와 같이 형성된 포토레지스트를 사용하는 것으로, 포토레지스트의 외주형상에 따른 외주형상을 가지는 하층 패턴과, 하층 패턴과는 다른 외주형상을 가지는 상층 패턴을 1장의 마스크와 1회의 사진제판공정으로 형성하는 것이 가능하다. 이 때의 하층 패턴의 외주형상은, 막두께가 두꺼운 부분의 포토레지스트의 형상에 따른 것이 된다.
제4의 공정완료 후의 TFT소자의 단면도를 도 6에 나타낸다. 제4의 공정에서는, 제3의 공정에서 형성한 포토레지스트를 에칭 마스크로 하여, 도전층(4), 실리사이드층(4') 및 폴리실리콘층(3)을 에칭한다. 여기에서, 도전층(4)의 패턴은 폴리실리콘층(3)의 원하는 패턴과 같은 패턴이 된다. 그 후에 CF4와 02를 혼합한 가스에 의해 폴리실리콘층(3)을 드라이 에칭한다. 02가 혼합되어 있는 것으로 포토레지스트를 후퇴시키면서 에칭하기 때문에 폴리실리콘층(3)의 측벽은 테이퍼 형상을 가지게 된다. 또한 도전층(4)이 Mo막이기 때문에 도전층(4)도 에칭된다. 따라서, 도전층(4)은, 폴리실리콘층(3)으로부터 돌출하는 형상은 되지 않고, 폴리실리콘층(3)과 거의 동일한 테이퍼 형상을 가지는 측벽이 된다. 이상으로부터 02유량에 의해 폴리실리콘층(3)의 테이퍼 각도를 제어하는 것이 가능하다. 특히, 채널 영역은 폴리실 리콘층(3)의 테이퍼 각도를 30°내지 40°가 되도록 제어한다. 또한 하프 노광된 포토레지스트의 형상은 테이퍼 각도가 작아지지만, 30°이하는 되지 않도록 하프톤 프로세스로 제어한다.
제5의 공정완료 후의 TFT소자의 단면도를 도 7에 나타낸다. 제5의 공정에서는 포토레지스트의 막두께가 얇은 부분이 완전히 없어질 정도로 애싱 처리를 행하고, 이것에 의해 앞의 포토레지스트 막두께의 두꺼운 부분인 소스 영역과 드레인 영역만이 남도록 한다. 이 때, 포토레지스트는, 측벽부분도 애싱되므로, 측벽이 후퇴한다. 이것에 의해, 포토레지스트의 면적은 작아진다. 그리고, 남은 포토레지스트를 마스크로서 도전층(4)의 에칭을 행한다. 이 경우의 에칭은, 습식 에칭으로 행하고, 도전층(4)의 테이퍼 각도는 20°정도가 된다. 이상에 의해, 소스 영역과 드레인 영역의 도전층(4)의 패턴은, 애싱 전의 포토레지스트의 패턴보다도 애싱에 의한 포토레지스트 후퇴 분과 습식 에칭에 의한 사이드 에칭 분만 면적이 작아진다.
제6의 공정완료 후의 TFT소자의 단면도를 도 8에 나타낸다. 제6의 공정에서는, 제5의 공정에서 사용한 포토레지스터 및 제5의 공정후에 남아있는 실리사이드층(4')을 제거한다. 제6의 공정의 에칭에서는, 불소계의 에칭 가스(예를 들면 C4)를 사용한다. 그리고, 폴리실리콘층(3)의 표면을 깎는다. 본 실시예에서는, 이때의 깍는 양을 10nm이하로 했다.
제7의 공정완료 후의 TFT소자의 단면도를 도 9에 나타낸다. 제7의 공정에서는, 폴리실리콘층(3)과 도전층(4)을 덮도록 게이트 절연막(5)을 성막한다. 본 실시 예에서는, 게이트 절연막(5)으로서 SiO2막을 CVD에 의해 형성한다. 또한 본 실시예에서는, 게이트 절연막(5)의 막두께는 70nm 내지 100nm으로 했다.
제8의 공정완료 후의 TFT소자의 단면도를 도 10에 나타낸다. 제8의 공정에서는, 우선, 게이트 전극(6)이 되는 도전막을 예를 들면 Mo막에서 막두께가 20nm이 되도록 성막한다. 그리고, 게이트 전극(6)의 외형형상에 맞추어, 사진제판공정에 의해 포토레지스트를 원하는 패턴으로 형성하고, 그것을 마스크로서 에칭을 행한다. 이것에 의해, 게이트 전극(6)은 도 10과 같이 형성된다.
제9의 공정완료 후의 TFT소자의 단면도를 도 11에 나타낸다. 제9의 공정에서는 PMOS특성의 TFT소자를 형성할 경우, 이온주입으로 붕소의 불순물을 게이트 절연막(5) 넘어 폴리실리콘층(3)에 대하여 주입한다. 폴리실리콘층(3)의 채널 영역에서는 게이트 전극(6)의 도전막이 마스크가 되므로, 이 영역의 폴리실리콘층(3)에는 불순물이 도입되지 않는다. 소스 영역과 드레인 영역에는 도전층(4)이 있지만 매우 얇기 때문에, 불순물은 도전층(4)을 뚫고 폴리실리콘층(3)에 주입된다. 한편, NMOS특성의 TFT소자를 형성하는 경우에는, 인을 붕소와 마찬가지로 폴리실리콘층(3)에 주입한다. 도전층(4) 아래에도 불순물을 주입하는 것으로, 채널 영역과 드레인 영역간, 채널 영역과 드레인 영역간의 부분에서 확실한 오믹 특성을 얻는 것이 가능하다. 또한 TFT소자의 신뢰성의 면에서, TFT소자는 LDD(Lightly Doped Drain)구조인 것이 바람직하다. LDD구조는, 게이트 전극(6)의 폭을 바꾸는 것으로 고농도의 인과 저농도의 인이 도입되는 영역을 나누는 것으로 형성할 수 있다.
본 실시예에서는, 붕소이면 70keV의 전계 강도로 도즈량을 1E15/cm2정도, 인이면 70keV, 2E15/cm2정도로 이온주입을 행한다. 또한 본 실시예에서는, 도전층(4)의 막두께는 20nm으로 했지만 이 조건이면 25nm정도까지 문제없다. 이들 평가에는 SIMS를 사용하여, 막안의 불순물 농도 프로파일의 확인을 행했다. 여기에서, 본 실시예에 있어서의 붕소 및 인의 농도 프로파일을 도 15, 16에 나타낸다.
또한 PMOS와 NMOS가 혼재하는 CMOS구조의 TFT소자가 필요할 경우, PMOS용의 게이트 전극과 NMOS용의 게이트 전극을 2회로 나누어 형성하는 것으로 이러한 구조를 실현할 수 있다.
제10의 공정완료 후의 TFT소자의 단면도를 도 12에 나타낸다. 제10의 공정에서는, 적어도 폴리실리콘층(3)을 포함하는 영역을 덮도록 층간 절연막(7)을 500-1000nm정도의 막두께로 성막한다. 또한, 층간 절연막(7)은, 게이트 전극(6) 및 도전층(4)의 상층에 형성되는 게이트 절연막(5)의 상층에 형성된다. 또한 층간 절연막(7)은, 그 후에 형성되는 배선(9)과 게이트 전극(6) 사이의 크로스 용량을 작게 할 목적으로 층간 절연막(7)이 SiO2인 경우, 500nm이상 퇴적시키는 것이 바람직하다.
제11의 공정완료 후의 TFT소자의 단면도를 도 13에 나타낸다. 제11의 공정에서는 도전층(4)의 상부에 콘택홀 8a, 8b를 형성한다. 예를 들면 콘택홀 8a는 소스 영역위에 위치하도록 형성되고, 콘택홀 8b는 드레인 영역 위에 위치하도록 형성된다. 이들 콘택홀(8)은, 층간 절연막(7)의 표면에서, 층간 절연막(7) 및 게이트 절 연막(5)을 관통하여, 도전층(4)이 노출하는 깊이로 형성된다. 콘택홀(8)은, 사진제판공정에 의해 포토레지스트를 콘택홀의 개구 부분에 해당하는 영역에 개구를 설치하여, 층간 절연막(7) 및 게이트 절연막(5)을 에칭하는 것으로 형성된다. 또한, 도시하지 않지만, 게이트 전극(6)으로의 콘택홀 8c도 콘택홀 8a, 8b와 마찬가지로 게이트 전극(6)위에 형성된다.
제12의 공정완료 후의 TFT소자의 단면도를 도 14에 나타낸다. 제12의 공정에서는 제11의 공정에서 형성한 콘택홀(8)의 벽면을 따라 배선(9)을 형성한다. 여기에서는, 콘택홀 8a에 형성되는 배선(9)을 소스 전극(9a)이라 칭하고, 콘택홀 8b에 형성되는 배선(9)을 드레인 전극(9b)이라 칭한다. 본 실시예에서는, 배선(9)으로서 사용되는 도전막에 Mo/Al/Mo의 적층구조를 사용한다. 또한, 이 도전막은, Mo, Cr, W, Al, Ta나 이것을 주성분으로 하는 합금막이면 된다. 배선(9)은, 스퍼터링법을 사용하여 형성되고, 예를 들면 Al막의 막두께가 200-400nm, Al막에 끼워지는 영역에 형성되는 Mo막의 막두께가 50-150nm으로 한다. 그 후에 사진제판공정을 사용하여 포토레지스트를 형성한다. 포토레지스트는, 콘택홀(8) 및 콘택홀(8)의 개구부 근방에 배선(9)이 남도록 형성한다. 그리고, SF6과 02의 혼합 가스 및 Cl2와 Ar의 혼합 가스를 사용한 드라이에칭에 의해 배선(9)을 원하는 패턴으로 한다.
제12의 공정이 완료한 후, 패시베이션으로서 절연막(10)을 형성한다. 절연막(10)은, 예를 들면 SiN막을 성막하는 것으로 형성된다. 그 후에 질소 분위기 중에서 450℃로 가열한 어닐 로에 1시간 유지했다. 이것에 의해, 폴리실리콘층(3)의 소스·드레인 영역에 도입한 불순물이 활성화된다. 어닐 공정이 완료한 후, 절연막(10)에 대하여 사진제판공정과 에칭에 의해, 원하는 부분의 개구를 행하여, ITO 나 IZO등의 투명 도전막의 배선을 행한다.
액정표시장치로서는 화소전극으로서 ITO나 IZO등의 투명도전막을 형성할 때까지를 어레이 기판공정으로 하고 있지만 여기에서는 설명을 생략한다. 또 본 발명의 형태로서 TFT소자 영역만 설명을 행했지만, 이외의 전극이나 배선, 콘택홀 등의 패턴에 대해서는 설명을 생략했다.
콘택홀(8)을 형성할 경우, 에칭 부족에 의한 접촉 불량을 방지하기 위해, 에칭 조건을 오버 에칭으로 하는 것이 일반적으로 행해지고 있다. 종래에서는 폴리실리콘층의 상층에 도전층(4)을 통하지 않고 배선 혹은 전극을 형성하고 있었기 때문에 배선(9)이 형성되는 콘택홀을 형성하는 에칭 공정에 있어서 오버 에칭에 의해 폴리실리콘층이 예상 이상으로 깎이는 경우가 있었다.
또한 폴리실리콘층(3)의 소스 영역 및 드레인 영역은, 이온주입에 의해 형성된다. 이러한 이온주입에서는, 폴리실리콘층의 깊이 방향에서 불순물 농도에 편차가 생긴다. 본 실시예에 따른 예에서는, 도 15, 도 16의 그래프에 나타내는 바와 같이 폴리실리콘층(3)의 깊이가 깊어짐에 따라 불순물 농도가 약해진다. 폴리실리콘층은, 불순물 농도가 높아짐에 따라 저항값이 작아진다. 즉, 폴리실리콘층은, 깊이가 깊어짐에 따라 저항값이 커지는 경향이 있다. 요컨대, 종래의 TFT소자의 구조에서는, 폴리실리콘층이 예상 이상으로 깎인 경우, 소스 영역 및 드레인 영역과 배선의 접촉저항이 변동된다는 문제가 있었다.
이에 대하여 본 실시예에 따른 TFT소자는, 콘택홀(8)이 도전층(4)의 상층에 형성되므로, 도전층(4)이 스토퍼로서 작용한다. 그 때문에 폴리실리콘층(3)이 에칭되는 경우는 없다. 따라서, 본 실시예에 따른 TFT소자는, 소스 영역 및 드레인 영역과 배선(9)의 접촉저항을 낮은 저항값으로 안정시키는 것이 가능하다.
또한 본 실시예에 따른 TFT소자는, 폴리실리콘층(3)의 상층에 형성된 도전층(4)을 통해 폴리실리콘층(3)에 형성된 소스 영역 및 드레인 영역과 배선(9)을 접속한다. 그리고, 도전층(4)은, Mo 혹은 Mo를 주성분으로 하는 금속으로 형성되므로, 도전층(4)과 폴리실리콘층(3)은 실리사이드층(4')을 통해 저저항으로 접속된다. 그 때문에 배선(9)은, 도전층(4)과 양호한 콘택 저항을 가지는 효과가 있다.
또한, 본 실시예에 따른 TFT소자의 제조 방법에서는, 하프톤 마스크를 사용하여, 1회의 사진제판공정으로 폴리실리콘층(3) 및 도전층(4)의 외주형상을 형성한다. 종래에서는 다른 형상을 가지는 패턴은, 그 패턴마다 사진제판공정이 필요했다. 즉, 본 실시예에 따른 TFT소자의 제조 방법에서는 이 사진제판공정을 삭감하는 것이 가능하다. 또한 사진제판공정이 줄기 때문에, 사용하는 마스크의 매수도 삭감하는 것이 가능하다.
또한, 본 발명은 상기 실시예에 한정되는 것은 아니고, 취지를 일탈하지 않는 범위에서 적절히 변경하는 것이 가능하다. 예를 들면 실시예 1에서는 TFT소자에 대해 설명했지만, 액정표시장치에는 그 외에도 유지용량 소자 한쪽의 전극에는 저저항으로 한 폴리실리콘층(3)이 있으며, 또 배선으로서 폴리실리콘층(3)의 일부를 사용하는 경우가 있다. 이와 같은 영역에 대해 TFT소자 영역과 동시에 형성하는 것 도 가능하다.
도 1은 실시예 1에 따른 TFT소자의 평면 모식도다.
도 2는 실시예 1에 따른 TFT소자의 단면도다.
도 3은 실시예 1에 따른 TFT소자의 제1의 공정완료후의 단면도다.
도 4는 실시예 1에 따른 TFT소자의 제2의 공정완료후의 단면도다.
도 5는 실시예 1에 따른 TFT소자의 제3의 공정완료후의 단면도다.
도 6은 실시예 1에 따른 TFT소자의 제4의 공정완료후의 단면도다.
도 7은 실시예 1에 따른 TFT소자의 제5의 공정완료후의 단면도다.
도 8은 실시예 1에 따른 TFT소자의 제6의 공정완료후의 단면도다.
도 9는 실시예 1에 따른 TFT소자의 제7의 공정완료후의 단면도다.
도 10은 실시예 1에 따른 TFT소자의 제8의 공정완료후의 단면도다.
도 11은 실시예 1에 따른 TFT소자의 제9의 공정완료후의 단면도다.
도 12는 실시예 1에 따른 TFT소자의 제10의 공정완료후의 단면도다.
도 13은 실시예 1에 따른 TFT소자의 제11의 공정완료후의 단면도다.
도 14는 실시예 1에 따른 TFT소자의 제12의 공정완료후의 단면도다.
도 15는 실시예 1에 따른 TFT소자의 폴리실리콘층에 있어서의 붕소 농도 프로파일을 도시하는 도면이다.
도 16은 실시예 1에 따른 TFT소자의 폴리실리콘층에 있어서의 인 농도 프로파일을 도시하는 도면이다.
도 17은 종래의 TFT소자의 단면도다
[부호의 설명]
1 : 유리 기판 2 : 배리어 층
3 : 폴리실리콘층 4 : 도전층
4' : MoSi(실리사이드)층 5 : 게이트 절연막
6 : 게이트 전극 7 : 층간 절연막
8 : 콘택홀 8a : 소스 영역 콘택홀
8b : 드레인 영역 콘택홀 9 : 배선
9a : 소스 전극 9b : 드레인 전극
10 : 절연막

Claims (9)

  1. 기판 위에 형성되어, 채널 영역, 소스 영역, 드레인 영역을 가지는 폴리실리콘층과,
    상기 폴리실리콘층의 상층에 형성되어, 상기 소스 영역 및 상기 드레인 영역의 적어도 일부를 덮는 도전층과,
    적어도 상기 폴리실리콘층을 포함하는 영역을 덮는 영역에 형성되는 층간 절연막과,
    상기 층간 절연막을 관통하여, 상기 도전층이 노출하는 깊이로 형성되는 콘택홀과,
    상기 콘택홀의 벽면을 따라 형성되는 배선층을 구비하는 것을 특징으로 하는 박막트랜지스터.
  2. 제 1항에 있어서,
    상기 폴리실리콘층과 상기 도전층의 계면에는 실리사이드층이 형성되는 것을 특징으로 하는 박막트랜지스터.
  3. 제 1항 또는 제 2항에 있어서,
    상기 도전층은, 상기 폴리실리콘층의 상층에 분리하여 형성되는 복수의 섬 형상영역을 가지고, 상기 복수의 섬 형상영역의 면적의 합계는, 상기 폴리실리콘층이 형성되는 영역의 면적보다도 작은 것을 특징으로 하는 박막트랜지스터.
  4. 제 1항 또는 제 2항에 있어서,
    상기 도전층의 단부는, 상기 폴리실리콘층의 단부보다도 내측에 형성되는 것을 특징으로 하는 박막트랜지스터.
  5. 제 1항 또는 제 2항에 있어서,
    상기 도전층은, 상기 콘택홀의 저면의 면적보다도 큰 면적을 가지고, 상기 배선층은, 상기 콘택홀을 통해 상기 도전층과 전기적으로 접속되어 있는 것을 특징으로 하는 박막트랜지스터.
  6. 제 1항 또는 제 2항에 있어서,
    상기 폴리실리콘층은, 저면과 측벽으로 이루어지는 테이퍼 각도가 30°내지40°이며, 상기 도전층은, 저면과 측벽으로 이루어지는 테이퍼 각도가 상기 폴리실리콘층의 테이퍼 각도 이하인 것을 특징으로 하는 박막트랜지스터.
  7. 제 1항 또는 제 2항에 있어서,
    상기 도전층은 몰리브덴 또는 몰리브덴을 주성분으로 하는 합금막인 것을 특징으로 하는 박막트랜지스터.
  8. 청구항 1 또는 청구항 2에 기재된 박막트랜지스터를 가지는 것을 특징으로 하는 표시장치.
  9. 채널 영역, 소스 영역, 드레인 영역을 가지는 폴리실리콘층이 기판 위에 형성되는 박막트랜지스터의 제조 방법으로서,
    상기 폴리실리콘층의 상층에 도전층을 성장시키는 공정과,
    상기 도전층의 상층에, 상기 폴리실리콘층의 외주형상에 따라 패터닝 되어, 상기 소스 영역 및 상기 드레인 영역이 위치하는 영역의 막두께가 그 외의 영역보다도 두꺼운 포토레지스트 막을 형성하는 공정과,
    상기 포토레지스트막을 사용하여 상기 폴리실리콘층을 형성하는 공정과,
    상기 포토레지스트 막 중 막두께가 얇은 부분이 없어질 정도로 상기 포토레지스트 막을 제거하는 공정과,
    막두께가 얇은 부분이 제거된 상기 폴리실리콘층을 사용하여 상기 도전층을 형성하는 공정을 구비하는 것을 특징으로 하는 박막트랜지스터의 제조 방법.
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