JP2007173652A - 薄膜トランジスタ装置およびその製造方法、ならびに、該薄膜トランジスタ装置を備えた表示装置 - Google Patents

薄膜トランジスタ装置およびその製造方法、ならびに、該薄膜トランジスタ装置を備えた表示装置 Download PDF

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Abstract

【課題】 TFTの層間絶縁膜の下層にあって膜厚が薄いポリシリコン膜からなるソース領域やドレイン領域に到達するコンタクトホールを開口する際に、ポリシリコン膜を突き抜けてしまうとコンタクトホール底部にポリシリコン膜が残存しないため、接続抵抗が増大してしまう。また、保持容量の下部電極がポリシリコン膜からなる場合、該膜を低抵抗化するために高ドーズのドーピングプロセスが必要であるため、生産性を著しく低下させていた。
【解決手段】 基板１上で島状に形成されたポリシリコン膜３におけるソース領域３ａおよびドレイン領域３ｂの少なくとも一部を覆う金属膜４を形成してから、ゲート絶縁膜５、ゲート電極６、層間絶縁膜７を形成し、金属膜４の上部にコンタクトホール８を開口する。さらに、金属膜４を形成する際に、保持容量の位置まで延在させることにより、金属膜４を保持容量の下部電極となす。
【選択図】 図１

Description

本発明は、アクティブマトリックス方式の電気光学表示装置、特に、液晶表示装置や有機電界発光型表示装置に用いられる薄膜トランジスタ(TFT:Thin Film Transistor)装置およびその製造方法に関する。
近年、ＴＦＴを用いた液晶表示装置やＥＬ表示装置といった薄型表示装置の開発が推進されている。さらに、活性領域の材料としてポリシリコンを用いたＴＦＴは従来のアモルファスシリコンのＴＦＴに比べて高精細のパネルが形成できること、駆動回路領域と画素領域とを一体形成できること、駆動回路チップや実装のコストが不要となり低コストが可能になること等の利点から注目されている。
TFTの構造としてスタガ型とコプラナ型があるが、ポリシリコンTFTにおいては、高温のシリコン結晶化工程をプロセスの最初に行える点から、コプラナ型が主流となっている。コプラナ型ポリシリコンTFTの一般的な構造を製造工程も交えながら以下に説明する。ガラス基板上に下地となる絶縁膜を形成した上に膜厚５０〜１００ｎｍのポリシリコン膜を形成し、パターニングすることによりＴＦＴのチャネル部を形成する手法が一般的である。この際、ポリシリコン膜が下層にあることに着目して、チャネル部以外の導電膜にもポリシリコン膜を利用することがある。例えば活性領域とは別個に、または延長上に、ポリシリコン膜をパターニングして保持容量部の下部電極としても用いることも可能である。
ポリシリコン膜をパターニングした後は、ポリシリコン膜を被覆するようにシリコン酸化膜等からなるゲート絶縁膜を成膜し、さらにその上層にゲート電極や保持容量の上部電極を形成した後、層間絶縁膜を成膜してから、前記ポリシリコン膜に到達するようゲート絶縁膜と層間絶縁膜に設けられた深さ５００〜６００ｎｍのコンタクトホールを介してポリシリコン膜と接続するように金属膜からなる信号配線を形成する。その後、さらに上部絶縁膜を成膜し、上部絶縁膜に設けられたコンタクトホールを介して前記信号配線に接続する画素電極を形成して、アクティブマトリクスの画素電極を含めたＴＦＴ装置が完成する。
以上のように、ポリシリコン膜を下層に配置した構造のＴＦＴ装置を製造するに際しては、いくつかの点に注意する必要がある。まず第一に、保持容量の下部電極としてポリシリコン膜を用いる場合には、下部電極として機能するためにポリシリコン膜の比抵抗を充分に下げておくことが求められ、そのためにはポリシリコン膜への不純物のドーピング量を増やす必要がある。ただし、ドーピング量を増大させると、ゲート絶縁膜へのダメージも増大するため、ダメージを抑制しつつポリシリコン膜へのドーピング量を増大させる手法が必要である。そのための手法として例えば、保持容量部の下部電極となるポリシリコン膜に不純物をドーピングする際に保持容量部以外をマスクする手法が知られている。（特許文献１参照）
第二に、下層のポリシリコン膜まで到達するようなコンタクトホールを層間絶縁膜とゲート絶縁膜からなる絶縁膜に開口する際には、コンタクトホールの底部となるポリシリコン膜を突き抜けないようなエッチングプロセスが求められる。突き抜けが発生するとコンタクトホールの底部にはポリシリコン膜が残存しないため、電気的に接続できる箇所は、コンタクトホール内壁面に露出するポリシリコン膜の断面のみになってしまい、接続抵抗が増大してしまうからである。絶縁膜の膜厚は、層間絶縁膜とゲート絶縁膜とで合計６００ｎｍ程度にもなる一方で、下層のポリシリコン膜の膜厚は５０ｎｍ程度しかないため、プロセスの均一性や制御性を高めるだけでは、全てのコンタクトホールにおいてポリシリコン膜を突き抜けることなく絶縁膜を完全にエッチングすることは非常に困難である。そのため、このようなエッチングプロセスには、絶縁膜のポリシリコン膜に対する高いエッチング選択比が必須となる。エッチング選択比のみを重視したエッチングを行なうと、ポリシリコン膜の突き抜けを発生させることなく良好にコンタクトホールを開口できるのではあるが、一般にはエッチング速度の低下につながるため、非常に厚い絶縁膜を開口させるために長時間を要し、生産性が大きく低下するという問題も生じる。そのようなトレードオフを解決する手段として、エッチングを２段階で行なうことにより選択性と量産性とを両立させる技術が知られている。（特許文献２参照）
また、ポリシリコン膜の下層にシリコン膜、シリサイド膜あるいは金属膜を形成することによりエッチングプロセスのマージンを広げて、ポリシリコン膜の突き抜けもエッチング不足も起きないようにする手法も知られていた。（特許文献３参照）
特開２００１−２９６５５０号公報（図５） 特開２００１−２６４８１３号公報（図１） 特開平１０−１７０９５２号公報（図８）
保持容量の下部電極としてポリシリコン膜を用いる場合、高い濃度でドーピングを行う必要があるが、そのためには長い処理時間を必要とするので、該ドーピング工程は量産性が低いプロセスである。また、ドーピングによる保持容量部の容量となる絶縁膜のダメージは回避できずに保持容量の劣化を引き起こす。さらに、下部電極をポリシリコン膜で形成する限り、ドーピング濃度だけでは低抵抗化に限界があるため、下部電極自体が容量成分を持ち、所望の特性がえられないという問題がある。容量成分に関わる問題の他にも、保持容量の下部電極までポリシリコン膜を引き回すことにより、保持容量に直列する抵抗成分が増大するという問題もある。
また、コンタクトホールの開口においては、エッチングを２段階に分けることは量産性の点で適していない。さらに、ポリシリコン膜の下地に別途シリコン膜を形成する方法においても、選択性の点から効果は低く、層間絶縁膜の膜厚やエッチング速度の面内分布を含めたばらつきに完全に対応できるとは限らない。そして、もしコンタクトホールの開口の形成が良好になされなかった場合は、信号配線とポリシリコン膜のドーピング領域との導通が不十分となり、またポリシリコン膜のドーピング領域と画素電極部の信号伝達も良好になされないことになるため、表示上の欠陥を引き起こすことになる。
本発明においては、ＴＦＴの最下層の導電膜である薄いポリシリコン膜に関わる上記の問題を解決するためのＴＦＴの構造と製法を提供することを目的とする。すなわち、ドーピングによる絶縁膜へのダメージを最小限に抑えるために量産性にすぐれ、かつ保持容量部の下部電極を容易に低抵抗化して特性の向上に寄与できる構造と製法とを提供することを目的とする。また、本発明の他の目的は、ＴＦＴの信号配線と最下層の導電膜である薄いポリシリコン膜のドーピング領域との間に良好な電気的導通を達成するための構造と製法を提供することであり、さらには、特に表示に大きく影響するポリシリコン膜のドーピング領域と画素電極とのトータルな接続抵抗を低減するための構造と製法を提供することである。
本発明におけるTFT装置においては、少なくともチャネル部を形成するポリシリコン膜のドーピング領域を被覆し、かつ、コンタクトホールの直下と重なる部分を有する金属膜を形成することを特徴とする。また、コンタクトホールを介して上記金属膜に上層の電極が直接接続することを特徴とする。さらに、上記金属膜をポリシリコン膜の外へ延在することにより保持容量の下部電極を形成することを特徴とする。
本発明におけるTFT装置にあっては、ＴＦＴの最下層の導電膜である薄いポリシリコン膜のドーピング領域を覆い、コンタクトホールの直下と重なる部分を有する金属膜を形成したので、上層の電極とのコンタクトホールを介した接続抵抗を低減することができ、良好な表示特性をえることができるという効果を奏する。また、保持容量の下部電極を低抵抗である金属膜で形成することができるので、ドーピングによる絶縁膜の劣化を抑制し、量産性を確保したうえで、安定した容量を形成でき、表示特性を向上することができるという効果を奏する。
以下、本発明のTFT装置および、その製造方法について図面を用いて説明する。
実施の形態１．
図１は、本発明を適用した液晶パネル用基板の実施の形態１の断面図を示している。
図１において、ガラス基板1上の保護絶縁膜2上に形成されたポリシリコン膜3はソース領域3aとドレイン領域3cとチャネル領域3bとを有しており、ソース領域3aとドレイン領域3cを覆うようにして金属膜4、がある。保護絶縁膜2やポリシリコン膜3や金属膜４を覆うようにしてゲート絶縁膜5が形成されて、その上部においてチャネル領域3bの上方に相当する位置にゲート電極6が形成され、さらにＳｉＯ２等からなる層間絶縁膜7により被覆されている。信号配線9は層間絶縁膜7上にあって、層間絶縁膜７とゲート絶縁膜５とに設けられたコンタクトホール8を介してソース領域3aおよびドレイン領域3c上の金属膜4と接続されている。
図１に示すTFT装置においては、コンタクトホール8の底部に金属膜4が存在するので、コンタクトホール８を開口するエッチングの際にポリシリコン膜3を突き抜けることが無く、金属膜4を介して信号配線9がソース領域3aおよびドレイン領域3cと低抵抗で接続するので表示特性の向上にも寄与できる。
図１において示される本発明のＴＦＴについての製造方法を図2に基づいて以下に説明する。図2aにおいて、石英基板やガラス基板等の基板1の表面にＣＶＤ等によりシリコン酸化膜やシリコン窒化膜等の絶縁性の膜からなる保護絶縁膜2を成膜し、厚さ５０〜２００ｎｍのポリシリコン膜を形成する。このポリシリコン膜をエッチングによりパターニングして、半導体層として島状のポリシリコン膜3を形成する。
ポリシリコン膜3には後の工程において、ＴＦＴ のチャネル領域3b、ソース領域3aおよびドレイン領域3cが作りこまれるが、これについては後述する。図2bにおいて、スパッタ法等により金属膜4を成膜し、パターニングを行う。この際、パターニングで金属膜4を残す領域は、後述するコンタクトホール８の下方に相当する位置と重なる領域であり、後述するソース領域3a、ドレイン領域3cの上部である。この金属膜4の膜厚が厚い場合、後述する直下のポリシリコン膜3への不純物ドーピングが困難であるため、膜厚は１００ｎｍ以下であることがのぞましい。通常、TFTの閾値や移動度性能向上のため、後工程で３５０〜４５０℃の熱処理が有用となるが、この熱処理を容易にするためには、この金属膜にTi、Ta、W、Mo等の高融点金属やTiN、TaN、HfN、WN、MoN、ZrN、VN、NbN、TiB2、ZrB2、HfB2、VB2、NbB2、TaB2等の導電性金属化合物を用いることが望ましい。
図2cにおいて、ＣＶＤ法などにより保護絶縁膜2とポリシリコン膜3と金属膜4を覆うようにして７０〜１５０ｎｍの厚さのゲート絶縁膜5を形成する。その後、ゲート絶縁膜5上にＴＦＴのゲート電極に対応する金属膜をスパッタ法等により、１００〜５００ｎｍの厚さに形成した後に、エッチングによりパターニングを行なってチャネル領域3bに重なるようにゲート電極6を形成する。それから、ゲート電極6をマスクとして、不純物（例えばリン）のイオン打ち込みにより、ＴＦＴの能動層にソース領域3a及びドレイン領域3cとなる領域を自己整合的に形成する。このときゲート電極6の下方には不純物が導入されず、その部分がチャネル領域3bとして残る。
特にドレイン領域におけるゲート電極6の端部と金属膜4の端部との距離Ｌは、ＴＦＴのリークを防ぐために、Ｌ≧１μｍの距離を保つように設定しておくのが望ましい。次に、ゲート電極6、ゲート絶縁膜5上にかけて、シリコン酸化膜のような層間絶縁膜7をＣＶＤ法等により、３００〜７００ｎｍの厚さに形成する。
図2dにおいて、ソース領域3a、ドレイン領域3c、及び配線用に用いる場合の金属膜4に対し、層間絶縁膜7とゲート絶縁膜５とに、コンタクトホール8をドライエッチング法により形成する。このとき、異方性ドライエッチングとしては、例えばＣＦ4やＳＦ6をエッチングガスとして用いる反応性イオンエッチングやケミカルドライエッチング、プラズマエッチング等が考えられる。混合比を変えてエッチングレートを変えるようにしてもよい。通常のケミカルドライエッチングやプラズマエッチングにおけるポリシリコン膜とシリコン酸化膜とエッチング速度比は１０以上であり、ポリシリコン膜のエッチング速度の方が速い。これらのエッチングでは、エッチングがポリシリコン膜表面で止まらず、容易にポリシリコン膜を突き抜ける。反応性イオンエッチングでは、このエッチング速度比を逆転することが出来るが、エッチング速度は遅くなり、また、エッチング面に残渣が付着することから後処理が必要な場合もある。本発明においては、ソース領域3a、ドレイン領域3cの上層に金属膜4を形成しているため、コンタクトホール8の穴底には金属膜4が存在することになり、一般に金属材料の膜とシリコン酸化膜とのエッチング速度比を１未満にすることは比較的容易であることから、エッチングによるポリシリコン膜の突き抜けが発生せず良好な接続が得られる効果を奏する。
その後、スパッタ法によりアルミニウム等の低抵抗導電膜を全面に形成してからパターニングを行なうことによって、信号配線9がコンタクトホール8にてソース領域3aおよびドレイン領域3cに接続される。
本発明の実施の形態１においては、ＴＦＴのソース・ドレイン領域のポリシリコン膜上に金属膜を形成することにより、コンタクトホール開口時のエッチングにおける突き抜けを防止し、上層の電極とポリシリコン膜との良好な接続を得ることができる。
実施の形態２．
本発明の実施の形態１においては、薄いポリシリコン膜の上層に金属膜を形成することにより、薄いポリシリコン膜を用いることに起因する課題の一つであるコンタクトホール開口時のポリシリコン膜の突き抜けを防止することができ、それによってドレイン領域と信号配線との接続抵抗の増大も抑制できた。本発明の実施の形態２においてはさらに別の効果を兼ね備えることを目的としている。
本発明の実施の形態２に係るTFT装置の断面図を図３に示す。なお、図３においては、図１に示す本実施の形態１の構成と同一箇所には同一番号を付記している。図１に記載が無い点としては、ゲート電極６と同じレイヤで形成された保持容量の上部電極１０がある点と、保持容量の上部電極１０と対向する下部電極としても金属膜４を用いている点である。
以下、実施の形態２のTFT装置の製造方法について説明するが、実施の形態１と共通する製法に関しては省略する。まず、図２（ｂ）において、金属膜４をパターニングする際に、本実施の形態２においては保持容量の下部電極に相当する領域まで延在させておく。その後、実施の形態１と同様に形成したゲート絶縁膜５上に、金属膜を成膜した領域に重なるようにパターニングすることにより、ゲート電極６と保持容量の上部電極１０とを形成する。通常のように保持容量の下部電極をポリシリコン膜３のみで形成している場合には、保持容量の上部電極１０の形成前に、下部電極の比抵抗を下げるために高ドーズの不純物をドーピングする必要があるが、本実施の形態２においては金属膜４を延在させているため、そのような工程は不要となる。後は、実施の形態１と同様にして層間絶縁膜７、コンタクトホール８、信号配線９とを形成すると図３に示すようなTFT装置が完成する。
なお、保持容量の上部電極１０と下部電極との間の誘電膜としては、実施の形態２のようにゲート絶縁膜５を用いることができる。この場合は工程数を増加しなくてすむという効果を奏するが、必ずしもこれに限定されるものではなく、別途形成してもよい。また、誘電膜としてシリコン窒化膜等の誘電率の高い絶縁膜を用いた場合には、保持容量の容量値を大きくすることができるという効果を奏する。
ここで、本発明の実施形態２においては、保持容量の下部電極を金属膜で形成しているため、従来のポリシリコン膜のみの場合のように下部電極として必要な低抵抗化のための高ドーズ量の不純物ドーピング工程が不要となり、大幅に工程を短縮することができる。しかも、ポリシリコン膜を用いる場合よりも低抵抗化が出来、保持容量に直列する抵抗が減少するという効果を奏する。
実施の形態３．
本発明の実施の形態１においては、薄いポリシリコン膜の上層に金属膜を形成することにより、薄いポリシリコン膜を用いることに起因する課題の一つであるコンタクトホール開口時のポリシリコン膜の突き抜けを防止することができ、それによってドレイン領域と信号配線との接続抵抗の増大も抑制できた。本発明の実施の形態３においてはさらにその効果を向上させ、ドレイン領域と画素電極とのトータルな接続抵抗の増大を抑制することを目的としている。
本発明の実施の形態３に係るTFT装置について以下に図4を用いて説明する。なお、図４においては、図１に示す本実施の形態１の構成と同一箇所には同一番号を付記している。図１から追加された点としては、図１に示すTFTを被覆するように形成される上部絶縁膜１１とその上層に形成されている画素電極１３がある点と、画素電極１３と金属膜４とを接続するために、上部絶縁膜１１と層間絶縁膜７とゲート絶縁膜５とに開口された上部コンタクトホール１２が形成されている点である。
以下、実施の形態３のTFT装置の製造方法について説明するが、実施の形態１と共通する製法に関しては省略する。まず、図２（ｃ）に示す構造から、実施の形態１と同様に、ソース領域３ａ上とドレイン領域３ｃ上の各々の金属膜４に到達するコンタクトホール８を形成し、金属膜４と接続するように信号配線９を形成し、さらに、信号配線９と層間絶縁膜７とを被覆するように上部絶縁膜１１を形成する。（図示せず）。上部絶縁膜１１の形成については、ＣＶＤ等の方法によりシリコン酸化膜やシリコン窒化膜を成膜してもよいし、樹脂膜を塗布してもよいし、それらの積層を形成してもよい。その後、ドレイン領域３ｃ上から延在する金属膜４上において上部絶縁膜１１、層間絶縁膜７、ゲート絶縁膜５を開口する上部コンタクトホール１２を開口した後、開口底部に露出する金属膜４と接続するように画素電極１３を上部絶縁膜１１上に形成することにより、図４に示すＴＦＴ構造が形成される。画素電極１３は例えば、ＩＴＯ等の透明導電材料やＡｌ等の金属材料をスパッタ法により成膜後にパターニングして形成される。
ここで、上部コンタクトホール１２を開口する際の絶縁膜の厚みは実施の形態１におけるコンタクトホール８の時よりもさらに厚くなっているが、金属膜４が延在されているため、エッチングによっても突き抜けることがなく絶縁膜を除去することが可能であり、画素電極１３とドレイン領域３ｃとは金属膜４を介して良好に接続される。さらに、実施の形態３においては、ドレイン領域３ｃと金属膜４という下層の積層導電膜と画素電極１３とが上部コンタクトホール１２を介して直接接続しているため、接続抵抗を十分低減でき、表示特性も向上する。
この効果は、実施の形態１のTFT装置の上層に画素電極１３を追加して得られる図５に示すTFT装置の断面図と比較すると明らかである。図５において、画素電極１３はコンタクトホール１２を介して信号配線９に接続され、さらに信号配線９はコンタクトホール８を介して金属膜４に接続されている。つまり、実施の形態３に示される構造によって、画素電極13とドレイン領域3cとの間に介在する導電層を２種類から１種類に減らすことができるので、トータルな接続抵抗を下げることができ、表示特性を向上させることが可能である。
本発明の実施の形態１〜３に係るTFT装置は、ソース領域３ａやドレイン領域３ｃを含むポリシリコン膜３が、金属膜４を介して信号配線９や画素電極１３と低抵抗な接続を実現しているという特徴を有しているため、表示装置に用いるのに好適である。すなわち、表示装置の表示領域内において信号配線と走査線とが交差し、その交差部付近に本発明に係るTFT装置を配置してなるアクティブマトリクス型アレイ基板を備えた表示装置に用いることが可能である。
具体的には、本発明に係るTFT装置を形成したアレイ基板をカラーフィルタ基板と貼り合わせ、その内部に液晶材料を封入することにより液晶表示装置を形成することが可能である。また、アレイ基板上の画素電極１３上に自発光材料と対向電極とを積層することによりエレクトロルミネセンス表示装置を形成することも可能である。また、表示領域だけでなく表示領域の周辺に位置する駆動回路にも本発明のTFT装置を適用してもよく、その場合は表示領域内のTFT装置と同時に形成することができる。
なお、本発明の実施の形態１〜３は、適宜組合せてもよいし、応用、変形をすることも可能である。たとえば、金属膜4の形成領域とコンタクトホール8の開口領域とは完全に一致しなくてもよく、ずれていても、一方が他方を含んでいればよい。
また、保持容量の下部電極の下にまでポリシリコン膜３が延在されていてもよい。この場合、金属膜4はポリシリコン膜３の段差を覆う必要が無いので断線しないという効果を奏する。
また、本発明の実施の形態３においては、コンタクトホール１２の開口位置は、ソース領域３ａやドレイン領域３ｃと金属膜４とが重複している箇所であってもよい。
さらに、本発明の実施の形態２においては、ポリシリコン膜3上の金属膜4をソース領域3a上とドレイン領域3c上に形成し、さらに延在して保持容量の下部電極として形成したが、いずれか少なくとも一つだけに適用しても、適用した個所では本発明の実施の形態１に記載した効果がえられる。
さらに、本実施の形態１から３においては、保護絶縁膜２がシリコン酸化膜やシリコン窒化膜等で形成されているTFT装置について説明を行なったが、保護絶縁膜２はシリコン酸化膜とシリコン窒化膜からなる積層膜でもよいし、保護絶縁膜２自体が無くてもよく、いずれの場合においても本発明の効果が損なわれるものではない。
本発明の実施の形態１における薄膜トランジスタ(TFT)装置の断面構造である。 本発明の実施の形態１における薄膜トランジスタ(TFT)装置の製造方法を説明するための工程断面図である。 本発明の実施の形態２における薄膜トランジスタ(TFT)装置の断面構造である。 本発明の実施の形態３における薄膜トランジスタ(TFT)装置の断面構造である。 本発明の実施の形態３における薄膜トランジスタ(TFT)装置と比較を行なうための断面構造図である。
符号の説明
１ 基板、２ 保護絶縁膜、３ ポリシリコン膜、
３ａ ソース領域、３ｂ チャネル領域、３ｃ ドレイン領域、
４ 金属膜、
５ ゲート絶縁膜、６ ゲート電極、７ 層間絶縁膜、
８ コンタクトホール、９ 信号配線、
１０ 保持容量の上部電極、１１ 上部絶縁膜、１２ 上部コンタクトホール、１３ 画素電極

Claims (11)

  1. 基板上に形成された薄膜トランジスタ装置であって、
    島状に形成された半導体層のソース領域およびドレイン領域の少なくとも一部を覆う金属膜があり、
    前記島状の半導体層と前記金属膜とを覆うゲート絶縁膜と、
    前記ゲート絶縁膜を覆う層間絶縁膜と、
    前記層間絶縁膜上にある信号配線を有し、
    前記ゲート絶縁膜と前記層間絶縁膜には前記金属膜まで達するコンタクトホールが形成されており、前記信号配線は前記コンタクトホールを介して前記金属膜と接続されていること
    を特徴とする薄膜トランジスタ装置。
  2. 請求項１記載の薄膜トランジスタ装置であって、
    前記島状の半導体層、前記金属膜、前記ゲート絶縁膜、および前記ゲート絶縁膜上に形成されるゲート電極を備えた薄膜トランジスタ と
    下部電極、絶縁容量膜、および上部電極を備えた保持容量
    とを含む薄膜トランジスタ装置であって、
    前記金属膜は、前記島状の半導体層の外へ延在して広がっており、
    前記保持容量の前記下部電極は、少なくとも前記金属膜からなること
    を特徴とする薄膜トランジスタ装置。
  3. 請求項２記載の薄膜トランジスタ装置であって、
    前記保持容量の前記上部電極は、前記ゲート電極と同じ材質で形成されること
    を特徴とする薄膜トランジスタ装置。
  4. 請求項２記載の薄膜トランジスタ装置であって、
    前記保持容量の前記絶縁容量膜は、前記ゲート絶縁膜と同じ材質で形成されること
    を特徴とする薄膜トランジスタ装置。
  5. 請求項１〜請求項４のいずれかに記載の薄膜トランジスタ装置であって、
    前記島状の半導体層、前記金属膜、前記ゲート絶縁膜、および前記ゲート絶縁膜上に形成されるゲート電極を備えた薄膜トランジスタと
    下部電極、絶縁容量膜、および上部電極を備えた保持容量と
    前記薄膜トランジスタおよび前記保持容量を覆う上部絶縁膜、および前記上部絶縁膜上に形成される画素電極とを含む薄膜トランジスタ装置であって、
    前記画素電極は、前記上部絶縁膜およびその下の絶縁膜を貫くコンタクトホールを介して前記金属膜と電気的に接続すること
    を特徴とする薄膜トランジスタ装置。
  6. 請求項１〜請求項５のいずれかに記載の薄膜トランジスタ装置であって、
    前記金属膜は高融点金属若しくは導電性金属化合物であることを特徴とする薄膜トランジスタ装置。
  7. 請求項１〜請求項５のいずれかに記載の薄膜トランジスタ装置であって、
    前記金属膜は、Ti、Ta、W、Mo、TiN、TaN、HfN、WN、MoN、ZrN、VN、NbN、TiB2、ZrB2、HfB2、VB2、NbB2、TaB2、の内の一つ以上を含むこと
    を特徴とする薄膜トランジスタ装置。
  8. 基板上に島状の半導体層を形成する工程、前記島状の半導体層に接して、ソース領域およびドレイン領域の少なくとも一部を覆う金属膜を形成する工程、
    前記島状の半導体層と前記金属膜とを覆うゲート絶縁膜を形成する工程、
    を有する薄膜トランジスタ装置の製造方法。
  9. 請求項８記載の薄膜トランジスタ装置の製造方法であって、
    前記金属膜は高融点金属若しくは導電性金属化合物であること
    を特徴とする薄膜トランジスタ装置の製造方法。
  10. 請求項８記載の薄膜トランジスタ装置の製造方法であって、
    前記金属膜は、Ti、Ta、W、Mo、TiN、TaN、HfN、WN、MoN、ZrN、VN、NbN、TiB2、ZrB2、HfB2、VB2、NbB2、TaB2、の内の一つ以上を含むこと
    を特徴とする薄膜トランジスタ装置の製造方法。
  11. 請求項１〜請求項７のいずれかに記載の薄膜トランジスタ装置を備えたことを特徴とする表示装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008145578A (ja) * 2006-12-07 2008-06-26 Mitsubishi Electric Corp 表示装置及びその製造方法
JP2009010242A (ja) * 2007-06-29 2009-01-15 Mitsubishi Electric Corp 表示装置及びその製造方法
JP2009122342A (ja) * 2007-11-14 2009-06-04 Mitsubishi Electric Corp 液晶表示装置、及びその製造方法

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI277216B (en) * 2006-02-16 2007-03-21 Au Optronics Corp Pixel structure and thin film transistor and fabrication methods thereof
JP2008147516A (ja) 2006-12-12 2008-06-26 Mitsubishi Electric Corp 薄膜トランジスタ及びその製造方法
CN101425497B (zh) * 2007-10-29 2010-08-11 南茂科技股份有限公司 芯片上引线封装结构和其引线框
KR101002664B1 (ko) 2008-07-02 2010-12-21 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법 및 그를 포함하는유기전계발광표시장치
US8716932B2 (en) 2011-02-28 2014-05-06 Apple Inc. Displays with minimized borders
JP5717546B2 (ja) 2011-06-01 2015-05-13 三菱電機株式会社 薄膜トランジスタ基板およびその製造方法
US8804347B2 (en) 2011-09-09 2014-08-12 Apple Inc. Reducing the border area of a device
US10261370B2 (en) 2011-10-05 2019-04-16 Apple Inc. Displays with minimized border regions having an apertured TFT layer for signal conductors
US9286826B2 (en) 2011-10-28 2016-03-15 Apple Inc. Display with vias for concealed printed circuit and component attachment
US8878177B2 (en) * 2011-11-11 2014-11-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
TWI580047B (zh) * 2011-12-23 2017-04-21 半導體能源研究所股份有限公司 半導體裝置
KR102023295B1 (ko) * 2012-06-15 2019-09-19 소니 주식회사 표시 장치, 반도체 장치 및 표시 장치의 제조 방법
US9226347B2 (en) 2012-06-25 2015-12-29 Apple Inc. Displays with vias
US9110320B2 (en) 2012-08-14 2015-08-18 Apple Inc. Display with bent inactive edge regions
US9214507B2 (en) 2012-08-17 2015-12-15 Apple Inc. Narrow border organic light-emitting diode display
US9195108B2 (en) 2012-08-21 2015-11-24 Apple Inc. Displays with bent signal lines
US9454025B2 (en) 2012-08-31 2016-09-27 Apple Inc. Displays with reduced driver circuit ledges
US9601557B2 (en) 2012-11-16 2017-03-21 Apple Inc. Flexible display
KR102207063B1 (ko) 2012-12-12 2021-01-25 엘지디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치
US9209207B2 (en) 2013-04-09 2015-12-08 Apple Inc. Flexible display with bent edge regions
TWI527201B (zh) * 2013-11-06 2016-03-21 友達光電股份有限公司 畫素結構及其製造方法
US9600112B2 (en) 2014-10-10 2017-03-21 Apple Inc. Signal trace patterns for flexible substrates
KR102558900B1 (ko) 2015-10-23 2023-07-25 엘지디스플레이 주식회사 표시장치와 이의 제조방법
CN105655347A (zh) * 2016-01-04 2016-06-08 昆山国显光电有限公司 一种tft背板、其制备方法及显示装置
KR20180075733A (ko) 2016-12-26 2018-07-05 엘지디스플레이 주식회사 플렉서블 표시장치
CN108878539A (zh) * 2018-07-03 2018-11-23 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板和显示面板
KR20220022519A (ko) * 2020-08-18 2022-02-28 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100317622B1 (ko) * 1999-03-24 2001-12-22 구본준, 론 위라하디락사 박막트랜지스터 및 그의 제조방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008145578A (ja) * 2006-12-07 2008-06-26 Mitsubishi Electric Corp 表示装置及びその製造方法
JP2009010242A (ja) * 2007-06-29 2009-01-15 Mitsubishi Electric Corp 表示装置及びその製造方法
JP2009122342A (ja) * 2007-11-14 2009-06-04 Mitsubishi Electric Corp 液晶表示装置、及びその製造方法

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