KR20070066893A - 박막트랜지스터 장치 및 그 제조 방법과, 이박막트랜지스터 장치를 구비한 표시장치 - Google Patents

박막트랜지스터 장치 및 그 제조 방법과, 이박막트랜지스터 장치를 구비한 표시장치 Download PDF

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히토시 나가타
야스요시 이토오
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미쓰비시덴키 가부시키가이샤
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Abstract

TFT의 층간 절연막의 하층에 있어서 막두께가 얇은 폴리실리콘 막으로 이루어지는 소스 영역이나 드레인 영역에 도달하는 콘택홀을 개구할 때, 폴리실리콘 막을 뚫고 나오면 콘택홀 저부에 폴리실리콘 막이 잔존하지 않기 때문에, 접속 저항이 증대하게 된다. 또한 저장용량의 하부전극이 폴리실리콘 막으로 이루어질 경우, 상기 막을 저저항화하기 위해 높은 도즈의 도핑 프로세스가 필요하기 때문에, 생산성을 현저히 저하시키고 있었다. 기판(1)위에서 섬 모양으로 형성된 폴리실리콘 막(3)에 있어서의 소스 영역(3a) 및 드레인 영역(3b)의 적어도 일부를 덮는 금속막(4)을 형성하고나서, 게이트 절연막(5), 게이트 전극(6), 층간 절연막(7)을 형성하고, 금속막(4)의 상부에 콘택홀(8)을 개구한다. 또한, 금속막(4)을 형성할 때, 저장용량의 위치까지 연장시킴으로써, 금속막(4)을 저장용량의 하부전극으로 한다.
콘택홀, 폴리실리콘 막, 저장용량, 금속막

Description

박막트랜지스터 장치 및 그 제조 방법과, 이 박막트랜지스터 장치를 구비한 표시장치{THIN FILM TRANSISTOR DEVICE, METHOD FOR MANUFACTURING THE SAME AND DISPLAY APPARATUS HAVING THE SAME}
도 1은 본 발명의 실시예 1에 있어서의 박막트랜지스터(TFT)장치의 단면구조이다.
도 2는 본 발명의 실시예 1에 있어서의 박막트랜지스터(TFT)장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 3은 본 발명의 실시예 2에 있어서의 박막트랜지스터(TFT)장치의 단면구조이다.
도 4는 본 발명의 실시예 3에 있어서의 박막트랜지스터(TFT)장치의 단면구조이다.
도 5는 본 발명의 실시예 3에 있어서의 박막트랜지스터(TFT)장치와 비교를 하기 위한 단면구조도이다.
[도면의 주요부분에 대한 부호의 설명]
1 : 기판 2 : 보호 절연막
3 : 폴리실리콘 막 3a : 소스 영역
3b : 채널 영역 3c : 드레인 영역
4 : 금속막 5 : 게이트 절연막
6 : 게이트 전극 7 : 층간 절연막
8 : 콘택홀 9 : 신호 배선
10 : 저장용량의 상부전극 11 : 상부 절연막
12 : 상부 콘택홀 13 : 화소전극
본 발명은, 액티브 매트릭스 방식의 전기광학표시장치, 특히, 액정표시장치나 유기전계 발광형 표시장치에 사용되는 박막트랜지스터(TFT : Thin Film Transistor)장치 및 그 제조 방법에 관한 것이다.
최근, TFT를 사용한 액정표시장치나 EL표시장치와 같은 박형표시장치의 개발이 추진되고 있다. 또한, 활성영역의 재료로서 폴리실리콘을 사용한 TFT는, 종래의 아모퍼스 실리콘의 TFT에 비교해서 고선명의 패널을 형성할 수 있는 것, 구동회로영역과 화소영역을 일체로 형성할 수 있는 것, 구동회로 칩이나 설치의 비용이 불필요하게 되어 제조원가를 줄일 수 있는 점 등에서 주목을 받고 있었다.
TFT의 구조로서 스태거형과 코플래너(coplanar)형이 있지만, 폴리실리콘 TFT에 있어서는, 고온의 실리콘 결정화 공정을 프로세스의 처음에 행할 수 있기 때문 에, 코플래너형이 광범위하게 사용되고 있다.
코플래너형 폴리실리콘 TFT의 일반적인 구조를 제조 공정과 함께 이하에 설명한다. 유리 기판 위에 바탕이 되는 절연막을 형성한 후에, 막두께50∼100nm의 폴리실리콘 막을 형성하고, 패터닝 함으로써 TFT의 채널부를 형성하는 방법이 일반적이다. 이 때, 폴리실리콘 막이 하층에 있는 것에 착안하여, 채널부 이외의 도전막에도 폴리실리콘 막을 이용하는 경우가 있다. 예를 들면 활성영역과는 별개로,또는 활성영역의 연장 위에, 폴리실리콘 막을 패터닝하여 저장용량부의 하부전극으로서도 사용하는 것도 가능하다.
폴리실리콘 막을 패터닝 한 후는, 폴리실리콘 막을 피복하도록 실리콘 산화막 등으로 이루어지는 게이트 절연막을 성막하고, 또한 그 상층에 게이트 전극이나 저장용량의 상부전극을 형성한 후, 층간 절연막을 성막하고나서, 상기 폴리실리콘에 도달하도록 게이트 절연막과 층간 절연막에 설정된 깊이 500∼600nm의 콘택홀 을 통해 폴리실리콘 막과 접속하도록 금속막으로 이루어지는 신호 배선을 형성한다. 그 후에 또한 상부 절연막을 성막하고, 상부 절연막에 설치된 콘택홀을 통해 상기 신호 배선에 접속하도록 화소전극을 형성하여, 액티브 매트릭스의 화소전극을 포함한 TFT장치가 완성된다.
이상과 같이, 폴리실리콘 막을 하층에 배치한 구조의 TFT장치를 제조하는 데 있어서는, 몇가지 점에 주의할 필요가 있다. 우선 첫째로, 저장용량의 하부전극으로서 폴리실리콘 막을 사용할 경우에는, 하부전극으로서 기능하기 위해서 폴리실리콘 막의 비저항(比抵抗)을 충분히 하강시키는 것이 요구되며, 그렇게 하기 위해서 는 폴리실리콘 막으로의 불순물의 도핑량을 늘릴 필요가 있다. 단, 도핑량을 증대시키면, 게이트 절연막으로의 데미지도 증대하므로, 데미지를 억제하면서 폴리실리콘 막으로의 도핑량을 증대시키는 방법이 필요하다. 이를 해결하기 위한 방법으로서, 예를 들면 저장용량부의 하부전극이 되는 폴리실리콘 막에 불순물을 도핑할 때 저장용량부 이외를 마스크 하는 방법이 알려져 있다.(특허문헌 1참조).
제2로, 하층의 폴리실리콘 막까지 도달하는 콘택홀을 층간 절연막과 게이트 절연막으로 이루어지는 절연막에 개구할 때에는, 콘택홀의 저부가 되는 폴리실리콘 막을 뚫고 나가지 않는 에칭 프로세스가 요구된다. 뚫고 나가게 되면 콘택홀의 저부에는 폴리실리콘 막이 잔존하지 않기 때문에, 전기적으로 접속할 수 있는 개소는, 콘택홀 내벽면으로 노출하는 폴리실리콘 막의 단면만이 되므로, 접속 저항이 증대하게 된다. 절연막의 막두께는, 층간 절연막과 게이트 절연막을 포함하여 대략 600nm되는 반면, 하층의 폴리실리콘 막의 막두께는 50nm정도뿐이므로, 프로세스의 균일성이나 제어성을 높이는 것 만으로는, 모든 콘택홀에 있어서 폴리실리콘 막을 뚫고 나가지 않고 절연막을 완전하게 에칭하는 것은 극히 곤란하다. 그 때문에 이러한 에칭 프로세스에는, 절연막의 폴리실리콘 막에 대한 높은 에칭 선택비가 필수가 된다. 에칭 선택비만을 중시한 에칭을 행하면, 폴리실리콘 막의 뚫고 나감을 발생하지 않고 양호하게 콘택홀을 개구할 수 있지만, 일반적으로는 에칭 속도의 저하로 이어지므로, 극히 두꺼운 절연막을 개구하기 위해서는 장시간을 필요로 하므로, 생산성이 크게 저하한다는 문제도 생긴다. 그러한 트레이드오프를 해결하는 수단으로서, 에칭을 2단계로 행하는 것에 의해 선택성과 양산성과를 양립시키는 기 술이 알려져 있다.(특허문헌 2참조)
또한 폴리실리콘 막의 하층에 실리콘 막, 실리사이드 막 혹은 금속막을 형성 함으로써 에칭 프로세스의 마진을 확장하여, 폴리실리콘 막의 뚫고 나감이나 에칭 부족이 일어나지 않도록 하는 방법도 알려져 있다.(특허문헌 3참조)
[특허문헌 1] 일본국 공개특허공보 특개2001-296550호 공보(도 5)
[특허문헌 2] 일본국 공개특허공보 특개2001-264813호 공보(도 1)
[특허문헌 3] 일본국 공개특허공보 특개평10-170952호 공보(도8)
저장용량의 하부전극으로서 폴리실리콘 막을 사용할 경우, 높은 농도로 도핑을 행할 필요가 있지만, 그렇게 하기 위해서는, 긴 처리 시간을 필요로 하므로, 상기 도핑 공정은 양산성이 낮은 프로세스이다. 또한 도핑에 의한 저장용량부의 용량이 되는 절연막의 데미지는 회피할 수 없고 저장용량의 열화를 야기한다. 또한, 하부전극을 폴리실리콘 막으로 형성하는 한, 도핑 농도 만으로는 저저항화에 한계가 있기 때문에, 하부전극 자체가 용량성분을 가지고, 원하는 특성을 얻을 수 없다는 문제가 있다. 용량성분에 의해 발생하는 문제 이외에도, 저장용량의 하부전극까지 폴리실리콘 막을 연장하는 것에 의해, 저장용량에 직렬하는 저항성분이 증대한다는 문제도 있다.
또한 콘택홀의 개구에 있어서는, 에칭을 2단계로 행하는 것은 양산성의 점에서 적합하지 않다. 또한, 폴리실리콘 막의 바탕에 별도 실리콘 막을 형성하는 방 법에 있어서도, 선택성의 면에서 효과는 한계가 있으며, 층간 절연막의 막두께나 에칭 속도의 면내분포를 포함한 변동에 완전하게 대응할 수 없다. 그리고, 만약 콘택홀의 개구의 형성이 양호하게 행해지지 않을 경우에는, 신호 배선과 폴리실리콘 막의 도핑 영역과의 전기 전도가 불충분하게 되거나 또는 폴리실리콘 막의 도핑 영역과 화소전극부의 신호 전달도 양호하게 행해지지 않기 때문에, 표시상의 결함을 야기하게 된다.
본 발명에 있어서는, TFT의 최하층의 도전막인 얇은 폴리실리콘 막에 의해 발생되는 상기 문제점을 해결하기 위한 TFT의 구조와 제조방법을 제공하는 것을 목적으로 한다. 즉, 도핑에 의한 절연막으로의 데미지를 최소한으로 억제하여, 양산성을 최대한 확보할 수 있고, 저장 용량의 하부 전극 저항을 용이하게 줄일 수 있어, 특성의 향상에도 기여할 수 있는 구조와 제조방법을 제공하는 것을 목적으로 한다. 또한 본 발명의 다른 목적은, TFT의 신호 배선과 최하층의 도전막인 얇은 폴리실리콘 막의 도핑 영역과의 사이에 양호한 전기 전도를 달성하기 위한 구조와 제조 방법을 제공하는 것이며, 또한, 특히 표시에 크게 영향을 주는 폴리실리콘 막의 도핑 영역과 화소전극과의 총 접속 저항을 저감하기 위한 구조와 제조 방법을 제공하는 것이다.
본 발명에 있어서의 TFT장치에 있어서는, 적어도 채널부를 형성하는 폴리실리콘 막의 도핑 영역을 피복하고, 또한, 콘택홀의 바로 아래와 겹치는 부분을 가지 는 금속막을 형성하는 것을 특징으로 한다. 또한 콘택홀을 통해 상기 금속막에 상층의 전극이 직접 접속하는 것을 특징으로 한다. 또한, 상기 금속막을 폴리실리콘 막의 밖으로 연장하는 것에 의해 저장용량의 하부전극을 형성하는 것을 특징으로 한다.
이하, 본 발명의 TFT장치 및 그 제조 방법에 대해서 도면을 사용하여 설명한다.
실시예 1
도 1은, 본 발명을 적용한 액정 패널용 기판의 실시예 1의 단면도를 도시하고 있다.
도 1에 있어서, 유리 기판(1)상의 보호 절연막(2)위에 형성된 폴리실리콘 막(3)은 소스 영역(3a)과 드레인 영역(3c)과 채널 영역(3b)을 가지고, 소스 영역(3a)과 드레인 영역(3c)을 덮도록 금속막(4)이 배치되어 있다. 보호 절연막(2)이나 폴리실리콘 막(3)이나 금속막(4)을 덮도록 하여 게이트 절연막(5)이 형성되어 있고, 그 상부에 있어서 채널 영역(3b)의 위쪽에 해당하는 위치에 게이트 전극(6)이 형성되며, 또한 SiO2등으로 이루어지는 층간 절연막(7)으로 피복되어 있다. 신호 배선(9)은 층간 절연막(7)위에 배치되어, 층간 절연막(7)과 게이트 절연막(5)에 설치된 콘택홀(8)을 통해 소스 영역(3a) 및 드레인 영역(3c)상의 금속막(4)과 접속되어 있다.
도 1에 나타내는 TFT장치에 있어서는, 콘택홀(8)의 저부에 금속막(4)이 존재 하므로, 콘택홀(8)을 개구하는 에칭시에, 폴리실리콘 막(3)을 뚫고 나가는 경우가없으며, 금속막(4)을 통해 신호 배선(9)이 소스 영역(3a) 및 드레인 영역(3c)과 저저항으로 접속하므로 표시 특성의 향상에도 기여할 수 있다.
도 1에 있어서 도시되는 본 발명의 TFT에 관한 제조 방법을 도 2를 참조하여 이하에 설명한다. 도 2a에 있어서, 석영기판이나 유리 기판 등의 기판(1)의 표면에 CVD등이 의해 실리콘 산화막이나 실리콘 질화막 등의 절연성 막으로 이루어지는 보호 절연막(2)을 성막하고, 두께 50∼200nm의 폴리실리콘 막을 형성한다. 이 폴리실리콘 막을 에칭에 의해 패터닝하여, 반도체층으로서 섬 모양의 폴리실리콘 막(3)을 형성한다.
폴리실리콘 막(3)에는 후공정에 있어서, TFT의 채널 영역(3b), 소스 영역(3a) 및 드레인 영역(3c)이 만들어지지만, 이것에 관해서는 후술한다. 도 2b에 있어서, 스퍼터링법 등에 의해 금속막(4)을 성막하고, 패터닝을 행한다. 이 때, 패터닝후에 금속막(4)을 남기는 영역은, 후술하는 콘택홀(8)의 아래쪽에 해당하는 영역이며, 후술하는 소스 영역(3a), 드레인 영역(3c)의 상부에 해당한다. 이 금속막(4)의 막두께가 너무 두꺼우면, 후술하는 바로 아래의 폴리실리콘 막(3)으로의 불순물 도핑이 곤란하기 때문에, 막두께는 100nm이하인 것이 바람직하다. 보통, TFT의 임계값이나 이동도 성능을 향상하기 위하여, 후공정에서 350∼450℃의 열처리가 효과적이지만, 이 열처리를 용이하게 하기 위해서는, 이 금속막에 Ti, Ta, W, Mo 등의 고융점 금속이나 TiN, TaN, HfN, WN, MoN, ZrN, VN, NbN, TiB2, ZrB2, HfB2, VB2, NbB2, TaB2등의 도전성 금속화합물을 사용하는 것이 바람직하다.
도 2c에 있어서, CVD법 등에 의해 보호 절연막(2)과 폴리실리콘 막(3)과 금속막(4)을 덮도록 하여 70∼150nm 두께의 게이트 절연막(5)을 형성한다. 그 후에 게이트 절연막(5)위에 TFT의 게이트 전극에 대응하는 금속막을 스퍼터링법 등에 의해, 100∼500nm의 두께로 형성한 후에, 에칭에 의해 패터닝을 행하여 채널 영역(3b)에 겹치도록 게이트 전극(6)을 형성한다. 그리고나서, 게이트 전극(6)을 마스크로서 사용하고, 불순물(예를 들면 인)의 이온주입에 의해, TFT의 능동층에 소스 영역(3a) 및 드레인 영역(3c)이 되는 영역을 자기 정합적으로 형성한다. 이 때 게이트 전극(6)의 아래쪽으로는 불순물이 도입되지 않고, 그 부분은 채널 영역(3b)으로서 남는다.
특히 드레인 영역에 있어서의 게이트 전극(6)의 단부와 금속막(4)의 단부 사이의 거리 L은, TFT의 리크를 방지하기 위해, L≥1㎛의 거리를 유지하도록 설정해 두는 것이 바람직하다. 다음에 게이트 전극(6), 게이트 절연막(5)위에, 실리콘 산화막과 같은 층간 절연막(7)을 CVD법 등에 의해, 300∼700nm의 두께로 형성한다.
도 2d에 있어서, 소스 영역(3a), 드레인 영역(3c) 및 배선용으로 사용할 경우의 금속막(4)에 대하여, 층간 절연막(7)과 게이트 절연막(5)에, 콘택홀(8)을 드라이에칭법으로 형성한다. 이 때, 이방성 드라이에칭으로서는, 예를 들면 CF4나 SF6을 에칭 가스로서 사용하는 반응성 이온 에칭이나 케미컬 드라이에칭, 플라즈마에칭 등을 생각할 수 있다. 에칭가스의 혼합비를 바꾸어 에칭 레이트를 바꾸도록 해도 된다. 일반적인 케미컬 드라이 에칭이나 플라즈마에칭에 있어서의 폴리실리콘 막과 실리콘 산화막과 에칭 속도비는 10이상이며, 폴리실리콘 막의 에칭 속도쪽이 더 빠르다. 이들의 에칭에서는, 에칭이 폴리실리콘 막표면에서 멈추지 않고, 용이하게 폴리실리콘 막을 뚫고 나간다. 반응성 이온에칭에서는, 이 에칭 속도비를 역전할 수 있지만, 에칭 속도는 늦어지고, 또한 에칭면에 잔재가 부착되기 때문에 후처리가 필요할 경우도 있다. 본 발명에 있어서는, 소스 영역(3a), 드레인 영역(3c)의 상층에 금속막(4)을 형성하고 있기 때문에, 콘택홀(8)의 바닥에는 금속막(4)이 존재하게 되고, 일반적으로 금속재료의 막과 실리콘 산화막과의 에칭 속도비를 1미만으로 하는 것은 비교적 용이하기 때문에, 에칭에 의한 폴리실리콘 막의 뚫고 나감을 방지하면서 양호한 접속을 얻을 수 있는 효과를 나타낸다.
그 후에 스퍼터링법에 의해 알루미늄 등의 저저항 도전막을 전체면에 형성하고나서 패터닝을 행하는 것으로, 신호 배선(9)이 콘택홀(8)을 통해 소스 영역(3a) 및 드레인 영역(3c)에 접속된다.
본 발명의 실시예 1에 있어서는, TFT의 소스·드레인 영역의 폴리실리콘 막위에 금속막을 형성하는 것에 의해, 콘택홀 개구하는 에칭에 있어서의 뚫고 나감을 방지할 수 있으며, 상층의 전극과 폴리실리콘 막과의 양호한 접속을 얻을 수 있다.
실시예 2
본 발명의 실시예 1에 있어서는, 얇은 폴리실리콘 막의 상층에 금속막을 형성함으로써, 얇은 폴리실리콘 막을 사용함으로써 발생하는 과제의 하나인 콘택홀 을 개구할 때 폴리실리콘 막의 뚫고나감을 방지할 수 있으며, 그것에 의해서 드레 인 영역과 신호 배선과의 접속 저항의 증대도 억제할 수 있었다. 본 발명의 실시예 2에 있어서는 또 다른 효과를 제공하는 것을 목적으로 한다.
본 발명의 실시예 2에 따른 TFT장치의 단면도를 도 3에 나타낸다. 또한, 도 3에 있어서는, 도 1에 나타내는 본 실시예 1의 구성과 동일 개소에는 동일번호를 부기하고 있다. 도 1에 기재하지 않은 부분으로서는, 게이트 전극(6)과 같은 층에 형성된 저장용량의 상부전극(10)이 있는 점과, 저장용량의 상부전극(10)과 대향하는 하부전극으로서도 금속막(4)을 사용하고 있는 점이다.
이하, 실시예 2의 TFT장치의 제조 방법에 관하여 설명하지만, 실시예 1과 공통되는 제조 방법에 관해서는 생략한다. 우선, 도 2(b)에 있어서, 금속막(4)을 패터닝 할 때, 본 실시예 2에 있어서는 저장용량의 하부전극에 해당하는 영역까지 연장시킨다. 그 후에 실시예 1과 마찬가지로 형성한 게이트 절연막(5)위에, 금속막을 성막한 영역에 겹치도록 패터닝함으로써, 게이트 전극(6)과 저장용량의 상부전극(10)을 형성한다. 통상과 같이 저장용량의 하부전극을 폴리실리콘 막(3)만으로 형성하고 있을 경우에는, 저장용량의 상부전극(10)을 형성하기 전에, 하부전극의 비저항을 줄이기 위하여 높은 도즈의 불순물을 도핑할 필요가 있지만, 본 실시예 2에 있어서는 금속막(4)을 연장시키고 있기 때문에, 그러한 공정은 불필요하게 된다. 그 후는, 실시예 1과 같은 방법으로 층간 절연막(7), 콘택홀(8), 신호 배선(9)을 형성는 것으로, 도 3에 도시하는 TFT장치가 완성된다.
또한, 저장용량의 상부전극(10)과 하부전극 사이의 유전막으로서는, 실시예 2과 같이 게이트 절연막(5)을 사용할 수 있다. 이 경우에는 공정수를 늘리지 않는 다는 효과가 있지만, 반드시 이에 한정되는 것은 아니고, 별도로 형성해도 좋다. 또한 유전막으로서 실리콘 질화막등의 유전율의 높은 절연막을 사용했을 경우에는, 저장용량의 용량값을 늘릴 수 있다는 효과를 나타낸다.
여기에서, 본 발명의 실시예 2에 있어서는, 저장용량의 하부전극을 금속막 으로 형성하고 있기 때문에, 종래의 폴리실리콘 막인 경우와 같이 하부전극으로서 필요한 저저항화를 위한 높은 도즈량의 불순물 도핑 공정이 불필요하게 되어, 대폭 공정을 단축할 수 있다. 또한, 폴리실리콘 막을 사용하는 경우보다 저저항화를 할 수 있으며, 저장용량에 직렬하는 저항을 줄일 수 있다는 효과가 있다.
실시예 3
본 발명의 실시예 1에 있어서는, 얇은 폴리실리콘 막의 상층에 금속막을 형성함으로써, 얇은 폴리실리콘 막을 사용하는 것에 기인하는 과제의 하나인 콘택홀 개구시 폴리실리콘 막의 뚫고 나감을 방지할 수 있고, 그것에 의해서 드레인 영역과 신호 배선과의 접속 저항의 증대도 억제할 수 있었다. 본 발명의 실시예 3에 있어서는 그 효과를 향상시켜, 드레인 영역과 화소전극과의 총접속 저항의 증대를 더욱 억제하는 것이다.
본 발명의 실시예 3에 따른 TFT장치에 대해서 이하에 도 4를 사용하여 설명한다. 또한, 도 4에 있어서는, 도 1에 나타내는 본 실시예 1의 구성과 동일 개소에는 동일번호를 부기하고 있다. 도 1의 구성에 추가된 점으로서는, 도 1에 나타내는 TFT를 피복하도록 형성되는 상부 절연막(11)과 그 상층에 형성되어 있는 화소전극(13)이 있는 점과, 화소전극(13)과 금속막(4)을 접속하기 위해서, 상부 절연 막(11)과 층간 절연막(7)과 게이트 절연막(5)에 개구된 상부 콘택홀(12)이 형성되어 있는 점이다.
이하, 실시예 3의 TFT장치의 제조 방법에 관하여 설명하지만, 실시예 1과 공통되는 제조 방법에 관해서는 생략한다. 우선, 도 2(c)에 나타내는 구조에 있어서, 실시예 1과 마찬가지로, 소스 영역(3a)위에 드레인 영역(3c)상의 각각의 금속막(4)에 도달하는 콘택홀(8)을 형성하고, 금속막(4)과 접속하도록 신호 배선(9)을 형성하며, 또한, 신호 배선(9)과 층간 절연막(7)을 피복하도록 상부 절연막(11)을 형성한다(도시 생략). 상부 절연막(11)의 형성에 대해서는, CVD등의 방법에 의해 실리콘 산화막이나 실리콘 질화막을 성막해도 좋고, 수지막을 도포해도 좋고, 그것들의 적층을 형성해도 좋다. 그 후에 드레인 영역(3c)위에서 연장하는 금속막(4)위에 상부 절연막(11), 층간 절연막(7), 게이트 절연막(5)을 통해 상부 콘택홀(12)을 개구한 후, 개구 저부에 노출하는 금속막(4)과 접속하도록 화소전극(13)을 상부 절연막(11)위에 형성함으로써, 도 4에 나타내는 TFT구조를 형성하고 있다. 화소전극(13)은 예를 들면 ITO등의 투명도전 재료나 Al등의 금속재료를 스퍼터링법에 의해 성막후에 패터닝하여 형성된다.
여기에서, 상부 콘택홀(12)을 개구할 때의 절연막의 두께는 실시예 1에 있어서의 콘택홀(8)이 개구되었을 때보다도 더 두껍지만, 금속막(4)이 연장되고 있기 때문에, 에칭에 의해 뚫고나가는 것을 방지하면서 절연막을 제거할 수 있기 때문에 화소전극(13)과 드레인 영역(3c)은 금속막(4)을 통해 양호하게 접속된다. 또한, 실시예 3에 있어서는, 드레인 영역(3c)과 금속막(4)의 하층의 적층 도전막과 화소 전극(13)이 상부 콘택홀(12)을 통해 직접 접속되고 있기 때문에, 접속 저항을 충분히 저감할 수 있고, 표시 특성도 향상한다.
이 효과는, 실시예 1의 TFT장치의 상층에 화소전극(13)을 추가하여 얻어지는 도 5에 나타내는 TFT장치의 단면도와 비교하면 명확하다. 도 5에 있어서, 화소전극(13)은 콘택홀(12)을 통해 신호 배선(9)에 접속되고, 또한 신호 배선(9)은 콘택홀(8)을 통해 금속막(4)에 접속되어 있다. 즉, 실시예 3에 도시되는 구조에 의해, 화소 전극(13)과 드레인 영역(3c) 사이에 개재하는 도전층을 2종류에서 1종류로 줄일 수 있기 때문에, 총접속 저항을 줄일 수 있고, 표시 특성을 향상시키는 것이 가능하다.
본 발명의 실시예 1∼3에 따른 TFT장치는, 소스 영역(3a)나 드레인 영역(3c)을 포함하는 폴리실리콘 막(3)이, 금속막(4)을 통해 신호 배선(9)이나 화소전극(13)과 저저항인 접속을 실현한다는 특징을 가지고 있기 때문에, 표시장치에 사용하는데 적합하다. 즉, 표시장치의 표시 영역내에 있어서 신호 배선과 주사선이 교차하고, 그 교차부 부근에 본 발명에 따른 TFT장치를 배치하는 액티브 매트릭스형 어레이 기판을 구비한 표시장치에 사용할 수 있다.
구체적으로는, 본 발명에 따른 TFT장치를 형성한 어레이 기판을 칼라필터 기판과 서로 붙이는 것으로, 그 내부에 액정재료를 봉입함으로써 액정표시장치를 형성하는 것이 가능하다. 또한 어레이 기판상의 화소전극(13)위에 자발광 재료와 대향전극을 적층함으로써 일렉트로 루미네선스 표시장치를 형성하는 것도 가능하다.또한 표시 영역뿐만아니라 표시 영역의 주변에 위치하는 구동회로에도 본 발명의 TFT장치를 적용해도 되며, 그 경우는 표시 영역내의 TFT장치와 동시에 형성할 수 있다.
또한, 본 발명의 실시예 1∼3은, 적절히 조합해도 되고, 응용, 변형을 하는 것도 가능하다. 예를 들면, 금속막(4)의 형성 영역과 콘택홀(8)의 개구 영역은 완전히 일치하지 않아도 되며, 어긋나거나, 한쪽이 다른 쪽을 포함하고 있으면 된다.
또한 저장용량의 하부전극 아래까지 폴리실리콘 막(3)이 연장되어 있어도 된다. 이 경우, 금속막(4)은 폴리실리콘 막(3)의 단차를 덮을 필요가 없기 때문에 단선하지 않는다는 효과를 나타낸다.
또한 본 발명의 실시예 3에 있어서는, 콘택홀(12)의 개구 위치는, 소스 영역(3a)이나 드레인 영역(3c)과 금속막(4)이 중복하고 있는 개소이어도 된다.
또한, 본 발명의 실시예 2에 있어서는, 폴리실리콘 막(3)위의 금속막(4)을 소스 영역(3a)위와 드레인 영역(3c)위에 형성하고, 또한 연장하여 저장용량의 하부전극으로서 형성했지만, 어느 적어도 하나에만 적용하거나, 적용한 개소에서는 본 발명의 실시예 1에 기재한 효과가 얻어진다.
또한, 본 실시예 1로부터 3에 있어서는, 보호 절연막(2)이 실리콘 산화막이나 실리콘 질화막 등으로 형성되어 있는 TFT장치에 관하여 설명을 행했지만, 보호 절연막(2)은 실리콘 산화막과 실리콘 질화막으로 이루어지는 적층막이어도 좋고, 보호 절연막(2)자체가 생략되거나, 어느 경우에 있어서도 본 발명의 효과가 손상되는 것이 아니다.
본 발명에 있어서의 TFT장치에 있어서는, TFT의 최하층의 도전막인 얇은 폴리실리콘 막의 도핑 영역을 덮고, 콘택홀의 바로 아래와 겹치는 부분을 가지는 금속막을 형성했으므로, 상층의 전극과의 콘택홀을 통한 접속 저항을 저감할 수 있고, 양호한 표시 특성을 얻을 수 있다는 효과를 나타낸다. 또한 저장용량의 하부전극을 저저항인 금속막으로 형성할 수 있기 때문에, 도핑에 의한 절연막의 열화를 억제하고, 양산성을 확보할 수 있는데다가, 안정된 용량을 형성할 수 있고, 표시 특성을 향상할 수 있다는 효과를 나타낸다.

Claims (12)

  1. 기판 위에 형성된 박막트랜지스터 장치에 있어서,
    섬 모양으로 형성된 반도체층의 소스 영역 및 드레인 영역의 적어도 일부를 덮는 금속막이 있고,
    상기 섬 모양의 반도체층과 상기 금속막을 덮는 게이트 절연막과,
    상기 게이트 절연막을 덮는 층간 절연막과,
    상기 층간 절연막위에 있는 신호 배선을 가지고,
    상기 게이트 절연막과 상기 층간 절연막에는 상기 금속막까지 이르는 콘택홀이 형성되고 있으며, 상기 신호 배선은 상기 콘택홀을 통해 상기 금속막과 접속되어 있는 것을 특징으로 하는 박막트랜지스터 장치.
  2. 제 1항에 있어서,
    상기 섬 모양의 반도체층, 상기 금속막, 상기 게이트 절연막 및 상기 게이트 절연막 위에 형성되는 게이트 전극을 구비한 박막트랜지스터와, 하부전극, 절연 용량막 및 상부전극을 구비한 저장용량을 포함하는 박막트랜지스터 장치이며,
    상기 금속막은 연장하고, 상기 저장용량의 상기 하부전극을 형성하는 것을 특징으로 하는 박막트랜지스터 장치.
  3. 제 2항에 있어서,
    상기 반도체층이 상기 하부전극의 하층까지 연장되어 있는 것을 특징으로 하는 박막트랜지스터 장치.
  4. 제 2항에 있어서,
    상기 저장용량의 상기 상부전극은, 상기 게이트 전극과 같은 재질로 형성되는 것을 특징으로 하는 박막트랜지스터 장치.
  5. 제 2항에 있어서,
    상기 저장용량의 상기 절연 용량막은, 상기 게이트 절연막과 같은 재질로 형성되는 것을 특징으로 하는 박막트랜지스터 장치.
  6. 제 1항에 있어서,
    상기 섬 모양의 반도체층, 상기 금속막, 상기 게이트 절연막 및 상기 게이트 절연막 위에 형성되는 게이트 전극을 구비한 박막트랜지스터와, 하부전극, 절연 용량막 및 상부전극을 구비한 저장용량과, 상기 박막트랜지스터 및 상기 저장용량을 덮는 상부 절연막 및 상부 절연막 위에 형성되는 화소전극을 포함하는 박막트랜지스터 장치이며,
    상기 화소전극은, 상기 상부 절연막 및 그 아래의 절연막을 관통하는 콘택홀을 통해 상기 금속막과 전기적으로 접속하는 것을 특징으로 하는 박막트랜지스터 장치.
  7. 제 1항 내지 제 6항 중 어느 한 항에 있어서,
    상기 금속막은 고융점 금속 혹은 도전성 금속화합물인 것을 특징으로 하는 박막트랜지스터 장치.
  8. 제 1항 내지 제 6항 중 어느 한 항에 있어서,
    상기 금속막은, Ti, Ta, W, Mo, TiN, TaN, HfN, WN, MoN, ZrN, VN, NbN, TiB2, ZrB2, HfB2, VB2, NbB2, TaB2중 하나 이상을 포함하는 것을 특징으로 하는 박막트랜지스터 장치.
  9. 기판 위에 섬 모양의 반도체층을 형성하는 공정, 상기 섬 모양의 반도체층에 접하여, 소스 영역 및 드레인 영역의 적어도 일부를 덮는 금속막을 형성하는 공정과,
    상기 섬 모양의 반도체층과 상기 금속막을 덮는 게이트 절연막을 형성하는 공정을 가지는 것을 특징으로 하는 박막트랜지스터 장치의 제조방법.
  10. 제 9항에 있어서,
    상기 금속막은 고융점 금속 혹은 도전성 금속화합물인 것을 특징으로 하는 박막트랜지스터 장치의 제조방법.
  11. 제 9항에 있어서,
    상기 금속막은, Ti, Ta, W, Mo, TiN, TaN, HfN, WN, MoN, ZrN, VN, NbN, TiB2, ZrB2, HfB2, VB2, NbB2, TaB2 중 하나 이상을 포함하는 것을 특징으로 하는 박막트랜지스터 장치의 제조방법.
  12. 청구항 1 내지 청구항 6 중 어느 한 항에 기재된 박막트랜지스터 장치를 구 비한 것을 특징으로 하는 표시장치.
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