KR102207063B1 - 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치 - Google Patents

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Abstract

박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치가 제공된다. 박막 트랜지스터는 기판, 기판 상에 코플래너(coplanar) 구조로 형성된 산화물 반도체층, 게이트 전극, 소스 전극 및 드레인 전극, 및 산화물 반도체층 및 산화물 반도체층에 접하도록 형성된 도전 부재를 포함하는 액티브 구조물을 포함하되, 액티브 구조물의 도전 부재는 산화물 반도체층과 소스 전극 및 드레인 전극 사이의 저항을 감소시키도록 형성된다. 본 발명의 다양한 실시예들에서는, 산화물 반도체를 이용하는 코플래너 구조의 박막 트랜지스터에서 액티브층과 소스 전극 및 드레인 전극 사이의 저항을 최소화하여 박막 트랜지스터의 소자 특성을 향상시키고, 게이트 절연막의 절연 특성을 개선할 수 있는 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치를 제공한다.

Description

박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치{THIN FILM TRANSISTOR, METHOD FOR MANUFACTURING THE SAME AND DISPLAY DEVICE COMPRISING THE SAME}
본 발명은 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치에 관한 것으로서, 산화물 반도체를 이용하는 코플래너(coplanar) 구조의 박막 트랜지스터의 소자 특성을 향상시킬 수 있는 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치에 관한 것이다.
최근 정보 디스플레이에 관심이 고조되고, 휴대 가능한 전자 장치에 대한 요구가 높아지면서 경량 박막형 표시 장치 및 고해상도의 대형 표시 장치에 대한 연구 및 상업화가 널리 이루어지고 있다. 이러한 다양한 표시 장치 중 특히, 액정 표시 장치(Liquid Crystal Display; LCD)와 유기 발광 표시 장치(Organic Light Emitting Display; OLED)에 대한 연구가 널리 이루어지고 있으며, 액정 표시 장치와 유기 발광 표시 장치에서는 스위칭 소자 및/또는 구동 소자로서 박막 트랜지스터(Thin Film Transistor; TFT)가 사용되고 있다.
박막 트랜지스터는 액티브층으로 사용되는 물질에 따라 비정질 실리콘(amorphous-silicon)을 사용하는 박막 트랜지스터, 다결정 실리콘(poly-silicon)을 사용하는 박막 트랜지스터 및 산화물 반도체를 사용하는 박막 트랜지스터로 나뉜다. 다결정 실리콘을 사용하는 박막 트랜지스터의 경우 액티브층의 저항을 조절하기 위해 이온을 주입하는 공정이 진행되는데, 이온 주입 영역을 정의하기 위해 추가적인 마스크가 사용될 수 있고, 이온 주입 공정이 추가되어, 공정상 불리함이 있다. 반면에, 산화물 반도체를 사용하는 박막 트랜지스터의 경우 비정질 실리콘을 사용하는 박막 트랜지스터 대비 이동도가 높고, 비정질 실리콘을 사용하는 박막 트랜지스터 및 다결정 실리콘을 사용하는 박막 트랜지스터 대비 누설 전류(leakage current)가 현저히 낮으며, 높은 신뢰성 테스트 조건을 만족한다. 또한, 산화물 반도체를 사용하는 박막 트랜지스터는 다결정 실리콘을 사용하는 박막 트랜지스터 대비 문턱 전압의 산포가 균일한 특성이 확보된다는 유리함이 있다.
[관련기술문헌]
1. 박막 트랜지스터 어레이 기판 및 이의 제조 방법 (특허출원번호 제 10- 2010-0137071호)
2. 유기전계발광표시장치 및 그 제조방법 (특허출원번호 제 10-2007-0085939호)
산화물 반도체를 사용하는 박막 트랜지스터는 액티브층, 게이트 전극, 소스 전극 및 드레인 전극의 위치에 따라 코플래너 구조의 박막 트랜지스터와 인버티드 스태거드(inverted-staggered) 구조의 박막 트랜지스터로 나뉜다. 인버티드 스태거드 구조의 박막 트랜지스터에서는 게이트 전극과 소스 전극 및 드레인 전극 사이에 기생 커패시턴스가 매우 크므로, 인버티드 스태거드 구조의 박막 트랜지스터를 고해상도 디스플레이에 적용하기 어렵다.
본 발명의 발명자는 코플래너 구조의 박막 트랜지스터에서 소스 전극 및 드레인 전극과 액티브층이 컨택하는 부분과 액티브층의 채널 영역 사이의 수 마이크로미터 간격으로 인해 큰 저항이 발생함을 인식하였으며, 이를 해결하고자 개선된 코플래너 구조의 박막 트랜지스터를 발명했다.
이에, 본 발명이 해결하고자 하는 과제는 산화물 반도체를 이용하는 코플래너 구조의 박막 트랜지스터에서 액티브층과 소스 전극 및 드레인 전극 사이의 저항을 최소화할 수 있는 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 산화물 반도체를 이용하는 코플래너 구조의 박막 트랜지스터의 소자 특성을 향상시킬 수 있는 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 게이트 절연막의 절연 특성을 개선할 수 있는 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 박막 트랜지스터는 기판, 기판 상에 코플래너(coplanar) 구조로 형성된 산화물 반도체층, 게이트 전극, 소스 전극 및 드레인 전극, 및 산화물 반도체층 및 산화물 반도체층에 접하도록 형성된 도전 부재를 포함하는 액티브 구조물을 포함하되, 액티브 구조물의 도전 부재는 산화물 반도체층과 소스 전극 및 드레인 전극 사이의 저항을 감소시킨다.
여기서, 도전 부재는, 소스 전극과 산화물 반도체층을 전기적으로 연결시키는 제1 도전 부재 및 드레인 전극과 산화물 반도체층을 전기적으로 연결시키는 제2 도전 부재를 포함할 수 있다.
여기서 산화물 반도체층은 제1 영역, 제2 영역 및 제3 영역을 포함하고, 도전 부재는 산화물 반도체층의 제1 영역 상에 형성된 제1 도전 부재 및 산화물 반도체층의 제2 영역 상에 형성된 제2 도전 부재를 포함하고, 소스 전극은 제1 도전 부재와 접촉하고, 드레인 전극은 제2 도전 부재와 접촉할 수 있다.
여기서, 제1 도전 부재 및 제2 도전 부재는 산화 가능한 도전성 물질을 포함할 수 있다.
여기서, 산화물 반도체층의 제3 영역 상에 형성되고, 산화 가능한 도전성 물질의 산화물로 이루어지는 절연층을 더 포함할 수 있다.
여기서, 제1 도전 부재 및 제2 도전 부재는 투명 도전성 물질을 포함할 수 있다.
여기서, 제3 영역에서의 산화물 반도체층의 높이는 제1 영역 및 제2 영역에서의 산화물 반도체층의 높이 보다 작거나 같을 수 있다.
여기서, 산화물 반도체층은 제1 영역, 제2 영역 및 제3 영역을 포함하고, 도전 부재는 산화물 반도체층의 제1 영역의 일측에 형성된 제1 도전 부재 및 산화물 반도체층의 제2 영역의 일측에 형성된 제2 도전 부재를 포함하고, 소스 전극은 제1 도전 부재와 접촉하고, 드레인 전극은 제2 도전 부재와 접촉할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 박막 트랜지스터는 기판, 기판 상에 형성된 산화물 반도체층, 산화물 반도체층에 접하도록 형성된 도전층, 산화물 반도체층 상에 형성된 제1 절연층, 제1 절연층 상에 형성된 게이트 전극, 게이트 전극 상에 형성된 제2 절연층 및 도전층에 각각 전기적으로 연결된 소스 전극 및 드레인 전극을 포함하는 것을 특징으로 한다.
여기서, 산화물 반도체층은 제1 영역, 제2 영역 및 제3 영역을 포함하고, 도전층은 산화물 반도체층의 제1 영역 상에 형성된 제1 도전층 및 산화물 반도체층의 제2 영역 상에 형성된 제2 도전층을 포함하고, 소스 전극은 제1 도전층과 접촉하고, 드레인 전극은 제2 도전층과 접촉하는 것을 특징으로 할 수 있다.
여기서, 제1 도전층 및 제2 도전층은 산화 가능한 도전성 물질을 포함하는 것을 특징으로 할 수 있다.
여기서, 산화물 반도체층의 제3 영역 상에 형성된 제3 절연층을 더 포함하되, 제3 절연층은 산화 가능한 도전성 물질의 산화물을 포함하는 것을 특징으로 할 수 있다.
여기서, 제1 도전층 및 제2 도전층은 투명 도전성 물질을 포함하는 것을 특징으로 할 수 있다.
여기서, 제3 영역에서의 산화물 반도체층의 높이는 제1 영역 및 제2 영역에서의 산화물 반도체층의 높이 보다 작거나 같은 것을 특징으로 할 수 있다.
여기서, 산화물 반도체층의 제3 영역과 산화물 반도체층의 제1 영역 및 산화물 반도체층의 제2 영역의 표면 특성은 서로 상이한 것을 특징으로 할 수 있다.
여기서, 산화물 반도체층은 제1 영역, 제2 영역 및 제3 영역을 포함하고, 도전층은 산화물 반도체층의 제1 영역의 일측에 형성된 제1 도전층 및 산화물 반도체층의 제2 영역의 일측에 형성된 제2 도전층을 포함하고, 소스 전극은 제1 도전층과 접촉하고, 드레인 전극은 제2 도전층과 접촉하는 것을 특징으로 할 수 있다.
여기서, 소스 전극 및 드레인 전극은 제1 절연층과 제2 절연층 중 적어도 하나에 형성된 컨택홀을 통해 도전층에 각각 전기적으로 연결된 것을 특징으로 할 수 있다.
여기서, 도전층은 산화물 반도체층 상에 형성된 것을 특징으로 할 수 있다.
여기서, 도전층은 산화물 반도체층과 동일 평면 상에 형성된 것을 특징으로 할 수 있다.
여기서, 기판은 유리, 폴리이미드(Polyimide) 폴리카보네이트(PC), 폴리메탈메틸크릴레이트(PMMA), 폴리스타이렌(PS), 스타이렌아크릴나이트릴코폴리머(SAN), 실리콘-아크릴 수지 중 하나를 포함하는 것을 특징으로 할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 표시 장치는 지지 부재, 지지 부재 상에 형성된 박막 트랜지스터 및 박막 트랜지스터와 전기적으로 연결되고, 애노드, 유기 발광층 및 캐소드를 갖는는 유기 발광 소자를 포함하는 것을 특징으로 한다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 표시 장치는 박막 트랜지스터가 형성된 제1 기판, 제1 기판과 대향하고 컬러 필터가 형성된 제2 기판, 박막 트랜지스터와 전기적으로 연결되는 제1 전극, 제1 기판 또는 제2 기판에 형성된 제2 전극 및 제1 기판과 제2 기판 사이에 개재된 액정층을 포함하는 것을 특징으로 한다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 표시 장치는 박막 트랜지스터 및 박막 트랜지스터와 전기적으로 연결된 제1 전극이 형성된 제1 기판, 제1 기판과 대향하고, 제2 전극이 형성된 제2 기판 및 제1 기판과 제2 기판 사이에 개재되고, 유체 및 유체에 분산된 유색 대전 입자를 갖는 광학 매체층을 포함하는 것을 특징으로 한다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 제조 방법은 기판 상에 산화물 반도체를 형성하는 단계, 산화물 반도체와 전기적으로 연결되는 도전 부재를 형성하는 단계, 기판 상에 제1 절연층을 형성하는 단계, 제1 절연층 상에 게이트 전극을 형성하는 단계, 기판 상에 제2 절연층을 형성하는 단계, 제1 절연층과 제2 절연층 중 적어도 하나에 제1 컨택홀 및 제2 컨택홀을 형성하는 단계 및 제1 컨택홀 및 제2 컨택홀 각각을 통해 도전 부재와 각각 전기적으로 연결되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다.
여기서, 도전 부재를 형성하는 단계는 도전 부재를 산화물 반도체층과 동일 평면 상에 형성하는 단계를 포함할 수 있다.
여기서, 도전 부재를 형성하는 단계는, 산화물 반도체층 상에 투명 도전성 물질을 형성하는 단계 및 투명 도전성 물질을 에칭하는 단계를 포함할 수 있다.
여기서, 산화물 반도체층은 제1 영역, 제2 영역 및 제3 영역을 포함하고, 투명 도전성 물질을 에칭하는 단계는 산화물 반도체층의 제3 영역에 대응하는 투명 도전성 물질을 에칭하는 단계를 포함하고, 소스 전극은 산화물 반도체층의 제1 영역에 대응하는 투명 도전성 물질과 전기적으로 연결되고, 드레인 전극은 산화물 반도체층의 제2 영역에 대응하는 투명 도전성 물질과 전기적으로 연결될 수 있다.
여기서, 산화물 반도체층은 제1 영역, 제2 영역 및 제3 영역을 포함하고, 도전 부재를 형성하는 단계는, 산화물 반도체층 상에 산화 가능한 도전성 물질을 형성하는 단계, 및 산화물 반도체층의 제3 영역에 대응하는 산화 가능한 도전성 물질을 산화시키는 단계를 포함하고, 소스 전극은 산화물 반도체층의 제1 영역에 대응하는 산화 가능한 도전성 물질과 전기적으로 연결되고, 드레인 전극은 산화물 반도체층의 제2 영역에 대응하는 산화 가능한 도전성 물질과 전기적으로 연결될 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 박막 트랜지스터 제조 방법은 지지 부재 상에 산화물 반도체층을 포함하는 액티브 구조물을 형성하는 단계, 지지 부재 상에 제1 절연층을 형성하는 단계, 제1 절연층 상에 게이트 전극을 형성하는 단계, 지지 부재 상에 제2 절연층을 형성하는 단계, 제1 절연층과 제2 절연층 중 적어도 하나에 제1 컨택홀 및 제2 컨택홀을 형성하는 단계 및 제1 컨택홀 및 제2 컨택홀 각각을 통해 액티브 구조물과 각각 전기적으로 연결되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하되, 액티브 구조물을 형성하는 단계는 산화물 반도체층과 소스 전극 및 드레인 전극 사이의 저항을 감소시키는 도전 부재를 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 액티브 구조물을 형성하는 단계는, 지지 부재 상에 산화물 반도체층을 형성하는 단계, 산화물 반도체층 상에 산화 가능한 도전성 금속층을 형성하는 단계, 산화물 반도체층 및 도전 부재를 형성하기 위해 산화물 반도체층 및 산화 가능한 도전성 금속층을 에칭하는 단계를 포함하는 것을 특징으로 할 수 있다.
여기서, 산화물 반도체층은 제1 영역, 제2 영역 및 제3 영역을 포함하고, 에칭하는 단계는, 산화 가능한 도전성 금속층 상에 포토레지스트층을 형성하는 단계, 포토레지스트층을 회절 노광하여, 산화물 반도체층의 제1 영역 및 산화물 반도체층의 제2 영역에 각각 대응하고 제1 높이를 갖는 제1 포토레지스트층 및 제2 포토레지스트층, 및 산화물 반도체층의 제3 영역에 대응하고 제1 높이 보다 작은 제2 높이를 갖는 제3 포토레지스트층을 형성하는 단계, 산화물 반도체층의 제3 영역에 대응하는 산화 가능한 도전성 금속층이 노출될 때까지 제1 포토레지스트층, 제2 포토레지스트층 및 제3 포토레지스트층을 애슁(ashing)하는 단계, 산화물 반도체층의 제3 영역에 대응하는 산화 가능한 도전성 금속층을 산화시키는 단계, 및 제1 포토레지스트층 및 제2 포토레지스트층을 제거하는 단계를 포함하는 것을 특징으로 할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면 적어도 다음과 같은 효과가 있다.
즉, 산화물 반도체를 이용하는 코플래너 구조의 박막 트랜지스터에서 액티브층과 소스 전극 및 드레인 전극 사이의 저항을 최소화할 수 있는 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 유기 발광 표시 장치를 제공할 수 있다.
또, 산화물 반도체를 이용하는 코플래너 구조의 박막 트랜지스터의 소자 특성을 향상시킬 수 있는 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 유기 발광 표시 장치를 제공할 수 있다.
또, 게이트 절연막의 절연 특성을 개선할 수 있는 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 유기 발광 표시 장치를 제공할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1a는 본 발명의 일 실시예에 따른 박막 트랜지스터를 설명하기 위한 평면도이다.
도 1b는 도 1a의 Ib-Ib’ 선에 따른 박막 트랜지스터의 단면도이다.
도 2a는 본 발명의 다른 실시예에 따른 박막 트랜지스터를 설명하기 위한 평면도이다.
도 2b는 도 2a의 IIb-IIb’ 선에 따른 박막 트랜지스터의 단면도이다.
도 3a는 본 발명의 다른 실시예에 따른 박막 트랜지스터를 설명하기 위한 평면도이다.
도 3b는 도 3a의 IIIb-IIIb’ 선에 따른 박막 트랜지스터의 단면도이다.
도 4a 내지 도 4c는 본 발명의 다양한 실시예들에 따른 박막 트랜지스터의 단면도들이다.
도 5는 본 발명의 다양한 실시예에 따른 박막 트랜지스터의 적용이 가능한 표시 장치를 설명하기 위한 개략도이다.
도 6은 본 발명의 일 실시예에 따른 박막 트랜지스터 제조 방법을 설명하기 위한 순서도이다.
도 7a 내지 도 7f는 본 발명의 일 실시예에 따른 박막 트랜지스터 제조 방법을 설명하기 위한 공정별 단면도들이다.
도 8a 내지 도 8g는 본 발명의 다른 실시예에 따른 박막 트랜지스터 제조 방법을 설명하기 위한 공정별 단면도들이다.
도 9a 내지 도 9d는 본 발명의 다른 실시예에 따른 박막 트랜지스터 제조 방법을 설명하기 위한 공정별 단면도들이다.
도 10은 본 발명의 다른 실시예에 따른 박막 트랜지스터 제조 방법을 설명하기 위한 순서도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층"위(on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.
본 명세서에서 탑 에미션(top emission) 방식의 유기 발광 표시 장치는 유기 발광 소자에서 발광된 빛이 유기 발광 표시 장치 상부로 방출되는 유기 발광 표시 장치를 의미하는 것으로서, 유기 발광 소자에서 발광된 빛이 유기 발광 표시 장치를 구동하기 위한 박막 트랜지스터가 형성된 기판의 상면 방향으로 방출되는 유기 발광 표시 장치를 의미한다. 본 명세서에서 바텀 에미션(bottom emission) 방식의 유기 발광 표시 장치는 유기 발광 소자에서 발광된 빛이 유기 발광 표시 장치 하부로 방출되는 유기 발광 표시 장치를 의미하는 것으로서, 유기 발광 소자에서 발광된 빛이 유기 발광 표시 장치를 구동하기 위한 박막 트랜지스터가 형성된 기판의 하면 방향으로 방출되는 유기 발광 표시 장치를 의미한다. 본 명세서에서 양면 발광 방식의 유기 발광 표시 장치는 유기 발광 소자에서 발광된 빛이 유기 발광 표시 장치 상부 및 하부로 방출되는 유기 발광 표시 장치를 의미한다. 본 명세서에서 탑 에미션 방식과 바텀 에미션 방식과 양면 발광 방식의 유기 발광 표시 장치는 각각의 발광 방식의 구성에 최적화 되게끔 박막 트렌지스터와 애노드 캐소드의 배치를 함으로 서 박막 트렌지스터가 발광 소자의 발광 방향을 간섭하지 않게 최적화 배치를 할 수 있다.
본 명세서에서 플렉서블(flexible) 표시 장치는 연성이 부여된 표시 장치를 의미하는 것으로서, 굽힘이 가능한(bendable) 표시 장치, 롤링이 가능한(rollable) 표시 장치, 깨지지 않는(unbreakable) 표시 장치, 접힘이 가능한(foldable) 표시 장치 등과 동일한 의미로 사용될 수 있다. 본 명세서에서 플렉서블 유기 발광 표시 장치는 다양한 플렉서블 표시 장치 중 일 예이다.
본 명세서에서 투명 표시 장치는 시청자가 시인하는 표시 장치의 화면 중 적어도 일부 영역이 투명한 표시 장치를 의미한다. 본 명세서에서 투명 표시 장치의 투명도는 적어도 표시 장치의 뒤의 사물을 사용자가 인식할 수준인 투명한 표시 장치를 의미한다. 본 명세서에서 투명 표시 장치는, 예를 들어, 투명 표시 장치 투과율이 적어도 20% 이상인 표시 장치를 의미한다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 당업자가 충분히 이해할 수 있듯이 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하, 첨부된 도면을 참고로 하여 본 발명의 실시예들에 대해 설명한다.
도 1a는 본 발명의 일 실시예에 따른 박막 트랜지스터를 설명하기 위한 평면도이다. 도 1b는 도 1a의 Ib-Ib’ 선에 따른 박막 트랜지스터의 단면도이다. 도 1a 및 도 1b를 참조하면, 박막 트랜지스터(100)는 기판(110), 산화물 반도체(120), 도전층(130), 제1 절연층(150), 게이트 전극(160), 제2 절연층(170), 소스 전극(181) 및 드레인 전극(182)을 포함한다.
기판(110)은 기판(110) 상에 형성될 수 있는 다양한 엘리먼트들을 지지하기 위한 부재이다. 기판(110)은 지지 기판, 하부 기판, 박막 트랜지스터 기판, 지지 부재, 하부 지지 부재 등으로 지칭될 수도 있다. 기판(110)은 절연 물질로 구성될 수 있고, 예를 들어, 유리 또는 플라스틱 등으로 이루어질 수 있으나, 이에 제한되지 않고, 다양한 물질로 형성될 수 있다.
기판(110)은 박막 트랜지스터(100)가 사용되는 다양한 어플리케이션에 따라 다양한 물질로 형성될 수 있다. 예를 들어, 박막 트랜지스터(100)가 플렉서블 표시 장치에 사용되는 경우, 기판(110)은 연성의 절연 물질로 형성될 수 있다. 여기서, 사용 가능한 연성의 절연 물질은 폴리이미드(polyimide; PI)를 비롯하여 폴리에테르 이미드(polyetherimide; PEI), 폴리에틸렌 테레프탈레이드(polyethyelene terephthalate; PET), 폴리카보네이트(PC), 폴리스타이렌(PS), 스타이렌아크릴나이트릴코폴리머(SAN), 실리콘-아크릴 수지 등이 사용될 수 있다. 또한, 박막 트랜지스터(100)가 투명 표시 장치에 사용되는 경우, 기판(110)은 투명 절연 물질로 형성될 수 있다.
기판(110) 상에는 박막 트랜지스터(100)의 액티브층으로서 산화물 반도체(120)가 형성된다. 산화물 반도체(120)가 층 형상으로 형성되는 경우, 산화물 반도체(120)를 산화물 반도체층으로 지칭할 수도 있다. 산화물 반도체(120)는 제1 영역(121), 제2 영역(122) 및 제3 영역(123)을 포함하고, 제1 영역(121), 제2 영역(122) 및 제3 영역(123) 각각은 소스 영역, 드레인 영역 및 소스 영역과 드레인 영역 사이에 배치되는 채널 영역 각각에 대응하여 지칭될 수 있다. 도 1a 및 도 1b에서는 설명의 편의를 위해 산화물 반도체(120)를 채널 영역, 소스 영역 및 드레인 영역으로 분류하였을 뿐이고, 도 1a 및 도 1b에 도시된 채널 영역, 소스 영역 및 드레인 영역으로 산화물 반도체(120)가 반드시 한정되는 것은 아니다.
산화물 반도체(120)로는 다양한 금속 산화물이 사용될 수 있다. 예를 들어, 산화물 반도체(120)의 구성 물질로서 4원계 금속 산화물인 인듐 주석 갈륨 아연 산화물(InSnGaZnO)계 재료, 3원계 금속 산화물인 인듐 갈륨 아연 산화물(InGaZnO)계 재료, 인듐 주석 아연 산화물(InSnZnO)계 재료, 인듐 알루미늄 아연 산화물(InAlZnO)계 재료, 인듐 하프늄 아연 산화물(InHfZnO), 주석 갈륨 아연 산화물(SnGaZnO)계 재료, 알루미늄 갈륨 아연 산화물(AlGaZnO)계 재료, 주석 알루미늄 아연 산화물(SnAlZnO)계 재료, 2원계 금속 산화물인 인듐 아연 산화물(InZnO)계 재료, 주석 아연 산화물(SnZnO)계 재료, 알루미늄 아연 산화물(AlZnO)계 재료, 아연 마그네슘 산화물(ZnMgO)계 재료, 주석 마그네슘 산화물(SnMgO)계 재료, 인듐 마그네슘 산화물(InMgO)계 재료, 인듐 갈륨 산화물(InGaO)계 재료나, 인듐 산화물(InO)계 재료, 주석 산화물(SnO)계 재료, 아연 산화물(ZnO)계 재료 등이 사용될 수 있다. 상술한 각각의 산화물 반도체(120) 재료에서 포함되는 각각의 원소의 조성 비율은 특별히 한정되지 않고 다양하게 조정될 수 있다. 또한, 산화물 반도체(120)의 두께도 특별히 한정되지 않고 다양하게 조정될 수 있으나, 산화물 반도체(120)는 대략 100Å 내지 10000Å 정도의 두께로 형성될 수 있다.
박막 트랜지스터(100)는 박막 트랜지스터(100)를 구성하는 다양한 엘리먼트들의 형상에 의해 다양한 형태로 형성된다. 예를 들어, 도 1a에 도시된 바와 같이 액티브층을 구성한는 산화물 반도체(120)가 바(bar) 형상으로 형성된 박막 트랜지스터(100)도 존재하고, 액티브층을 구성하는 산화물 반도체가 U자형으로 형성된 박막 트랜지스터도 존재하며, 본 명세서에 포함된 도면에 도시되지는 않았으나, 액티브층의 형상, 드레인 전극 및 소스 전극의 형상 등에 의해 박막 트랜지스터는 다양한 형상으로 형성될 수 있다.
산화물 반도체(120) 상에는 산화물 반도체(120)와 전기적으로 연결되는 도전층(130)이 형성된다. 도전층(130)은 도전 부재, 도전막으로도 지칭되고, 산화물 반도체(120)와 소스 전극(181) 및 드레인 전극(182)을 전기적으로 연결하므로, 보조층, 연결 부재로도 지칭될 수 있다.
도전층(130)은 산화물 반도체(120) 상부에 형성된다. 도전층(130)은 산화물 반도체(120)의 제1 영역(121) 상에 형성된 제1 도전층(131) 및 산화물 반도체(120)의 제2 영역(122) 상에 형성된 제2 도전층(132)을 포함할 수 있다. 제1 도전층(131)과 제2 도전층(132)은 동일한 물질로 형성될 수 있으나, 직접 접촉하지 않는다.
도전층(130)은 산화물 반도체(120)와 전기적으로 연결되고, 후술할 소스 전극(181) 및 드레인 전극(182)과 접촉되어 산화물 반도체(120)의 채널 영역과 소스 전극(181) 및 드레인 전극(182) 사이의 저항을 감소시킨다. 도전층(130)이 산화물 반도체(120)의 채널 영역과 소스 전극(181) 및 드레인 전극(182) 사이의 저항을 감소시키는 것에 대한 보다 상세한 설명은 후술한다.
도전층(130)은 도전성 물질을 포함할 수 있고, 예를 들어, 알루미늄(Al), 티타늄(Ti) 등 다양한 도전성 금속들이 도전층(130)으로 사용될 수 있다. 도전층(130)의 도전성 물질은 금속으로 한정되지 않고, 산화물 반도체층(120)의 물질보다 전자 이동도가 큰 물질로 형성될 수 있다.
도전층(130)을 기판(110) 상에 또는 산화물 반도체(120) 상에 형성하기 위해서 일반적으로 스퍼터링 공정을 사용할 수 있다. 도전층(130)의 두께는 박막 트랜지스터의 용도 및 공정 요건에 따라 다양하게 결정될 수 있다. 도전층(130)의 두께를 두껍게 형성하면 도전층(130)의 도전성을 향상시킬 수 있다. 이 때, 도전층(130)의 두께가 지나치게 두꺼우면 도전층(130)과 게이트 전극(160) 사이의 거리가 가까워져 누설 전류가 발생할 수 있다. 또한, 도전층(130)의 두께를 두껍게 형성하려면 도전층(130) 제조 공정의 시간이 지나치게 증가하게 된다. 따라서, 도전층(130)의 두께는 박막 트랜지스터의 성능, 설계 구조 및 공정 요건 등을 고려하여 적절하게 결정될 수 있다.
도전층(130)은 산화 가능한 도전성 물질을 포함할 수 있다. 예를 들어, 알루미늄(Al), 티타늄(Ti) 등 산화 가능한 다양한 금속들은 적절한 두께로 형성될 수 있다.
산화물 반도체(120)의 제3 영역(123) 상부 및 산화물 반도체(120)의 제1 영역(121) 및 제2 영역(122)의 상부에는 제1 도전층(131)과 제2 도전층(132)을 절연시키는 제3 절연층(140)이 형성될 수 있다. 제3 절연층(140)의 일측은 산화물 반도체(120)의 제1 영역(121) 상에 형성되고, 제3 절연층(140)의 타측은 산화물 반도체(120)의 제2 영역(122) 상에 형성된다. 제3 절연층(140)의 일측과 타측은 서로 반대편에 위치한 측부일 수 있다.
제3 절연층(140)은 산화 금속으로서, 도전층(130)을 구성하는 산화 가능한 도전성 물질의 산화물일 수 있다. 상술한 바와 같이 도전층(130)을 구성하는 제1 도전층(131)과 제2 도전층(132)은 동일한 물질로 구성될 수 있으며, 동일 공정에서 형성될 수 있다. 따라서, 제1 도전층(131)과 제2 도전층(132)을 직접 접촉시키지 않기 위해서는 제1 도전층(131)과 제2 도전층(132) 사이 영역에 대한 추가 공정이 필요하다. 본 발명의 일 실시예에 따른 박막 트랜지스터에서는 제1 도전층(131)과 제2 도전층(132)의 사이에 대응하는 산화 가능한 도전성 물질을 산화시켜 제1 도전층(131)과 제2 도전층(132)을 절연시킨다. 제3 절연층(140)을 형성하는 구체적인 공정에 대한 보다 상세한 설명은 후술한다.
상술한 바와 같이, 제3 절연층(140)은 도전층(130)을 구성하는 산화 가능한 도전성 물질을 산화시켜 형성하므로, 도전층(130)의 두께가 지나치게 두꺼우면 산화물 반도체(120)의 제3 영역(123) 상에 형성된 산화 가능한 도전성 물질의 산화 공정 시간이 지나치게 증가하게 된다. 따라서, 도전층(130)은 산화에 적절한 두께로 형성되어야 하며, 예를 들어, 약 30Å 내지 100Å의 두께로 형성될 수 있다.
산화물 반도체(120), 도전층(130) 및 제3 절연층(140) 상에는 제1 절연층(150)이 형성된다. 제1 절연층(150)은 산화물 반도체(120) 및 도전층(130)과 게이트 전극(160)을 절연시킨다. 따라서, 제1 절연층(150)은 게이트 절연막으로도 지칭될 수 있다. 제1 절연층(150)은 실리콘 산화막, 실리콘 질화막 또는 이들의 복층으로 형성될 수 있으나, 이에 제한되지 않고, 다양한 물질로 형성될 수 있다.
제1 절연층(150)은 산화물 반도체(120), 도전층(130) 및 제3 절연층(140)을 포함하는 기판(110) 전(whole)면에 걸쳐 형성될 수 있다. 그러나, 제1 절연층(150)은 산화물 반도체(120) 및 도전층(130)과 게이트 전극(160)을 절연시키기만 하면 되므로, 산화물 반도체(120) 및 도전층(130) 상에 형성될 수 있으며, 구체적으로 산화물 반도체(120)의 제3 영역(123) 상에 형성될 수도 있다. 제1 절연층(150)이 기판(110) 전면에 걸쳐 형성되는 경우, 제1 절연층(150)은 산화물 반도체(120)의 상부에 위치한 도전층(130)의 일부 영역을 개구시키는 컨택홀을 갖도록 형성될 수 있고, 컨택홀은 산화물 반도체(120)의 소스 영역 상에 위치한 제1 도전층(131) 및 산화물 반도체(120)의 드레인 영역 상에 위치한 제2 도전층(132)의 일부 영역을 개구시킬 수 있다. 제1 절연층(150)의 두께는 게이트 전극(160)과 산화물 반도체(120)를 절연시키기에 충분한 두께로 형성되어야 하며, 예를 들어, 약 2000Å 정도로 형성될 수 있으나, 이에 제한되지 않는다
제3 절연층(140)은 산화물 반도체(120) 상부의 제3 영역(123)에 형성되므로, 게이트 전극(160)과 적어도 일부가 중첩할 수 있다. 따라서, 제3 절연층(140)은 제1 절연층(150)과 함께 이중 절연층으로서 기능할 수 있다. 이중 절연층의 두께는 제1 절연층(150)의 두께와 제3 절연층(140)의 두께의 합에 해당하므로 산화물 반도체(120)와 게이트 전극(160) 사이의 절연성이 향상될 수 있다. 이와 같이, 금속 산화물로 구성되는 제3 절연층(140)이 제1 절연층(150)과 함께 , 산화물 반도체(120)와 게이트 전극(160) 사이의 절연 특성을 향상시켜 누설 전류 발생을 감소시킬 수 있다.
제1 절연층(150) 상에는 게이트 전극(160)이 형성된다. 게이트 전극(160)은 게이트 배선(161)으로부터 분지되어, 게이트 배선(161)을 통해 전달되는 구동 신호를 박막 트랜지스터(100)에 전달한다. 게이트 전극(160)은 산화물 반도체(120)와 적어도 일부가 중첩할 수 있고, 특히, 산화물 반도체(120)의 채널 영역인 제3 영역(123)과 중첩할 수 있다. 게이트 전극(160)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어질 수 있으나, 이에 제한되지 않고, 다양한 물질로 형성될 수 있다. 또한, 게이트 전극(160)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수도 있다.
게이트 전극(160)을 포함하는 기판(110) 전면에 걸쳐 제2 절연층(170)이 형성된다. 제2 절연층(170)은 층간 절연막으로도 지칭될 수 있다. 제2 절연층(170)은 제1 절연층(150)과 동일한 물질로 형성될 수 있으며, 실리콘 산화막, 실리콘 질화막 또는 이들의 복층으로 형성될 수 있으나, 이에 제한되지 않고, 다양한 물질로 형성될 수 있다. 제2 절연층(170)은 도전층(130)의 일부 영역을 개구시키는 컨택홀을 갖도록 형성될 수 있고, 컨택홀은 산화물 반도체(120)의 소스 영역 상에 위치한 제1 도전층(131) 및 산화물 반도체(120)의 드레인 영역 상에 위치한 제2 도전층(132)의 일부 영역을 개구시킬 수 있다.
제1 절연층(150) 및 제2 절연층(170) 중 적어도 하나에 컨택홀이 형성될 수 있다. 컨택홀은 소스 전극(181) 및 드레인 전극(182) 각각이 제1 도전층(131) 및 제2 도전층(132)에 각각 접촉하기 위해 제1 도전층(131)의 일부 영역 및 제2 도전층(132)의 일부 영역을 개구시킬 수 있다. 상술한 바와 같이, 제1 절연층(150)은 게이트 절연막으로서, 게이트 전극(160)이 배치되는 산화물 반도체(120)의 제3 영역(123) 상에 형성될 수 있고, 제1 절연층(150)이 산화물 반도체(120)의 제3 영역(123) 상에 형성되는 경우, 제1 절연층(150)에는 컨택홀이 형성되지 않고, 제2 절연층(170)에 형성될 수 있다. 또한, 제1 절연층(150)이 기판(110) 전면을 덮도록 형성되는 경우, 제1 절연층(150) 및 제2 절연층(170) 모두에 컨택홀이 형성될 수도 있다.
제2 절연층(170) 상에는 소스 전극(181) 및 드레인 전극(182)이 형성된다. 소스 전극(181)은 데이터 배선(189)으로부터 분지되어, 데이터 배선(189)을 통해 전달되는 데이터 신호를 박막 트랜지스터(100)에 전달한다. 소스 전극(181) 및 드레인 전극(182) 각각은 제1 절연층(150) 및/또는 제2 절연층(170)에 형성된 컨택홀을 통해 산화물 반도체(120) 상부에 위치한 제1 도전층(131) 및 제2 도전층(132) 각각에 접촉할 수 있다. 결과적으로, 소스 전극(181)은 산화물 반도체(120) 상부의 제1 영역(121)에 위치한 제1 도전층(131)과 접촉하여, 산화물 반도체(120)의 제1 영역(121)과 전기적으로 연결되고, 드레인 전극(182)은 산화물 반도체(120) 상부의 제2 영역(122)에 위치한 제2 도전층(132)과 접촉하여, 산화물 반도체(120)의 제2 영역(122)과 전기적으로 연결될 수 있다. 소스 전극(181) 및 드레인 전극(182)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어질 수 있으나, 이에 제한되지 않고, 다양한 물질로 형성될 수 있다. 또한, 소스 전극(181) 및 드레인 전극(182)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수도 있다.
소스 전극(181) 및 드레인 전극(182) 각각은 제1 도전층(131) 및 제2 도전층(132)과 접촉하여 산화물 반도체(120)의 채널 영역과 소스 전극(181) 및 드레인 전극(182) 사이의 저항을 감소시킨다. 박막 트랜지스터(100)가 구동되는 때에, 소스 전극(181)과 산화물 반도체(120)의 채널 영역 사이 및 드레인 전극(182)과 산화물 반도체(120)의 채널 영역 사이에 전자가 이동하게 되며, 전자가 이동하는 영역의 저항이 작을수록, 박막 트랜지스터(100)의 소자 특성이 향상된다. 전자가 이동하는 거리인 소스 전극(181)과 산화물 반도체(120)의 채널 영역 사이의 거리는 소스 전극(181)의 끝 부분(183)과 산화물 반도체(120)의 채널 영역의 소스 전극(181) 측으로의 끝 부분(124) 사이의 거리에 대응하고, 도전층(130)을 사용하지 않는 경우 소스 전극(181)은 산화물 반도체(120)와 직접 접촉하게 되므로, 전자가 이동하는 공간인 소스 전극(181)과 산화물 반도체(120)의 채널 영역 사이의 공간 모두는 산화물 반도체(120)이다. 그러나, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)와 같이 도전층(130)을 사용하는 경우, 전자가 이동하는 공간인 소스 전극(181)과 산화물 반도체(120)의 채널 영역 사이의 공간 중 산화물 반도체(120)에 해당하는 공간은, 소스 전극(181)과 접촉하는 제1 도전층(131)의 산화물 반도체(120)의 채널 영역 쪽으로의 끝 부분(133)부터 산화물 반도체(120)의 채널 영역의 소스 전극(181) 쪽으로의 끝 부분(124) 사이의 공간뿐이고, 소스 전극(181)과 산화물 반도체(120)의 채널 영역 사이의 공간 중 나머지 공간은 제1 도전층(131)에 대응한다. 따라서, 도전층(130)을 사용하지 않는 경우에 비해 전자가 이동해야 하는 산화물 반도체(120) 상의 거리가 짧아지므로, 소스 전극(181)과 산화물 반도체(120)의 채널 영역 사이의 저항은 상대적으로 감소되고, 박막 트랜지스터(100)의 소자 특성 또한 향상시킬 수 있다. 또한, 도전층(130)을 사용하는 경우, 소스 전극(181)과 관련하여 상술한 이유와 동일한 이유로 드레인 전극(182)과 산화물 반도체(120)의 채널 영역 사이의 저항은 상대적으로 감소되고, 박막 트랜지스터(100)의 소자 특성 또한 향상시킬 수 있다.
도 1b에서는 소스 전극(181)과 접촉하는 제1 도전층(131)의 산화물 반도체(120)의 채널 영역 쪽으로의 끝 부분(133)과 산화물 반도체(120)의 채널 영역의 소스 전극(181) 쪽으로의 끝 부분(124)이 이격된 것으로 도시되었으나, 산화물 반도체(120)의 채널 영역과 제3 절연층(140)이 완전히 중첩하여 소스 전극(181)과 접촉하는 제1 도전층(131)의 산화물 반도체(120)의 채널 영역 쪽으로의 끝 부분(133)과 산화물 반도체(120)의 채널 영역의 소스 전극(181) 쪽으로의 끝 부분(124)이 동일 지점일 수 있다. 이 경우, 소스 전극(181)과 접촉하는 제1 도전층(131)의 산화물 반도체(120)의 채널 영역 쪽으로의 끝 부분(133)이 산화물 반도체(120)의 채널 영역과 접촉하므로, 전자가 이동하는 공간인 소스 전극(181)과 산화물 반도체(120)의 채널 영역 사이의 공간은 모두, 도체인 제1 도전층(131)에 해당하므로, 소스 전극(181)과 산화물 반도체(120)의 채널 영역 사이의 저항은 상대적으로 감소되고, 박막 트랜지스터(100)의 소자 특성 또한 향상시킬 수 있다. 또한, 도 1b에서는 드레인 전극(182)과 접촉하는 제2 도전층(132)의 산화물 반도체(120)의 채널 영역 쪽으로의 끝 부분(134)과 산화물 반도체(120)의 채널 영역의 드레인 전극(182) 쪽으로의 끝 부분(125)이 이격된 것으로 도시되었으나, 드레인 전극(182)과 접촉하는 제2 도전층(132)의 산화물 반도체(120)의 채널 영역 쪽으로의 끝 부분(134)이 산화물 반도체(120)의 채널 영역과 접촉할 수 있으며, 드레인 전극(182)과 산화물 반도체(120)의 채널 영역 사이의 저항은 상대적으로 감소되고, 박막 트랜지스터(100)의 소자 특성 또한 향상시킬 수 있다.
소스 전극(181)과 접촉하는 제1 도전층(131)의 산화물 반도체(120)의 채널 영역 쪽으로의 끝 부분(133)부터 산화물 반도체(120)의 채널 영역의 소스 전극(181) 쪽으로의 끝 부분(124)까지의 거리(d1)는 접촉 거리 이하일 수 있다. 또한, 드레인 전극(182)과 접촉하는 제2 도전층(132)의 산화물 반도체(120)의 채널 영역 쪽으로의 끝 부분(134)부터 산화물 반도체(120)의 채널 영역의 드레인 전극(182) 쪽으로의 끝 부분(125)까지의 거리(d2)도 접촉 거리 이하일 수 있다. 본 명세서에서 접촉 거리는 박막 트랜지스터의 정상적인 구동을 위한 거리로서, 도전층(130)과 산화물 반도체(120)의 채널 영역 사이에 전자가 이동할 수 있는 산화물 반도체(120) 영역의 최단 거리를 의미한다. 예를 들어, 접촉 거리는 약 500Å 이하로 정의될 수 있다.
박막 트랜지스터는 액티브층, 게이트 전극, 소스 전극 및 드레인 전극의 위치에 따라 코플래너 구조와 인버티드 스태거드 구조로 나뉜다. 코플래너 구조의 박막 트랜지스터는 소스 전극 및 드레인 전극뿐만 아니라 게이트 전극 또한 액티브층의 상부에 위치하여, 소스 전극, 드레인 전극 및 게이트 전극 모두가 액티브 층을 기준으로 동일 측에 위치하는 구조의 박막 트랜지스터로서, 탑 게이트(top gate) 박막 트랜지스터로도 지칭된다. 인버티드 스태거드 구조의 박막 트랜지스터는 소스 전극 및 드레인 전극이 액티브층의 상부에 위치하는 반면 게이트 전극은 액티브층의 하부에 위치하여, 소스 전극 및 드레인 전극과 게이트 전극이 액티브 층을 기준으로 반대 측에 위치하는 구조의 박막 트랜지스터로서, 바텀 게이트(bottom gate) 박막 트랜지스터로도 지칭된다. 인버티드 스태거드 구조의 박막 트랜지스터의 경우 게이트 전극과 소스 전극 및 드레인 전극 사이에 기생 커패시턴스가 매우 크다는 불리함이 있고, 이에 따라 고해상도 디스플레이에 적용이 어려운 반면, 본 발명의 일 실시예에 따른 박막 트랜지스터와 같은 코플래너 구조의 박막 트랜지스터의 경우 게이트 전극과 소스 전극 및 드레인 전극 사이에 기생 커패시턴스가 상대적으로 매우 낮아, 고해상도 디스플레이 적용이 용이하다. 본 명세서에서는 박막 트랜지스터가 코플래너 구조의 박막 트랜지스터인 것으로 설명한다.
도 2a는 본 발명의 다른 실시예에 따른 박막 트랜지스터를 설명하기 위한 평면도이다. 도 2b는 도 2a의 IIb-IIb’ 선에 따른 박막 트랜지스터의 단면도이다. 기판(210), 제1 절연층(250), 게이트 전극(260), 게이트 배선(261), 제2 절연층(270), 소스 전극(281), 드레인 전극(282) 및 데이터 배선(289)은 도 1a 및 도 1b의 기판(110), 제1 절연층(150), 게이트 전극(160), 게이트 배선(161), 제2 절연층(170), 소스 전극(181), 드레인 전극(182) 및 데이터 배선(189)과 실질적으로 동일하므로 중복 설명을 생략한다.
도전층(230)은 산화물 반도체(220) 상부에 형성된다. 도전층(230)은 산화물 반도체(220)의 제1 영역(221) 상에 형성된 제1 도전층(231) 및 산화물 반도체(220)의 제2 영역(222) 상에 형성된 제2 도전층(232)을 포함할 수 있다. 제1 도전층(231)과 제2 도전층(232)은 동일한 물질로 형성될 수 있으나, 전기적으로 분리되어 있다.
도전층(230)은 산화물 반도체(220)와 전기적으로 연결되고, 소스 전극(281) 및 드레인 전극(282)과 접촉되어 산화물 반도체(220)와 소스 전극(281) 및 드레인 전극(282) 사이의 저항을 감소시킨다.
도전층(230)은 투명 도전성 물질을 포함할 수 있고, 산화물 반도체(220)와 에칭 특성이 실질적으로 유사한 물질을 포함할 수 있다. 도전층(230)에 포함될 수 있는 투명 도전성 물질은, 예를 들어, 투명 도전성 산화물(transparent conductive oxide; TCO)을 포함할 수 있고, 구체적으로, 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등이 사용될 수 있다.
제1 도전층(231)과 제2 도전층(232)은 도전층(230)을 에칭함에 의해 형성될 수 있다. 산화물 반도체(220)의 전영역 상에 투명 도전성 물질을 형성한 후, 산화물 반도체(220)의 제3 영역(223) 상에 형성된 도전층(230)을 에칭하면, 도전층(230)은 제1 도전층(231)과 제2 도전층(232)을 직접 접촉시키지 않을 수 있다. 제1 도전층(231)과 제2 도전층(232)의 구체적인 제조 공정에 대해서는 후술한다.
제3 영역(223)에서의 산화물 반도체(220)의 높이(h3)는 제1 영역(221) 및 제2 영역(222)에서의 산화물 반도체(220)의 높이(h1, h2) 보다 작거나 같을 수 있다. 상술한 바와 같이, 제1 도전층(231)과 제2 도전층(232)을 전기적으로 분리시키기 위해 산화물 반도체(220)의 제3 영역(223) 상에 형성된 도전층(230)을 에칭할 수 있다. 다만, 산화물 반도체(220)와 도전층(230)을 구성하는 물질의 에칭 특성은 실질적으로 유사하므로, 도전층(230)과 산화물 반도체(220)의 경계면까지 정확하게 도전층(230)만을 제거하는 것은 상당히 어려운 공정에 해당한다. 따라서, 제3 영역(223)에서의 산화물 반도체(220)의 높이(h3)는 제1 영역(221) 및 제2 영역(222)에서의 산화물 반도체(220)의 높이(h1, h2) 보다 작거나 같을 수 있다.
산화물 반도체(220)의 제3 영역(223)의 표면 특성과 산화물 반도체(220)의 제1 영역(221) 및 제2 영역(222)의 표면 특성은 서로 상이할 수 있다. 산화물 반도체(220)의 제1 영역(221) 및 제2 영역(222)은 산화물 반도체(220)이 형성된 후, 도전층(230)이 형성되는 영역에 해당한다. 따라서, 산화물 반도체(220)의 제1 영역(221) 및 제2 영역(222)의 표면, 즉, 산화물 반도체(220)의 제1 영역(221) 및 제2 영역(222)의 상면은 에칭 공정이 적용되지 않은 표면이다. 산화물 반도체(220)의 제3 영역(223)은 산화물 반도체(220)이 형성되고, 도전층(230)이 형성된 후, 도전층(230)이 에칭되어 제거되는 영역이다. 따라서, 산화물 반도체(220)의 제3 영역(223)의 표면, 즉, 산화물 반도체(220)의 제3 영역(223)의 상면은 에칭 공정이 적용된 표면이다. 따라서, 산화물 반도체(220)의 제3 영역(223)과 산화물 반도체(220)의 제1 영역(221) 및 제2 영역(222)의 거칠기, 분자 또는 원자 결합력, 분자 조성비 등과 같은 표면 특성은 서로 상이할 수 있다.
소스 전극(281) 및 드레인 전극(282) 각각은 제1 도전층(231) 및 제2 도전층(232)과 접촉하여 산화물 반도체(220)의 채널 영역과 소스 전극(281) 및 드레인 전극(282) 사이의 저항을 감소시킨다. 박막 트랜지스터(200)가 구동되는 때에, 소스 전극(281)과 산화물 반도체(220)의 채널 영역 사이 및 드레인 전극(282)과 산화물 반도체(220)의 채널 영역 사이에 전자가 이동하게 되며, 전자가 이동하는 영역의 저항이 작을수록, 박막 트랜지스터(200)의 소자 특성이 향상된다. 전자가 이동하는 거리인 소스 전극(281)과 산화물 반도체(220)의 채널 영역 사이의 거리는 소스 전극(281)의 끝 부분(283)과 산화물 반도체(220)의 채널 영역의 소스 전극(281) 측으로의 끝 부분(224) 사이의 거리에 대응하고, 도전층(230)을 사용하지 않는 경우 소스 전극(281)은 산화물 반도체(220)과 직접 접촉하게 되므로, 전자가 이동하는 공간인 소스 전극(281)과 산화물 반도체(220)의 채널 영역 사이의 공간 모두는 산화물 반도체(220)이다. 그러나, 본 발명의 일 실시예에 따른 박막 트랜지스터(200)와 같이 도전층(230)을 사용하는 경우, 전자가 이동하는 공간인 소스 전극(281)과 산화물 반도체(220)의 채널 영역 사이의 공간 중 산화물 반도체(220)에 해당하는 공간은, 소스 전극(281)과 접촉하는 제1 도전층(231)의 산화물 반도체(220)의 채널 영역 쪽으로의 끝 부분(233)부터 산화물 반도체(220)의 채널 영역의 소스 전극(281) 쪽으로의 끝 부분(224) 사이의 공간뿐이고, 소스 전극(281)과 산화물 반도체(220)의 채널 영역 사이의 공간 중 나머지 공간은 제1 도전층(231)에 대응한다. 따라서, 도전층(230)을 사용하지 않는 경우에 비해 전자가 이동해야 하는 산화물 반도체(220) 상의 거리가 짧아지므로, 소스 전극(281)과 산화물 반도체(220)의 채널 영역 사이의 저항은 상대적으로 감소되고, 박막 트랜지스터(200)의 소자 특성 또한 향상시킬 수 있다. 또한, 도전층(230)을 사용하는 경우, 소스 전극(281)과 관련하여 상술한 이유와 동일한 이유로 드레인 전극(282)과 산화물 반도체(220)의 채널 영역 사이의 저항은 상대적으로 감소되고, 박막 트랜지스터(200)의 소자 특성 또한 향상시킬 수 있다.
소스 전극(281)과 접촉하는 제1 도전층(231)의 산화물 반도체(220)의 채널 영역 쪽으로의 끝 부분(233)부터 산화물 반도체(220)의 채널 영역의 소스 전극(281) 쪽으로의 끝 부분(224)까지의 거리(d1)는 접촉 거리 이하일 수 있다. 또한, 드레인 전극(282)과 접촉하는 제2 도전층(232)의 산화물 반도체(220)의 채널 영역 쪽으로의 끝 부분(234)부터 산화물 반도체(220)의 채널 영역의 드레인 전극(282) 쪽으로의 끝 부분(225)까지의 거리(d2)도 접촉 거리 이하일 수 있다.
도 3a는 본 발명의 다른 실시예에 따른 박막 트랜지스터를 설명하기 위한 평면도이다. 도 3b는 도 3a의 IIIb-IIIb’ 선에 따른 박막 트랜지스터의 단면도이다. 기판(310), 산화물 반도체(320), 제1 절연층(350), 게이트 전극(360), 제2 절연층(370), 소스 전극(381), 드레인 전극(382), 게이트 배선(361) 및 데이터 배선(389)은 도 1a 및 도 1b의 기판(110), 산화물 반도체(120), 제1 절연층(150), 게이트 전극(160), 제2 절연층(170), 소스 전극(181), 드레인 전극(182), 게이트 배선(161) 및 데이터 배선(189)과 실질적으로 동일하므로 중복 설명을 생략한다.
산화물 반도체(320)의 일측에는 산화물 반도체(320)와 전기적으로 연결되는 도전층(330)이 형성된다. 도전층(330)은 도전 부재, 도전막으로도 지칭되고, 산화물 반도체(320)와 후술할 소스 전극(381) 및 드레인 전극(382)을 전기적으로 연결하므로, 보조층, 연결 부재로도 지칭될 수 있다.
도전층(330)은 산화물 반도체(320) 측면에 형성된다. 도전층(330)은 산화물 반도체(320)의 일측에 형성된 제1 도전층(331) 및 산화물 반도체(320)의 타측에형성된 제2 도전층(332)을 포함할 수 있다. 제1 도전층(331)과 제2 도전층(332)은 동일 평면에서 동일한 물질로 형성될 수 있으나, 직접 접촉하지 않는다. 도 3b의 실시예에서는 산화물 반도체(320)의 일측과 타측이 직각 형태로 도시되어 있으나, 다른 실시예에서는 측면이 경사진 형태로 형성될 수도 있다.
도전층(330)은 도전성 물질을 포함할 수 있고, 예를 들어, 알루미늄(Al), 티타늄(Ti) 등 산화 가능한 다양한 금속들뿐만 아니라, 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등과 같은 투명 도전성 물질을 포함할 수 있다.
도전층(330)의 높이는 산화물 반도체(320)의 높이와 실질적으로 동일하거나 낮을 수 있다. 도전층(330)의 높이에는 특별한 제약이 있는 것은 아니나, 도전층(330)의 높이가 산화물 반도체(320)의 높이보다 높을 경우, 도전층(330)과 게이트 전극(360) 사이의 거리가 가까워지게 되므로, 누설 전류가 증가할 수 있다. 따라서, 도전층(330)의 높이를 산화물 반도체(320)의 높이와 실질적으로 동일하게 형성하거나, 낮게 형성할 수 있다.
도전층(330)의 면적은 박막 트랜지스터(300)의 면적 설계에 맞춰 결정될 수 있다. 도전층(330)의 면적에는 특별한 제약이 있는 것은 아니나, 도전층(330)이 산화물 반도체(320)와 동일 평면 상에 형성되므로, 도전층(330)의 면적이 증가하는 경우 박막 트랜지스터(300) 전체의 면적이 증가하여 디스플레이 고해상도 구현이 어려울 수 있다. 따라서, 도전층(330)의 면적은 박막 트랜지스터(300)의 면적 설계에 기초하여 결정될 수 있다.
액티브층으로 사용되는 산화물 반도체(320)와 소스 전극(381) 및 드레인 전극(382)은 도전층(330)을 통해 전기적으로 연결된다. 산화물 반도체(320)는 반도체성을 가지는 반면, 소스 전극(381) 및 드레인 전극(382)은 도체성을 가지므로, 게이트 전극(360)과 중첩하는 산화물 반도체(320)의 영역인 산화물 반도체(320)의 채널 영역과 소스 전극(381) 및 드레인 전극(382) 사이에는 저항이 발생하게 되어 박막 트랜지스터(300)의 전기적 특성이 저하될 수 있다. 본 발명의 다른 실시예에 따른 박막 트랜지스터(300)에서는 산화물 반도체(320)의 채널 영역과 소스 전극(381) 및 드레인 전극(382) 사이에 산화물 반도체(320)와 소스 전극(381) 및 드레인 전극(382) 사이의 저항을 최소화할 수 있는 물질로 도전층(330)이 배치되어 박막 트랜지스터(300)의 소자 특성을 향상시킬 수 있다.
본 실시예에서, 도전층(330)은 산화물 반도체(320)의 채널 영역과 임의의 간격을 두고 위치할 수 있다. 소스 전극(381)과 접촉하는 제1 도전층(331)의 산화물 반도체(320)의 채널 영역 쪽으로의 끝 부분(333)부터 산화물 반도체(320)의 채널 영역의 소스 전극(381) 쪽으로의 끝 부분(324)까지의 거리(d1)는 접촉 거리 이하일 수 있다. 또한, 드레인 전극(382)과 접촉하는 제2 도전층(332)의 산화물 반도체(320)의 채널 영역 쪽으로의 끝 부분(334)부터 산화물 반도체(320)의 채널 영역의 드레인 전극(382) 쪽으로의 끝 부분(325)까지의 거리(d2)도 접촉 거리 이하일 수 있다.
도 4a는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 단면도이다. 기판(410A), 제1 절연층(450A), 게이트 전극(460A), 제2 절연층(470A), 소스 전극(481A) 및 드레인 전극(482A)은 도 1a 및 도 1b의 기판(110), 제1 절연층(150), 게이트 전극(160), 제2 절연층(170), 소스 전극(181) 및 드레인 전극(182)과 실질적으로 동일하므로 중복 설명을 생략한다.
기판(410A) 상에는 액티브 구조물(490A)이 형성된다. 액티브 구조물(490A)은 하나 이상의 엘리먼트들의 결합으로 액티브층 기능을 하는 구조물을 의미한다. 액티브 구조물(490A)은 산화물 반도체(420A), 및 산화물 반도체(420A)와 소스 전극(481A) 및 드레인 전극(482A)을 전기적으로 연결하는 도전층(430A)을 포함한다.
기판(410A) 상에는 액티브층으로서 액티브 구조물(490A)의 산화물 반도체(420A)가 형성되고, 산화물 반도체(420A) 상에서 산화물 반도체(420A)와 소스 전극(481A) 및 드레인 전극(482A) 사이의 저항을 감소시키는 도전층(430A)이 형성된다. 도전층(430A)은 산화물 반도체(420A)의 제1 영역(421A) 상에 형성되는 제1 도전층(431A) 및 산화물 반도체(420A)의 제2 영역(422A) 상에 형성되는 제2 도전층(432A)을 포함할 수 있다. 제1 도전층(431A)은 소스 전극(481A)과 산화물 반도체(420A) 사이에 접하도록 형성되어, 소스 전극(481A)과 산화물 반도체(420A) 사이에 도전성을 부여할 수 있고, 제2 도전층(432A)은 드레인 전극(482A)과 산화물 반도체(420A) 사이에 접하도록 형성되어, 드레인 전극(482A)과 산화물 반도체(420A) 사이에 도전성을 부여할 수 있다. 제1 도전층(431A) 및 제2 도전층(432A)은 산화 가능한 다양한 금속들로 형성될 수 있다. 산화물 반도체(420A) 및 도전층(430A)은 도 1a 및 도 1b의 산화물 반도체(120) 및 도전층(130)과 실질적으로 동일하므로 중복 설명을 생략한다.
도 4b는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 단면도이다. 기판(410B), 제1 절연층(450B), 게이트 전극(460B), 제2 절연층(470B), 소스 전극(481B) 및 드레인 전극(482B)은 도 2a 및 도 2b의 기판(210), 제1 절연층(250), 게이트 전극(260), 제2 절연층(270), 소스 전극(281) 및 드레인 전극(282)과 실질적으로 동일하므로 중복 설명을 생략한다.
기판(410B) 상에는 액티브 구조물(490B)이 형성된다. 액티브 구조물(490B)은 하나 이상의 엘리먼트들의 결합으로 액티브층 기능을 하는 구조물을 의미한다. 액티브 구조물(490B)은 산화물 반도체(420B), 및 산화물 반도체(420B)와 소스 전극(481B) 및 드레인 전극(482B)을 전기적으로 연결하는 도전층(430B)을 포함한다.
기판(410B) 상에는 액티브층으로서 액티브 구조물(490B)의 산화물 반도체(420B)가 형성되고, 산화물 반도체(420B) 상에서 산화물 반도체(420B)와 소스 전극(481B) 및 드레인 전극(482B) 사이의 저항을 감소시키는 도전층(430B)이 형성된다. 도전층(430B)은 산화물 반도체(420B)의 제1 영역(421B) 상에 형성되는 제1 도전층(431B) 및 산화물 반도체(420B)의 제2 영역(422B) 상에 형성되는 제2 도전층(432B)을 포함할 수 있다. 제1 도전층(431B)은 소스 전극(481B)과 산화물 반도체(420B) 사이에 접하도록 형성되어, 소스 전극(481B)과 산화물 반도체(420B) 사이에 도전성을 부여할 수 있고, 제2 도전층(432B)은 드레인 전극(482B)과 산화물 반도체(420B) 사이에 접하도록 형성되어, 드레인 전극(482B)과 산화물 반도체(420B) 사이에 도전성을 부여할 수 있다. 제1 도전층(431B) 및 제2 도전층(432B)은 투명한 도전성 물질로 형성될 수 있다. 산화물 반도체(420B) 및 도전층(430B)은 도 2a 및 도 2b의 산화물 반도체(220) 및 도전층(230)과 실질적으로 동일하므로 중복 설명을 생략한다.
도 4c는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 단면도이다. 기판(410C), 제1 절연층(450C), 게이트 전극(460C), 제2 절연층(470C), 소스 전극(481C) 및 드레인 전극(482C)은 도 3a 및 도 3b의 기판(310), 제1 절연층(350), 게이트 전극(360), 제2 절연층(370), 소스 전극(381) 및 드레인 전극(382)과 실질적으로 동일하므로 중복 설명을 생략한다.
기판(410C) 상에는 액티브 구조물(490C)이 형성된다. 액티브 구조물(490C)은 하나 이상의 엘리먼트들의 결합으로 액티브층 기능을 하는 구조물을 의미한다. 액티브 구조물(490C)은 산화물 반도체(420C), 및 산화물 반도체(420C)와 소스 전극(481C) 및 드레인 전극(482C)을 전기적으로 연결하는 도전층(430C)을 포함한다.
기판(410C) 상에는 액티브층으로서 액티브 구조물(490C)의 산화물 반도체(420C)가 형성되고, 산화물 반도체(420C)의 일측에 산화물 반도체(420C)와 소스 전극(481C) 및 드레인 전극(482C) 사이의 저항을 감소시키는 도전층(430C)이 형성된다. 도전층(430C)은 산화물 반도체(420C)의 제1 영역(421C)의 일측에 형성되는 제1 도전층(431C) 및 산화물 반도체(420C)의 제2 영역(422C)의 일측에 형성되는 제2 도전층(432C)을 포함할 수 있다. 제1 도전층(431C)은 소스 전극(481C)과 산화물 반도체(420C) 사이에 접하도록 형성되어, 소스 전극(481C)과 산화물 반도체(420C) 사이에 도전성을 부여할 수 있고, 제2 도전층(432C)은 드레인 전극(482C)과 산화물 반도체(420C) 사이에 접하도록 형성되어, 드레인 전극(482C)과 산화물 반도체(420C) 사이에 도전성을 부여할 수 있다. 제1 도전층(431C) 및 제2 도전층(432C)은 도전성 물질로, 산화 가능한 다양한 금속 또는 투명 도전성 물질로 형성될 수 있다. 산화물 반도체(420C) 및 도전층(430C)은 도 3a 및 도 3b의 산화물 반도체(320) 및 도전층(330)과 실질적으로 동일하므로 중복 설명을 생략한다.
도 5는 본 발명의 다양한 실시예에 따른 박막 트랜지스터의 적용이 가능한 표시 장치를 설명하기 위한 개략도이다. 표시 장치는 이미지를 표시하기 위한 장치로서, 유기 발광 표시 장치(OLED), 액정 표시 장치(LCD), 전기 영동 표시 장치(EPD) 등 다양한 표시 장치를 포함한다.
표시 장치(500)는 유기 발광 표시 장치일 수 있으며, 표시 장치(500)는 기판, 복수의 박막 트랜지스터, 애노드, 유기 발광층 및 캐소드를 포함하는 유기 발광 소자를 포함한다. 표시 장치(500)의 표시 패널(510)의 복수의 화소 영역(SP)에는 유기 발광층을 발광 시키기 위한 복수의 박막 트랜지스터가 포함된다. 예를 들어, 도 5에 도시된 바와 같이, 복수의 박막 트랜지스터는 게이트 드라이버(520)로부터 스캔 신호가 인가되면, 데이터 드라이버(530)로부터의 데이터 신호를 구동 박막 트랜지스터의 게이트 전극으로 전달하는 스위칭 박막 트랜지스터 및 스위칭 박막 트랜지스터로부터 전달받은 데이터 신호에 의해 전원 공급부(540)를 통해 전달되는 전류를 애노드로 전달하며, 애노드로 전달되는 전류에 의해 해당 화소 또는 서브 화소의 유기 발광층의 발광을 제어하는 구동 박막 트랜지스터를 포함할 수 있으며, 도 5에 도시되지는 않았으나, 표시 장치의 비정상적인 구동을 방지하는 보상 회로용 박막 트랜지스터가 포함될 수도 있다. 표시 장치(500)의 복수의 박막 트랜지스터는 본 발명의 다양한 실시예들에 따른 박막 트랜지스터들 중 하나일 수 있다.
표시 장치는 액정 표시 장치일 수 있으며, 표시 장치는 하부 기판, 상부 기판, 화소 전극, 공통 전극, 컬러 필터 및 상부 기판과 하부 기판 사이에 개재된 액정층을 포함한다. 표시 장치는 복수의 화소 영역을 포함하고, 복수의 화소 영역을 독립 구동하기 위한 복수의 박막 트랜지스터를 포함한다. 복수의 박막 트랜지스터는 각각의 화소 영역의 하부 기판에 형성되는 화소 전극과 전기적으로 연결되어 각각의 화소 전극 별로 전압을 인가하고, 각각의 화소 영역에 위치하는 화소 전극과 하부 기판 또는 상부 기판에 형성되는 공통 전극 사이에서 형성되는 전기장에 의해 액정을 배향시키며, 배향된 액정은 별도의 광원에서부터 입사된 광을 선택적으로 투과시킨다. 이렇게 선택적으로 투과된 광은 상부 기판에 위치한 컬러 필터를 통과하여, 이미지가 표시되게 된다. 표시 장치의 복수의 박막 트랜지스터는 본 발명의 다양한 실시예들에 따른 박막 트랜지스터들 중 하나일 수 있다.
표시 장치는 전기 영동 표시 장치일 수 있으며, 표시 장치는 하부 기판, 상부 기판, 화소 전극, 공통 전극 및 광학 매체층을 포함한다. 광학 매체층은 상부 기판과 하부 기판 사이에 개재되고, 유체 및 유체에 분산된 유색 대전 입자를 포함한다. 표시 장치는 복수의 화소 영역을 포함하고, 복수의 화소 영역을 독립 구동하기 위한 복수의 박막 트랜지스터를 포함한다. 복수의 박막 트랜지스터는 각각의 화소 영역의 하부 기판에 형성되는 화소 전극과 전기적으로 연결되어 각각의 화소 전극 별로 전압을 인가하고, 각각의 화소 영역에 위치하는 화소 전극과 상부 기판에 형성되는 공통 전극 사이에서 형성되는 전기장에 의해 유색 대전 입자를 이동시킨다. 표시 장치는 상술한 방식으로 유색 대전 입자를 이동시키고, 유색 대전 입자가 표시 장치 전면, 예를 들어, 상부 기판 측에 위치한 경우 유색 대전 입자의 색상이 표시되게 된다. 표시 장치의 복수의 박막 트랜지스터는 본 발명의 다양한 실시예들에 따른 박막 트랜지스터들 중 하나일 수 있다.
본 발명의 다양한 실시예들에 따른 박막 트랜지스터들은 다양한 어플리케이션에서 사용될 수 있다. 예를 들어, 박막 트랜지스터는 다양한 표시 장치에 사용될 수 있고, 표시 장치(500)는 유기 발광 표시 장치뿐만 아니라 액정 표시 장치, 전기 영동 표시 장치 등 다양한 표시 장치에 사용될 수 있다.
본 발명의 다양한 실시예들에 따른 박막 트랜지스터들이 표시 장치에 사용되는 경우, 표시 장치의 종류에 의해 박막 트랜지스터의 설계가 일부 변형될 수 있다. 예를 들어, 표시 장치가 플렉서블 표시 장치인 경우, 표시 장치는 반복적인 굽힘 또는 접힘이 가능하여야 하므로, 박막 트랜지스터를 구성하는 다양한 엘리먼트들 또한 굽힘 또는 접힘이 용이하도록 채택될 수 있다. 또한, 표시 장치가 투명 표시 장치인 경우, 표시 장치를 한 면에서 바라보았을 때 표시 방치의 반대편을 어느 정도 시인할 수 있어야 하므로, 박막 트랜지스터를 구성하는 다양한 엘리먼트들의 크기를 매우 작게 설계하거나, 박막 트랜지스터를 구성하는 다양한 엘리먼트들을 투명한 재료로 형성할 수도 있다.
본 발명의 다양한 실시예들에 따른 박막 트랜지스터들이 표시 장치에 사용되는 경우, 표시 장치의 설치 물품에 의해 박막 트랜지스터의 설계가 일부 변형될 수 있다. 예를 들어, 표시 장치가 핸드폰, 스마트폰, 태블릿 PC, PDA 등과 같은 소형화 장치 또는 모바일 장치에 설치되는 경우, 외부 전원이 공급되지 않고 자체 배터리를 사용하게 되므로, 한정된 배터리 용량에 알맞도록 박막 트랜지스터의 엘리먼트들이 설계될 수 있다. 또한, 표시 장치가 텔레비전, 모니터, 스크린, 전광판 등과 같은 대형화 장치 또는 고정 장치에 설치되는 경우, 외부 전원이 공급되므로 안정적인 공급 전원 하에서 표시 장치가 보다 고화질을 구현할 수 있도록 박막 트랜지스터의 엘리먼트들이 설계될 수 있다.
본 발명의 다양한 실시예들에 따른 박막 트랜지스터들이 표시 장치에 사용되는 경우, 표시 장치의 설치 장소에 의해 박막 트랜지스터의 설계가 일부 변형될 수 있다. 예를 들어, 표시 장치가 화장실, 세면대, 샤워실, 부엌 등 습기가 높은 곳에 설치되는 경우, 박막 트랜지스터는 습기에 강한 엘리먼트들로 설계될 수 있다. 또한, 표시 장치가 건물 외벽, 건물 유리, 차량 유리 등 외부로부터의 충격에 용이하게 노출되는 곳에 설치되는 경우, 박막 트랜지스터는 충격을 쉽게 흡수하거나, 충격으로부터의 내성이 강한 엘리먼트들로 설계될 수 있다.
본 발명의 다양한 실시예들에 따른 박막 트랜지스터들은 상술한 다양한 변형예들에 제한되지 않고, 다양한 어플리케이션에 적용될 수 있고, 적용되는 어플리케이션에 따라 다양한 방식으로 설계가 변경될 수 있다.
도 6은 본 발명의 일 실시예에 따른 박막 트랜지스터 제조 방법을 설명하기 위한 순서도이다. 도 7a 내지 도 7f은 본 발명의 일 실시예에 따른 박막 트랜지스터 제조 방법을 설명하기 위한 공정별 단면도들이다.
먼저, 기판 상에 산화물 반도체를 형성하고(S600), 산화물 반도체와 전기적으로 연결되는 도전층을 형성한다(S601). 산화물 반도체 및 도전층을 형성하는 공정에 대한 보다 상세한 설명을 위해 도 7a 및 도 7b를 참조한다.
도 7a를 참조하면, 기판(710) 상에 산화물 반도체(720) 및 중간 도전층(736)을 형성할 수 있다. 기판(710) 상에 산화물 반도체(720) 및 중간 도전층(736)을 형성하는 것은, 산화물 반도체용 물질 및 중간 도전층(736)을 기판(710) 전면에 증착한 후, 산화물 반도체(720)용 물질 및 중간 도전층(736)을 포토리소그래피 공정을 통해 선택적으로 패터닝하는 것을 포함할 수 있다.
도 7b를 참조하면, 산화물 반도체(720) 상에 도전층(730)을 형성할 수 있다. 도전층(730)을 형성하는 것은 중간 도전층(736)이 형성된 산화물 반도체(720) 상에서 산화물 반도체(720)의 제3 영역(723) 상의 중간 도전층(736)만을 포토리소그래피 공정을 통해 선택적으로 패터닝하는 것을 포함할 수 있다. 산화물 반도체(720)의 제3 영역(723) 상의 중간 도전층(736)은 백-에칭(back-etching) 공정을 통해 패터닝할 수 있으며, 이로 인해 도전층(730)은 직접 접촉하지 않지만 동일한 물질로 구성되는 제1 도전층(731) 및 제2 도전층(732)으로 분리될 수 있다.
이어서, 기판 상에 제1 절연층을 형성하고(S602), 제1 절연층 상에 게이트 전극을 형성한다(S603). 제1 절연층 및 게이트 전극을 형성하는 공정에 대한 보다 상세한 설명을 위해 도 7c를 참조한다.
도 7c를 참조하면, 제1 절연층(750) 및 게이트 전극(760)을 형성하는 것은 산화물 반도체(720) 및 도전층(730)이 형성된 기판(710) 전면 또는 산화물 반도체(720)의 제3 영역(723) 상에 실리콘 산화막, 실리콘 질화막 또는 이들의 복층으로 형성되는 제1 절연층(750)을 형성하고, 제1 절연층(750) 전면 상에 게이트 전극용 물질을 증착한 후, 게이트 전극용 물질을 포토리소그래피 공정을 통해 선택적으로 패터닝하는 것을 포함할 수 있다.
이어서, 기판 상에 제2 절연층을 형성하고(S604), 제1 절연층 및 제2 절연층 중 적어도 하나에 제1 컨택홀 및 제2 컨택홀을 형성한다(S605). 제2 절연층 및 제1 컨택홀과 제2 컨택홀을 형성하는 공정에 대한 보다 상세한 설명을 위해 도 7d를 참조한다.
도 7d를 참조하면, 제2 절연층(770)을 형성하는 것은 제1 절연층(750) 및 게이트 전극(760)이 형성된 기판(710) 전면 또는 게이트 전극(760) 상에 실리콘 산화막, 실리콘 질화막 또는 이들의 복층으로 형성되는 제2 절연층(770)을 형성하는 것을 포함할 수 있다. 제1 컨택홀 및 제2 컨택홀을 형성하는 것은 제1 절연층(750) 및 제2 절연층(770) 중 적어도 하나에 제1 컨택홀 및 제2 컨택홀을 형성하는 것으로서, 제1 절연층(750) 및 제2 절연층(770)이 기판(710) 전면 상에 형성되는 경우, 제1 컨택홀 및 제2 컨택홀이 제1 절연층(750) 및 제2 절연층(770) 모두에 형성되나, 제1 절연층(750) 및 제2 절연층(770) 중 어느 하나가 기판(710)의 일부 영역에만 형성되는 경우, 예를 들어, 게이트 전극(760)과 중첩되는 영역에만 형성되는 경우에는 제1 컨택홀 및 제2 컨택홀이 제1 절연층(750) 및 제2 절연층(770) 중 어느 하나에만 형성될 수도 있다.
이어서, 제1 컨택홀 및 제2 컨택홀 각각을 통해 도전층과 각각 전기적으로 연결되는 소스 전극 및 드레인 전극을 형성한다(S606). 소스 전극 및 드레인 전극을 형성하는 공정에 대한 보다 상세한 설명을 위해 도 7e를 참조한다.
도 7e를 참조하면, 소스 전극(781) 및 드레인 전극(782)을 형성하는 것은 소스 전극 및 드레인 전극용 물질을 제1 컨택홀 및 제2 컨택홀에 충진함과 동시에 소스 전극 및 드레인 전극용 물질을 기판(710) 전면 상에 형성하고, 소스 전극 및 드레인 전극용 물질을 포토리소그래피 공정을 통해 선택적으로 패터닝하는 것을 포함할 수 있다.
추가적으로, 도 7f를 참조하면, 소스 전극(781) 및 드레인 전극(782)을 포함하는 기판(710) 전면 상에 제4 절연층(775)을 형성할 수 있다. 제4 절연층(775)은 소스 전극(781) 및 드레인 전극(782)을 포함하는 기판(710) 전면 상에 형성되어, 제4 절연층(775) 하부에 위치한 엘리먼트들을 보호하는 절연층이다. 제4 절연층(775)은 패시베이션막으로도 지칭되며, 실리콘 산화막, 실리콘 질화막 또는 이들의 복층으로 형성될 수 있으나, 이에 제한되지 않고, 다양한 물질로 형성될 수 있다.
추가적으로, 소스 전극(781) 및 드레인 전극(782)을 포함하는 기판(710) 전면 상에 오버 코팅층을 형성할 수 있다. 오버 코팅층은 소스 전극(781) 및 드레인 전극(782)을 포함하는 기판(710) 전면 상에 형성되어, 제4 절연층(775) 하부에 위치한 엘리먼트들을 보호함과 동시에, 박막 트랜지스터(700) 상부에 다른 엘리먼트가 형성 또는 배치되기 용이하게 하도록 기판(710)을 평탄화할 수 있다. 오버 코팅층은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly-phenylenethers resin), 폴리페닐렌설파이드계 수지(poly-phenylenesulfides resin), 및 벤조사이클로부텐(benzocyclobutene) 중 하나 이상의 물질을 형성할 수 있다.
도 8a 내지 도 8g는 본 발명의 다른 실시예에 따른 박막 트랜지스터 제조 방법을 설명하기 위한 공정별 단면도들이다.
먼저, 기판 상에 산화물 반도체를 형성하고(S600), 산화물 반도체와 전기적으로 연결되는 도전층을 형성한다(S601). 산화물 반도체 및 도전층을 형성하는 공정에 대한 보다 상세한 설명을 위해 도 8a내지 도 8g를 참조한다.
도 8a를 참조하면, 기판(810) 상에 중간 산화물 반도체층(826) 및 중간 도전층(836)을 기판(810) 전면에 증착한 후, 산화물 반도체층(826) 및 중간 도전층(836) 상에 감광성 물질인 포토레지스트(890)를 형성할 수 있다. 본 명세서에서는 설명의 편의를 위해 포토레지스트(890)가 포지티브(positive) 타입의 포토레지스트인 것으로 설명한다.
이어서, 도 8b 및 도 8c를 참조하면, 회절 노광 마스크(895)를 사용하여 포토레지스트(890)를 선택적으로 노광할 수 있다. 회절 노광 마스크(895)는 하프톤 마스크로도 지칭되는 마스크로서, 영역별로 광 투과율이 상이한 마스크를 의미한다. 회절 노광 마스크(895)는 조사된 광을 모두 투과시키는 제1 투과 영역(896), 조사된 광 중 일부만을 투과시키는 제2 투과 영역(897) 및 조사된 모든 광을 차단하는 차광 영역(898)을 포함한다. 포토레지스트(890)는 포지티브 타입의 포토레지스트(890)이므로, 회절 노광된 포토레지스트(890)를 현상하고 나면, 도 8c에 도시된 바와 같이, 제1 투과 영역(896)에 대응하는 포토레지스트(890)는 모두 제거되고, 제2 투과 영역(897)에 대응하는 포토레지스트(890)는 일부만 제거되며, 차광 영역(898)에 대응하는 포토레지스트(890)는 실질적으로 제거되지 않는다. 따라서, 산화물 반도체(820)의 제1 영역(821) 및 제2 영역(822)에 대응하는 영역에는 제1 높이를 갖는 제1 포토레지스트층 및 제2 포토레지스트층이 형성되고, 산화물 반도체(820)의 제3 영역(823)에 대응하는 영역에는 제2 높이를 갖는 제3 포토레지스트층이 형성되며, 제1 높이는 제2 높이보다 크다. 설명의 편의를 위해 포지티브 타입의 포토레지스트를 사용하는 것을 예로 하였으나, 네거티브(negative) 타입의 포토레지스트도 사용 가능하고, 네거티브 타입의 포토레지스트 사용시 제1 투과 영역과 차광 영역에서의 노광 및 현상 결과가 반대이다.
몇몇 실시예에서, 포토레지스트(891)를 형성하기 위해, 상술한 바와 같은 단일 회절 노광 마스크(895)가 아닌 복수의 마스크를 사용할 수도 있다. 예를 들어, 도 8b에 도시된 바와 같은 포토레지스트(890)이 형성된 상태에서 회절 노광 마스크(895)의 제1 투과 영역(896)에 대응하는 영역과 동일한 투과 영역을 가지는 제1 마스크를 사용하여 회절 노광 마스크(895)의 제1 투과 영역(896)에 대응하는 영역의 포토레지스트(890)를 제거하고, 회절 노광 마스크(895)의 제2 투과 영역(897)에 대응하는 영역과 동일한 투과 영역을 가지는 제2 마스크를 사용하여 회절 노광 마스크(895)의 제2 투과 영역에 대응하는 영역의 포토레지스트(890)의 일부를 제거하는 방식으로 포토레지스트(891)를 형성할 수도 있다. 또한, 상술한 방식 이외에 제2 마스크를 먼저 사용한 후 제1 마스크를 사용하는 방식으로 포토레지스트(891)를 형성할 수도 있으나, 이에 제한되지 않고 다양한 투과 영역을 가지는 복수의 마스크를 사용하여 포토레지스트(891)를 형성할 수도 있다.
이어서, 도 8d를 참조하면, 도 8d에 도시된 바와 같이 형성된 포토레지스트(891)를 마스크로 하여 중간 산화물 반도체층(826) 및 중간 도전층(836)을 선택적으로 제거하게 되면, 산화물 반도체(820)가 형성될 수 있다.
이어서, 남아있는 포토레지스트(891)에 애슁(ashing) 공정을 진행하게 되면 도 8e에 도시된 바와 같이 포토레지스트(892)의 높이가 전반적으로 동일하게 감소하게 되고, 중간 도전층(836) 중 산화물 반도체(820)의 제3 영역(823)에 대응하는 부분이 노출될 때까지 애슁 공정을 진행할 수 있다.
이어서, 도 8f를 참조하면, 애슁 공정에 의해 노출된 중간 도전층(836) 중 산화물 반도체(820)의 제3 영역(823)에 대응하는 부분을 산화할 수 있다. 이에 의해, 제1 도전층(831) 및 제2 도전층(832)을 포함하는 도전층(830)과, 제1 도전층(831)과 제2 도전층(832) 사이의 제3 절연층(840)이 형성될 수 있다. 산화 공정이 완료되면, 남아있던 포토레지스트(892)를 제거할 수 있다.
이어서, 기판 상에 제1 절연층을 형성하고(S602), 제1 절연층 상에 게이트 전극을 형성하고(S603), 기판 상에 제2 절연층을 형성하고(S604), 제1 절연층 및 제2 절연층 중 적어도 하나에 제1 컨택홀 및 제2 컨택홀을 형성하며(S605), 제1 컨택홀 및 제2 컨택홀 각각을 통해 도전층과 각각 전기적으로 연결되는 소스 전극 및 드레인 전극을 형성한다(S606). 단계 S602 내지 S606은 도 7a 내지 도 7f와 관련하여 설명한 단계 S602 내지 S606과 실질적으로 동일하므로, 중복 설명을 생략한다.
도 9a 내지 도 9d는 본 발명의 다른 실시예에 따른 박막 트랜지스터 제조 방법을 설명하기 위한 공정별 단면도들이다.
먼저, 기판 상에 산화물 반도체를 형성한다(S600). 산화물 반도체를 형성하는 공정에 대한 보다 상세한 설명을 위해 도 9a를 참조한다.
도 9a를 참조하면, 기판(910) 상에 산화물 반도체(920)를 형성하는 것은, 산화물 반도체용 물질을 기판(910) 전면에 증착한 후, 산화물 반도체용 물질을 포토리소그래피 공정을 통해 선택적으로 패터닝하는 것을 포함할 수 있다.
이어서, 산화물 반도체와 전기적으로 연결되는 도전층을 형성한다(S601). 도전층을 형성하는 공정에 대한 보다 상세한 설명을 위해 도 9b 및 도 9c를 참조한다.
도 9b를 참조하면, 도전층(930)을 형성하는 것은, 기판(910) 상에서 산화물 반도체(920)가 형성되지 않은 영역에 중간 제2 도전층(936)을 형성하고, 산화물 반도체(920) 및 도전층(930)이 형성될 영역에 포토레지스트(990)를 형성하는 것을 포함할 수 있다.
이어서, 도 9c를 참조하면, 도전층(930)을 형성하는 것은, 포토레지스트(990)를 마스크로 하여 중간 도전층(936)을 선택적으로 패터닝하여, 도전층(930)을 형성하는 것을 포함할 수 있다.
이어서, 기판 상에 제1 절연층을 형성하고(S602), 제1 절연층 상에 게이트 전극을 형성하고(S603), 기판 상에 제2 절연층을 형성하고(S604), 제1 절연층 및 제2 절연층 중 적어도 하나에 제1 컨택홀 및 제2 컨택홀을 형성하며(S605), 제1 컨택홀 및 제2 컨택홀 각각을 통해 도전층과 각각 전기적으로 연결되는 소스 전극 및 드레인 전극을 형성한다(S606). 단계 S602 내지 S606은 도 7a 내지 도 7f와 관련하여 설명한 단계 S602 내지 S606과 실질적으로 동일하므로, 중복 설명을 생략한다.
도 10은 본 발명의 다른 실시예에 따른 박막 트랜지스터 제조 방법을 설명하기 위한 순서도이다.
먼저, 기판 상에 산화물 반도체를 포함하는 액티브 구조물을 형성한다(S1000). 액티브 구조물은 하나 이상의 엘리먼트들의 결합으로 액티브층 기능을 하는 구조물을 의미한다. 액티브 구조물은 산화물 반도체, 및 산화물 반도체와 소스 전극 및 드레인 전극을 전기적으로 연결하는 도전층을 포함한다. 액티브 구조물에 포함되는 산화물 반도체 및 도전층을 형성하는 것은 도 7a 내지 도 9d에서의 산화물 반도체 및 도전층을 형성하는 것과 실질적으로 동일하므로 중복 설명을 생략한다.
이어서, 기판 상에 제1 절연층을 형성하고(S1001), 제1 절연층 상에 게이트 전극을 형성하고(S1002), 기판 상에 제2 절연층을 형성하고(S1003), 제1 절연층 및 제2 절연층 중 적어도 하나에 제1 컨택홀 및 제2 컨택홀을 형성하며(S1004), 제1 컨택홀 및 제2 컨택홀 각각을 통해 액티브 구조물과 각각 전기적으로 연결되는 소스 전극 및 드레인 전극을 형성한다(S1005). 단계 S1001 내지 S1005는 도 7a 내지 도 9d와 관련하여 설명한 단계 S602 내지 S606과 실질적으로 동일하므로, 중복 설명을 생략한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110, 210, 310, 410A, 410B, 410C, 710, 810, 910: 기판
120, 220, 320, 420A, 420B, 420C, 720, 820, 920: 산화물 반도체
121, 221, 321, 421A, 421B, 421C, 721, 821, 921: 산화물 반도체의 제1 영역
122, 222, 322, 422A, 422B, 422C, 722, 822, 922: 산화물 반도체의 제2 영역
123, 223, 323, 423A, 423B, 423C, 723, 823, 923: 산화물 반도체의 제3 영역
124, 224, 324: 산화물 반도체의 제3 영역의 소스 전극 측으로의 끝 부분
125, 225, 325: 산화물 반도체의 제3 영역의 드레인 전극 측으로의 끝 부분
130, 230, 330, 430A, 430B, 430C, 730, 830, 930: 도전층
131, 231, 331, 431A, 431B, 431C, 731, 831, 931: 제1 도전층
132, 232, 332, 432A, 432B, 432C, 732, 832, 932: 제2 도전층
133, 233, 333: 제1 도전층의 산화물 반도체의 채널 영역 쪽으로의 끝 부분
134, 234, 334: 제2 도전층의 산화물 반도체의 채널 영역 쪽으로의 끝 부분
140, 440A, 840: 제3 절연층
150, 250, 350, 450A, 450B, 450C, 750, 850, 950: 제1 절연층
160, 260, 360, 460A, 460B, 460C, 760, 860, 960: 게이트 전극
161, 261, 361: 게이트 배선
170, 270, 370, 470A, 470B, 470C, 770, 870, 970: 제2 절연층
775: 제4 절연층
181, 281, 381, 481A, 481B, 481C, 781, 881, 981: 소스 전극
182, 282, 382, 482A, 482B, 482C, 782, 882, 982: 드레인 전극
183, 283: 소스 전극의 끝 부분
184, 284: 드레인 전극의 끝 부분
189, 289, 389: 데이터 배선
490A, 490B, 490C: 액티브 구조물
510: 표시 패널
520: 게이트 드라이버
530: 데이터 드라이버
540: 전원 공급부
736, 836, 936: 중간 도전층
795: 회절 노광 마스크
796: 제1 투과 영역
797: 제2 투과 영역
798: 차광 영역
826: 중간 산화물 반도체층
890, 891, 892, 990: 포토레지스트
100, 200, 300, 400A, 400B, 400C, 700, 800, 900: 박막 트랜지스터
500: 표시 장치

Claims (32)

  1. 기판;
    상기 기판 상에 코플래너(coplanar) 구조를 갖는 산화물 반도체층, 게이트 전극, 소스 전극 및 드레인 전극;
    상기 산화물 반도체층, 및 상기 산화물 반도체층에 접하는 도전 부재를 포함하는 액티브 구조물;
    상기 액티브 구조물과 상기 게이트 전극 사이에 배치된 제1 절연층; 및
    상기 산화물 반도체층과 상기 제1 절연층 사이에 배치된 제3 절연층을 포함하되,
    상기 액티브 구조물의 상기 도전 부재는 상기 산화물 반도체층과 상기 소스 전극 및 상기 드레인 전극 사이의 저항을 감소시키도록 구성되고,
    상기 제3 절연층은 상기 산화물 반도체층과 상기 게이트 전극 사이에서 상기 제1 절연층과 함께 이중 절연층으로 기능하는 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 도전 부재는,
    상기 소스 전극과 상기 산화물 반도체층을 전기적으로 연결시키는 제1 도전 부재; 및
    상기 드레인 전극과 상기 산화물 반도체층을 전기적으로 연결시키는 제2 도전 부재를 포함하는 박막 트랜지스터.
  3. 제1항에 있어서,
    상기 산화물 반도체층은 제1 영역, 제2 영역 및 제3 영역을 포함하고,
    상기 도전 부재는 상기 산화물 반도체층의 제1 영역 상에 배치된 제1 도전 부재 및 상기 산화물 반도체층의 제2 영역 상에 배치된 제2 도전 부재를 포함하고,
    상기 소스 전극은 상기 제1 도전 부재와 접촉하고,
    상기 드레인 전극은 상기 제2 도전 부재와 접촉하는 박막 트랜지스터.
  4. 제3항에 있어서,
    상기 제1 도전 부재 및 상기 제2 도전 부재는 산화 가능한 도전성 물질을 포함하는 박막 트랜지스터.
  5. 제4항에 있어서,
    상기 제3 절연층은 상기 산화물 반도체층의 제3 영역 상에 배치되고, 상기 산화 가능한 도전성 물질의 산화물로 이루어지는 박막 트랜지스터.
  6. 삭제
  7. 제3항에 있어서,
    상기 제3 영역에서의 상기 산화물 반도체층의 높이는 상기 제1 영역 및 상기 제2 영역에서의 상기 산화물 반도체층의 높이 보다 작거나 같은 박막 트랜지스터.
  8. 제1항에 있어서,
    상기 산화물 반도체층은 제1 영역, 제2 영역 및 제3 영역을 포함하고,
    상기 도전 부재는 상기 산화물 반도체층의 제1 영역의 일측에 배치된 제1 도전 부재 및 상기 산화물 반도체층의 제2 영역의 일측에 배치된 제2 도전 부재를 포함하고,
    상기 소스 전극은 상기 제1 도전 부재와 접촉하고,
    상기 드레인 전극은 상기 제2 도전 부재와 접촉하는 박막 트랜지스터.
  9. 기판;
    상기 기판 상에 배치된 산화물 반도체층;
    상기 산화물 반도체층에 접하도록 배치된 도전층;
    상기 산화물 반도체층 상에 배치된 제3 절연층;
    상기 도전층 및 상기 제3 절연층 상에 배치된 제1 절연층;
    상기 제1 절연층 상에 배치된 게이트 전극;
    상기 게이트 전극 상에 배치된 제2 절연층; 및
    상기 도전층에 각각 전기적으로 연결된 소스 전극 및 드레인 전극을 포함하고,
    상기 제3 절연층은 상기 산화물 반도체층과 상기 게이트 전극 사이에서 상기 제1 절연층과 함께 이중 절연층으로 기능하는 박막 트랜지스터.
  10. 제9항에 있어서,
    상기 산화물 반도체층은 제1 영역, 제2 영역 및 제3 영역을 포함하고,
    상기 도전층은 상기 산화물 반도체층의 제1 영역 상에 배치된 제1 도전층 및 상기 산화물 반도체층의 제2 영역 상에 배치된 제2 도전층을 포함하고,
    상기 소스 전극은 상기 제1 도전층과 접촉하고,
    상기 드레인 전극은 상기 제2 도전층과 접촉하는 박막 트랜지스터.
  11. 제10항에 있어서,
    상기 제1 도전층 및 상기 제2 도전층은 산화 가능한 도전성 물질을 포함하는 것을 특징으로 하는 박막 트랜지스터.
  12. 제11항에 있어서,
    상기 제3 절연층은 상기 산화 가능한 도전성 물질의 산화물을 포함하는 박막 트랜지스터.
  13. 삭제
  14. 제10항에 있어서,
    상기 제3 영역에서의 상기 산화물 반도체층의 높이는 상기 제1 영역 및 상기 제2 영역에서의 상기 산화물 반도체층의 높이 보다 작거나 같은 박막 트랜지스터.
  15. 제14항에 있어서,
    상기 산화물 반도체층의 제3 영역과 상기 산화물 반도체층의 제1 영역 및 상기 산화물 반도체층의 제2 영역의 표면 특성은 서로 상이한 박막 트랜지스터.
  16. 제9항에 있어서,
    상기 산화물 반도체층은 제1 영역, 제2 영역 및 제3 영역을 포함하고,
    상기 도전층은 상기 산화물 반도체층의 제1 영역의 일측에 배치된 제1 도전층 및 상기 산화물 반도체층의 제2 영역의 일측에 배치된 제2 도전층을 포함하고,
    상기 소스 전극은 상기 제1 도전층과 접촉하고,
    상기 드레인 전극은 상기 제2 도전층과 접촉하는 박막 트랜지스터.
  17. 제9항에 있어서,
    상기 소스 전극 및 드레인 전극은 상기 제1 절연층과 상기 제2 절연층 중 적어도 하나에 형성된 컨택홀을 통해 상기 도전층에 각각 전기적으로 연결되는 박막 트랜지스터.
  18. 제9항에 있어서,
    상기 도전층은 상기 산화물 반도체층 상에 배치된 박막 트랜지스터.
  19. 제9항에 있어서,
    상기 도전층은 상기 산화물 반도체층과 동일 평면 상에 배치된 박막 트랜지스터.
  20. 제9항에 있어서,
    상기 기판은 유리, 폴리이미드(Polyimide) 폴리카보네이트(PC), 폴리메탈메틸크릴레이트(PMMA), 폴리스타이렌(PS), 스타이렌아크릴나이트릴코폴리머(SAN), 실리콘-아크릴 수지 중 하나를 포함하는 박막 트랜지스터.
  21. 코플래너 구조를 이루는 게이트 전극, 소스 전극 및 드레인 전극;
    상기 코플래너 구조에서 상기 소스 전극과 상기 드레인 전극 사이의 채널로 기능하도록 구성된 산화물 반도체; 및
    산화성 물질로 이루어지고, 상기 산화물 반도체 상에 배치된 단일층을 포함하고,
    상기 단일층은,
    전도성 특성을 갖고, 상기 소스 전극과 전기적으로 연결된 제1 도전층 영역;
    전도성 특성을 갖고, 상기 드레인 전극과 전기적으로 연결된 제2 도전층 영역; 및
    상기 제1 도전층 영역과 상기 제2 도전층 영역 사이에 배치되고, 상기 산화성 물질이 산화되어 절연 특성을 갖는 절연 영역을 포함하는 박막 트랜지스터.
  22. 제21항에 있어서,
    상기 절연 영역의 단면 길이는 상기 게이트 전극의 단면 길이보다 길거나 동일한 박막 트랜지스터.
  23. 제21항에 있어서,
    상기 단일층을 이루는 상기 산화성 물질은 상기 산화물 반도체를 이루는 물질보다 전자 이동도가 큰 물질인 박막 트랜지스터.
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
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