JP2013055080A - 表示装置および表示装置の製造方法 - Google Patents

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Abstract

【課題】酸化物半導体の特性の変化を防ぎつつ、耐圧特性も向上させた薄膜トランジスタを用いた表示装置を提供すること。
【解決手段】表示装置は、薄膜トランジスタを含む。薄膜トランジスタは、ゲート電極と、ゲート電極を覆い絶縁物質を含むゲート絶縁層と、前記ゲート絶縁層の上面に接する酸化物半導体膜と、前記酸化物半導体膜の上面にあり互いに離間する第１の領域と第２の領域にそれぞれ接するソース電極およびドレイン電極と、前記第１の領域と前記第２の領域の間の第３の領域に接し、前記絶縁物質を含むチャネル保護膜と、を含む。平面的にみて前記ゲート電極に重なる前記酸化物半導体膜の上面の領域は第３の領域に含まれかつ小さく、前記酸化物半導体膜のうち前記ゲート電極に重なる部分の一部を除く部分は、前記ゲート電極に重なる部分の前記一部より抵抗が低い。
【選択図】図３

Description

本発明は表示装置および表示装置の製造方法に関する。
近年、表示装置の特性を向上させるため、画素回路がマトリクス状に配置されてなる表示装置に、酸化物半導体を用いた薄膜トランジスタを利用する方法の開発が盛んに行われている。特許文献１には、酸化物半導体を用いたチャネルエッチストップ構造の薄膜トランジスタが開示されている。
特開２００９−２７２４２７号公報
酸化物半導体は接触する物質により特性が変化し易いため、設計通りに機能しなくなる場合がある。例えば、酸化物半導体は水素により還元され、閾値電圧が変化するため、水素を多量に含む材料を酸化物半導体に接する箇所に用いることは難しい。酸化物半導体を用いた薄膜トランジスタの性能を安定させるためには、酸化物半導体と接する複数の絶縁体に、最も相性の良い絶縁物質を利用した方が良い。発明者らは上記の理由でゲート電極とその上方にある酸化物半導体膜との間のゲート絶縁膜、および酸化物半導体膜の上にあるチャネルエッチストッパとを同じ絶縁物質で形成したが、そうすると薄膜トランジスタの耐圧が低下したり、ゲート電極を介した電流のリークが生じることがわかった。これは、チャネルエッチストッパをエッチングする際に酸化物半導体に存在する貫通孔を介してゲート絶縁膜もエッチングされてピンホールが生じるからである。
本発明は上記課題を鑑みてなされたものであって、その目的は、薄膜トランジスタを構成する酸化物半導体の特性の変化を防ぎつつ、耐圧特性も向上させた薄膜トランジスタを用いた表示装置およびその表示装置の製造方法を提供することにある。
本出願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下
の通りである。
（１）絶縁基板と、前記絶縁基板の上に形成された薄膜トランジスタを有する表示装置であって、前記薄膜トランジスタは、ゲート電極が設けられた導電層と、前記導電層の上に設けられ、絶縁物質を含むゲート絶縁層と、前記ゲート絶縁層の上面に接するとともに前記ゲート電極の上方に設けられた酸化物半導体膜と、前記酸化物半導体膜の上面にある第１の領域と接するソース電極と、前記酸化物半導体膜の上面にあり前記第１の領域と離間する第２の領域と接するドレイン電極と、前記酸化物半導体の上面の前記第１の領域と前記第２の領域の間の第３の領域に接し、前記絶縁物質を含むチャネル保護膜と、を含み、平面的にみて前記ゲート電極に重なる前記酸化物半導体膜の部分は、前記チャネル保護膜に重なる前記酸化物半導体膜の部分の一部であり、前記酸化物半導体膜のうち前記ゲート電極に重なる部分の一部を除く部分は、前記ゲート電極に重なる部分の前記一部より抵抗が低い、ことを特徴とする表示装置。
（２）（１）において、前記絶縁物質はシリコン酸化物である、ことを特徴とする表示装置。
（３）（１）または（２）において、前記酸化物半導体膜は、平面的にみて前記ゲート電極に重なる部分と前記第１の領域に重なる部分との間に前記第３の領域に重なる部分を有し、前記酸化物半導体膜は、平面的にみて前記ゲート電極に重なる部分と前記第２の領域に重なる部分との間に前記第３の領域に重なる部分を有する、ことを特徴とする表示装置。
（４）（１）から（３）のいずれかにおいて、前記第３の領域は、前記第１の領域と前記第２の領域とに接する、ことを特徴とする表示装置。
（５）（１）から（４）のいずれかにおいて、前記半導体膜のうち前記ゲート電極に重なる部分の一部を除く部分は、前記ゲート電極に重なる部分の前記一部より酸素含有量が低い、ことを特徴とする表示装置。
（６）絶縁基板上にゲート電極が設けられた導電層を形成する工程と、前記導電層の上に絶縁物質を含むゲート絶縁層を形成する工程と、前記ゲート絶縁層の上に酸化物半導体層を形成する工程と、前記酸化物半導体層のうち前記ゲート電極と平面的に重なる部分の一部を除く部分の酸素を除く脱酸素工程と、前記ゲート電極の上方にある前記酸化物半導体膜を残すように前記酸化物半導体層をエッチングする工程と、前記絶縁物質を含むチャネル保護層を形成する工程と、平面的にみて前記酸化物半導体膜の上面のうち前記ゲート電極と重なる領域を含みかつ当該領域より大きい領域に接するチャネル保護膜を残すように前記チャネル保護層をエッチングする工程と、前記酸化物半導体膜の上面のうち前記チャネル保護膜に接する領域と異なる第１の領域に接するソース電極および前記チャネル保護膜に接する領域および前記第１の領域と異なる第２の領域に接するドレイン電極を形成する電極形成工程と、を含み、前記電極形成工程は、前記第１の領域と前記第２の領域の間に前記チャネル保護膜に接する領域が存在するように前記ソース電極および前記ドレイン電極を形成する、ことを特徴とする表示装置の製造方法。
本発明によれば、薄膜トランジスタを構成する酸化物半導体の変質を防ぎつつ、耐圧特性も向上させた薄膜トランジスタを用いた表示装置を提供することができる。
本発明の実施形態にかかる表示装置の等価回路を示す回路図である。 １つの画素回路の構成の一例を示す平面図である。 画素回路に含まれる薄膜トランジスタの断面図である。 図３に示す薄膜トランジスタの製造工程を示す断面図である。 図３に示す薄膜トランジスタの製造工程を示す断面図である。 図３に示す薄膜トランジスタの製造工程を示す断面図である。 図３に示す薄膜トランジスタの製造工程を示す断面図である。 図３に示す薄膜トランジスタの製造工程を示す断面図である。 図３に示す薄膜トランジスタの製造工程を示す断面図である。 薄膜トランジスタの比較例を示す断面図である。 本実施形態にかかる薄膜トランジスタに生じるピンホールを示す断面図である。 本発明の実施形態にかかる他の表示装置の等価回路を示す回路図である。 図７に示す画素回路の構成を示す平面図である。
以下では、本発明の実施形態について図面に基づいて説明する。出現する構成要素のうち同一機能を有するものには同じ符号を付し、その説明を省略する。なお、以下で説明する実施形態は、ＩＰＳ（In-Plane-Switching）方式の液晶表示装置に本発明を適用した場合の例である。
本実施形態にかかる表示装置は液晶表示装置であって、アレイ基板と、当該アレイ基板と対向し、カラーフィルタが設けられたフィルタ基板と、両基板に挟まれた領域に封入された液晶材料と、アレイ基板に取付けられたドライバＩＣと、を含んで構成される。アレイ基板及びフィルタ基板は、いずれもガラス基板などの絶縁基板に加工がされたものである。
図１は、本発明の実施形態にかかる表示装置の等価回路を示す回路図である。図１に示す等価回路は、上述のアレイ基板における表示領域の一部に相当する。アレイ基板では、多数のゲート信号線ＧＬが横方向に並んで延びており、また、多数の映像信号線ＤＬが縦方向に並んで延びている。そして、これらゲート信号線ＧＬ及び映像信号線ＤＬにより表示領域がマトリクス状に区画されており、その一つ一つの区画が一つの画素回路に相当する。また、各ゲート信号線ＧＬに対応してコモン信号線ＣＬが横方向に延びている。
ゲート信号線ＧＬ及び映像信号線ＤＬにより区画される画素回路の隅には、酸化物半導体を用いた薄膜トランジスタＴＦＴが形成されており、そのゲート電極ＧＴはゲート信号線ＧＬに接続され、ドレイン電極ＤＴは映像信号線ＤＬに接続されている。また、各画素回路には画素電極ＰＸ及びコモン電極ＣＴが対になって形成されており、画素電極ＰＸは薄膜トランジスタＴＦＴのソース電極ＳＴに接続され、コモン電極ＣＴはコモン信号線ＣＬに接続されている。
図２は、１つの画素回路の構成の一例を示す平面図である。図２に示すように、ゲート信号線ＧＬと映像信号線ＤＬとが交差する箇所に対応して薄膜トランジスタＴＦＴが存在する。薄膜トランジスタＴＦＴは酸化物半導体膜ＳＣと、チャネル保護膜ＣＳ（チャネルエッチストッパともいう）と、ゲート電極ＧＴと、ソース電極ＳＴと、ドレイン電極ＤＴとを有する。この薄膜トランジスタＴＦＴは、チャネルエッチストップ構造を有する。
上述の画素回路では、各画素のコモン電極ＣＴにコモン信号線ＣＬを介してコモン電圧を印加し、ゲート信号線ＧＬにゲート電圧を印加することにより、画素回路の行が選択される。また、その選択のタイミングにおいて、各映像信号線ＤＬに映像信号を供給することにより、各画素回路に含まれる画素電極ＰＸに映像信号の電圧が印加される。これにより、画素電極ＰＸとコモン電極ＣＴの間に映像信号の電圧に応じた強度の横電界が発生し、この横電界の強度に応じて液晶分子の配向が決まるようになっている。
薄膜トランジスタＴＦＴの詳細について説明する。酸化物半導体膜ＳＣは、酸化物半導体からなる。酸化物半導体とはＩｎ、Ｇａ、Ｚｎ、Ｓｎの少なくとも１種類の元素を含むアモルファスもしくは結晶性酸化物半導体である。酸化物半導体の例としては、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｓｎ酸化物、Ｚｎ−Ｇａ酸化物、Ｚｎ酸化物などがある。酸化物半導体膜ＳＣの厚さは５ｎｍから２００ｎｍが望ましいがその範囲を外れてもよい。ドレイン電極ＤＴは映像信号線ＤＬから図２の右方向に伸びており、下面が酸化物半導体膜ＳＣに接する部分と、その部分のさらに右側にありチャネル保護膜ＣＳの上を延びる部分とを含む。チャネル保護膜ＣＳの上を延びる部分の先端は、酸化物半導体膜ＳＣ、チャネル保護膜ＣＳおよびゲート電極ＧＴと平面的に重なっている。またソース電極ＳＴは、ドレイン電極ＤＴの先端と離れた位置であって、酸化物半導体膜ＳＣ、チャネル保護膜ＣＳおよびゲート電極ＧＴと平面的に重なる位置から右方向に延び、途中で上方向に屈曲して画素電極ＰＸに接続されている。ソース電極ＳＴはチャネル保護膜ＣＳの上を延びる部分と、その右側にあり下面が酸化物半導体膜ＳＣに接する部分とを含む。ソース電極ＳＴのその先端は、チャネル保護膜ＣＳの上を延びる部分に含まれる。
酸化物半導体膜ＳＣの平面的形状は矩形であり、左右方向でみて中央部の上面はチャネル保護膜ＣＳにより覆われている。またゲート電極ＧＴは、酸化物半導体膜ＳＣがチャネル保護膜ＣＳに平面的に重なる部分のうち、左端および右端から所定の間隔を置いた部分に平面的に重なるように図中上下方向に延び、その下端はゲート信号線ＧＬに接続されている。
図３は、画素回路に含まれる薄膜トランジスタＴＦＴの断面図である。本図は、図２のＡ−Ａ切断線における断面を示している。ガラス基板ＳＵＢの上には、ガラス基板ＳＵＢに接するゲート電極ＧＴを含む導電層が設けられる。その導電層の上にはゲート絶縁層ＧＩが設けられる。ゲート絶縁層ＧＩは絶縁物質としてシリコン酸化膜を含んでいる。酸化物半導体膜ＳＣはゲート絶縁層ＧＩの上面に接し、かつゲート電極ＧＴの上方に設けられている。チャネル保護膜ＣＳは、酸化物半導体膜ＳＣの上面のうちゲート電極ＧＴに重なる領域を含みかつその領域より広い領域に接している。チャネル保護膜ＣＳは絶縁物質として、ゲート絶縁層ＧＩと同じシリコン酸化膜を含んでいる。酸化物半導体膜ＳＣの上面のうちチャネル保護膜ＣＳと接する領域の右側にあるソース電極接触領域Ｒ１はソース電極ＳＴの下面の一部に接している。酸化物半導体膜ＳＣの上面のうちチャネル保護膜ＣＳと接する領域の左側にあるドレイン電極接触領域Ｒ２はドレイン電極ＤＴの下面の一部に接している。パッシベーション膜ＰＬはソース電極ＳＴ、ドレイン電極ＤＴおよびチャネル保護膜ＣＳの上にあり、薄膜トランジスタＴＦＴを覆っている。本実施形態においてはゲート絶縁層ＧＩとチャネル保護膜ＣＳとは同じ絶縁物質であればよく、必ずしもシリコン酸化物でなくてもよい。例えば、ゲート絶縁層ＧＩとチャネル保護膜ＣＳとは、シリコン窒化膜、又はシリコン酸化膜とシリコン窒化膜の積層膜、その他金属酸化膜であってもよい。
ここで、酸化物半導体膜ＳＣは、平面的に見て、ゲート電極ＧＴと重なる部分のうち一部からなるチャネル部ＰＣと、チャネル部ＰＣとソース電極ＳＴとを連絡する低抵抗部ＰＬ１と、チャネル部ＰＣとドレイン電極ＤＴとを連絡する低抵抗部ＰＬ２とを含む。酸化物半導体膜ＳＣの上面は、チャネル上部領域ＲＣ、ゲート上連絡領域ＲＬ１，ＲＬ２、ゲート外連絡領域ＲＭ１，２、ソース電極接触領域Ｒ１、およびドレイン電極接触領域Ｒ２を含んでいる。チャネル上部領域ＲＣは、チャネル部ＰＣの上面でもある。ゲート上連絡領域ＲＬ１とゲート外連絡領域ＲＭ１とソース電極接触領域Ｒ１とは低抵抗部ＰＬ１の上面でもあり、ゲート上連絡領域ＲＬ２とゲート外連絡領域ＲＭ２とドレイン電極接触領域Ｒ２とは低抵抗部ＰＬ２でもある。また、チャネル部ＰＣは、酸化物半導体膜ＳＣのうち、チャネル上部領域ＲＣと平面的に重なる部分である。低抵抗部ＰＬ１は、酸化物半導体膜ＳＣのうち、ゲート上連絡領域ＲＬ１、ゲート外連絡領域ＲＭ１、およびソース電極接触領域Ｒ１に平面的に重なる部分である。低抵抗部ＰＬ２は、酸化物半導体膜ＳＣのうち、ゲート上連絡領域ＲＬ２、ゲート外連絡領域ＲＭ２、およびドレイン電極接触領域Ｒ２に平面的に重なる部分である。
ゲート上連絡領域ＲＬ１はゲート電極ＧＴと平面的に重なる領域であり、その左端はチャネル部ＰＣの上面にあるチャネル上部領域ＲＣと接している。ゲート外連絡領域ＲＭ１の左端はゲート上連絡領域ＲＬ１と接しており、右端はソース電極接触領域Ｒ１と接している。ゲート上連絡領域ＲＬ２はゲート電極ＧＴと平面的に重なる領域であり、その右端はチャネル上部領域ＲＣと接している。ゲート外連絡領域ＲＭ２の右端にはゲート上連絡領域ＲＬ２が接し、左端にはドレイン電極接触領域Ｒ２が接する。チャネル上部領域ＲＣ、ゲート上連絡領域ＲＬ１，ＲＬ２、およびゲート外連絡領域ＲＭ１，ＲＭ２はチャネル保護膜ＣＳに接している。
ここで、ゲート電極ＧＴに平面的に重ならずかつチャネル保護膜ＣＳと接する領域であるゲート外連絡領域ＲＭ１，ＲＭ２に重なる酸化物半導体膜ＳＣの部分は低抵抗部ＰＬ１，ＰＬ２の一部となっている。仮に酸化物半導体膜ＳＣの全てがチャネル部ＰＣと同じ抵抗値の半導体であるとすると、本トランジスタの抵抗が大きくなり、電流が流れにくくなってしまう。なぜなら、酸化物半導体膜ＳＣのうちゲート外連絡領域ＲＭ１，ＲＭ２、ソース電極接触領域Ｒ１、ドレイン電極接触領域Ｒ２と平面的に重なる部分の抵抗値はゲート電極ＧＴに印加される電位ではあまり変化しないからである。よって、本実施形態にかかる薄膜トランジスタＴＦＴでは酸素含有量の低い低抵抗部ＰＬ１，ＰＬ２を設けることで、実用に耐える抵抗の範囲に抑えている。また、ソース電極ＳＴおよびドレイン電極ＤＴと酸化物半導体膜ＳＣとの接触部分で電界集中を抑えることができ、オフ電流を減らし信頼性を向上させることもできる。またゲート外連絡領域ＲＭ１，ＲＭ２により薄膜トランジスタＴＦＴの耐圧を向上しているが、そのメカニズムについては後述する。
以下では上述の薄膜トランジスタＴＦＴを製造する工程について説明する。図４Ａ〜図４Ｆは、図３に示す薄膜トランジスタＴＦＴの製造工程を示す断面図である。はじめの工程では、ガラス基板ＳＵＢ上に厚さ３５０ｎｍのＡｌ層と厚さ１００ｎｍのＭｏ層を順にスパッタし、フォトリソグラフィとウェットエッチングによりゲート電極ＧＴを形成する（図４Ａ参照）。ゲート電極ＧＴには、Ａｌ、Ｍｏ、Ｗ、Ｃｕ、Ｃｕ−Ａｌ合金、Ａｌ−Ｓｉ合金、Ｍｏ−Ｗ合金などの低抵抗金属の単層、もしくはこれらの積層構造を用いてもよい。次の工程では、ゲート電極ＧＴが形成されたガラス基板ＳＵＢの上に、ゲート絶縁層ＧＩを構成するシリコン酸化膜を成膜する（図４Ｂ参照）。シリコン酸化膜はプラズマＣＶＤ装置を用いて成膜し、その成膜条件は基板温度が４００℃，モノシラン流量が２０ｓｃｃｍ，Ｎ２Ｏ流量が３００ｓｃｃｍとしている。
次の工程では、酸化物半導体をスパッタリングし、酸化物半導体層ＳＬを形成する（図４Ｃ参照）。酸化物半導体のスパッタリングの手法としてＤＣスパッタを用い、ターゲット材はＩｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４の比率となる材料であり、基板温度が２５℃，Ａｒ流量が３０ｓｃｃｍ、酸素流量が１５ｓｃｃｍとなる条件で成膜している。酸化物半導体層ＳＬは、蒸着法、塗布法、熱ＣＶＤ法により形成してもよい。
次の工程では酸化物半導体層ＳＬの上にレジストＲＧを塗布した後にパターニングし、レジストＲＧがチャネル部ＰＣの上面に相当する部分を覆うようにする。パターニングされたレジストＲＧはゲート上連絡領域ＲＬ１やＲＬ２に相当する領域を覆わない。そして、水素プラズマを当て、レジストＲＧで覆われてない部分の酸化物半導体層ＳＬの酸素を抜く脱酸素工程を行う（図４Ｄ参照）。水素プラズマの温度は３２０℃としているが、その温度は１００℃〜４５０℃の範囲内であればよい。酸化物半導体層ＳＬのうちレジストＲＧで覆われていない部分の酸素濃度は，チャネル部ＰＣの酸素濃度の１／２以下、望ましくは１／５以下となるように条件を調整するとよい。このとき、Ｎ２やＡｒなどを用いたプラズマ処理により、酸化物半導体層ＳＬにダメージを与え、その酸化物半導体層ＳＬの酸素を抜いてもよい。脱酸素工程の後、レジストＲＧを除去する。なお、酸化物半導体層ＳＬ中の水素を抜くため、脱酸素工程の後でアニール処理をしてもよい。アニール処理を行う場合には、温度を１００℃ｋら４５０℃の範囲内とし、雰囲気は、水分、窒素、大気、水素、Ａｒなどの希ガスであることが望ましい。しかしそれらの条件を必ずしも満たしていなくてもよい。
次の工程ではチャネル保護膜ＣＳを形成するためのチャネル保護層をシリコン酸化膜で成膜する。この工程はプラズマＣＶＤ装置を用い、基板温度が１５０℃、モノシラン流量が５ｓｃｃｍ，Ｎ２Ｏ流量が５００ｓｃｃｍとなる条件で成膜している。この工程ではさらにチャネル保護層に対しフォトリソグラフィとドライエッチングを行い、チャネル保護膜ＣＳを形成する。この工程では、チャネル保護膜ＣＳが平面的にみて酸化物半導体膜ＳＣのうちゲート電極ＧＴと重なる部分と、その外側にある部分との上面に接するようにチャネル保護膜ＣＳを形成する。さらにフォトリソグラフィとウェットエッチングにより酸化物半導体膜ＳＣを形成する（図４Ｅ参照）。
次の工程ではソース電極ＳＴおよびドレイン電極ＤＴを形成するために、厚さ１００ｎｍのＴｉの層、厚さ４５０ｎｍのＡｌＳｉの層、厚さ１００ｎｍのＴｉの層を順に成膜し、それらの膜にフォトリソグラフィおよびドライエッチングの処理を行いソース電極ＳＴおよびドレイン電極ＤＴを形成する（図４Ｆ参照）。上述の層を成膜する代わりに、Ａｌ、Ｍｏ、Ｗ、Ｃｕ、Ｃｕ−Ａｌ合金、Ａｌ−Ｓｉ合金、Ｍｏ−Ｗ合金などの低抵抗金属の単層、もしくはこれらの積層構造を成膜してもよい。
次の工程では外部からの水分や不純物などの侵入を防ぐパッシベーション膜ＰＬを構成するシリコン酸化膜をＰＥＣＶＤ法を用いて成膜する。成膜にはプラズマＣＶＤ装置を用い、基板温度が１５０℃、モノシラン流量が２０ｓｃｃｍ，Ｎ２Ｏ流量が３００ｓｃｃｍとなる条件で成膜する。さらに透明導電膜を用いて画素電極ＰＸやコモン電極ＣＴを形成することにより、図３に示す薄膜トランジスタＴＦＴを含む表示装置ができあがる。
ここで、チャネル保護膜ＣＳを形成する工程で生じるピンホールＰＨについて説明する。図５は、薄膜トランジスタＴＦＴの比較例を示す断面図である。図５に示す比較例では、チャネル保護膜ＣＳはゲート電極ＧＴの一部としか平面的に重なっていない。酸化物半導体膜ＳＣには貫通孔が存在するため、チャネル保護膜ＣＳのエッチングの際にゲート絶縁層ＧＩのうちゲート電極ＧＴの上の部分にピンホールＰＨが生じるこのピンホールＰＨによりゲート電極ＧＴと酸化物半導体膜ＳＣの間の耐圧能力が下がる。
一方、図３に示す薄膜トランジスタＴＦＴでは、ピンホールＰＨはゲート電極ＧＴのそばには生じない。図６は、本実施形態にかかる薄膜トランジスタＴＦＴに生じるピンホールＰＨを示す断面図である。平面的に見て、チャネル保護膜ＣＳがないことでエッチングによってピンホールＰＨが生じ得る領域とゲート電極ＧＴとの間にはマージンＯＭがあるため、ピンホールＰＨが生じてもゲート電極ＧＴの影響を受けることがない。このメカニズムにより、薄膜トランジスタＴＦＴの耐圧の低下を防ぐことができる。なお、マージンＯＭの幅は、必要な耐圧性能を維持できるように実験的に設定すればよい。
なお、本発明の実施形態に係る液晶表示装置において、上記では液晶の駆動方式をＩＰＳ方式として説明しているが、本発明は例えばＶＡ（Vertically Aligned）方式やＴＮ（Twisted Nematic）方式等の他の駆動方式であってもよい。図７は、本発明の実施形態にかかる他の表示装置の等価回路を示す回路図である。図７に示す等価回路は、ＶＡ方式及びＴＮ方式の表示装置を構成するアレイ基板の等価回路である。図７に示す画素回路の構成を示す平面図である。ＶＡ方式及びＴＮ方式の場合には、アレイ基板にコモン電極ＣＴ及びコモン信号線ＣＬを設けずに、アレイ基板に対向する図示しない対向基板（或いはカラーフィルタ基板）に、コモン電極ＣＴに相当する電極を設けている。これらの方式に本発明を適用しても、薄膜トランジスタＴＦＴのチャネル保護膜ＣＳとゲート電極ＧＴの関係は変わらず、同様の効果を得ることができる。
なお、本発明の実施形態を上記では液晶表示装置として説明しているが、これに限定されることはなく、同様の絶縁層や導電層の積層構造を有していれば、たとえば有機ＥＬ（Electro Luminescence）素子等の他の表示装置にも適用できることはいうまでもない。
ＣＬ コモン信号線、ＣＴ コモン電極、ＤＬ 映像信号線、ＧＬ ゲート信号線、ＰＸ 画素電極、ＴＦＴ 薄膜トランジスタ、ＣＳ チャネル保護膜、ＤＴ ドレイン電極、ＧＩ ゲート絶縁層、ＧＴ ゲート電極、ＰＬ パッシベーション膜、ＰＣ チャネル部、ＰＬ１，ＰＬ２ 低抵抗部、ＲＧ レジスト、ＳＣ 酸化物半導体膜、ＳＬ 酸化物半導体層、ＳＴ ソース電極、ＳＵＢ ガラス基板、Ｒ１ ソース電極接触領域、Ｒ２ ドレイン電極接触領域、ＲＣ チャネル上部領域、ＲＬ１，ＲＬ２ ゲート上連絡領域、ＲＭ１，ＲＭ２ ゲート外連絡領域、ＯＭ マージン、ＰＨ ピンホール。

Claims (6)

  1. 絶縁基板と、前記絶縁基板の上に形成された薄膜トランジスタを有する表示装置であって、
    前記薄膜トランジスタは、
    ゲート電極が設けられた導電層と、
    前記導電層の上に設けられ、絶縁物質を含むゲート絶縁層と、
    前記ゲート絶縁層の上面に接するとともに前記ゲート電極の上方に設けられた酸化物半導体膜と、
    前記酸化物半導体膜の上面にある第１の領域と接するソース電極と、
    前記酸化物半導体膜の上面にあり前記第１の領域と離間する第２の領域と接するドレイン電極と、
    前記酸化物半導体の上面の前記第１の領域と前記第２の領域の間の第３の領域に接し、前記絶縁物質を含むチャネル保護膜と、
    を含み、
    平面的にみて前記ゲート電極に重なる前記酸化物半導体膜の部分は、前記チャネル保護膜に重なる前記酸化物半導体膜の部分の一部であり、
    前記酸化物半導体膜のうち前記ゲート電極に重なる部分の一部を除く部分は、前記ゲート電極に重なる部分の前記一部より抵抗が低い、
    ことを特徴とする表示装置。
  2. 前記絶縁物質はシリコン酸化物である、
    ことを特徴とする請求項１に記載の表示装置。
  3. 前記酸化物半導体膜は、平面的にみて前記ゲート電極に重なる部分と前記第１の領域に重なる部分との間に前記第３の領域に重なる部分を有し、
    前記酸化物半導体膜は、平面的にみて前記ゲート電極に重なる部分と前記第２の領域に重なる部分との間に前記第３の領域に重なる部分を有する、
    ことを特徴とする請求項１または２に記載の表示装置。
  4. 前記第３の領域は、前記第１の領域と前記第２の領域とに接する、
    ことを特徴とする請求項１から３のいずれかに記載の表示装置。
  5. 前記半導体膜のうち前記ゲート電極に重なる部分の一部を除く部分は、前記ゲート電極に重なる部分の前記一部より酸素含有量が低い、
    ことを特徴とする請求項１から４のいずれかに記載の表示装置。
  6. 絶縁基板上にゲート電極が設けられた導電層を形成する工程と、
    前記導電層の上に絶縁物質を含むゲート絶縁層を形成する工程と、
    前記ゲート絶縁層の上に酸化物半導体層を形成する工程と、
    前記酸化物半導体層のうち前記ゲート電極と平面的に重なる部分の一部を除く部分の酸素を除く脱酸素工程と、
    前記ゲート電極の上方にある前記酸化物半導体膜を残すように前記酸化物半導体層をエッチングする工程と、
    前記絶縁物質を含むチャネル保護層を形成する工程と、
    平面的にみて前記酸化物半導体膜の上面のうち前記ゲート電極と重なる領域を含みかつ当該領域より大きい領域に接するチャネル保護膜を残すように前記チャネル保護層をエッチングする工程と、
    前記酸化物半導体膜の上面のうち前記チャネル保護膜に接する領域と異なる第１の領域に接するソース電極および前記チャネル保護膜に接する領域および前記第１の領域と異なる第２の領域に接するドレイン電極を形成する電極形成工程と、を含み、
    前記電極形成工程は、前記第１の領域と前記第２の領域の間に前記チャネル保護膜に接する領域が存在するように前記ソース電極および前記ドレイン電極を形成する、
    ことを特徴とする表示装置の製造方法。
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US13/596,089 US8803150B2 (en) 2011-08-31 2012-08-28 Display device and manufacturing process of display device
CN201210322625.0A CN102969338B (zh) 2011-08-31 2012-08-30 显示装置及显示装置的制造方法
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017228752A (ja) * 2015-08-19 2017-12-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN110660866A (zh) * 2018-06-28 2020-01-07 堺显示器制品株式会社 薄膜晶体管、显示装置和薄膜晶体管的制造方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI605590B (zh) 2011-09-29 2017-11-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR102207063B1 (ko) * 2012-12-12 2021-01-25 엘지디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치
US9231111B2 (en) * 2013-02-13 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102148957B1 (ko) 2013-09-02 2020-08-31 삼성디스플레이 주식회사 표시 기판 및 표시 기판의 제조 방법
KR102172972B1 (ko) 2014-02-26 2020-11-03 삼성디스플레이 주식회사 박막 트랜지스터 및 그의 제조방법
KR102427675B1 (ko) * 2015-04-20 2022-08-02 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판, 및 이를 포함하는 유기 발광 표시 장치
CN107039284A (zh) * 2017-04-17 2017-08-11 武汉华星光电技术有限公司 一种制作低温多晶硅薄膜晶体管的方法
WO2019012631A1 (ja) * 2017-07-12 2019-01-17 堺ディスプレイプロダクト株式会社 半導体装置およびその製造方法
CN116504815B (zh) * 2023-06-27 2024-02-06 南京邮电大学 一种高功率a-IGZO薄膜晶体管及其制备方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01307269A (ja) * 1988-06-03 1989-12-12 Sharp Corp 半導体装置
JP2001156295A (ja) * 1999-11-30 2001-06-08 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
WO2009093625A1 (ja) * 2008-01-23 2009-07-30 Idemitsu Kosan Co., Ltd. 電界効果型トランジスタ及びその製造方法、それを用いた表示装置、並びに半導体装置
JP2010141230A (ja) * 2008-12-15 2010-06-24 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
JP2010199456A (ja) * 2009-02-27 2010-09-09 Dainippon Printing Co Ltd トランジスタ素子およびその製造方法
JP2010219214A (ja) * 2009-03-16 2010-09-30 Idemitsu Kosan Co Ltd 半導体薄膜の製造方法、及び該半導体薄膜を備える薄膜トランジスタ
WO2011040028A1 (ja) * 2009-09-30 2011-04-07 出光興産株式会社 Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物焼結体
WO2011065059A1 (ja) * 2009-11-27 2011-06-03 シャープ株式会社 薄膜トランジスタとその製造方法、半導体装置とその製造方法、並びに表示装置
JP2011135086A (ja) * 2009-12-23 2011-07-07 Samsung Electronics Co Ltd 薄膜トランジスタ、その製造方法、およびそれを利用した表示基板

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001119029A (ja) * 1999-10-18 2001-04-27 Fujitsu Ltd 薄膜トランジスタ及びその製造方法及びそれを備えた液晶表示装置
US8053171B2 (en) * 2004-01-16 2011-11-08 Semiconductor Energy Laboratory Co., Ltd. Substrate having film pattern and manufacturing method of the same, manufacturing method of semiconductor device, liquid crystal television, and EL television
TWI256515B (en) * 2004-04-06 2006-06-11 Quanta Display Inc Structure of LTPS-TFT and fabricating method thereof
JP2009099887A (ja) * 2007-10-19 2009-05-07 Hitachi Displays Ltd 表示装置
JP5704790B2 (ja) 2008-05-07 2015-04-22 キヤノン株式会社 薄膜トランジスタ、および、表示装置
JP5442228B2 (ja) * 2008-08-07 2014-03-12 株式会社ジャパンディスプレイ 表示装置及び表示装置の製造方法
JP5663214B2 (ja) * 2009-07-03 2015-02-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN102484137B (zh) 2009-08-26 2015-06-17 株式会社爱发科 半导体装置、具有半导体装置的液晶显示装置、半导体装置的制造方法
KR101658533B1 (ko) * 2009-11-25 2016-09-22 엘지디스플레이 주식회사 산화물 박막 트랜지스터 및 그 제조방법
KR20110093113A (ko) 2010-02-11 2011-08-18 삼성전자주식회사 박막 트랜지스터 기판 및 이의 제조 방법

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01307269A (ja) * 1988-06-03 1989-12-12 Sharp Corp 半導体装置
JP2001156295A (ja) * 1999-11-30 2001-06-08 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
WO2009093625A1 (ja) * 2008-01-23 2009-07-30 Idemitsu Kosan Co., Ltd. 電界効果型トランジスタ及びその製造方法、それを用いた表示装置、並びに半導体装置
JP2010141230A (ja) * 2008-12-15 2010-06-24 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
JP2010199456A (ja) * 2009-02-27 2010-09-09 Dainippon Printing Co Ltd トランジスタ素子およびその製造方法
JP2010219214A (ja) * 2009-03-16 2010-09-30 Idemitsu Kosan Co Ltd 半導体薄膜の製造方法、及び該半導体薄膜を備える薄膜トランジスタ
WO2011040028A1 (ja) * 2009-09-30 2011-04-07 出光興産株式会社 Ｉｎ－Ｇａ－Ｚｎ－Ｏ系酸化物焼結体
WO2011065059A1 (ja) * 2009-11-27 2011-06-03 シャープ株式会社 薄膜トランジスタとその製造方法、半導体装置とその製造方法、並びに表示装置
JP2011135086A (ja) * 2009-12-23 2011-07-07 Samsung Electronics Co Ltd 薄膜トランジスタ、その製造方法、およびそれを利用した表示基板

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017228752A (ja) * 2015-08-19 2017-12-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2022008388A (ja) * 2015-08-19 2022-01-13 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP7254867B2 (ja) 2015-08-19 2023-04-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN110660866A (zh) * 2018-06-28 2020-01-07 堺显示器制品株式会社 薄膜晶体管、显示装置和薄膜晶体管的制造方法

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