JP2011171437A - 表示装置 - Google Patents

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Abstract

【課題】チャネルエッチストッパ構造を有する薄膜トランジスタのオフ電流を低減させ、薄膜トランジスタのスイッチング特性を向上させた表示装置を提供することである。
【解決手段】
基板上に形成されるゲート電極と、ゲート絶縁膜を介して前記ゲート電極の上層に積層される第1の半導体層と、前記第1の半導体層の一部の領域の上層に、前記第1の半導体層に接して積層される酸化シリコン膜と、前記第1の半導体層の上層に前記一部の領域以外に接して積層される不純物が添加された2つの第2の半導体層と、保護膜とを有する薄膜トランジスタを備える表示装置であって、前記2つの第2の半導体層は、前記酸化シリコン膜の側面と上面の一部と接し、且つ所定の離間距離を有して前記上面で互いに対向し、前記保護膜は少なくとも前記酸化シリコン膜の前記上面のうち、前記第2の半導体層と接していない領域と接して形成され、前記酸化シリコン膜の膜厚は200nm以上である表示装置。
【選択図】 図3

Description

本発明は、表示装置に係わり、特に、基板上に形成される逆スタガ型の薄膜トランジスタを有する表示装置に関する。
表示装置に形成されている薄膜トランジスタは、工程数が少ない逆スタガ型のシリコン薄膜トランジスタが一般的となっている。このシリコン薄膜トランジスタとしては、半導体層(活性層)に水素化非晶質シリコン膜いわゆるアモルファスシリコン膜を用いた構造が一般的であった。しかしながら、アモルファスシリコン膜を用いた薄膜トランジスタは電界効果移動度が小さく、十分なオン電流を確保するためには、表示装置の画素部に占める薄膜トランジスタの形成領域が大きくなってしまうという問題があった。さらには、ゲート線駆動回路や走査線駆動回路等の周辺回路等を画素部と同一基板上に形成することが要望されているが、電界効果移動度が小さいために、アモルファスシリコン膜を用いた薄膜トランジスタで周辺回路を形成することは非常に困難であった。
これらの問題を解決する薄膜トランジスタとして、例えば、特許文献1に記載の薄膜トランジスタがある。特許文献1に記載の薄膜トランジスタは、ゲート絶縁膜の上層に多結晶シリコン膜とアモルファスシリコン膜とを順に形成した薄膜層を半導体層とした構成となっている。
特開平5−55570号公報 特願2008−204903号
特許文献1に記載の多結晶シリコン薄膜トランジスタにおける多結晶シリコン膜の形成では、ゲート絶縁膜の形成の後に、その上層にアモルファスシリコン膜を形成する。次に、アモルファスシリコン膜へのエキシマレーザのパルス照射によりアモルファスシリコン膜を多結晶シリコン膜に改質する。この後に、多結晶シリコン膜の上層にアモルファスシリコン膜を形成し、該アモルファスシリコン薄膜の上面に高濃度のn型不純物がドープされたコンタクト層を介してドレイン電極及びソース電極がそれぞれ形成される構成となっている。
この特許文献1に記載の多結晶シリコン薄膜トランジスタでは、半導体層を形成する多結晶シリコン膜の側面部分とドレイン電極及びソース電極とが接する構成となっている。従って、ゲート電極にマイナス電圧が印可され多結晶シリコン薄膜に正孔が誘起された場合、ドレイン電極及びソース電極と多結晶シリコン薄膜との間には電位障壁がないために、正孔による電流がドレイン電極及びソース電極にそのまま流れることとなるので、オフ電流が大きくなってしまい、表示装置に用いた場合に表示コントラストが低下してしまうことや周辺回路の動作に不具合が生じることが懸念されている。
電界効果移動度を向上させ十分なオン電流を確保する技術として、特許文献2に記載の逆スタガ構造のチャネルエッチストッパ型の薄膜トランジスタがある。特許文献2には、多結晶シリコンで形成される半導体層の上面に、半導体層のドレイン領域とソース領域を露出し、半導体層のチャネル領域を覆う酸化シリコン膜(チャネルエッチストッパ層)を形成し、半導体層及び酸化シリコン膜とドレイン電極との間、並びに半導体層及び酸化シリコン膜とソース電極との間に、高濃度のn型不純物がドープされた不純物シリコン層(コンタクト層)を形成し、該不純物シリコン層は半導体層と酸化シリコン膜の一部とを覆い、酸化シリコン膜の上層で対向配置されるドレイン電極とソース電極及びドレイン電極とソース電極との間の酸化シリコン膜とを窒化シリコン膜で覆った逆スタガ構造のチャネルエッチストッパ型の薄膜トランジスタが提案されている。
しかしながら、このチャネルエッチストッパ型の薄膜トランジスタでは、半導体層のチャネル領域は酸化シリコン薄膜を介して窒化シリコン膜が配置される構成となっているので、窒化シリコン膜に蓄積された固定電荷により、ゲート電圧がオフ電圧の時にも、半導体層のチャネル領域の窒化シリコン層側にチャネルが形成され、オフ電流が増加してしまうという問題がある。このために十分なスイッチング特性を得ることができず、表示装置の画素部のスイッチング素子に用いた場合、表示コントラストが低下してしまうという問題がある。また、表示装置の周辺回路に用いた場合、周辺回路の動作に不具合が生じるという問題がある。
本発明はこれらの問題点に鑑みてなされたものであり、本発明の目的は、チャネルエッチストッパ型の薄膜トランジスタのオフ電流を低減させ、特性を向上させた表示装置を提供することにある。
前記課題を解決すべく、本願発明の表示装置は、基板上に形成されるゲート電極と、前記ゲート電極の上層に形成されるゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極の上層に積層される第1の半導体層と、前記第1の半導体層の一部の領域の上層に、前記第1の半導体層に接して積層される酸化シリコン膜と、前記第1の半導体層の上層に、前記一部の領域以外に接して積層される不純物が添加された2つの第2の半導体層と、前記第2の半導体層の上層に形成されたソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極の上層に形成された保護膜とを有する薄膜トランジスタを備える表示装置であって、前記2つの第2の半導体層は、前記酸化シリコン膜の側面と上面の一部と接し、且つ所定の離間距離を有して前記上面で互いに対向し、前記ソース電極は、前記第2の半導体層の一方に接して形成され、前記ドレイン電極は、前記第2の半導体層の前記一方とは異なる他方に接して形成され、前記保護膜は、少なくとも前記酸化シリコン膜の前記上面のうち、前記第2の半導体層と接していない領域と接して形成され、前記酸化シリコン膜の膜厚は200nm以上であることを特徴とする表示装置である。
本発明によれば、チャネルエッチストッパ構造を有する薄膜トランジスタのオフ電流を低減させることができる。
本発明のその他の効果については、明細書全体の記載から明らかにされる。
本発明の実施形態の表示装置である液晶表示装置の概略構成を説明するための図である。 本発明の実施形態の表示装置である液晶表示装置における画素の概略構成を説明するための平面図である。 本発明の実施形態の表示装置における薄膜トランジスタの構造を説明するための断面図である。 本発明の表示装置における薄膜トランジスタの製造方法を説明するための図である。 本発明の表示装置における薄膜トランジスタの製造方法を説明するための図である。 本発明の表示装置における薄膜トランジスタの製造方法を説明するための図である。 本発明の表示装置における薄膜トランジスタの製造方法を説明するための図である。 本発明の表示装置における薄膜トランジスタの製造方法を説明するための図である。 本発明の表示装置における薄膜トランジスタの製造方法を説明するための図である。 本発明の表示装置における薄膜トランジスタの製造方法を説明するための図である。 本発明の表示装置における薄膜トランジスタの製造方法を説明するための図である。 本発明の表示装置における薄膜トランジスタの製造方法を説明するための図である。 本発明の表示装置における薄膜トランジスタの製造方法を説明するための図である。 本発明の表示装置における薄膜トランジスタの製造方法を説明するための図である。 本発明の表示装置における薄膜トランジスタの製造方法を説明するための図である。 本発明の表示装置における薄膜トランジスタの製造方法を説明するための図である。 本発明の表示装置における薄膜トランジスタの製造方法を説明するための図である。 従来の表示装置における薄膜トランジスタの概略構成を説明するための断面である。 図18に示す従来の表示装置における薄膜トランジスタのVg−Id特性を示す図である。 本発明の実施形態の表示装置における薄膜トランジスタのVg−Id特性を示す図である。
以下、本発明が適用された実施形態について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明は省略する。
〈実施形態1〉
〈全体構成〉
図1は本発明の実施形態の表示装置である液晶表示装置の概略構成を説明するための図であり、以下、図1に基づいて、本実施形態の表示装置の構成を説明する。
図1に示すように、画素電極や薄膜トランジスタ等が形成される第1基板(TFT側基板)SUB1と、該第1基板SUB1に対向して配置され、カラーフィルタ(着色層)及び遮光膜(ブラックマトリクス)等が形成される第2基板(対向基板)SUB2と、該第1基板SUB1と第2基板SUB2とで挟持される後述する液晶層とでパネル部が構成され、このパネル部に光源となる図示しないバックライトユニットとが組み合わされて、本実施形態の液晶表示装置が形成されている。第1基板SUB1と第2基板SUB2との固定(固着)及び2枚の基板SUB1、SUB2で挟持される液晶の封止は、表示領域ARの周辺に形成されるシール材SLで固定され、液晶も封止される構成となっている。
第1基板SUB1及び第2基板SUB2としては、例えば周知のガラス基板に限定されることはなく、石英ガラスやプラスチック(樹脂)のような他の透明な絶縁性基板であってもよい。例えば、石英ガラスを用いれば、プロセス温度を高くできるため、薄膜トランジスタTFTのゲート絶縁膜を緻密化できるので、該薄膜トランジスタTFTの信頼性を向上することができる。また、プラスチック(樹脂)基板を用いれば、軽量で、耐衝撃性に優れた液晶表示装置を形成できる。
また、本実施形態の液晶表示装置では、液晶が封入された領域の内で表示画素(以下、画素と略記する)の形成される領域が表示領域ARとなる。従って、液晶が封入されている領域内であっても、画素が形成されておらず表示に係わらない領域は表示領域ARとはならない。さらには、本実施形態の液晶表示装置では、第1基板SUB1上の周辺領域(表示領域AR以外の領域)に、図示しない周辺回路が形成されている。周辺回路は、液晶表示装置を駆動するための駆動回路の一部である。この周辺回路にも薄膜トランジスタTFTが形成されている。また、第1基板SUB1上の周辺領域には、駆動回路の他の一部である半導体チップで形成された駆動回路LDRが搭載されている。半導体チップで形成された駆動回路LDRにはフレキシブルプリント基板FPCが接続され、フレキシブルプリント基板FPCから入力される入力信号が駆動回路LDR、更には周辺領域に形成された周辺回路へ入力される。
尚、液晶表示装置を駆動するための駆動回路としては、映像信号駆動回路や走査信号駆動回路がある。
また、図1に示すように本実施形態の液晶表示装置では、第1基板SUB1の液晶側の面であって表示領域AR内には、図中X方向に延在しY方向に並設される走査信号線(ゲート線)GLが形成されている。また、図中Y方向に延在しX方向に並設される映像信号線(ドレイン線)DLが形成されている。ドレイン線DLとゲート線GLとで囲まれる矩形状の領域は画素が形成される領域を構成し、これにより、各画素は表示領域AR内においてマトリックス状に配置される構成となる。また、第2基板SUB2の画素の領域には、赤色(R)、緑色(G)、青色(B)のいずれかの図示しないカラーフィルタが形成される構成となっており、このRGBの各画素でカラー表示用の単位画素を形成する構成となっている。
また、各画素は例えば図1中丸印aの拡大図a’に示すように、ゲート線GLからの走査信号によってオンされる薄膜トランジスタTFTと、このオンされた薄膜トランジスタTFTを介してドレイン線DLからの映像信号が供給される画素電極PXと、コモン線CLに接続され映像信号の電位に対して基準となる電位を有する基準信号が供給される共通電極CTとを備えている。画素電極PXと共通電極CTとの間には、第1基板SUB1の面に平行な成分を有する電界を生じ、この電界によって液晶層の液晶分子を駆動させるようになっている。このような液晶パネルは、いわゆる広視野角表示ができるものとして知られ、このような液晶への電界の印加の特異性から、IPS方式、あるいは横電界方式と称される。
また、各ドレイン線DL及び各ゲート線GLはその端部においてシール材SLを越えてそれぞれ延在され、周辺領域に形成された周辺回路や周辺領域に搭載された駆動回路LDRにそれぞれ接続される構成となっている。なお、本実施形態の液晶表示装置では、駆動回路の一部(駆動回路LDR)を半導体チップで形成し第1基板SUB1に搭載する構成としているが、駆動回路のすべてを周辺回路として第1基板SUB1の周辺領域に直接形成する構成であってもよい。さらには、駆動回路の一部(駆動回路LDR)をフレキシブルプリント基板FPCにテープキャリア方式やCOF(Chip On Film)方式で搭載し、第1基板SUB1に接続させる構成であってもよい。
〈画素の構成〉
図2は本発明の実施形態の表示装置である液晶表示装置における画素の概略構成を説明するための平面図である。ただし、以下に示す薄膜は公知のフォトリソグラフィ技術により形成可能であるので、形成方法の詳細な説明は省略する。また、説明を簡単にするために、配向膜及び偏光板等は省略している。
図2に示すように、第1基板SUB1の液晶側の面には、ゲート線GL及びドレイン線DLが比較的大きな距離を有して平行に形成されている。
ゲート線GLとドレイン線DLの間の領域には、たとえばITO(Indium−Tin−Oxide)等の透明導電材料からなる共通電極CTが形成されている。該透明電極CTは、そのコモン線CL側の辺部において該コモン線CLに重畳されて形成され、スルーホール(コンタクトホール)TH2を介してコモン線CLと電気的に接続されている。なお、透明導電膜としてITOを用いた場合について説明するが、ITOに限定されることはなく、公知のZnO系透明導電膜を用いてもよい。
図2中の上下方向に伸張して形成されるドレイン線DLはその一部において薄膜トランジスタTFT側に延在され、半導体層(活性層)PS上に形成された薄膜トランジスタTFTのドレイン電極に接続されている。また、ドレイン線DLは薄膜トランジスタTFTの近傍の領域において、図示しない絶縁膜(ゲート絶縁膜)及びアモルファスシリコン層を介してゲート線GLと交差する構成となっている。
ドレイン線DLおよびドレイン電極の形成の際に同時に形成されるソース電極は、半導体層PS上にてドレイン電極と対向し、かつ、半導体層PS上から画素領域側に若干延在され形成されている。このソース電極が延在する領域において、後に説明する画素電極PXと接続される構成となっている。
また、本実施形態の薄膜トランジスタTFTは、後述するように、いわゆる逆スタガ構造のチャネルストッパ型の薄膜トランジスタである。なお、本実施形態の薄膜トランジスタTFTは、そのバイアスの印加によってドレイン電極とソース電極とが入れ替わるように駆動するが、本明細書の説明にあっては、便宜上、ドレイン線DLと接続される側をドレイン電極、画素電極PXと接続される側をソース電極と称するものとする。
ドレイン電極及びソース電極の上層すなわち薄膜トランジスタTFTの上層には、当該薄膜トランジスタTFTを覆う無機化合物の絶縁膜からなる図示しない保護膜と、平坦化膜としての機能を有する有機絶縁膜からなる図示しない平坦化膜が形成されている。保護膜は液晶や平坦化膜のアルカリ成分から薄膜トランジスタTFTを保護する役割を持っており、例えば無機質材料である窒化シリコン(SiN)膜等からなり、薄膜トランジスタTFTの上層の全面に当該保護膜が形成されている。平坦化膜は保護膜の上層(基板の液晶側)に公知のスピンコート法等により形成され、例えば感光性のポリイミドやアクリル系樹脂などの有機物材料からなり、薄膜トランジスタTFTをはじめとしたゲート線GL、ドレイン線DL、及びコモン線CL等の形成に伴う第1基板SUB1上面の凹凸を平坦化する。なお、本実施形態の液晶表示装置の第1基板SUB1では保護膜と平坦化膜とで薄膜トランジスタを保護する構成となっている。
平坦化膜の上層には画素電極PXが形成され、その上層に図示しない容量絶縁膜が形成される構成となっている。この容量絶縁膜、平坦化膜、及び保護膜にはコモン線CLに至るスルーホール(コンタクトホール)TH2が形成されており、容量絶縁膜の上層に形成される共通電極CXとコモン線CLとが電気的に接続される構成となっている。なお、ソース電極と画素電極PXとの接続方法については、後に詳述する。
このように、本実施形態の液晶表示装置では、画素電極PXの上層に形成した容量絶縁膜を介して共通電極CTが配置される構成となっている。このように形成される液晶表示装置(横電界方式の液晶表示装置)では、保持容量を構成するための一対の電極を画素電極PXと共通電極CTとで兼ねる構成とすることが一般的に行われている。すなわち、画素電極PXと共通電極CTとの間に形成する層間絶縁膜として容量絶縁膜を用いることにより、画素電極PXと共通電極CTとの絶縁を実現しつつ画素電極PXと共通電極CTとにより、画素電荷の保持に必要な保持容量を実現する構成となっている。なお、共通電極CTの上層に容量絶縁膜を介して画素電極PXを配置する構成であってもよい。
〈薄膜トランジスタの詳細構造〉
図3は本発明の実施形態の表示装置における薄膜トランジスタの構造を説明するための断面図であり、特に、図2のX軸方向の断面図である。ただし、説明を簡単にするために、図3に示す断面図では保護膜PASiの上層に積層される平坦化膜は省略する。
図3に示すように、本実施形態の薄膜トランジスタでは、第1基板SUB1の表面に、第1基板SUB1から薄膜トランジスタTFTへのNa(ナトリウム)やK(カリウム)などのイオンの混入をブロックするため、下地層となる絶縁膜IN1が形成されている。絶縁膜IN1としては、例えば第1基板SUB1側から順に窒化シリコン(SiN)などや、窒化シリコン(SiN)などからなる層と酸化シリコン(SiOやSiO、以下SiOと表記する)などからなる層を積層した構造の薄膜を用いることができるが、これに限定されるものではない。
絶縁膜IN1の上層には、ゲート電極GTが形成され、その上層にゲート電極GTを被うようにしてゲート絶縁膜GIが形成されている。図3に示すように、薄膜トランジスタTFTの形成領域においては、ゲート絶縁膜GIは当該薄膜トランジスタTFTのゲート絶縁膜として機能する。なお、本実施形態の薄膜トランジスタでは、ゲート絶縁膜GIとして、窒化シリコン(SiN)や酸化シリコン(SiO)のいずれの薄膜であってもよい。
該ゲート絶縁膜GIの上面であって、ゲート電極GTと重畳する個所においては、例えば結晶性シリコン薄膜の一つである多結晶シリコン薄膜(ポリシリコン薄膜:poly−Si薄膜)からなる半導体層(第1の半導体層)PSが形成されている。なお、半導体層PSは多結晶シリコン薄膜に限定されることはなく、例えば結晶性シリコン薄膜の一つである平均粒径が50〜100nmの微結晶シリコン薄膜、又は擬似単結晶シリコン薄膜からなる半導体層であってもよい。また、後に詳述するように、本実施形態においては、半導体層SPの形成はアモルファスシリコン薄膜(非晶質シリコン薄膜)を生成した後に、該アモルファスシリコン薄膜をエキシマレーザ等で結晶化することによって可能である。さらには、多結晶シリコンを直接成膜することによって、半導体層PSを形成することも可能である。
半導体層PSの上面にはX軸方向の幅すなわちドレイン電極DT及びソース電極STの対向方向の幅が半導体層PSの幅よりも小さく形成されるチャネルストッパ層ESが形成されている。チャネルストッパ層ESは、例えば酸化シリコン(SiO)で形成される。本実施形態のチャネルストッパ層ESは、半導体層PSに重畳して形成されると共に、ドレイン電極DT及びソース電極STが対向配置される側の上面の一部が露出されるように形成されている。
また、本実施形態の薄膜トランジスタでは、チャネルストッパ層ESの膜厚d1は200nmである。ただし、後述するように、チャネルストッパ層ESの膜厚d1は200nmに限定されることはなく、200nm以上ならばよい。このときの膜厚d1=200nmは、ゲート絶縁膜GIに酸化シリコン(SiO)を用いた場合に好適な膜厚であり、ゲート絶縁膜GIに窒化シリコン(SiN)を用いた場合には、さらに膜厚を厚く形成した方がよい。好適には、チャネルストッパ層ESの膜厚d1は、ゲート絶縁膜GIの1.3倍又はそれ以上の膜厚がよい。
チャネルストッパ層ESの上面の一端側からその側面、及び当該チャネルストッパ層ESが形成されない半導体層PSの上面とその側面、並びにゲート絶縁膜GIの上面にかけ、ドレイン側のコンタクト層(不純物シリコン層、第2の半導体層)CNLが形成されている。また、チャネルストッパ層ESの上面の他端側からその側面、及び当該チャネルストッパ層ESが形成されない半導体層PSの上面とその側面、並びにゲート絶縁膜GIの上面にかけ、ソース電極側のコンタクト層(不純物シリコン層、第2の半導体層)CNLが形成されている。該コンタクト層CNLは、高濃度のn型不純物であるリン(P)等がドープされた高濃度不純物層(nシリコン層:nSi)である。コンタクト層CNLは、ソース電極STあるいはドレイン電極DTとチャネル領域との接続抵抗を下げる効果を有する。
このコンタクト層CNLの上面には、ドレイン線DLに接続されるドレイン電極DTと画素電極PXに接続されるソース電極STとが、チャネル部を介して対向配置されている。本実施形態においては、ドレイン電極DT及びソース電極STは、コンタクト層CNTの側からバリアメタル層MB、アルミニウム層MM、及びキャップメタル層MCが順次形成される三層構造となっている。なお、ドレイン電極及びソース電極は三層構造に限定されることはなく、アルミニウム等やその合金等からなる金属薄膜であってもよい。
ドレイン電極DT、ソース電極ST、及びチャネルストッパ層ESの上層を含む第1基板SUB1の上面である薄膜トランジスタTFTの上層の全面には、当該薄膜トランジスタTFTを保護するために無機質材料である窒化シリコン(SiN)膜等からなる保護膜PASi、いわゆるパッシベーション膜が形成されている。
このように本実施形態の薄膜トランジスタでは、チャネルストッパ層ESの膜厚d1を200nm以上で形成することによって、チャネルストッパ層ESの上面に積層される保護膜PASiと半導体層PSとの間隔を200nm以上に保持している。この構成により、保護膜PASiの固定電荷ECに起因して生じることとなる、半導体層PSのチャネルストッパ層ESの側に生じるチャネル(以下、本願明細中ではバックチャネルと記す。)の発生を大幅に低減させることを可能としている。この構成によるオン電流は、図3中に矢印302で模式的に示すように、バックチャネルによって、ゲート電圧のオン、オフに拘らずに薄膜トランジスタTFTに流れる電流を大幅に低減できる。なお、図3中に矢印301で示す電流は、薄膜トランジスタTFTがオン時に流れる電流を示している。
〈薄膜トランジスタの製造方法〉
次に、図4〜図17に本発明の表示装置における薄膜トランジスタの製造方法を説明するための図を示し、以下、図4〜図17に基づいて製造方法を説明する。
工程1(図4)
第1基板SUB1の上面側の全面に、プラズマCVD(化学気相成長法)等で窒化シリコン(SiN)薄膜あるいは酸化シリコン(SiO)薄膜又はSiN薄膜とSiO薄膜とを成膜し、下地膜となる絶縁膜IN1を形成する。この後に、絶縁膜IN1の上層にゲート電極GT、ゲート線GL、及びコモン線CLとなる金属膜をスパッタ法で成膜する。なお、この金属膜としては、後のレーザアニール工程による加熱を考慮し、例えばMo(モリブデン)系、W(タングステン)系、又はTa(タンタル)系等の高融点金属やその合金を用いる。次に、周知のフォトリソグラフィ技術を用いて、金属膜をエッチングすることにより、ゲート電極GT、及び図示しないゲート線とコモン線CLとを形成する。
工程2(図5)
ゲート電極GTの上層を含む第1基板SUB1の全面に、プラズマCVD法により、まずSiO薄膜を成膜しゲート絶縁膜GIを形成する。ただし、ゲート絶縁膜GIは半導体領域においては、ゲート絶縁膜として機能するものであり、SiN薄膜あるいはSiN薄膜とSiO薄膜との二層構造等でもよい。
次に、ゲート絶縁膜GIの上層に、プラズマCVD法でアモルファスシリコン薄膜ASを形成する。この後に、脱水処理として450℃以上でアニール処理を行い、アモルファスシリコン薄膜中の水素を脱離させる。
工程3(図6)
アモルファスシリコン薄膜ASにエキシマレーザを照射することによりシリコンを結晶化させ、非結晶性シリコン薄膜から結晶性シリコン薄膜である多結晶シリコン薄膜(poly−Si薄膜)PSを形成する。ただし、結晶性シリコン薄膜は多結晶シリコン薄膜PSに限定されることはなく、例えば連続発振の固体レーザを用いて形成される擬似単結晶シリコン薄膜、又は例えば熱処理によって形成される粒径(平均粒径)が50nm〜100nmの微結晶シリコン薄膜(μc−Si薄膜)であってもよい。
工程4(図7)
多結晶シリコン薄膜PSの上層に、チャネルストッパ層ESになる酸化シリコン(SiO)膜を形成する。このとき、本実施形態では、チャネルストッパ層の膜厚を200nm以上とするために、この酸化シリコン(SiO)膜の膜厚も200nm以上とする。ただし、酸化シリコン(SiO)膜の膜厚を厚く形成するためには、長い堆積時間(形成時間)を要することとなると共に、そのエッチングにも長い時間が必要となり、製造コストが上昇してしまうことが懸念されるので、膜厚は200nmが好適と考えられる。
工程5(図8)
周知のホトプロセス(露光・現像)により、チャネルストッパ層ESとなる酸化シリコン(SiO)膜及び多結晶シリコン薄膜PSを加工するため、すなわち薄膜トランジスタの半導体層を形成するためのレジストパターンREGを酸化シリコン(SiO)膜の上層に形成する。
工程6(図9)
工程5で形成したレジストパターンREGをマスクとして、フッ酸系のエッチング液でウェットエッチングを行い、チャネルストッパ層ESを形成する。このとき、オーバーエッチでチャネルストッパ層ESの側面部分をエッチングすることにより、図中の矢印901で示すように、レジストパターンREGよりも幅が狭くなるようにチャネルストッパ層ESを形成する。ただし、酸化シリコン(SiO)膜の下地層は多結晶シリコン膜PSが形成されているので、このウェットエッチングでは多結晶シリコン薄膜PSはエッチングされない。
工程7(図10)
この工程では、レジストパターンREGをマスクとしてドライエッチングにより、矢印1001で示すように、下層のゲート絶縁膜GIが露出するまでSiO系薄膜PSのエッチングを行い、半導体層PSを形成する。このエッチングにより、半導体層PSはレジストパターンREGと同等の幅を有することとなるので、半導体層PSの上面(チャネルストッパ層ES側の面)の一部(上面端部の一部領域)がチャネルストッパ層ESより露出されることとなる。
工程8(図11)
工程7で使用したレジストパターンREGを除去することにより、図11に示すように、島状に形成される半導体層PSの上面にチャネルストッパ層ESが形成された半導体層PSが形成される。
工程9(図12)
チャネルストッパ層ES、半導体層PS、及びゲート絶縁膜GIの上層を含む第1基板SUB1の全面に、マイクロ波プラズマCVD(PECVD)法で、例えば高濃度のn型不純物としてP(リン)がドーピングされるn型アモルファスシリコン薄膜CNLを形成する。この後に、n型アモルファスシリコン薄膜CNLの上層に、例えばTi(チタン)やMo(モリブデン)からなる金属薄膜MBを形成する。次に、金属薄膜MBの上層に例えばAL(アルミニウム)やその合金からなる金属薄膜MMを形成し、該金属薄膜MMの上層に例えばTiやMoからなる金属薄膜MCを形成する。この金属薄膜MB、MM、MCの三層構造からなる薄膜を形成することにより、ALやその合金からなる金属薄膜MMの上層及び下層を金属薄膜(バリアメタル層、キャップメタル層)MB、MCで覆う三層構造とする。この構成により、後に形成するドレイン電極DT、ドレイン線DL、及びソース電極STにおけるALの拡散防止とコンタクト抵抗の低減とを達成している。
工程10(図13)
まず、ウェットエッチングで三層構造の金属薄膜MB、MM、MCをエッチングし、ドレイン電極DT、ドレイン線DL、及びソース電極STに対応した信号線を形成する。次に、ドレイン電極DT、ドレイン線DL及びソース電極STとなる三層構造の金属薄膜をマスクとして、ドライエッチングでn型アモルファスシリコン薄膜CNLをエッチングすることにより、チャネルストッパ層ESの膜厚が200nmの薄膜トランジスタが形成される。
工程11(図14)
この工程では、ゲート線GLを覆うように形成されているゲート絶縁膜GIをホト・エッチングし、当該ゲート線GLを露出させるコンタクトホールTH3を形成する。
工程12(図15)
第1基板SUB1の全面に、プラズマCVD法で窒化シリコン(SiH)膜を形成し、パッシベーション膜すなわち保護膜PASiとする。
工程13(図16)
まず、第1基板SUB1の全面すなわち保護膜PASiの上層に感光性有機膜を塗布し、光硬化させることにより平坦化膜PASoを形成することにより、保護膜PASiと平坦化膜PASoで薄膜トランジスタTFT及び各信号線を保護する構成とする。次に、ソース電極STに重畳する平坦化膜PASoに、コンタクトホールTH1に対応する孔を形成する。この後に、該平坦化膜PASoをマスクとして保護膜PASiをエッチングし、薄膜トランジスタTFTのソース電極STを形成するキャップメタル層MCに至るコンタクトホールTH1を形成すると共に、ゲート配線に至るコンタクトホールTH3を形成する。
工程14(図17)
第1基板SUB1の全面に、例えばITO等の透明導電を形成した後に、ホト・エッチ加工により所望形状の画素電極を形成する。これにより、本発明の実施形態の薄膜トランジスタを有する表示装置の第1基板SUB1が形成される。ただし、IPS方式の表示装置の第1基板SUB1では、画素電極の形成の後に周知の容量絶縁膜を介して共通電極を形成することにより、第1基板SUB1が形成されることとなる。
このように、本発明の実施形態の表示装置における薄膜トランジスタTFTでは、従来と同じ製造工程でバックチャネルの発生を防止できるので、表示装置の製造コストを上昇させることなく、結晶性薄膜トランジスタのオフ電流を低減でき、コントラストを向上させることができる。
〈発明の原理と効果〉
図18は従来の表示装置における薄膜トランジスタの概略構成を説明するための断面であり、図19は図18に示す従来の表示装置における薄膜トランジスタのVg−Id特性(ゲート電圧Vgとドレイン電流Idの関係)を示す図であり、図20は本発明の実施形態の表示装置における薄膜トランジスタのVg−Id特性を示す図である。
図18に示すように、従来のチャネルストッパ層ESの膜厚d2は、本実施形態のチャネルストッパ層ESの膜厚d1(200nm)よりも薄い膜厚で形成されていた。また、逆スタガ構造のチャネルストッパ型薄膜トランジスタの場合、前述する製造方法からも明らかなように、チャネルストッパ層ESの上面にSiNの保護膜PASiが形成される構成となっている。このために、薄膜トランジスタTFTの半導体層PSの上層で対向配置されるコンタクト層CNL及びドレイン電極DT並びにソース電極STにより形成される凹部に形成される保護膜PASiと、半導体層PSとの距離も近くなる。その結果、凹部に形成される保護膜PASiの固定電荷ECが当該保護膜PASi側(バックチャネル側)の半導体層PSにチャネルが形成され、このチャネルによるドレイン電流が矢印1801で示すように流れ、薄膜トランジスタTFTのオフ電流が増加する。
すなわち、保護膜PASiに固定電荷ECが存在しない場合には、ゲート電極GT側の半導体層PSに形成されるチャネルを流れる矢印301で示すドレイン電流301のみとなるが、従来の薄膜トランジスタTFTでは、バックチャネル側のドレイン電流(以下、バックチャネル電流と記す。)1801による影響も大きなものとなる。例えば、図19に示すように、矢印301で示すドレイン電流のみのVg−Id特性1901の場合にはオフ電流も十分小さいものとなるが、従来の薄膜トランジスタTFTでは、矢印301で示すドレイン電流に矢印1801で示すドレイン電流(バックチャネル電流)が加算されることとなる。このために、図19中のVg−Id特性1902に示すように、オフ電流(図19のゲート電圧Vgが負のときのドレイン電流Id)が非常に大きなものとなる。
これに対して、本願発明の実施形態の薄膜トランジスタでは、チャネルストッパ層ESの厚さd1を従来の厚さであるd2よりも厚い200nm以上で形成する構成としているので、チャネルストッパ層ESの上面に形成される保護膜PASiと半導体層PSとの距離を大きくすることが可能となり、バックチャネル電流が大幅に低減され、図20に示すように、オフ電流を大幅に低減させたVg−Id特性2001を有する薄膜トランジスタを形成することが可能となる。
通常の表示装置の駆動において、チャネルストッパ層ESを酸化シリコン膜で形成したとき、バックチャネル層ESの膜厚d1が200nmあれば、前述のバックチャネルによる影響を十分抑制できる。従って、チャネルストッパ層ESの膜厚d1は200nm以上の大きさにする必要がある。
さらには、前述するように、チャネルストッパ層ESの膜厚d1を厚くした場合、長い堆積時間(形成時間)を要することとなり、製造コストが上昇してしまうことが懸念されるので、本実施形態ではチャネルストッパ層ESの膜厚d1は200nm程度が好適であると考えられる。
このように、本実施形態のチャネルストッパ型の薄膜トランジスタでは、半導体層の上面に形成されるチャネルストッパ層ESの膜厚がゲート絶縁膜GIの膜厚(例えば、150nm)の1.3倍以上の200nmで形成する構成となっているので、チャネルストッパ層ESの上面に接して形成される保護膜PASiと半導体層PSとの距離を大きくできる。その結果、半導体層の上面側すなわち保護膜PASi側に形成されるバックチャネルを大きく低減させることが可能となり、オフ電流を大幅に低減させることが可能となる。
また、本実施形態のチャネルストッパ型の薄膜トランジスタでは、半導体層の上面の一部を露出させるようにチャネルストッパ層ESを形成すると共に、ドレイン電極DT及びソース電極STとの下層にその形状に沿ったコンタクト層CNLを形成し、該コンタクト層が半導体層の上面部と側面部とに接する構成となっているので、オン電流を大きくすることが可能となる。
このように、本実施形態のチャネルストッパ型の薄膜トランジスタは大きなオン電流を流すことができると共に、オフ電流を大幅に低減させることができるので、本発明のチャネルストッパ型の薄膜トランジスタをスイッチング用の薄膜トランジスタや周辺回路の薄膜トランジスタとして用いることにより、表示装置の特性を向上させることが可能となる。
なお、本実施形態では本発明を液晶表示装置に適用した場合について説明したが、これに限定されることはなく、例えば、有機EL表示装置や無機EL表示装置等の他の表示装置にも適用可能である。
また、本発明はIPS方式や横電界方式の液晶表示装置に限定されることはなく、VA方式等の縦電界方式の液晶表示装置にも適用可能である。
以上、本発明者によってなされた発明を、前記発明の実施形態に基づき具体的に説明したが、本発明は、前記発明の実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。
AR……表示領域、SUB1……第1基板、SUB2……第2基板、DL……ドレイン線
GL……ゲート線、CL……コモン線、GI……ゲート絶縁膜、GT……ゲート電極
DT……ドレイン電極、ST……ソース電極、TFT……薄膜トランジスタ
PX……画素電極、CT……共通電極、TH1,TH2,TH3……スルーホール
IN1……絶縁膜、LDR……駆動回路、SL……シール材、PASi……保護膜
PS……半導体層(活性層)、AS……アモルファスシリコン薄膜、EC……固定電荷
CNL……コンタクト層、REG……レジスト膜、FPC……フレキシブルプリント基板
MB……バリアメタル層、MM……アルミニウム層、MC……キャップメタル層
ES……チャネルストッパ層、PASo……平坦化膜

Claims (9)

  1. 基板上に形成されるゲート電極と、前記ゲート電極の上層に形成されるゲート絶縁膜と、前記ゲート絶縁膜を介して前記ゲート電極の上層に積層される第1の半導体層と、前記第1の半導体層の一部の領域の上層に、前記第1の半導体層に接して積層される酸化シリコン膜と、前記第1の半導体層の上層に、前記一部の領域以外に接して積層される不純物が添加された2つの第2の半導体層と、前記第2の半導体層の上層に形成されたソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極の上層に形成された保護膜とを有する薄膜トランジスタを備える表示装置であって、
    前記2つの第2の半導体層は、前記酸化シリコン膜の側面と上面の一部と接し、且つ所定の離間距離を有して前記上面で互いに対向し、
    前記ソース電極は、前記第2の半導体層の一方に接して形成され、
    前記ドレイン電極は、前記第2の半導体層の前記一方とは異なる他方に接して形成され、
    前記保護膜は、少なくとも前記酸化シリコン膜の前記上面のうち、前記第2の半導体層と接していない領域と接して形成され、
    前記酸化シリコン膜の膜厚は200nm以上であることを特徴とする表示装置。
  2. 請求項1に記載の表示装置において、
    前記酸化シリコン膜は、前記ゲート絶縁膜よりも厚く形成されていることを特徴とする表示装置。
  3. 請求項1又は2に記載の表示装置において、
    前記酸化シリコン膜は、前記ゲート絶縁膜の膜厚の1.3倍以上の膜厚を有することを特徴とする表示装置。
  4. 請求項1乃至3の内の何れかに記載の表示装置において、
    前記第1の半導体層は、多結晶シリコン又は微結晶シリコンで形成されることを特徴とする表示装置。
  5. 請求項1乃至4の内の何れかに記載の表示装置において、
    前記第2の半導体層は、非晶質シリコンに前記不純物が添加されて形成されることを特徴とする表示装置。
  6. 請求項1乃至5の内の何れかに記載の表示装置において、
    前記保護膜は、窒化シリコンで形成されることを特徴とする表示装置。
  7. 請求項1乃至6の内の何れかに記載の表示装置において、
    前記ゲート絶縁膜は、酸化シリコンで形成されることを特徴とする表示装置。
  8. 請求項1乃至7の内の何れかに記載の表示装置において、
    前記第2の半導体層は、前記第1の半導体層の側面と接していることを特徴とする表示装置。
  9. 請求項1乃至8の内の何れかに記載の表示装置において、
    前記基板は、表示領域と前記表示領域を囲う周辺領域を有し、
    前記周辺領域には駆動回路が形成され、
    前記薄膜トランジスタは、前記駆動回路の一部であることを特徴とする表示装置。
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* Cited by examiner, † Cited by third party
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CN112599555A (zh) * 2020-12-16 2021-04-02 京东方科技集团股份有限公司 一种压电薄膜器件及其制备方法

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