JP5214858B2 - Ｔｆｔアレイ基板及びその製造方法 - Google Patents

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Description

ＴＦＴアレイ基板及びその製造方法に関する。
液晶表示装置等の電気光学素子は、ＣＲＴに変わるフラットパネルディスプレイの一つとして注目されている。これは、低消費電力や薄型という特徴をもち、このような特徴を活かした製品への応用が盛んになされている。また、アクティブマトリックス駆動方式の液晶表示装置では、スイッチング素子としてＴＦＴを用いることが多い。
このような液晶表示装置の生産性を向上させるためには、ＴＦＴを有するＴＦＴアレイ基板の製造工程数を削減することが必要である。例えば、写真製版工程数を削減するような製造方法が特許文献１に開示されている。これによれば、ＴＦＴアレイ基板を５回の写真製版工程で製造することが可能となっている。
上記のようなＴＦＴアレイ基板を５回の写真製版工程で製造する方法は、例えば特許文献１に開示されている。まず、特許文献１の図５８、５９に示すＴＦＴのソース・ドレイン電極（ＳＤ）とチャネル部を形成する。この製造工程において、まずＴｉ等の金属薄膜を成膜する。その後、写真製版工程を用いてレジストをパターニングし、フッ酸＋硝酸系の組成の薬液を用いたウェットエッチングを行う。ここで、Ｔｉ膜と半導体層のオーミックコンタクト（ｎ＋ａ−Ｓｉ）膜をエッチングして、ＳＤとチャネル部を形成する。次に、図６０〜図６３において、プラズマＣＶＤ法などでパッシベーション膜を成膜する。その後、ドレイン電極に通じるコンタクトホールを形成する。そして、このコンタクトホールを介してドレイン電極に電気的に接続されたＩＴＯからなる透明画素電極を形成する。
特開平８−５０３０８号公報（段落００８４−００８９、第５４図−第６３図） 特開２０００−１９９９１２号公報
しかしながら、本発明者らの検討結果によれば、ＩＴＯとＴｉやＣｒやＴａ等の金属が電気的に接続される構造では、一般的に約３００℃でアニール処理をする必要がある。これは、その界面におけるコンタクト抵抗を充分に下げるためである。但し、この場合ＴＦＴの移動度が下がるという問題がある。さらに、配線抵抗が高いために、ＴＦＴ−ＬＣＤの大型化、光精細化、高速応答化に充分に対応できないという問題がある。
このような問題を解決する方法としてＳＤにＡｌを使用して配線抵抗を下げるという方法が考えられる。しかし、この場合には、Ａｌとｎ＋ａ−Ｓｉとのダイレクトコンタクト及びＡｌとＩＴＯとのダイレクトコンタクトが取れないという問題がある。つまり、ＳＤとオーミックコンタクト膜、及びＳＤと透明画素電極とのダイレクトコンタクトが取れないという問題である。そこで、ＳＤをＭｏＣｒ／Ａｌ合金／ＭｏＣｒの三層構造にして配線を低抵抗化するとともに、Ａｌとｎ＋ａ−Ｓｉ、及びＡｌとＩＴＯとのダイレクトコンタクトを取るような方法が特許文献２で提案されている。しかしながら、このような方法ではＳＤを三層成膜しなければならず、工程が複雑化するという問題がある。
本発明は、上記の問題を解決するためになされたもので、電極の界面においてコンタクト特性のよいＴＦＴアレイ基板及びその製造方法を得ることを目的とする。
本発明に係るＴＦＴアレイ基板は、オーミックコンタクト膜と、前記オーミックコンタクト膜と接する電極とを含むＴＦＴと、前記電極に電気的に接続され、光透過性の導電性膜とを有するＴＦＴアレイ基板であって、前記電極がＮｉを添加元素として含むＡｌ合金によって形成されるものである。
また、本発明に係るＴＦＴアレイ基板の製造方法は、オーミックコンタクト膜と、前記オーミックコンタクト膜と接する電極とを含むＴＦＴが設けられたＴＦＴアレイ基板の製造方法であって、前記ＴＦＴを形成する工程と、前記ＴＦＴを覆うように、２８０℃以下で層間絶縁膜を成膜する工程と、前記層間絶縁膜に、前記電極表面まで貫通するコンタクトホールを形成する工程と、前記コンタクトホールを介して、前記電極に接続される光透過性の導電性膜を形成する工程とを備えるものである。
本発明によれば、電極の界面においてコンタクト特性のよいＴＦＴアレイ基板及びその製造方法を得ることができる。
まず、いくつかの実施の形態を説明する前に、ＴＦＴアレイ基板の構成について図を用いて説明する。図１は、本発明にかかるＴＦＴアレイ基板の構成を示す平面図である。本発明にかかるＴＦＴアレイ基板が用いられる表示装置は、液晶表示装置や有機ＥＬ表示装置等の平面型表示装置（フラットパネルディスプレイ）である。
基板１００は、本発明にかかる薄膜トランジスタ（ＴＦＴ）アレイ基板である。基板１００には、表示領域１０１と表示領域１０１を囲むように設けられた額縁領域１０２とが設けられている。この表示領域１０１には、複数のゲート配線（走査信号配線）３と複数のソース配線（表示信号配線）１０とが形成されている。複数のゲート配線３は平行に設けられている。同様に、複数のソース配線１０は平行に設けられている。ゲート配線３と、ソース配線１０とは、互いに交差するように形成されている。ゲート配線３とソース配線１０とは直交している。そして、隣接するゲート配線３とソース配線１０とで囲まれた領域が画素１０５となる。従って、基板１００では、画素１０５がマトリクス状に配列される。
さらに、基板１００の額縁領域１０２には、走査信号駆動回路１０３と表示信号駆動回路１０４とが設けられている。ゲート配線３は、表示領域１０１から額縁領域１０２まで延設されている。そして、ゲート配線３は、基板１００の端部で、走査信号駆動回路１０３に接続される。ソース配線１０も同様に表示領域１０１から額縁領域１０２まで延設されている。そして、ソース配線１０は、基板１００の端部で、表示信号駆動回路１０４と接続される。走査信号駆動回路１０３の近傍には、外部配線１０６が接続されている。また、表示信号駆動回路１０４の近傍には、外部配線１０７が接続されている。外部配線１０６、１０７は、例えば、ＦＰＣ（Flexible Printed Circuit）などの配線基板である。
外部配線１０６、１０７を介して走査信号駆動回路１０３、及び表示信号駆動回路１０４に外部からの各種信号が供給される。走査信号駆動回路１０３は外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート配線３に供給する。このゲート信号によって、ゲート配線３が順次選択されていく。表示信号駆動回路１０４は外部からの制御信号や、表示データに基づいて表示信号をソース配線１０に供給する。これにより、表示データに応じた表示電圧を各画素１０５に供給することができる。なお、走査信号駆動回路１０３と表示信号駆動回路１０４は、基板１００上に配置される構成に限られるものではない。例えば、ＴＣＰ（Tape Carrier Package）により駆動回路を接続してもよい。
画素１０５内には、少なくとも１つのＴＦＴ１０８が形成されている。ＴＦＴ１０８はソース配線１０とゲート配線３の交差点近傍に配置される。例えば、このＴＦＴ１０８が画素電極に表示電圧を供給する。スイッチング素子であるＴＦＴ１０８のゲート電極はゲート配線３に接続され、ゲート端子から入力される信号によってＴＦＴ１０８のＯＮとＯＦＦを制御している。ＴＦＴ１０８のソース電極はソース配線１０に接続されている。ゲート電極に電圧を印加するとソース配線１０から電流が流れるようになる。これにより、ソース配線１０から、ＴＦＴ１０８のドレイン電極に接続された画素電極に表示電圧が印加される。ＴＦＴアレイ基板は以上のように構成されている。
また、液晶表示装置の場合、上説のＴＦＴアレイ基板には、第２の基板である対向基板が配置される。対向基板は、ＴＦＴアレイ基板に対向して配置される。そして、ＴＦＴアレイ基板と対向基板とをシール材を用いて貼り合わせ、その間に液晶層を入れて封止する。ここで、対向基板は透明絶縁性基板、カラーフィルタ層、及び対向電極を有している。カラーフィルタ層は、例えばブラックマトリクス（ＢＭ）と、赤（Ｒ）緑（Ｇ）青（Ｂ）の着色層とを有している。カラーフィルタ層はガラス等からなる透明絶縁性基板の下面の画素領域及びＴＦＴ１０８に対向する領域に形成され、カラー表示を行う。対向電極は、対向基板の液晶層側に配置され、液晶層に信号電位を供給するための共通電位を与える。
ここで、画素電極に表示電圧が印加されると、画素電極と対向電極との間に、表示電圧に応じた電界が生じる。これにより、画素電極１８と、対向電極との間に、表示電圧に応じた電界が生じる。基板間で生じた電界によって、液晶は駆動される。すなわち、基板間の液晶の配向方向が変化し、液晶層を通過する光の偏光状態が変化する。また、ソース電極９に印加する表示電圧を任意に制御することにより液晶に実際にかかる電圧（駆動電圧）を変えることができる。液晶に加える電圧はソース電極９で制御できるため、液晶駆動状態については、液晶の中間的な透過率も自由に設定できる。
また、ＴＦＴアレイ基板と対向基板の表面には、液晶を配向させるための液晶配向膜が塗布形成されている。本実施の形態の一例である液晶表示装置は以上のように構成されている。
実施の形態１．
本実施の形態にかかるＴＦＴアレイ基板の構成と製造方法を図を用いて説明する。図２は、本実施の形態にかかるＴＦＴアレイ基板の画素の構成を示す平面図であり、図３は図２のＸ−Ｘの断面を示す断面図である。さらに、図３の左側には、ゲート端子部及びソース端子部が示されている。本実施の形態にかかるＴＦＴアレイ基板は、電気光学表示装置に用いられ、ここではその一例として液晶表示装置について説明する。
ゲート電極２、ゲート配線３、補助容量電極４、及びゲート端子５はガラス等からなる透明絶縁性基板１上に形成される。ゲート配線３はゲート電極２を有し、ゲート配線３の端部にはゲート端子５がある。ゲート電極２は、スイッチング素子となるＴＦＴ１０８を構成する。補助容量電極４は、隣接するゲート配線３の間に配置される。また、補助容量電極４の一部は、ソース配線１０に沿って延設されている。補助容量電極４は画素電極１８に印加される電圧を一定時間保持するための補助容量を構成する。
また、ＴＦＴアレイ基板には、外部からの各種信号が供給される走査信号駆動回路１０３が配置されている。そして、走査信号駆動回路１０３に設けられているパッドとゲート端子５は電気的に接続されている。これにより、走査信号駆動回路１０３からの走査信号がゲート端子５を通じてゲート配線３に入力される。そして、ゲート配線３はゲート電極２に走査信号を伝送する。なお、ゲート電極２及びゲート配線３がＡｌＮｉ合金によって形成されている。
また、透明性無機絶縁材料からなるゲート絶縁膜６は、ゲート電極２、ゲート配線３、補助容量電極４、及びゲート端子５を覆うように形成されている。半導体膜７はゲート絶縁膜６を介してゲート配線３及びゲート電極２上に形成され、ＴＦＴ１０８を構成する。オーミックコンタクト膜８は半導体膜７上に形成される。なお、半導体膜７は、後に上部に形成されるソース配線１０及びソース電極９よりも大きくパターニングされる。また、ゲート電極２上の一部では、オーミックコンタクト膜８が除去されている。従って、オーミックコンタクト膜８はＴＦＴ１０８を構成する半導体膜７の両端に配置される。
ソース電極９はソース配線１０から延在して、ＴＦＴ１０８を構成する。また、ソース電極９は補助容量電極４とは反対側のオーミックコンタクト膜８の上に設けられている。ソース端子１２はソース配線１０の端部にある。また、ＴＦＴアレイ基板には、外部からの各種信号が供給される表示信号駆動回路１０４が配置されている。そして、表示信号駆動回路１０４に設けられているパッドとソース端子１２は電気的に接続されている。これにより、表示信号駆動回路１０４からの表示信号がソース端子１２を通じてソース配線１０に入力される。そして、ソース配線１０はソース電極９に表示信号を伝送する。なお、ソース電極９及びソース配線１０がＡｌＮｉ合金によって形成されている。
補助容量電極４側のオーミックコンタクト膜８の上にはドレイン電極１１を形成され、ＴＦＴ１０８を構成している。つまり、ソース電極９及びドレイン電極１１がオーミックコンタクト膜８と直接、接している。また、ＴＦＴ１０８のチャネル部１３は半導体膜７のうち、ソース電極９とドレイン電極１１に挟まれ、オーミックコンタクト膜８が除去された領域である。層間絶縁膜であるパッシベーション膜１４は、透明性無機絶縁材料からなり、ＴＦＴ１０８を覆うように形成される。つまり、ソース電極９及びドレイン電極１１の上にパッシベーション膜１４が形成されている。
そして、ドレイン電極１１の上には、画素コンタクトホール１５が形成されている。画素コンタクトホール１５はパッシベーション膜１４を貫通するように形成されている。そして、ゲート端子５の上には、ゲート端子部コンタクトホール１６が形成されている。ゲート端子部コンタクトホール１６はゲート絶縁膜６及びパッシベーション膜１４を貫通するように形成されている。さらに、ソース端子１２の上には、ソース端子部コンタクトホール１７が形成されている。ソース端子部コンタクトホール１７はパッシベーション膜１４を貫通するように形成されている。
そして、画素電極１８は、画素コンタクトホール１５を介して下層のドレイン電極１１に電気的にコンタクトする。画素電極１８は、ＴＦＴ部を除いて隣接するゲート配線３間に形成され、ドレイン電極１１及び補助容量電極４の少なくとも一部と重なる。つまり、画素電極１８は、ゲート絶縁膜６、パッシベーション膜１４を介して下層の補助容量電極４とオーバーラップしている。これにより、補助容量電極４と画素電極１８との間に電荷が蓄えられる。そして、補助容量電極４は、画素電極１８に印加される電圧を一定時間保持するための補助容量を構成する。また、画素電極１８は透明導電性膜、つまり光透過性の導電性膜からなり、液晶層に信号電位を与える。
また、ゲート端子パッド１９は透明導電性膜からなり、ゲート端子部コンタクトホール１６を介して下層のゲート端子５に接続される。ソース端子パッド２０は透明導電性膜からなりソース端子部コンタクトホール１７を介して下層のソース端子１２に接続される。以上の構成により、ＴＦＴアレイ基板は構成されている。
次に、図４を用いて、本実施の形態に係る液晶表示装置のＴＦＴアレイ基板の製造方法を詳しく説明する。図４は本実施の形態に係るＴＦＴアレイ基板の製造方法を示す断面図である。
最初に、ゲート電極２、ゲート配線３、補助容量電極４、及びゲート端子５を形成する。まずガラス基板などの透明絶縁性基板１を純水、または熱硫酸を用いて洗浄する。次に、透明絶縁性基板１上にスパッタなどで第１の金属薄膜を成膜する。その後、第１の金属薄膜上に感光性樹脂であるレジストをスピンコートによって塗布し、塗布したレジストを露光、現像する第１回目の写真製版工程（フォトリソグラフィープロセス）を行う。これにより、所望の形状にフォトレジストがパターニングされる。その後、第１の金属薄膜をエッチングし、フォトレジストパターンを除去する。これにより、ゲート電極２、ゲート配線３、補助容量電極４、及びゲート端子５を形成する。第１の金属薄膜としては電気的比抵抗値が低いこと、及び後述するゲート端子パッド１９との良好な電気的コンタクト特性を有する金属薄膜を用いることが好ましい。
好適な実施例として、上記特性を有する金属薄膜として、ＡｌにＮｉを添加した合金膜を用いる。具体的には、Ａｌに６ｗｔ％のＮｉを添加したＡｌＮｉ合金膜である。これを公知のＡｒガスを用いたスパッタリング法で２００ｎｍの厚さに成膜する。また、スパッタリングでは、ＡｌにＮｉを添加した合金ターゲットを用いる。スパッタリング条件は、ＤＣマグネトロンスパッタリング方式で、成膜パワー密度３Ｗ／ｃｍ２、Ａｒガス流量６．７６×１０−２Ｐａ・ｍ３／ｓｅｃ（＝４０ｓｃｃｍ）とする。その後、公知のリン酸＋硝酸を少なくとも含む溶液を用いてエッチングしたのち、レジストパターンを除去する。これにより、ゲート電極２、ゲート配線３、補助容量電極４、及びゲート端子５を形成する。この工程により図４（ａ）に示すように、第１の金属薄膜のパターンが透明絶縁性基板１上に形成される。
その次に、プラズマＣＶＤ等の各種ＣＶＤ法でゲート絶縁膜６、半導体膜７、オーミックコンタクト膜８を順次成膜し、第２回目のフォトリソグラフィープロセスを通して半導体膜７及びオーミックコンタクト膜８のパターン形成を行う。半導体膜７及びオーミックコンタクト膜８のパターンは、スイッチング素子となるＴＦＴ１０８の形成領域のみならず、ゲート配線３とソース配線１０が交差する領域にも形成しておくのが好ましい。これにより、ゲート配線３パターンの段差が半導体膜７及びオーミックコンタクト膜８のパターンで緩和され、ソース配線１０が段差部分で断線されることを防止することができる。また、オーミックコンタクト膜８をパターニングした後、第２の金属薄膜を成膜する前に、プラズマ処理を行うのが好ましい。なお、プラズマ処理には、Ｎ２、Ｏ２、Ｈｅ、Ｈのいずれか１種類以上のガスを用いる。これにより、表面改質され、後に成膜される第２の金属薄膜との密着性が向上する。
また、ゲート絶縁膜６としては、ＳｉＮｘ（窒化シリコン）やＳｉＯｙ（酸化シリコン）等が用いられる。半導体膜７としては、例えばａ−Ｓｉ（アモルファスシリコン）、ｐ−Ｓｉ（ポリシリコン）が用いられる。オーミックコンタクト膜８は、ｎ型半導体であり、ａ−Ｓｉあるいはｐ−ＳｉにＰ（リン）等を微量にドーピングしたｎ＋ａ−Ｓｉ（ｎ＋アモルファスシリコン）膜、ｎ＋ｐ−Ｓｉ（ｎ＋ポリシリコン）膜等が用いられる。
好適な実施例として、化学的気相成膜（ＣＶＤ）法を用い、ゲート絶縁膜６としてＳｉＮ膜を４００ｎｍ、半導体膜７としてａ−Ｓｉ膜を１５０ｎｍ、オーミックコンタクト膜８としてａ−Ｓｉ膜を３０ｎｍの厚さで順次成膜する。そして、オーミックコンタクト膜８にＰ（リン）を不純物として添加し、ｎ＋ａ−Ｓｉ膜とする。次に、公知の弗素系ガスを用いたドライエッチング法で半導体膜７とオーミックコンタクト膜８とをエッチングする。その後、レジストパターンを除去して、半導体膜７及びオーミックコンタクト膜８をパターン形成する。これにより、図４（ｂ）に示す構造が形成される。
その後、スパッタなどでソース配線材料となる第２の金属薄膜を成膜し、第３回目のフォトリソグラフィープロセスを実施し、パターニングする。これにより、ソース電極９、ソース配線１０、ドレイン電極１１、及びソース端子１２を形成する。そして、ソース電極９、ソース配線１０、及びドレイン電極１１のパターンをマスクとして、オーミックコンタクト膜８をエッチングなどで除去する。このプロセスによりオーミックコンタクト膜８の中央部が除去され、半導体膜７が露出することになる。このオーミックコンタクト膜８が除去された部分がチャネル部１３である。その後、フォトレジストパターンを除去して、ソース電極９、ソース配線１０、ドレイン電極１１、ソース端子１２、及びＴＦＴ１０８のチャネル部１３のパターンを形成する。
ここで、第２の金属薄膜としては、上述したように電気的比抵抗値が低い金属薄膜を用いることが好ましい。さらに、オーミックコンタクト膜８及び後述する画素電極１８、ソース端子パッド２０との良好な電気的コンタクト特性を有する金属薄膜が好ましい。ここでは上記特性を有する金属薄膜の好適な実施例として、ＡｌにＮｉを添加した合金膜を用いる。具体的には、Ａｌに６ｗｔ％のＮｉを添加したＡｌＮｉ合金膜を、公知のＡｒガスを用いたスパッタリング法で２００ｎｍの厚さに成膜する。また、スパッタリングでは、ＡｌにＮｉを添加した合金ターゲットを用いる。次に第３回目のフォトリソグラフィープロセスで所望の形状にフォトレジストをパターニングする。その後、公知のリン酸＋硝酸を含む溶液を用いてＡｌＮｉ合金膜をエッチングする。さらに、公知の弗素系ガスを用いたドライエッチング法を用いてソース電極９とドレイン電極１１で挟まれる領域のオーミックコンタクト膜８を除去する。この工程により、ＴＦＴ１０８のチャネル部１３のパターンが形成される。そして、レジストパターンを除去してソース電極９、ソース配線１０、ドレイン電極１１、ソース端子１２、及びチャネル部１３を形成する。以上の工程により、図４（ｃ）に示す構造が基板１００上に形成される。
その後、プラズマＣＶＤ等の各種ＣＶＤ法でＳｉＮｘ、ＳｉＯｙ等あるいはそれらの混合物及び積層物の絶縁膜からなるパッシベーション膜１４を形成する。そして、第６回目のフォトリソグラフィープロセスを実施し、パターニングをする。
この工程により、ドレイン電極１１の上に形成されたパッシベーション膜１４の一部が除去され、第２の金属薄膜からなるドレイン電極１１が露出する。これにより、画素コンタクトホール１５が形成される。また、同工程により、ゲート端子５の上に形成されたパッシベーション膜１４及びゲート絶縁膜６の一部が除去され、第１の金属薄膜からなるゲート端子５が露出する。これにより、ゲート端子部コンタクトホール１６が形成される。さらに、同工程により、ソース端子部の上に形成されたパッシベーション膜１４の一部が除去され、第２の金属薄膜からなるソース端子１２が露出する。これにより、ソース端子部コンタクトホール１７が形成される。そして、後に成膜する画素電極１８を形成する透明導電膜と、ＴＦＴ１０８のドレイン電極１１、ゲート端子５、及びソース端子１２との導通がとれる。
ここでは、好適な実施例として、化学的気相成膜（ＣＶＤ）を用いてパッシベーション膜１４としてＳｉＮ膜を３００ｎｍの厚さに成膜する。そして、公知の弗素系ガスを用いたドライエッチング法でＳｉＮからなるゲート絶縁膜６及びパッシベーション膜１４をエッチング除去する。その後、レジストパターンを除去し、画素コンタクトホール１５、ゲート端子部コンタクトホール１６、及びソース端子部コンタクトホール１７を形成する。
ここで、パッシベーション膜１４の成膜温度は２００℃〜２３０℃にする。これにより、オーミックコンタクト（ｎ＋ａ−Ｓｉ）膜８とソース電極９、ドレイン電極１１との界面におけるＳｉ元素のＡｌ合金への拡散が防止される。つまり、オーミックコンタクト膜８のＳｉ元素がソース電極９及びドレイン電極１１を形成するＡｌ合金へ拡散することを防止することができる。従って、ＴＦＴ１０８のＯＦＦ時のリーク電流（オフ電流）が低減する。さらに、ＴＦＴ移動度の低減が防止される。ここで、パッシベーション膜１４の成膜温度を２００℃以上としたのは、オーミックコンタクト膜８の活性化率を上げて、バックチャネル側の欠陥準位を安定化させるためである。また、２３０℃以下としたのは、ＴＦＴ特性の移動度の低減を防止するためである。以上の工程により、図４（ｄ）に示す構造が基板上に形成される。
その後、ＩＴＯ（Indium Tin Oxide）、ＳｎＯ２、ＩｎＺｎＯ等の透明導電性膜をスパッタ、蒸着、塗布、ＣＶＤ、印刷法、ゾルゲル法等の手法で成膜する。透明導電性膜は、ＩＴＯ、ＳｎＯ２、ＩｎＺｎＯ等の積層、あるいは混合層からなる透明導電層でもよい。そして、第５回目のフォトリソグラフィープロセスを実施し、パターニングする。この工程により、画素電極１８、ゲート端子パッド１９、及びソース端子パッド２０のパターンが形成される。
画素電極１８は各画素領域のＴＦＴ１０８を除いて略全体に形成される。また、画素コンタクトホール１５を介して、下層のドレイン電極１１と電気的に接続される。ゲート端子パッド１９は、ゲート端子部コンタクトホール１６の上に形成される。また、ゲート端子パッド１９はゲート端子部コンタクトホール１６を介して、下層のゲート端子５と電気的に接続される。ソース端子パッド２０はソース端子部コンタクトホール１７の上に形成される。また、ソース端子パッド２０はソース端子部コンタクトホール１７を介して、下層のソース端子１２と電気的に接続される。このように、透明導電性膜は、画素コンタクトホール１５、ゲート端子部コンタクトホール１６、及びソース端子部コンタクトホール１７によって、それぞれドレイン電極１１、ゲート端子５、ソース端子１２と導通がとられている。
好適な実施例として、透明導電性膜として酸化インジウム（Ｉｎ２Ｏ３）と酸化スズ（ＳｎＯ２）とを混合したＩＴＯ膜を公知のＡｒガスを用いたスパッタリング法を用いて１００ｎｍの厚さに成膜する。また、透明導電性膜として、酸化インジウム、酸化スズ、及び酸化亜鉛のいずれか１種類以上を含む光透過性の導電性材料を用いることができる。そして、第５回目のフォトリソグラフィープロセスを用いてフォトレジストパターンを形成する。そして、公知の塩酸＋硝酸を含む溶液を用いてエッチングを行う。その後、フォトレジストパターンを除去して画素電極１８、ゲート端子パッド１９、及びソース端子パッド２０を形成する。以上の工程により、図３（ｅ）に示す構成となる。
また、画素電極１８形成後に、オーミックコンタクト膜８の活性化率をさらに安定化させるため、アニール処理を追加してもよい。この場合、アニール処理を２３０℃以下として、画素電極１８形成後のＴＦＴアレイ基板の温度が２３０℃を超えないようにする。これは上述したように、２３０℃を超えるとオーミックコンタクト膜８とソース電極９との界面、及びオーミックコンタクト膜８とドレイン電極１１との界面で、Ｓｉ元素の拡散が生じてしまうからである。これにより、電気的コンタクト特性の低下を防ぐことができる。また、２３０℃を超えるとＴＦＴ特性の移動度が低下するので好ましくない。
これらの一連の工程を経ることで、液晶表示装置用のＴＦＴアレイ基板を製造することができる。
このようにして完成させたＴＦＴアレイ基板は、第１の金属薄膜からなるゲート電極２、ゲート配線３、及びゲート端子５として少なくともＮｉを添加元素として含むＡｌ合金を単層膜として形成したので、ゲート配線抵抗を低抵抗化できる。また、ゲート端子５とゲート端子パッド１９を形成するＩＴＯ膜との良好なダイレクトコンタクト特性を実現することができる。ここで、ダイレクトコンタクト特性とは、導電性材料が直接接触する箇所の抵抗特性を示す。このように、ＡｌＮｉ合金とＩＴＯとは、良好なダイレクトコンタクト特性を有するので、従来コンタクト抵抗を下げるために行っていた３００℃のアニール処理を行う必要はない。よって、ＴＦＴ１０８の移動度は低下しない。
さらに、第２の金属薄膜からなるソース電極９、ソース配線１０、ドレイン電極１１、及びソース端子１２として少なくともＮｉを添加元素として含むＡｌ合金を単層膜として形成したので、ソース配線抵抗を低抵抗化できる。また、ドレイン電極１１とオーミックコンタクト膜８、及びドレイン電極１１と画素電極１８との良好なダイレクトコンタクト特性を実現することができる。さらに、ソース電極９とオーミックコンタクト膜８、及びソース端子１２とソース端子パッド２０との良好なダイレクトコンタクト特性も実現することができる。このように、ＡｌＮｉ合金とＩＴＯとは、良好なコンタクト特性を有するので、従来コンタクト抵抗を下げるために行っていた３００℃のアニール処理を行う必要はない。本実施の形態では、パッシベーション膜１４の成膜温度及びアニール温度を共に２３０℃以下としている。つまり、ソース電極９及びドレイン電極１１の形成後に、ＴＦＴアレイ基板温度が２３０℃を超えないようにしている。このため、ＴＦＴ１０８の移動度は低下しない。ここで、パッシベーション膜１４の成膜温度及びアニール温度は、好ましくは２３０℃以下であるが、２８０℃以下にしてもよい。
このため、表示画面の大型化、高精細化、及び高速応答化に充分に対応できる液晶表示装置のＴＦＴアレイ基板を製造することができる。さらに、ダイレクトコンタクト特性を向上させるために、従来用いられたＭｏＣｒ／Ａｌ合金／ＭｏＣｒの三層構造をとる必要がないので、簡単な工程で製造することが可能となる。
本実施の形態では、第１及び第２の金属薄膜としてＡｌに６ｗｔ％のＮｉを添加した合金膜を用いている。ＡｌにＮｉを添加することによって、第２の金属薄膜とオーミックコンタクト膜８を形成するｎ＋ａ−Ｓｉ膜との良好な電気的コンタクト特性を得ることが可能になる。さらに、第１及び第２の金属薄膜と、ＩＴＯ膜との良好な電気的コンタクト特性を得ることが可能になる。Ｎｉの添加量は６ｗｔ％に限定されることはなく１．０ｗｔ％以上３０ｗｔ％以下とするのが好ましい。Ｎｉを１．０ｗｔ％以上添加することにより、第２の金属薄膜とｎ＋ａ−Ｓｉ膜との界面におけるＳｉ元素の相互拡散を抑制することができる。さらに、第１及び第２の金属薄膜と、ＩＴＯ膜との界面におけるＯ原子の相互拡散を抑制することができる。これにより、良好な電気的コンタクト特性を得ることができる。一方、Ｎｉの添加量が３０ｗｔ％を超えると、電気的比抵抗値が２０μΩｃｍ以上となる。すなわち、従来のＣｒ（比抵抗値：２０μΩｃｍ）、Ｔｉ（比抵抗値：５０μΩｃｍ）、Ｔａ（比抵抗値：２５μΩｃｍ）に対するメリットがなくなってしまう。このため、Ｎｉの添加量を１．０〜３０ｗｔ％の範囲に限定することにより、比抵抗値を３．５〜２０μΩｃｍとすることができ、本発明の効果である低抵抗配線を実現することが可能となる。
さらに、ＡｌＮｉ合金にＹ、Ｌａ、Ｎｄのような希土類元素を新たに添加してもよい。希土類元素を新たに添加することによって、耐熱性を向上させることができる。例えば、２００〜２３０℃のアニール処理を行ってもヒロックと呼ばれる突起状の表面荒れの発生を防止することができる。このため、ゲート電極２、ゲート配線３、補助容量電極４、ゲート端子５の上のゲート絶縁膜６やソース電極９、ソース配線１０、ドレイン電極１１の上のパッシベーション膜１４のカバレッジ特性を良好にすることができる。そして、ヒロック抑制効果と電気的比抵抗値が所望の範囲になるように、希土類元素の添加量を最適化すればよい。
実施の形態２．
本実施の形態にかかるＴＦＴアレイ基板は、電気光学表示装置に用いられ、ここではその一例として液晶表示装置について説明する。ＴＦＴアレイ基板の平面構成図及び断面構成図は実施の形態１の図２及び図３と同様である。ＴＦＴアレイ基板の構成については、第１及び第２の金属薄膜の材料以外は実施の形態１と同様なので、説明を省略する。本実施の形態では、第１及び第２の金属薄膜として、Ｍｏを主成分とする合金膜又は純Ｍｏ膜を適用している。つまり、ゲート電極２、ゲート配線３、補助容量電極４、ゲート端子５、ソース電極９、ソース配線１０、ドレイン電極１１、及びソース端子１２がＭｏを主成分とする合金膜又は純Ｍｏ膜である。
次に、図４を用いて、本実施の形態に係る液晶表示装置のＴＦＴアレイ基板の製造方法を説明する。上述したように、第１及び第２の金属薄膜以外は、実施の形態１と同様であるので、詳細な説明を省略する。
最初に、ゲート電極２、ゲート配線３、補助容量電極４、及びゲート端子５を形成する。好適な実施例として、第１の金属薄膜として、Ｍｏを主成分とする合金膜を用いる。具体的には、Ｍｏに５ｗｔ％のＮｂを添加したＭｏＮｂ合金膜である。これを公知のＡｒガスを用いたスパッタリング法で２００ｎｍの厚さに成膜する。また、スパッタリングでは、ＭｏにＮｂを添加した合金ターゲットを用いる。スパッタリング条件、エッチング方法等は実施の形態１と同様である。これにより、ゲート電極２、ゲート配線３、補助容量電極４、及びゲート端子５を形成する。また、第１の金属薄膜は純Ｍｏ膜としてもよい。この工程により図４（ａ）に示すように、第１の金属薄膜のパターンが透明絶縁性基板１上に形成される。
その次に、プラズマＣＶＤ等の各種ＣＶＤ法でゲート絶縁膜６、半導体膜７、オーミックコンタクト膜８を順次成膜し、第２回目のフォトリソグラフィープロセスを通して半導体膜７及びオーミックコンタクト膜８のパターン形成を行う。これにより、図４（ｂ）に示す構造が形成される。
その後、スパッタなどでソース配線材料となる第２の金属薄膜を成膜し、第３回目のフォトリソグラフィープロセスを実施し、パターニングする。これにより、ソース電極９、ソース配線１０、ドレイン電極１１、ソース端子１２、及びＴＦＴ１０８のチャネル部１３を形成する。
好適な実施例として、第２の金属薄膜として、Ｍｏを主成分とする合金膜を用いる。具体的には、Ｍｏに５ｗｔ％のＮｂを添加したＭｏＮｂ合金膜である。これを公知のＡｒガスを用いたスパッタリング法で２００ｎｍの厚さで成膜する。また、スパッタリングでは、ＭｏにＮｂを添加した合金ターゲットを用いる。そして、パターニングし、エッチングする。この工程により、ソース電極９、ソース配線１０、ドレイン電極１１、ソース端子１２、及びチャネル部１３を形成する。また、第２の金属薄膜は純Ｍｏ膜としてもよい。以上の工程により、図４（ｃ）に示す構造が基板１００上に形成される。
その後、プラズマＣＶＤ等の各種ＣＶＤ法でＳｉＮｘ、ＳｉＯｙ等あるいはそれらの混合物及び積層物の絶縁膜からなるパッシベーション膜１４を形成する。そして、第６回目のフォトリソグラフィープロセスを実施し、パターニングをする。この工程により、画素コンタクトホール１５、ゲート端子部コンタクトホール１６、ソース端子部コンタクトホール１７が形成される。
ここで、パッシベーション膜１４の成膜温度は２００℃〜２３０℃にする。これにより、オーミックコンタクト膜８とソース電極９との界面、及びオーミックコンタクト膜８とドレイン電極１１との界面におけるＳｉ元素のＭｏ合金への拡散が防止される。従って、ＴＦＴ１０８のＯＦＦ時のリーク電流（オフ電流）が低減する。さらに、ＴＦＴ移動度の低減が防止される。ここで、パッシベーション膜１４の成膜温度を２００℃以上としたのは、オーミックコンタクト膜８の活性化率を上げてバックチャネル側の欠陥準位を安定化させるためである。また、２３０℃以下としたのは、ＴＦＴ特性の移動度の低減を防止するためである。以上の工程により、図４（ｄ）に示す構造が基板１００上に形成される。
その後、ＩＴＯ（Indium Tin Oxide）、ＳｎＯ２、ＩｎＺｎＯ等の透明導電性膜をスパッタ、蒸着、塗布、ＣＶＤ、印刷法、ゾルゲル法等の手法で成膜する。この工程により、画素電極１８、ゲート端子パッド１９、及びソース端子パッド２０のパターンが形成される。以上の工程により、図４（ｅ）に示す構成となる。
これらの一連の工程を経ることで、液晶表示装置用のＴＦＴアレイ基板を製造することができる。
また、画素電極１８形成後に、オーミックコンタクト膜８の活性化率をさらに安定化させるために、アニール処理を追加してもよい。この場合、アニール処理を２３０℃以下として、画素電極１８形成後のＴＦＴアレイ基板の温度が２３０℃を超えないようにする。これは上述したように、２３０℃を超えるとオーミックコンタクト膜８とソース電極９との界面、及びオーミックコンタクト膜８とドレイン電極１１との界面で、Ｓｉ元素の拡散が生じてしまうからである。これにより、電気的コンタクト特性の低下を防ぐことができる。また、２３０℃を超えるとＴＦＴ特性の移動度が低下するので好ましくない。
このようにして完成させたＴＦＴアレイ基板は、第１の金属薄膜からなるゲート電極２、ゲート配線３、及びゲート端子５として少なくともＭｏを主成分とする合金膜または純Ｍｏ膜を単層膜として形成するようにしたので、ゲート配線抵抗を低抵抗化できる。また、ゲート端子５とゲート端子パッド１９を形成するＩＴＯ膜との良好なダイレクトコンタクト特性を実現することができる。このように、Ｍｏを主成分とする合金膜または純Ｍｏ膜とＩＴＯとは、良好なダイレクトコンタクト特性を有するので、従来コンタクト抵抗を下げるために行っていた３００℃のアニール処理を行う必要はない。よって、ＴＦＴ１０８の移動度は低下しない。
さらに、第２の金属薄膜からなるソース電極９、ソース配線１０、ドレイン電極１１、及びソース端子１２として少なくともＭｏを主成分とする合金膜または純Ｍｏ膜を単層膜として形成したので、ソース配線抵抗を低抵抗化できる。また、ドレイン電極１１とオーミックコンタクト膜８、及びドレイン電極１１と画素電極１８との良好なダイレクトコンタクト特性を実現することができる。さらに、ソース電極９とオーミックコンタクト膜８、及びソース端子１２とソース端子パッド２０との良好なダイレクトコンタクト特性も実現することができる。このように、少なくともＭｏを主成分とする合金膜または純Ｍｏ膜とＩＴＯとは、良好なコンタクト特性を有するので、従来コンタクト抵抗を下げるために行っていた３００℃のアニール処理を行う必要はない。本実施の形態では、パッシベーション膜１４の成膜温度及びアニール温度を共に２３０℃以下としている。つまり、ソース電極９及びドレイン電極１１の形成後に、ＴＦＴアレイ基板温度が２３０℃を超えないようにしている。このため、ＴＦＴ１０８の移動度は低下しない。ここで、パッシベーション膜１４の成膜温度及びアニール温度は、好ましくは２３０℃以下であるが、２８０℃以下にしてもよい。
また、本実施の形態では、第１及び第２の金属薄膜としてＭｏを主成分とする合金膜を用いることが好ましい。純Ｍｏ膜は、表面に形成される自然酸化膜が水や水蒸気を含む湿潤大気に溶融していくため、耐水性、耐食性に乏しい。ここで、例えばＮｂを添加し、ＭｏＮｂ合金にすることよって、耐水性、耐食性を大幅に向上させる効果がある。このため、ＴＦＴアレイ基板の信頼性をさらに向上させることが可能になる。
Ｍｏに添加するＮｂ組成は、２．５ｗｔ％以上２０ｗｔ％以下とするのが好ましい。Ｎｂ組成が２．５ｗｔ％未満だと充分な耐水性が得られない。また、２０ｗｔ％を超えると電気的比抵抗値が２０μΩｃｍ以上となる。すなわち、従来のＣｒ（比抵抗値：２０μΩｃｍ）、Ｔｉ（比抵抗値：５０μΩｃｍ）、Ｔａ（比抵抗値：２５μΩｃｍ）に対するメリットがなくなってしまう。従って、Ｎｂの添加量を２．５〜２０ｗｔ％の範囲に限定することにより、比抵抗値を１０〜２０μΩｃｍとすることができ、本発明の効果である低抵抗配線を実現することが可能となる。
このため、表示画面の大型化、高精細化、及び高速応答化に充分に対応できる液晶表示装置のＴＦＴアレイ基板を製造することができる。さらに、ダイレクトコンタクト特性を向上させるために、従来用いられたＭｏＣｒ／Ａｌ合金／ＭｏＣｒの三層構造をとる必要がないので、簡単な工程で製造することが可能となる。
本発明の実施例と、それぞれ条件の異なる比較例におけるＴＦＴアレイ基板のＴＦＴ特性及びコンタクト抵抗を表１に示す。本発明の実施例として、ソース電極９、ソース配線１０、ドレイン電極１１、及びソース端子１２を形成する第２の金属薄膜にＡｌＮｉ膜を用いた。ここで、ＡｌＮｉ膜は実施の形態１と同様のものである。具体的には、Ａｌに６ｗｔ％のＮｉを添加したＡｌＮｉ合金膜である。なお、後述する比較例１、比較例２で用いたＡｌＮｉ膜も同様のものを用いた。また、パッシベーション膜１４を形成するＳｉＮの成膜温度は２００℃、アニール温度は２３０℃とした。比較例１として、第２の金属薄膜にＡｌＮｉ膜を用いた。また、ＳｉＮ膜の成膜温度は２００℃、アニール温度は３００℃とした。比較例２として、第２の金属薄膜にＡｌＮｉ膜を用いた。また、ＳｉＮ膜の成膜温度は２８０℃、アニール温度は２３０℃とした。比較例３として、第２の金属薄膜にＣｒ膜を用いた。また、ＳｉＮ膜の成膜温度は２００℃、アニール温度は２３０℃とした。比較例４として、第２の金属薄膜にＣｒ膜を用いた。また、ＳｉＮ膜の成膜温度は２８０℃、アニール温度は３００℃とした。それぞれの条件に応じて、ＴＦＴ特性としてはオン電流、オフ電流、及び移動度を測定した。また、画素電極１８を形成するＩＴＯ膜と第２の金属薄膜とのコンタクト抵抗も測定した。ここで、比較例４は、従来一般的な構成である。
Figure 0005214858
表１から分かるように、従来一般的な構成では、オン電流が低く、オフ電流が高い。さらに、移動度が低く、ＴＦＴ特性は良くない。また、ＩＴＯ膜とのコンタクト抵抗が高い。しかし、本発明の実施例ではオン電流が高く、オフ電流が低い。さらに、移動度が最も高く良好であり、従来と比較するとＴＦＴ特性が向上した。また、ＩＴＯ膜とのコンタクト抵抗が低く、総合的に最も優れた結果となった。特にＴＦＴ特性の移動度は従来と比較すると約１．４倍向上させることが可能となる。ここで、比較例１のように、本発明の実施例のアニール温度を２３０℃から３００℃に上げると、ＩＴＯ膜とのコンタクト抵抗は同じだが、ＴＦＴ特性が低下する。また、比較例２のように、本発明の実施例の成膜温度を２００℃から２８０℃に上げると、比較例１ほどではないが、ＴＦＴ特性が低下する。また、比較例３に示されるように、第２の金属薄膜にＣｒを用いた場合でも、ＳｉＮ膜の成膜温度を２００℃、アニール温度を２３０℃とすると、ＴＦＴ特性は本発明の実施例と同等に向上させることができる。しかし、ＩＴＯ膜とのコンタクト抵抗値が増大し、バラツキも大きく不安定となる。つまり、総合的に良好な特性は実現できないことが分かる。また、第２の金属薄膜に、本実施の形態で用いられる純Ｍｏ膜を使用して、本発明の実施例、比較例１、比較例２と同様の測定を行った。結果、ＡｌＮｉ膜を用いた場合とほぼ同等の結果が得られた。以上のことから、実施の形態１及び２のように、第２の金属薄膜として、ＡｌＮｉ合金膜あるいは純Ｍｏ膜を用い、パッシベーション膜１４の成膜温度とアニール温度とを含む工程のプロセス温度を２００〜２３０℃とした場合、総合的に良好な特性が実現できることが分かる。
実施の形態１では、第１及び第２の金属薄膜にＡｌＮｉ合金を用い、本実施の形態では、第１及び第２の金属薄膜にＭｏＮｂ合金を用いたが、これに限定されるものではない。例えば、第１の金属薄膜にＡｌＮｉ合金を用い、第２の金属薄膜にＭｏＮｂ合金を用いる組み合わせにしてもよい。あるいは、逆に第１の金属薄膜にＭｏＮｂ合金を用い、第２の金属薄膜にＡｌＮｉ合金を用いる組み合わせにしてもよい。これらの組み合わせの場合でも、本発明の効果を充分に得ることが可能である。また、好ましくはＭｏＮｂ合金だが、ＭｏＮｂ合金の代わりに、純Ｍｏ膜を用いてもよい。
本発明に係るＴＦＴアレイ基板を示す構造平面図である。 実施の形態１に係るＴＦＴアレイ基板の画素の構成を示す構造平面図である。 実施の形態１に係るＴＦＴアレイ基板を示す構造断面図である。 ＴＦＴアレイ基板の製造工程を示す断面図である。
符号の説明
１ 透明絶縁性基板、２ ゲート電極、３ ゲート配線、４ 補助容量電極、
５ ゲート端子、６ ゲート絶縁膜、７ 半導体膜、８ オーミックコンタクト膜、
９ ソース電極、１０ ソース配線、１１ ドレイン電極、１２ ソース端子、
１３ チャネル部、１４ パッシベーション膜、１５ 画素コンタクトホール、
１６ ゲート端子部コンタクトホール、１７ ソース端子部コンタクトホール、
１８ 画素電極、１９ ゲート端子パッド、２０ ソース端子パッド
１００ 基板、１０１ 表示領域、１０２ 額縁領域、１０３ 走査信号駆動回路、
１０４ 表示信号駆動回路、１０５ 画素、１０６ 外部配線、１０７ 外部配線、
１０８ ＴＦＴ

Claims (6)

  1. オーミックコンタクト膜と、前記オーミックコンタクト膜と接する電極とを含むＴＦＴが設けられたＴＦＴアレイ基板の製造方法であって、
    Ｎｉを添加元素として含むＡｌ合金、又はＮｂを添加元素として含むＭｏ合金の単層膜から形成される前記電極を有する前記ＴＦＴを形成する工程と、
    前記ＴＦＴを覆うように、２３０℃以下で層間絶縁膜を成膜する工程と、
    前記層間絶縁膜に、前記電極表面まで貫通するコンタクトホールを形成する工程と、
    前記コンタクトホールを介して、前記電極に接続される光透過性の導電性膜を形成する工程と、
    前記オーミックコンタクト膜を形成した後前記電極を形成する前に、前記オーミックコンタクト膜の表面にＮ ２ 、Ｏ ２ 、Ｈｅ、及びＨのいずれか１種類以上のガスを用いてプラズマ処理を行う工程とを備えるＴＦＴアレイ基板の製造方法。
  2. 前記電極形成後の前記ＴＦＴアレイ基板の温度が２３０℃を超えないように、前記層間絶縁膜の成膜温度、及びアニール温度を２３０℃以下にしていることを特徴とする請求項１に記載のＴＦＴアレイ基板の製造方法。
  3. 前記電極が２．５ｗｔ％以上２０ｗｔ％以下で添加されたＮｂを含むＭｏ合金から形成される請求項１又は２に記載のＴＦＴアレイ基板の製造方法。
  4. 前記電極が１．０ｗｔ％以上３０ｗｔ％以下で添加されたＮｉを含むＡｌ合金から形成される請求項１又は２に記載のＴＦＴアレイ基板の製造方法。
  5. 前記導電性膜として酸化インジウム、酸化スズ、及び酸化亜鉛のいずれか１種類以上を含む光透過性の導電性材料を用いる請求項１乃至４のいずれかに記載のＴＦＴアレイ基板の製造方法。
  6. 前記導電性膜形成後に行われるアニール処理の温度が２３０℃以下である請求項１乃至５のいずれかに記載のＴＦＴアレイ基板の製造方法。
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