KR20070121594A - Ｔｆｔ 어레이 기판 및 그 제조 방법 - Google Patents

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KR20070121594A
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신이치 야노
타다키 나카호리
노부아키 이시가
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미쓰비시덴키 가부시키가이샤
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Abstract

본 발명은, 소스·드레인 전극의 계면에 있어서 콘택 특성이 양호한 TFT어레이 기판 및 그 제조 방법을 얻는 것을 목적으로 한다. 본 발명에 따른 TFT어레이 기판은, 오믹콘택 막(8)과, 오믹콘택 막(8) 위에 형성된 소스 전극(9) 및 드레인 전극(11)을 포함하는 TFT(108)를 가진다. 또한, 드레인 전극(11)에 전기적으로 접속된 화소 전극(18)을 가진다. 또한 소스 전극(9) 및 드레인 전극(11)은, Ni을 첨가원소로서 포함하는 Al합금에 의해 형성된다.
콘택 특성, TFT어레이 기판, 오믹콘택 막, 소스 전극, 드레인 전극

Description

ＴＦＴ 어레이 기판 및 그 제조 방법{TFT ARRARY SUBSTRATE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명에 따른 TFT어레이 기판을 나타내는 구조 평면도이다.
도 2는 실시예 1에 따른 TFT어레이 기판의 화소의 구성을 나타내는 구조 평면도이다.
도 3은 실시예 1에 따른 TFT어레이 기판을 나타내는 구조단면도이다.
도 4는 TFT어레이 기판의 제조 공정을 나타내는 단면도이다.
[도면의 주요부분에 대한 부호의 설명]
1 : 투명절연성 기판 2 : 게이트 전극
3 : 게이트 배선 4 : 보조 용량전극
5 : 게이트 단자 6 : 게이트 절연막
7 : 반도체막 8 : 오믹콘택 막
9 : 소스 전극 10 : 소스 배선
11 : 드레인 전극 12 : 소스 단자
13 : 채널부 14 : 패시베이션 막
15 : 화소 콘택홀 16 : 게이트 단자부 콘택홀
17 : 소스 단자부 콘택홀 18 : 화소 전극
19 : 게이트 단자 패드 20 : 소스 단자 패드
100 : 기판 101 : 표시 영역
102 : 액틀 영역 103 : 주사신호 구동회로
104 : 표시신호 구동회로 105 : 화소
106 : 외부 배선 107 : 외부 배선
108 : TFT
본 발명은, TFT어레이 기판 및 그 제조 방법에 관한 것이다.
액정표시장치 등의 전기광학소자는, CRT에 대체하는 플랫 패널 디스플레이의 하나로서 주목받고 있다. 이것은, 저소비 전력이나 박형이라는 특징을 가지며, 이러한 특징을 살린 제품에 대한 응용이 한창 진행되고 있다. 또한 액티브 매트릭스 구동방식의 액정표시장치에서는, 스위칭 소자로서 TFT를 사용하는 경우가 많다.
이러한 액정표시장치의 생산성을 향상시키기 위해서는, TFT를 가지는 TFT어레이 기판의 제조 공정수를 삭감할 필요가 있다. 예를 들면 사진제판 공정수를 삭감하는 제조 방법이 특허문헌 1에 개시되어 있다. 이것에 의하면, TFT어레이 기판을 5회의 사진제판공정으로 제조하는 것이 가능해 지고 있다.
특허문헌 1에서는, 우선, 특허문헌 1의 도 58, 도 59에 나타내는 TFT의 소스·드레인 전극(SD)과 채널부를 형성한다. 이 제조 공정에 있어서, 우선 Ti등의 금속박막을 성막한다. 그 후에 사진제판공정을 사용하여 레지스트를 패터닝하고, 불산 + 질산계의 조성의 약액을 사용한 습식 에칭을 행한다. 여기에서, Ti막과, Ti막 하층의 반도체층의 오믹 콘택(n+a-Si)막을 에칭하여, SD과 채널부를 형성한다. 다음에 도 60∼도 63에 있어서, 플라즈마 CVD법 등으로 패시베이션 막을 성막한다. 그 후에 드레인 전극에 통하는 콘택홀을 형성한다. 그리고, 이 콘택홀을 통해 드레인 전극에 전기적으로 접속된 ITO로 이루어지는 투명화소 전극을 형성한다.
[특허문헌 1] 일본국 공개특허공보 특개평8-50308호(단락 0084-0089, 제54도 -제63도)
[특허문헌 2] 일본국 공개특허공보 특개2000-199912호
그러나, 본 발명자들의 검토 결과에 의하면, ITO와 Ti나 Cr이나 Ta등의 금속이 전기적으로 접속되는 구조에서는, 일반적으로 약 300℃에서 어닐 처리를 할 필요가 있다. 이것은, 그 계면에 있어서의 콘택 저항을 충분히 낮추기 위함이다. 단, 이 경우 TFT의 이동도가 낮아진다는 문제가 있다. 또한, 배선 저항이 높기 때문에에, TFT-LCD의 대형화, 광선명화, 고속 응답화에 충분히 대응할 수 없다는 문제가 있다.
이러한 문제를 해결하는 방법으로서 SD에 Al을 사용하여 배선 저항을 낮추는 방법을 생각할 수 있다. 그러나, 이 경우에는, Al과 n+a-Si과의 다이렉트 콘택 및 Al과 ITO과의 다이렉트 콘택이 취해지지 않는다는 문제가 있다. 즉, SD과 오믹콘택 막 및 SD과 투명화소 전극과의 다이렉트 콘택이 취해지지 않는다는 문제이다. 그래서, SD을 MoCr/Al합금/MoCr의 3층 구조로 하여 배선을 저저항화하는 동시에, SD의 하층의 n+a-Si과의 다이렉트 콘택 및 SD의 상층의 ITO와의 다이렉트 콘택을 취하는 방법이 특허문헌 2에 제안되고 있다. 그러나, 이러한 방법에서는 SD을 3층 성막해야 하므로, 공정이 복잡하게 된다는 문제가 있다.
본 발명은, 상기의 과제를 해결하기 위해 행해진 것으로, 전극의 계면에 있어서 콘택 특성의 양호한 TFT어레이 기판 및 그 제조 방법을 얻는 것을 목적으로 한다.
본 발명에 따른 TFT어레이 기판은, 오믹콘택 막과, 상기 오믹콘택 막과 접촉하는 전극을 포함하는 TFT와, 상기 전극에 전기적으로 접속되어, 광 투과성의 도전성 막을 가지는 TFT어레이 기판이며, 상기 전극이 Ni을 첨가원소로서 포함하는 Al합금에 의해 형성되는 것이다.
또한 본 발명에 따른 TFT어레이 기판의 제조 방법은, 오믹콘택 막과, 상기 오믹콘택 막과 접촉하는 전극을 포함하는 TFT가 설치된 TFT어레이 기판의 제조 방 법으로, 상기 TFT를 형성하는 공정과, 상기 TFT를 덮도록, 280℃이하에서 층간 절연막을 성막하는 공정과, 상기 층간 절연막에, 상기 전극표면까지 관통하는 콘택홀을 형성하는 공정과, 상기 콘택홀을 통해, 상기 전극에 접속되는 광 투과성의 도전성 막을 형성하는 공정을 구비하는 것이다.
우선, 몇 개의 실시예에 대하여 설명하기 전에, TFT어레이 기판의 구성에 대해서 도면을 사용하여 설명한다. 도 1은, 본 발명에 따른 TFT어레이 기판의 구성을 나타내는 평면도이다. 본 발명에 따른 TFT어레이 기판이 사용되는 표시장치는, 액정표시장치나 유기 EL표시장치 등의 평면형 표시장치이다.
기판(100)은, 본 발명에 따른 박막트랜지스터(TFT)어레이 기판이다. 기판(100)에는, 표시 영역(101)과 표시 영역(101)을 둘러싸도록 설치된 액틀 영역(102)이 설치된다. 이 표시 영역(101)에는, 복수의 게이트 배선(주사 신호 배선)(3)과 복수의 소스 배선(표시 신호 배선)(10)이 형성되어 있다. 복수의 게이트 배선(3)은 평행하게 설치된다. 마찬가지로, 복수의 소스 배선(10)은 평행하게 설치된다. 게이트 배선(3)과, 소스 배선(10)은, 서로 교차하도록 형성되어 있다. 게이트 배선(3)과 소스 배선(10)은 직교하고 있다. 그리고, 인접하는 게이트 배선(3)과 소스 배선(10)으로 둘러싸인 영역이 화소(105)가 된다. 따라서, 기판(100)에서는, 화소(105)가 매트릭스 모양으로 배열된다.
또한, 기판(100)의 액틀 영역(102)에는, 주사신호 구동회로(103)와 표시신호 구동회로(104)가 설치되어 있다. 게이트 배선(3)은, 표시 영역(101)부터 액틀 영 역(102)까지 연장 설치되어 있다. 그리고, 게이트 배선(3)은, 기판(100)의 단부에서, 주사신호 구동회로(103)에 접속된다. 소스 배선(10)도 마찬가지로 표시 영역(101)으로부터 액틀 영역(102)까지 연장 설치되어 있다. 그리고, 소스 배선(10)은, 기판(100)의 단부에서, 표시신호 구동회로(104)와 접속된다. 주사신호 구동회로(103)의 근방에는, 외부 배선(106)이 접속되어 있다. 또한 표시신호 구동회로(104)의 근방에는, 외부 배선(107)이 접속되어 있다. 외부 배선(106, 107)은, 예를 들면 FPC 등의 배선 기판이다.
외부 배선(106, 107)을 통해 주사신호 구동회로(103) 및 표시신호 구동회로(104)로 외부에서의 각종 신호가 공급된다. 주사신호 구동회로(103)는 외부로부터의 제어신호에 의거하여 게이트 신호(주사 신호)를 게이트 배선(3)에 공급한다. 이 게이트 신호에 의해 게이트 배선(3)이 순차 선택되어 간다. 표시신호 구동회로(104)는 외부로부터의 제어 신호나 표시 데이터에 의거하여 표시 신호를 소스 배선(10)에 공급한다. 이에 따라 표시 데이터에 따른 표시 전압을 각 화소(105)에 공급할 수 있다. 또한, 주사신호 구동회로(103)와 표시신호 구동회로(104)는, 기판(100)위에 배치되는 구성에 한정되는 것은 아니다. 예를 들면 TCP(Tape Carrier Package)에 의해 구동회로를 접속해도 좋다.
화소(105)안에는, 적어도 하나의 TFT(108)가 형성되어 있다. TFT(108)는 소스 배선(10)과 게이트 배선(3)의 교차점 근방에 배치된다. 예를 들면 이 TFT(108)가 화소 전극에 표시 전압을 공급한다. 스위칭소자인 TFT(108)의 게이트 전극은 게이트 배선(3)에 접속되어, 게이트 단자로부터 입력되는 신호에 의해 TFT(108)의 ON 과 OFF를 제어하고 있다. TFT(108)의 소스 전극은 소스 배선(10)에 접속되어 있다. 게이트 전극에 전압을 인가하면 소스 배선(10)으로부터 전류가 흐르게 된다. 이에 따라 소스 배선(10)에서 TFT(108)의 드레인 전극에 접속된 화소 전극에 표시 전압이 인가된다. TFT어레이 기판은 이상과 같이 구성되어 있다.
또한 액정표시장치의 경우, 상기의 TFT어레이 기판에는, 제2의 기판인 대향 기판이 배치된다. 대향 기판은, TFT어레이 기판에 대향하여 배치된다. 그리고, TFT어레이 기판과 대향 기판을 씰재를 사용하여 서로 붙이고, 그 사이에 액정층을 넣어서 밀봉한다. 여기에서, 대향 기판은 투명절연성 기판, 컬러 필터층 및 대향 전극을 가지고 있다. 컬러 필터층은, 예를 들면 블랙 매트릭스(BM)와, 빨강(R), 초록(G), 파랑(B)의 착색층을 가지고 있다. 컬러 필터층은, 유리 등으로 이루어지는 투명절연성 기판의 밑면에 화소 영역 및 TFT(108)에 대향하는 영역에 형성되어, 컬러 표시를 행한다. 대향 전극은, 대향 기판의 액정층측에 배치되어, 액정층에 신호 전위를 공급하기 위한 공통 전위를 부여한다.
여기에서, 화소 전극에 표시 전압이 인가되면, 화소 전극과 대향 전극과의 사이에, 표시 전압에 따른 전계가 생긴다. 이에 따라 화소 전극과, 대향 전극과의 사이에, 표시 전압에 따른 전계가 생긴다. 기판 사이에서 발생한 전계에 의해, 액정은 구동된다. 즉, 기판간의 액정의 배향방향이 변화되고, 액정층을 통과하는 빛의 편광상태가 변화된다. 또한 소스 전극에 인가하는 표시 전압을 임의로 제어함으로써 액정에 실제로 인가하는 전압(구동전압)을 바꿀 수 있다. 액정에 인가하는 전압은 소스 전극으로 제어할 수 있기 때문에, 액정구동상태에 대해서는, 액정의 중 간적인 투과율도 자유롭게 설정할 수 있다.
또한 TFT어레이 기판과 대향 기판의 표면에는, 액정을 배향시키기 위한 액정배향막이 도포 형성되어 있다. 본 실시예의 일례인 액정표시장치는 이상과 같이 구성되어 있다.
실시예 1.
본 실시예에 따른 TFT어레이 기판의 구성과 제조 방법을 도면을 사용하여 설명한다. 도 2는, 본 실시예에 따른 TFT어레이 기판의 화소의 구성을 나타내는 평면도이며, 도 3은 도 2의 Ⅲ-Ⅲ의 단면을 나타내는 단면도이다. 또한, 도 3의 좌측에는, 게이트 단자부 및 소스 단자부가 도시되고 있다. 본 실시예에 따른 TFT어레이 기판은, 전기광학 표시장치에 사용되며, 여기에서는 그 일례로서 액정표시장치에 대하여 설명한다.
게이트 전극(2), 게이트 배선(3), 보조 용량전극(4) 및 게이트 단자(5)는 유리 등으로 이루어지는 투명절연성 기판(1)위에 형성된다. 게이트 배선(3)은 게이트 전극(2)을 가지고, 게이트 배선(3)의 단부에는 게이트 단자(5)가 있다. 게이트 전극(2)은, 스위칭소자가 되는 TFT(108)를 구성한다. 보조 용량전극(4)은, 인접하는 게이트 배선(3) 사이에 배치된다. 또한 보조 용량전극(4)의 일부는, 소스 배선(10)을 따라 연장 설치되어 있다. 보조 용량전극(4)은 화소 전극(18)에 인가되는 전압을 일정시간 유지하기 위한 보조 용량을 구성한다.
또한 TFT어레이 기판에는, 외부에서의 각종 신호가 공급되는 주사신호 구동회로(103)가 배치되어 있다. 그리고, 주사신호 구동회로(103)에 설치되는 패드와 게이트 단자(5)는 전기적으로 접속되어 있다. 이에 따라 주사신호 구동회로(103)로부터의 주사 신호가 게이트 단자(5)를 통해 게이트 배선(3)에 입력된다. 그리고, 게이트 배선(3)은 게이트 전극(2)에 주사 신호를 전송한다. 또한, 게이트 전극(2) 및 게이트 배선(3)은 AlNi합금으로 형성되어 있다.
또한 투명성 무기절연재료로 이루어지는 게이트 절연막(6)은, 게이트 전극(2), 게이트 배선(3), 보조 용량전극(4) 및 게이트 단자(5)를 덮도록 형성되어 있다. 반도체막(7)은, 게이트 절연막(6)을 통해 게이트 배선(3) 및 게이트 전극(2)위에 형성되어 TFT(108)를 구성한다. 오믹콘택 막(8)은 반도체막(7)위에 형성된다. 또한, 반도체막(7)은, 뒤에 상부에 형성되는 소스 배선(10) 및 소스 전극(9)보다도 크게 패터닝 된다. 또한 게이트 전극(2)위의 일부에서는, 오믹콘택 막(8)이 제거되고 있다. 따라서, 오믹콘택 막(8)은 TFT(108)를 구성하는 반도체막(7)의 양단에 배치된다.
소스 전극(9)은, 소스 배선(10)으로부터 연장하여 TFT(108)를 구성한다. 또한 소스 전극(9)은 보조 용량전극(4)과는 반대측의 오믹콘택 막(8) 위에 설치된다. 소스 단자(12)는 소스 배선(10)의 단부에 있다. 또한 TFT어레이 기판에는, 외부에서의 각종 신호가 공급되는 표시신호 구동회로(104)가 배치되어 있다. 그리고, 표시신호 구동회로(104)에 설치되는 패드와 소스 단자(12)는 전기적으로 접속되어 있다. 이에 따라 표시신호 구동회로(104)로부터의 표시 신호가 소스 단자(12)를 통해서 소스 배선(10)에 입력된다. 그리고, 소스 배선(10)은 소스 전극(9)에 표시 신호를 전송한다. 또한, 소스 전극(9) 및 소스 배선(10)이 AlNi합금으로 형성되어 있 다.
보조 용량전극(4)측의 오믹콘택 막(8) 위에는 드레인 전극(11)이 형성되어, TFT(108)를 구성하고 있다. 즉, 소스 전극(9) 및 드레인 전극(11)이 오믹콘택 막(8)과 직접 접촉하고 있다. 또한 TFT(108)의 채널부(13)는 반도체막(7)중, 소스 전극(9)과 드레인 전극(11)에 끼워져 오믹콘택 막(8)이 제거된 영역이다. 층간 절연막인 패시베이션 막(14)은, 투명성 무기절연재료로 이루어지고, TFT(108)를 덮도록 형성된다. 즉, 소스 전극(9) 및 드레인 전극(11) 위에 패시베이션 막(14)이 형성되어 있다.
그리고, 드레인 전극(11) 위에는, 화소 콘택홀(15)이 형성되어 있다. 화소 콘택홀(15)은 패시베이션 막(14)을 관통하도록 형성되어 있다. 그리고, 게이트 단자(5) 위에는, 게이트 단자부 콘택홀(16)이 형성되어 있다. 게이트 단자부 콘택홀(16)은 게이트 절연막(6) 및 패시베이션 막(14)을 관통하도록 형성되어 있다. 또한, 소스 단자(12) 위에는, 소스 단자부 콘택홀(17)이 형성되어 있다. 소스 단자부 콘택홀(17)은 패시베이션 막(14)을 관통하도록 형성되어 있다.
그리고, 화소 전극(18)은, 화소 콘택홀(15)을 통해 하층의 드레인 전극(11)에 전기적으로 접촉한다. 화소 전극(18)은, TFT부를 제외하고 인접하는 게이트 배선(3) 사이에 형성되어, 드레인 전극(11) 및 보조 용량전극(4)의 적어도 일부와 겹쳐진다. 즉, 화소 전극(18)은, 게이트 절연막(6), 패시베이션 막(14)을 통해 하층의 보조 용량전극(4)과 겹쳐지고 있다. 이에 따라 보조 용량전극(4)과 화소 전극(18) 사이에 전하가 축적된다. 그리고, 보조 용량전극(4)은, 화소 전극(18)에 인 가되는 전압을 일정시간 유지하기 위한 보조 용량을 구성한다. 또한 화소 전극(18)은 투명도전성막, 즉 광투과성의 도전성 막으로 이루어져, 액정층에 신호 전위를 공급한다.
또한 게이트 단자 패드(19)는 투명도전성 막으로 이루어지고, 게이트 단자부 콘택홀(16)을 통해 하층의 게이트 단자(5)에 접속된다. 소스 단자 패드(20)는 투명도전성막으로 이루어져 소스 단자부 콘택홀(17)을 통해 하층의 소스 단자(12)에 접속된다. 이상의 구성에 의해, TFT어레이 기판은 구성되어 있다.
다음에 도 4를 사용하여, 본 실시예에 따른 액정표시장치의 TFT어레이 기판의 제조 방법을 자세하게 설명한다. 도 4는 본 실시예에 따른 TFT어레이 기판의 제조 방법을 나타내는 단면도이다.
처음에, 게이트 전극(2), 게이트 배선(3), 보조 용량전극(4) 및 게이트 단자(5)를 형성한다. 우선 유리 기판 등의 투명절연성 기판(1)을 순수 또는 열황산을 사용하여 세정한다. 다음에 투명절연성 기판(1)위에 스퍼터 등으로 제1의 금속박막을 성막한다. 그 후에 제1의 금속박막 위에 감광성 수지인 포토레지스트를 스핀 코트에 의해 도포하고, 도포한 포토레지스트를 노광, 현상하는 제1회째의 사진제판공정(포토리소그래피 프로세스)을 행한다. 이에 따라 원하는 형상으로 포토레지스트가 패터닝 된다. 그 후에 포토레지스트 패턴 위에서 제1의 금속박막을 에칭하고, 포토레지스트 패턴을 제거한다. 이에 따라 게이트 전극(2), 게이트 배선(3), 보조 용량전극(4) 및 게이트 단자(5)를 형성한다. 제1의 금속박막으로서는 전기적 비저항값이 낮고 후술하는 게이트 단자 패드(19)와의 양호한 전기적 콘택 특성을 가지 는 금속박막을 사용하는 것이 바람직하다.
적합한 실시예로서, 상기 특성을 가지는 금속박막으로서, Al에 Ni을 첨가한 합금막을 사용한다. 구체적으로는, Al에 6wt％의 Ni을 첨가한 AlNi합금막이다. 이것을 공지한 Ar가스를 사용한 스퍼터링법으로 200nm의 두께로 성막한다. 또한 스퍼터링에서는, Al에 Ni을 첨가한 합금 타겟을 사용한다. 스퍼터링 조건은, DC마그네트론 스퍼터링 방식으로, 성막 파워 밀도 3W/cm2, Ar가스 유량 6.76×10-2Pa·m3/sec(=40sccm)으로 한다. 그 후에 공지한 인산+질산을 적어도 포함하는 용액을 사용하여 에칭한 뒤, 포토레지스트 패턴을 제거한다. 이에 따라 게이트 전극(2), 게이트 배선(3), 보조 용량전극(4) 및 게이트 단자(5)를 형성한다. 이 공정에 의해 도 4a와 같이, 제1의 금속박막의 패턴이 투명절연성 기판(1)위에 형성된다.
그 다음에 플라즈마 CVD 등의 각종 CVD법으로 게이트 절연막(6), 반도체막(7), 오믹콘택 막(8)을 순차 성막하고, 제2회째의 포토리소그래피 프로세스를 거쳐 반도체막(7) 및 오믹콘택 막(8)의 패턴형성을 행한다. 반도체막(7) 및 오믹콘택 막(8)의 패턴은, 스위칭소자가 되는 TFT(108)의 형성 영역뿐만아니라, 게이트 배선(3)과 소스 배선(10)이 교차하는 영역에도 형성해 두는 것이 바람직하다. 이에 따라 게이트 배선(3)패턴의 단차가 반도체막(7) 및 오믹콘택 막(8)의 패턴으로 완화되어, 소스 배선(10)이 단차부분에서 단선되는 것을 방지할 수 있다. 또한 오믹콘택 막(8)을 패터닝 한 후, 제2의 금속박막을 성막하기 전에, 플라스마처리를 행하는 것이 바람직하다. 또한, 플라스마처리에는, N2, 02, He, H중 어느 한 종류 이 상의 가스를 사용한다. 이에 따라 표면 개질되어, 뒤에 성막되는 제2의 금속박막과의 밀착성이 향상한다.
또한 게이트 절연막(6)으로서는, SiNx(질화 실리콘)이나 SiOy(산화 실리콘)등이 이용된다. 반도체막(7)으로서는, 예를 들면 a-Si(아모퍼스 실리콘), p-Si(폴리 실리콘)이 이용된다. 오믹콘택 막(8)은, n형 반도체이며, a-Si 혹은 p-Si에 P(인)등을 미량으로 도핑한 n+a-Si(n+아모퍼스 실리콘)막, n+p-Si(n+폴리 실리콘)막등이 이용된다.
적합한 실시예로서, 화학적 기상성막(CVD)법을 사용하여, 게이트 절연막(6)으로서 SiN막을 400nm, 반도체막(7)으로서 a-Si막을 150nm, 오믹콘택 막(8)으로서 a-Si막을 30nm의 두께로 순차 성막한다. 그리고, 오믹콘택 막(8)에 P(인)을 불순물로서 첨가하고, n+a-Si막으로 한다. 다음에 공지한 불소계 가스를 사용한 드라이 에칭법으로, 포토레지스트 패턴 위에서 반도체막(7)과 오믹콘택 막(8)을 에칭한다. 그 후에 포토레지스트 패턴을 제거하고, 반도체막(7) 및 오믹콘택 막(8)을 패턴 형성한다. 이에 따라 도 4b에 나타내는 구조가 투명절연성 기판(1)위에 형성된다.
그 후에 스퍼터 등으로 소스 배선 재료가 되는 제2의 금속박막을 성막하여, 제3회째의 포토리소그래피 프로세스를 실시하고, 패터닝 한다. 이에 따라 소스 전극(9), 소스 배선(10), 드레인 전극(11) 및 소스 단자(12)를 형성한다. 그리고, 소스 전극(9) 및 드레인 전극(11)의 패턴을 마스크로서, 오믹콘택 막(8)을 에칭 등으로 제거한다. 이 프로세스에 의해 오믹콘택 막(8)의 중앙부가 제거되어, 반도체 막(7)이 노출하게 된다. 이 오믹콘택 막(8)이 제거된 부분이 채널부(13)이다. 그 후에 포토레지스트 패턴을 제거하고, 소스 전극(9), 소스 배선(10), 드레인 전극(11), 소스 단자(12) 및 TFT(108)의 채널부(13)의 패턴을 형성한다.
여기에서, 제2의 금속박막으로서는, 상기한 바와 같이 전기적 비저항값이 낮은 금속박막을 사용하는 것이 바람직하다. 또한, 오믹콘택 막(8) 및 후술하는 화소 전극(18), 소스 단자 패드(20)와의 양호한 전기적 콘택 특성을 가지는 금속박막이 바람직하다. 여기에서는 상기 특성을 가지는 금속박막의 적합한 실시예로서, Al에 Ni을 첨가한 합금막을 사용한다. 구체적으로는, Al에 6wt％의 Ni을 첨가한 AlNi합금막을, 공지한 Ar가스를 사용한 스퍼터링법으로 200nm의 두께로 성막한다. 또한 스퍼터링에서는, Al에 Ni을 첨가한 합금 타겟을 사용한다. 다음에 제3회째의 포토리소그래피 프로세스에서 원하는 형상으로 포토레지스트를 패터닝 한다. 그 후에 공지한 인산+질산을 포함하는 용액을 사용하여 AlNi합금막을 에칭한다. 또한, 공지한 불소계 가스를 사용한 드라이 에칭법을 사용하여 소스 전극(9)과 드레인 전극(11)으로 끼워지는 영역의 오믹콘택 막(8)을 제거한다. 이 공정에 의해, TFT(108)의 채널부(13)의 패턴이 형성된다. 그리고, 포토레지스트 패턴을 제거하여 소스 전극(9), 소스 배선(10), 드레인 전극(11), 소스 단자(12) 및 채널부(13)를 형성한다. 이상의 공정에 의해, 도 4c에 나타내는 구조가 투명절연성 기판(1)위에 형성된다.
그 후에 플라즈마 CVD등의 각종 CVD법으로 SiNx, SiOy등 혹은 그것들의 혼합 물 및 적층물의 절연막으로 이루어지는 패시베이션 막(14)을 형성한다. 그리고, 제4회째의 포토리소그래피 프로세스를 실시하여, 패터닝을 한다.
이 공정에 의해, 드레인 전극(11) 위에 형성된 패시베이션 막(14)의 일부가 제거되어, 제2의 금속박막으로 이루어지는 드레인 전극(11)이 노출한다. 이에 따라 화소 콘택홀(15)이 형성된다. 또한 동 공정에 의해, 게이트 단자(5) 위에 형성된 패시베이션 막(14) 및 게이트 절연막(6)의 일부가 제거되어, 제1의 금속박막으로 이루어지는 게이트 단자(5)가 노출한다. 이에 따라 게이트 단자부 콘택홀(16)이 형성된다. 또한, 동 공정에 의해, 소스 단자(12) 위에 형성된 패시베이션 막(14)의 일부가 제거되고, 제2의 금속박막으로 이루어지는 소스 단자(12)가 노출한다. 이에 따라 소스 단자부 콘택홀(17)이 형성된다. 이들의 콘택홀에 의해, 후에 성막되어 화소 전극(18)을 형성하는 투명 도전막과, TFT(108)의 드레인 전극(11), 게이트 단자(5) 및 소스 단자(12)의 전도가 이루어진다.
여기에서는, 적합한 실시예로서, 화학적 기상성막(CVD)을 사용하여 패시베이션 막(14)으로서 SiN막을 300nm의 두께로 성막한다. 그리고, 공지한 불소계 가스를 사용한 드라이 에칭법으로, 포토레지스트 패턴 위에서, SiN으로 이루어지는 게이트 절연막(6) 및 패시베이션 막(14)을 에칭 제거한다. 그 후에 포토레지스트 패턴을 제거하여, 화소 콘택홀(15), 게이트 단자부 콘택홀(16) 및 소스 단자부 콘택홀(17)을 형성한다.
여기에서, 패시베이션 막(14)의 성막 온도는 200℃∼230℃로 한다. 이에 따 라 오믹 콘택(n+a-Si)막(8)과 소스 전극(9), 드레인 전극(11)과의 계면에 있어서의 Si원소의 Al합금으로의 확산이 방지된다. 즉, 오믹콘택 막(8)의 Si원소가 소스 전극(9) 및 드레인 전극(11)을 형성하는 Al합금으로 확산하는 것을 방지할 수 있다. 따라서, TFT(108)의 OFF시의 리크 전류(오프 전류)가 저감한다. 또한, TFT이동도의 저감이 방지된다. 여기에서, 패시베이션 막(14)의 성막 온도를 200℃이상으로 한 것은, 오믹콘택 막(8)의 활성화율을 상승시키고, 백 채널측의 결함 준위를 안정화시키기 위함이다. 또한 230℃이하로 한 것은, TFT특성의 이동도의 저감을 방지하기 위함이다. 이상의 공정에 의해, 도 4d에 나타내는 구조가 투명절연성 기판(1)위에 형성된다.
그 후 ITO, SnO2, InZnO등의 투명도전성 막을 스퍼터, 증착, 도포, CVD, 인쇄법, 졸겔법 등의 방법으로 성막한다. 투명도전성 막은, ITO, SnO2, InZnO 등의 적층 혹은 혼합층으로 이루어지는 투명도전층이어도 된다. 그리고, 제5회째의 포토리소그래피 프로세스를 실시하여 패터닝 한다. 이 공정에 의해, 화소 전극(18), 게이트 단자 패드(19) 및 소스 단자 패드(20)의 패턴이 형성된다.
화소 전극(18)은 각 화소 영역의 TFT(108)를 제외하고 대략 전체에 형성된다. 또한 화소 전극(18)은 화소 콘택홀(15)을 통해, 하층의 드레인 전극(11)과 전기적으로 접속된다. 게이트 단자 패드(19)는, 게이트 단자부 콘택홀(16) 위에 형성된다. 또한 게이트 단자 패드(19)는 게이트 단자부 콘택홀(16)을 통해, 하층의 게이트 단자(5)와 전기적으로 접속된다. 소스 단자 패드(20)는 소스 단자부 콘택 홀(17) 위에 형성된다. 또한 소스 단자 패드(20)는 소스 단자부 콘택홀(17)을 통해 하층의 소스 단자(12)와 전기적으로 접속된다. 이와 같이, 투명도전성 막은, 화소 콘택홀(15), 게이트 단자부 콘택홀(16) 및 소스 단자부 콘택홀(17)에 의해, 각각 드레인 전극(11), 게이트 단자(5), 소스 단자(12)와 전도가 이루어지고 있다.
적합한 실시예로서, 투명도전성 막으로서 산화인듐(In203)과 산화 주석(SnO2)을 혼합한 ITO막을 공지한 Ar가스를 사용한 스퍼터링법을 사용하여 100nm의 두께로 성막한다. 또한 투명도전성 막으로서, 산화인듐, 산화 주석 및 산화 아연 중 어느 한 종류 이상을 포함하는 광 투과성의 도전성 재료를 사용할 수 있다. 그리고, 제5회째의 포토리소그래피 프로세스를 사용하여 포토레지스트 패턴을 형성한다. 그리고, 공지한 염산+질산을 포함하는 용액을 사용하여 에칭을 행한다. 그 후에 포토레지스트 패턴을 제거하여 화소 전극(18), 게이트 단자 패드(19) 및 소스 단자 패드(20)를 형성한다. 이상의 공정에 의해, 도 4e에 나타내는 구성이 된다.
또한 화소 전극(18) 형성 후, 오믹콘택 막(8)의 활성화율을 더욱 안정화시키기 위해, 어닐 처리를 추가해도 된다. 이 경우, 어닐 처리를 230℃이하로 하여, 화소 전극(18) 형성 후 TFT어레이 기판의 온도가 230℃를 넘지 않도록 한다. 이것은 상기한 바와 같이, 230℃를 넘으면 오믹콘택 막(8)과 소스 전극(9)과의 계면 및 오믹콘택 막(8)과 드레인 전극(11)과의 계면에서, Si원소의 확산이 일어나게 된다. 이에 따라 전기적 콘택 특성의 저하를 막을 수 있다. 또한 230℃를 넘으면 TFT특성의 이동도가 저하하므로 바람직하지 못하다.
이러한 일련의 공정을 거치는 것으로, 액정표시장치용의 TFT어레이 기판을 제조 할 수 있다.
이와 같이 완성한 TFT어레이 기판은, 제1의 금속박막으로 이루어지는 게이트 전극(2), 게이트 배선(3) 및 게이트 단자(5)로서 적어도 Ni를 첨가원소로서 포함하는 Al합금을 단층막으로서 형성했으므로, 게이트 배선 저항을 저저항화할 수 있다. 또한 게이트 단자(5)와 게이트 단자 패드(19)를 형성하는 ITO막과의 양호한 다이렉트 콘택 특성을 실현할 수 있다. 여기에서, 다이렉트 콘택 특성은, 도전성 재료가 직접 접촉하는 개소의 저항특성을 나타낸다. 이와 같이, AlNi합금과 ITO는, 양호한 다이렉트 콘택 특성을 가지므로, 종래 콘택 저항을 낮추기 위해 행해지고 있었던 300℃의 어닐 처리를 행할 필요는 없다. 따라서, TFT(108)의 이동도는 저하하지 않는다.
또한, 제2의 금속박막으로 이루어지는 소스 전극(9), 소스 배선(10), 드레인 전극(11) 및 소스 단자(12)로서 적어도 Ni을 첨가원소로서 포함하는 Al합금을 단층 막으로서 형성했으므로, 소스 배선 저항을 저저항화할 수 있다. 또한 드레인 전극(11)과 오믹콘택 막(8) 및 드레인 전극(11)과 화소 전극(18)과의 양호한 다이렉트 콘택 특성을 실현할 수 있다. 또한, 소스 전극(9)과 오믹콘택 막(8) 및 소스 단자(12)와 소스 단자 패드(20)와의 양호한 다이렉트 콘택 특성도 실현할 수 있다. 이와 같이, AlNi합금과 ITO는, 양호한 콘택 특성을 가지므로, 종래 콘택 저항을 낮추기 위해 행해지고 있었던 300℃의 어닐 처리를 행할 필요는 없다. 본 실시예에서는, 패시베이션 막(14)의 성막 온도 및 어닐 온도를 모두 230℃이하로 하고 있다. 즉, 소스 전극(9) 및 드레인 전극(11)의 형성후에, TFT어레이 기판온도가 230℃를 넘지 않도록 하고 있다. 이 때문에, TFT(108)의 이동도는 저하하지 않는다. 여기에서, 패시베이션 막(14)의 성막 온도 및 어닐 온도는, 바람직하게는 230℃이하이지만, 280℃이하로 해도 된다.
이 때문에, 표시 화면의 대형화, 고선명화 및 고속 응답화에 충분히 대응할 수 있는 액정표시장치의 TFT어레이 기판을 제조할 수 있다. 한층 더, 다이렉트 콘택 특성을 향상시키기 위해, 종래 이용된 MoCr/Al합금/MoCr의 3층 구조를 취할 필요가 없기 때문에, 간단한 공정으로 제조하는 것이 가능하게 된다.
본 실시예에서는, 제1 및 제2의 금속박막으로서 Al에 6wt％의 Ni을 첨가한 합금막을 사용하고 있다. Al에 Ni을 첨가함으로써, 제2의 금속박막과 오믹콘택 막(8)을 형성하는 n+a-Si막과의 양호한 전기적 콘택 특성을 얻는 것이 가능하게 된다. 또한, 제1 및 제2의 금속박막과, ITO막과의 양호한 전기적 콘택 특성을 얻는 것이 가능하게 된다. Ni의 첨가량은 6wt％로 한정되지 않고 1.Owt％이상 30wt％이하로 하는 것이 바람직하다. Ni을 1.Owt%이상 첨가함으로써, 제2의 금속박막과 n+a-Si막과의 계면에 있어서의 Si원소의 상호확산을 억제할 수 있다. 또한, 제1 및 제2의 금속박막과, ITO막과의 계면에 있어서의 0원자의 상호확산을 억제할 수 있다. 이에 따라 양호한 전기적 콘택 특성을 얻을 수 있다. 한편, Ni의 첨가량이 30wt％ 를 넘으면, 전기적 비저항값이 20μΩcm이상이 된다. 즉, 종래의 Cr(비저항값:20μΩcm), Ti(비저항값:50μΩcm), Ta(비저항값:25μΩcm)에 대한 메리트가 없어지게 된다. 이 때문에, Ni의 첨가량을 1.0∼30wt％의 범위로 한정함으로써, 비저항값을 3.5∼20μΩcm로 할 수 있어, 본 발명의 효과인 저저항배선을 실현하는 것이 가능하게 된다.
또한, AlNi합금에 Y, L a, Nd와 같은 희토류 원소를 새롭게 첨가해도 된다. 희토류원소를 새롭게 첨가함으로써, 내열성을 향상시킬 수 있다. 예를 들면 200∼230℃의 어닐 처리를 행해도 히록이라고 부르는 돌기 모양의 표면 거칠함을 방지할 수 있다. 이 때문에, 게이트 전극(2), 게이트 배선(3), 보조 용량전극(4) 및 게이트 단자(5) 위의 게이트 절연막(6)이나, 소스 전극(9), 소스 배선(10) 및 드레인 전극(11) 위의 패시베이션 막(14)의 커버릿지 특성을 양호하게 할 수 있다. 그리고, 히록 억제 효과와 전기적 비저항값이 원하는 범위가 되도록, 희토류원소의 첨가량을 최적화하면 된다.
실시예 2.
본 실시예에 따른 TFT어레이 기판은, 전기광학표시장치에 이용되며, 여기에서는 그 일례로서 액정표시장치에 관하여 설명한다. TFT 어레이 기판의 평면 구성 도 및 단면 구성도는 실시예 1의 도 2 및 도 3과 같다. TFT 어레이 기판의 구성에 대해서는, 제1 및 제2의 금속박막의 재료 이외는 실시예 1과 같기 때문에, 설명을 생략한다. 본 실시예에서는, 제1 및 제2의 금속박막으로서, Mo을 주성분으로 하는 합금막 또는 순 Mo막을 적용하고 있다. 즉, 게이트 전극(2), 게이트 배선(3), 보조 용량전극(4), 게이트 단자(5), 소스 전극(9), 소스 배선(10), 드레인 전극(11) 및 소스 단자(12)가 Mo을 주성분으로 하는 합금막 또는 순 Mo막이다.
다음에 도 4를 사용하여, 본 실시예에 따른 액정표시장치의 TFT어레이 기판의 제조 방법을 설명한다. 상기한 바와 같이, 제1 및 제2의 금속박막 이외는, 실시예 1과 같기 때문에, 상세한 설명을 생략한다.
최초에, 게이트 전극(2), 게이트 배선(3), 보조 용량전극(4) 및 게이트 단자(5)를 형성한다. 적합한 실시예로서, 제1의 금속박막으로서, Mo을 주성분으로 하는 합금막을 사용한다. 구체적으로는, Mo에 5wt％의 Nb을 첨가한 MoNb합금막이다. 이것을 공지한 Ar가스를 사용한 스퍼터링법으로 200nm의 두께로 성막한다. 또한 스퍼터링에서는, Mo에 Nb을 첨가한 합금 타겟을 사용한다. 스퍼터링 조건, 에칭 방법 등은 실시예 1과 같다. 이에 따라 게이트 전극(2), 게이트 배선(3), 보조 용량전극(4) 및 게이트 단자(5)를 형성한다. 또한 제1의 금속박막은 순 Mo막으로 해도 된다. 이 공정에 의해 도 4a에 나타나 있는 바와 같이, 제1의 금속박막의 패턴이 투명절연성 기판(1)위에 형성된다.
그 다음에 플라즈마 CVD등의 각종 CVD법으로 게이트 절연막(6), 반도체막(7), 오믹콘택 막(8)을 순차 성막하고, 제2회째의 포토리소그래피 프로세스를 거쳐 반도체막(7) 및 오믹콘택 막(8)의 패턴형성을 행한다. 이에 따라 도 4b에 나타내는 구조가 투명절연성 기판(1)위에 형성된다.
그 후에 스퍼터 등으로 소스 배선 재료가 되는 제2의 금속박막을 성막하고, 제3회째의 포토리소그래피 프로세스를 실시하여, 패터닝 한다. 이에 따라 소스 전극(9), 소스 배선(10), 드레인 전극(11), 소스 단자(12) 및 TFT(108)의 채널부(13)를 형성한다.
적합한 실시예로서, 제2의 금속박막으로서, Mo을 주성분으로 하는 합금막을 사용한다. 구체적으로는, Mo에 5wt%의 Nb을 첨가한 MoNb합금막이다. 이것을 공지한 Ar가스를 사용한 스퍼터링법으로 200nm의 두께로 성막한다. 또한 스퍼터링에서는, Mo에 Nb을 첨가한 합금 타겟을 사용한다. 그리고, 패터닝하고, 에칭한다. 이 공정에 의해, 소스 전극(9), 소스 배선(10), 드레인 전극(11), 소스 단자(12) 및 채널부(13)를 형성한다. 또한 제2의 금속박막은 순 Mo막으로 해도 된다. 이상의 공정에 의해, 도 4c에 나타내는 구조가 투명절연성 기판(1)위에 형성된다.
그 후에 플라즈마 CVD등의 각종 CVD법으로 SiNx, SiOy등 혹은 그것들의 혼합물 및 적층물의 절연막으로 이루어지는 패시베이션 막(14)을 형성한다. 그리고, 제4회째의 포토리소그래피 프로세스를 실시하고, 패터닝을 한다. 이 공정에 의해, 화소 콘택홀(15), 게이트 단자부 콘택홀(16), 소스 단자부 콘택홀(17)이 형성된다.
여기에서, 패시베이션 막(14)의 성막 온도는 200℃∼230℃로 한다. 이에 따라 오믹콘택 막(8)과 소스 전극(9)과의 계면 및 오믹콘택 막(8)과 드레인 전극(11)과의 계면에 있어서의 Si원소의 Mo합금으로의 확산이 방지된다. 따라서, TFT(108)의 OFF시의 리크 전류(오프 전류)가 저감한다. 또한, TFT이동도의 저감이 방지된다. 여기에서, 패시베이션 막(14)의 성막 온도를 200℃이상으로 한 것은, 오믹콘택 막(8)의 활성화율을 높여 백 채널측의 결함 준위를 안정화시키기 위함이다. 또한 230℃이하로 한 것은, TFT특성의 이동도의 저감을 방지하기 위함이다. 이상의 공정에 의해, 도 4d에 나타내는 구조가 투명절연성 기판(1)위에 형성된다.
그 후에 ITO, SnO2, InZnO등의 투명도전성 막을 스퍼터, 증착, 도포, CVD, 인쇄법, 졸겔법 등의 방법으로 성막한다. 이 공정에 의해, 화소 전극(18), 게이트 단자 패드(19) 및 소스 단자 패드(20)의 패턴이 형성된다. 이상의 공정에 의해, 도 4e에 나타내는 구성이 된다.
이러한 일련의 공정을 거치는 것으로, 액정표시장치용의 TFT어레이 기판을 제조 할 수 있다.
또한 화소 전극(18)형성 후에, 오믹콘택 막(8)의 활성화율을 더욱 안정화시키기 위해, 어닐 처리를 추가해도 좋다. 이 경우, 어닐 처리를 230℃이하로서, 화소 전극(18)형성 후의 TFT어레이 기판의 온도가 230℃를 넘지 않도록 한다. 이것은 상기한 바와 같이, 230℃를 넘으면 오믹콘택 막(8)과 소스 전극(9)과의 계면 및 오믹콘택 막(8)과 드레인 전극(11)과의 계면에서, Si원소의 확산이 일어나기 때문이다. 이에 따라 전기적 콘택 특성의 저하를 막을 수 있다. 또한 230℃를 넘으면 TFT특성의 이동도가 저하하므로 바람직하지 못하다.
이와 같이 완성시킨 TFT어레이 기판은, 제1의 금속박막으로 이루어지는 게이트 전극(2), 게이트 배선(3) 및 게이트 단자(5)로서 적어도 Mo을 주성분으로 하는 합금막 또는 순 Mo막을 단층막으로서 형성하도록 했으므로, 게이트 배선 저항을 저저항화할 수 있다. 또한 게이트 단자(5)와 게이트 단자 패드(19)를 형성하는 ITO막과의 양호한 다이렉트 콘택 특성을 실현할 수 있다. 이와 같이, Mo을 주성분으로 하는 합금막 또는 순 Mo막과 ITO는, 양호한 다이렉트 콘택 특성을 가지므로, 종래 콘택 저항을 낮추기 위해 행하였던 300℃의 어닐 처리를 행할 필요는 없다. 따라서, TFT(108)의 이동도는 저하하지 않는다.
또한, 제2의 금속박막으로 이루어지는 소스 전극(9), 소스 배선(10), 드레인 전극(11) 및 소스 단자(12)로서 적어도 Mo을 주성분으로 하는 합금막 또는 순 Mo막을 단층막으로서 형성했으므로, 소스 배선 저항을 저저항화할 수 있다. 또한 드레인 전극(11)과 오믹콘택 막(8) 및 드레인 전극(11)과 화소 전극(18)과의 양호한 다이렉트 콘택 특성을 실현할 수 있다. 또한, 소스 전극(9)과 오믹콘택 막(8) 및 소스 단자(12)와 소스 단자 패드(20)와의 양호한 다이렉트 콘택 특성도 실현할 수 있다. 이와 같이, 적어도 Mo을 주성분으로 하는 합금막 또는 순 Mo막과 ITO는, 양호한 콘택 특성을 가지므로, 종래 콘택 저항을 낮추기 위해 행하였던 300℃의 어닐 처리를 행할 필요는 없다. 본 실시예에서는, 패시베이션 막(14)의 성막 온도 및 어닐 온도를 모두 230℃이하로 하고 있다. 즉, 소스 전극(9) 및 드레인 전극(11)의 형성후에, TFT어레이 기판온도가 230℃를 넘지 않도록 하고 있다. 이 때문에, TFT(108)의 이동도는 저하하지 않는다. 여기에서, 패시베이션 막(14)의 성막 온도 및 어닐 온도는, 바람직하게는 230℃이하이지만, 280℃이하라도 된다.
또한 본 실시예에서는, 제1 및 제2의 금속박막으로서 Mo을 주성분으로 하는 합금막을 사용하는 것이 바람직하다. 순 Mo막은, 표면에 형성되는 자연 산화막이 물이나 수증기를 포함하는 습윤대기에 용융되므로, 내수성, 내식성에 부족하다. 여기에서, 예를 들면 Nb를 첨가하여, MoNb 합금으로 함으로써, 내수성, 내식성을 대폭 향상시키는 효과가 있다. 이 때문에, TFT어레이 기판의 신뢰성을 더 향상시키는 것이 가능하게 된다.
Mo에 첨가하는 Nb의 첨가량은, 2.5wt％이상 20wt％이하로 하는 것이 바람직하다. Nb의 첨가량이 2.5wt％미만이면 충분한 내수성을 얻을 수 없다. 또한 20wt％를 넘으면 전기적 비저항값이 20μΩcm이상이 된다. 즉, 종래의 Cr(비저항값:20μΩcm), Ti(비저항값 : 50μΩcm), Ta(비저항값:25μΩcm)에 메리트가 없어지게 된다. 따라서, Nb의 첨가량을 2.5∼20wt％의 범위로 한정함으로써, 비저항값을 10∼20μΩcm로 할 수 있고, 본 발명의 효과인 저저항배선을 실현하는 것이 가능하게 된다.
이 때문에, 표시 화면의 대형화, 고선명화 및 고속 응답화에 충분히 대응할 수 있는 액정표시장치의 TFT어레이 기판을 제조할 수 있다. 또한, 다이렉트 콘택 특성을 향상시키기 위해, 종래 이용된 MoCr/Al합금/MoCr의 3층 구조를 취할 필요가 없기 때문에, 간단한 공정으로 제조하는 것이 가능해 진다.
본 발명의 실시예와, 각각 조건이 다른 비교예에 있어서의 TFT어레이 기판의 TFT특성 및 콘택 저항을 표 1에 나타낸다. 본 발명의 실시예로서, 소스 전극(9), 소스 배선(10), 드레인 전극(11) 및 소스 단자(12)를 형성하는 제2의 금속박막에 AlNi막을 사용했다. 여기에서, AlNi막은 실시예 1과 동일한 것이다. 구체적으로는, Al에 6wt％의 Ni을 첨가한 AlNi합금막이다. 또한, 후술하는 비교예 1, 비교예 2에서 사용한 AlNi막도 동일한 것을 사용했다. 또한 패시베이션 막(14)을 형성하는 SiN의 성막 온도는 200℃, 어닐 온도는 230℃로 했다. 비교예 1로서, 제2의 금속박막에 AlNi막을 사용했다. 또한 SiN막의 성막 온도는 200℃, 어닐 온도는 300℃로 했다. 비교예 2로서, 제2의 금속박막에 AlNi막을 사용했다. 또한 SiN막의 성막 온도는 280℃, 어닐 온도는 230℃로 했다. 비교예 3으로서, 제2의 금속박막에 Cr막을 사용했다. 또한 SiN막의 성막 온도는 200℃, 어닐 온도는 230℃로 했다. 비교예 4로서, 제2의 금속박막에 Cr막을 사용했다. 또한 SiN막의 성막 온도는 280℃, 어닐 온도는 300℃로 했다. 각각의 조건에 따라, TFT특성으로서는 온 전류, 오프 전류 및 이동도를 측정했다. 또한 화소 전극(18)을 형성하는 ITO막과 제2의 금속박막과의 콘택 저항도 측정했다. 여기에서, 비교예 4는, 종래 일반적인 구성이다.
[표 1]
제2의 금속박막 패시베이션 막의 성막 온도 어닐 온도 TFT특성 ITO콘택저항 30μm□[Ω]
온 전류 Ion [μA] 오프전류 Ioff [μA] 이동도 μfe [cm2/Vs]
본발명의 실시예 AlNi 200℃ 230℃ 6.97 0.26 0.413 1∼10
비교예1 AlNi 200℃ 300℃ 6.09 1.29 0.333 1∼10
비교예2 AlNi 280℃ 230℃ 5.52 0.62 0.344 1∼10
비교예3 Cr 200℃ 230℃ 6.97 0.26 0.413 100∼2000 변동큼
비교예4 Cr 280℃ 300℃ 5.22 0.84 0.296 50∼100
표 1에서 알 수 있는 바와 같이, 종래 일반적인 구성에서는, 온 전류가 낮고, 오프 전류가 높다. 또한, 이동도가 낮고, TFT특성은 좋지 않다. 또한 ITO막과의 콘택 저항이 높다. 그러나, 본 발명의 실시예에서는 온 전류가 높고, 오프 전류가 낮다. 또한, 이동도가 더욱 높고 양호하여, 종래와 비교하면 TFT특성이 향상되었다. 또한 ITO막과의 콘택 저항이 낮아, 종합적으로 더욱 뛰어난 결과가 되었다. 특히 TFT특성의 이동도는 종래와 비교하면 약 1.4배 향상시키는 것이 가능해 진다. 여기에서, 비교예 1과 같이, 어닐 온도를, 본 발명의 실시예에 있어서의 230℃에서 300℃로 높이면, ITO막과의 콘택 저항은 같지만, TFT특성이 저하한다. 또한 비교예 2와 같이, 성막 온도를, 본 발명의 실시예에 있어서의 200℃에서 280℃로 높이면, 비교예 1만큼은 아니지만 TFT특성이 저하한다. 또한 비교예 3에 나타나 있는 바와 같이, 제2의 금속박막에 Cr을 사용한 경우에도, SiN막의 성막 온도를 200℃, 어늘 온도를 230℃로 하면, TFT특성은 본 발명의 실시예와 동등하게 향상시킬 수 있다. 그러나, ITO막과의 콘택 저항값이 증대하고, 편차도 크게 불안정하게 된다. 즉, 종합적으로 양호한 특성을 실현되지 않는 것을 알 수 있다. 또한 제2의 금속박막에, 본 실시예에서 이용되는 순 Mo막을 사용하여, 본 발명의 실시예, 비교예 1, 비교 예 2와 동일한 측정을 행했다. 결과, AlNi막을 사용했을 경우와 거의 동등한 결과를 얻을 수 있었다. 이상으로부터, 실시예 1 및 2와 같이, 제2의 금속박막으로서, AlNi합금막 혹은 순 Mo막을 사용하여, 패시베이션 막(14)의 성막 온도와 어닐 온도를 포함하는 공정의 프로세스 온도를 200∼230℃로 했을 경우, 종합적으로 양호한 특성이 실현되는 것을 알 수 있다.
실시예 1에서는, 제1 및 제2의 금속박막에 AlNi합금을 사용하고, 본 실시예에서는, 제1 및 제2의 금속박막에 MoNb합금을 사용했지만, 이것에 한정되는 것은 아니다. 예를 들면 제1의 금속박막에 AlNi합금을 사용하고, 제2의 금속박막에 MoNb합금을 사용하는 조합으로 해도 된다. 혹은, 반대로 제1의 금속박막에 MoNb합금을 사용하고, 제2의 금속박막에 AlNi합금을 사용하는 조합이어도 된다. 이들의 조합의 경우에도, 본 발명의 효과를 충분히 얻을 수 있다. 또한 바람직하게는 MoNb합금이지만, MoNb 합금 대신에, 순 Mo막을 사용해도 된다.
본 발명에 의하면, 전극의 계면에 있어서 콘택 특성이 양호한 TFT어레이 기판 및 그 제조 방법을 얻을 수 있다.

Claims (15)

  1. 오믹콘택 막과, 상기 오믹콘택 막과 접촉하는 전극을 포함하는 TFT와,
    상기 전극에 전기적으로 접속되어, 광 투과성의 도전성 막을 가지는 TFT어레이 기판으로서,
    상기 전극이 Ni을 첨가원소로서 포함하는 Al합금에 의해 형성되는 것을 특징으로 하는 TFT 어레이 기판.
  2. 제 1항에 있어서,
    상기 전극이 1.Owt％이상 30wt％이하로 첨가된 Ni을 포함하는 Al합금으로 형성되는 것을 특징으로 하는 TFT어레이 기판.
  3. 오믹콘택 막과, 상기 오믹콘택 막과 접촉하는 전극을 포함하는 TFT가 설치된 TFT어레이 기판의 제조 방법으로서,
    상기 TFT를 형성하는 공정과,
    상기 TFT를 덮도록, 280℃이하에서 층간 절연막을 성막하는 공정과,
    상기 층간 절연막에 상기 전극표면까지 관통하는 콘택홀을 형성하는 공정과,
    상기 콘택홀을 통해, 상기 전극에 접속되는 광 투과성의 도전성 막을 형성하 는 공정을 구비하는 것을 특징으로 하는 TFT어레이 기판의 제조 방법.
  4. 제 3항에 있어서,
    상기 오믹콘택 막을 형성한 후에, 상기 오믹콘택 막의 표면을 N2, 02, He 및 H중 어느 한 종류 이상의 가스를 사용하여 플라즈마처리를 행하는 것을 특징으로 하는 TFT어레이 기판의 제조 방법.
  5. 제 3항 또는 제 4항에 있어서,
    상기 전극은, Ni을 첨가원소로서 포함하는 Al합금 또는 Nb를 첨가원소로서 포함하는 Mo합금의 단층막으로 형성되는 것을 특징으로 하는 TFT어레이 기판의 제조 방법.
  6. 제 5항에 있어서,
    상기 전극이 1.Owt％이상 30wt％이하로 첨가된 Ni을 포함하는 Al합금으로 형성되는 것을 특징으로 하는 TFT어레이 기판의 제조 방법.
  7. 제 5항에 있어서,
    상기 전극이 2.5wt％이상 20wt％이하로 첨가된 Nb를 포함하는 Mo합금으로 형성되는 것을 특징으로 하는 TFT어레이 기판의 제조 방법.
  8. 제 3항 또는 제 4항에 있어서,
    상기 도전성 막으로서 산화 인듐, 산화 주석 및 산화 아연 중 어느 한 종류 이상을 포함하는 광 투과성의 도전성 재료를 사용하는 것을 특징으로 하는 TFT어레이 기판의 제조 방법.
  9. 제 5항에 있어서,
    상기 도전성 막으로서 산화 인듐, 산화 주석 및 산화 아연 중 어느 한 종류 이상을 포함하는 광 투과성의 도전성 재료를 사용하는 것을 특징으로 하는 TFT어레이 기판의 제조 방법.
  10. 제 6항에 있어서,
    상기 도전성 막으로서 산화 인듐, 산화 주석 및 산화 아연 중 어느 한 종류 이상을 포함하는 광 투과성의 도전성 재료를 사용하는 것을 특징으로 하는 TFT어레이 기판의 제조 방법.
  11. 제 7항에 있어서,
    상기 도전성 막으로서 산화 인듐, 산화 주석 및 산화 아연 중 어느 한 종류 이상을 포함하는 광 투과성의 도전성 재료를 사용하는 것을 특징으로 하는 TFT어레이 기판의 제조 방법.
  12. 제 3항 또는 제 4항에 있어서,
    상기 도전성 막 형성 후에 행해지는 어닐처리의 온도가 280℃이하인 것을 특징으로 하는 TFT어레이 기판의 제조 방법.
  13. 제 5항에 있어서,
    상기 도전성 막 형성 후에 행해지는 어닐처리의 온도가 280℃이하인 것을 특징으로 하는 TFT어레이 기판의 제조 방법.
  14. 제 6항에 있어서,
    상기 도전성 막 형성 후에 행해지는 어닐처리의 온도가 280℃이하인 것을 특징으로 하는 TFT어레이 기판의 제조 방법.
  15. 제 7항에 있어서,
    상기 도전성 막 형성 후에 행해지는 어닐처리의 온도가 280℃이하인 것을 특징으로 하는 TFT어레이 기판의 제조 방법.
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