CN102077323A - 配线结构、薄膜晶体管基板及其制造方法、以及显示装置 - Google Patents

配线结构、薄膜晶体管基板及其制造方法、以及显示装置 Download PDF

Info

Publication number
CN102077323A
CN102077323A CN2009801255359A CN200980125535A CN102077323A CN 102077323 A CN102077323 A CN 102077323A CN 2009801255359 A CN2009801255359 A CN 2009801255359A CN 200980125535 A CN200980125535 A CN 200980125535A CN 102077323 A CN102077323 A CN 102077323A
Authority
CN
China
Prior art keywords
layer
semiconductor layer
tft
nitrogen
alloy
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2009801255359A
Other languages
English (en)
Inventor
川上信之
福间信也
三木绫
越智元隆
森田晋也
横田嘉宏
后藤裕史
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kobe Steel Ltd
Original Assignee
Kobe Steel Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kobe Steel Ltd filed Critical Kobe Steel Ltd
Publication of CN102077323A publication Critical patent/CN102077323A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/13629—Multilayer wirings
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/136295—Materials; Compositions; Manufacture processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Nonlinear Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供一种可省略纯Cu或Cu合金的Cu系合金配线膜与半导体层之间的金属阻挡层的直接接触技术，其在广泛的工艺范围的范围内，能够将Cu系合金配线膜与半导体层直接且可靠地连接。本发明涉及一种配线结构，在基板上从基板侧起依次具备半导体层、和纯Cu或Cu合金的Cu系合金膜，其中，在所述半导体层和所述Cu系合金膜之间，包含从基板侧起依次为含有选自氮、碳及氟中的至少一种元素的(N、C、F)层、和含有Cu及Si的Cu-Si扩散层的层叠结构，且所述(N、C、F)层所含的氮、碳及氟中的至少一种元素与所述半导体层所含的Si结合。

Description

配线结构、薄膜晶体管基板及其制造方法、以及显示装置
技术领域
本发明涉及可应用于液晶显示器、有机EL显示器等平面面板显示器(显示装置)、ULSI(超大规模集成电路)、ASIC(Application Specific Integrated Circuit)、FET(场效应型晶体管)、二极管等半导体装置的配线结构，薄膜晶体管基板及其制造方法，以及显示装置，特别涉及作为配线材料含有纯Cu或Cu合金的Cu系合金膜的新型配线结构。
背景技术
液晶显示器等有源矩阵型液晶显示装置以薄膜晶体管(Thin Film Transitor，以下称为TFT)为开关元件，且由透明像素电极、栅配线及源/漏配线等配线部、具备非晶硅(a-Si)及多晶硅(p-Si)等半导体层的TFT基板、相对于TFT基板隔开规定间隙地对向配置且具备共用电极的对向基板、充填于TFT基板和对向基板之间的液晶层构成。
在TFT基板中，根据电阻率低且容易加工等理由，栅配线及源/漏配线等配线材料通常使用纯Al或Al-Nd等Al合金。但是，随着液晶显示器的大型化，配线的RC延迟(在配线中传输的电信号滞后的现象)等问题越来越显著，向更低电阻的配线材料的需求越来越高涨。因此，电阻率比Al系合金小的纯Cu或Cu-Ni等Cu合金(以下，将它们统称为Cu系合金)备受注目。
如专利文献1～6所述，在Cu系合金配线膜(Cu系合金膜)和TFT半导体层之间通常设有由Mo、Cr、Ti、W等高熔点金属构成的金属阻挡层。原因是，当不介在金属阻挡层而使Cu系合金配线膜与TFT的半导体层直接接触时，通过其后的工序(例如，形成于TFT上的绝缘层的成膜工序、及烧结及退火等热工序)的受热过程，Cu系合金配线膜中的Cu会扩散到半导体层中，TFT特性下降。具体而言，在TFT流动的电流(开关关断时的截止电流、及开关导通时的接通电流)等受不良影响，招致截止电流增加及接通电流下降，此外，开关速度(对开关导通的电信号的响应性)也降低。另外，Cu系合金配线膜和半导体层的接触电阻有时也增加。
这样，金属阻挡层对抑制Cu系合金膜和半导体层的界面的Cu和Si的相互扩散是有效的，但为了形成金属阻挡层，除增加Cu系合金配线膜形成用的成膜装置以外，还另外需要金属阻挡层形成用的成膜装置。具体而言，必须使用分别额外地装设有金属阻挡层形成用的成膜腔室的成膜装置(代表性地，多个成膜腔室连接于传递腔室的组合工具)，招致制造成本上升及生产率下降。另外，作为金属阻挡层使用的金属和Cu系合金利用药液的湿式蚀刻等加工工序的加工速度不同，因此极难控制加工工序的横向的加工尺寸。因此，不仅在成膜的观点而且在加工的观点上，金属阻挡层的形成也会招致工序的复杂化，造成制造成本上升及生产率下降。
在上述中，作为显示装置的代表例以液晶显示装置为例进行了说明，但上述的、Cu系合金膜和半导体层的界面的Cu和Si的相互扩散引起的问题不局限于显示装置，在LSI及FET等半导体装置上也有所体现。例如，在制造半导体装置的代表例即LSI时，为了防止Cu原子从Cu系合金膜扩散到半导体层及绝缘体层中，在半导体层及绝缘体层上形成Cr或Mo或Ta等金属阻挡屋之后，再形成Cu系合金膜，但在半导体装置的领域，也正在寻求工序的简化及成本的降低化。
因而，期望提供如下技术，即，即使不像以往那样设置金属阻挡层，也可回避在显示装置及半导体装置中产生的Cu和Si的相互扩散引起的问题。
鉴于这种情况，专利文献7～9提出不是以Cu系合金而是以纯Al或Al合金作为配线材料而使用的技术，且提出可以省略金属阻挡层的形成，可以将源/漏电极等使用的Al系合金配线与半导体层直接接触的直接接触技术。其中，专利文献9是由本申请人所公开的，其公开了一种由含氮层和Al系合金膜构成的材料，且公开含氮层的N(氮)与半导体层的Si结合的配线结构。认为该含氮层作为用于防止Al和Si的相互扩散的阻挡层起作用，实践证明，即使不像以往那样形成Mo等金属阻挡层也可以得到优异的TFT特性。另外，在形成半导体层之后且形成Al系合金膜之前，通过等离子体氮化等氮化处理，就可以简便地制作该含氮层，因此也具有不需要金属阻挡层形成用的特殊的成膜装置这种优点。
专利文献1：日本国特开平7-66423号公报
专利文献2：日本国特开2001-196371号公报
专利文献3：日本国特开2002-353222号公报
专利文献4：日本国特开2004-133422号公报
专利文献5：日本国特开2004-212940号公报
专利文献6：日本国特开2005-166757号公报
专利文献7：日本国特开2003-273109号公报
专利文献8：日本国特开2008-3319号公报
专利文献9：日本国特开2008-10801号公报
发明内容
本发明的目的在于，提供一种可省略纯Cu或Cu合金的Cu系合金配线膜和半导体层之间的金属阻挡层的直接接触技术，其在广泛的工艺范围的范围内，能够将Cu系合金配线膜与半导体层直接且可靠地连接。
以下表示本发明的要旨。
(1)一种配线结构，在基板上从基板侧起依次具备半导体层、和纯Cu或Cu合金的Cu系合金膜，其中，
在所述半导体层和所述Cu系合金膜之间，包含从基板侧起依次为含有选自氮、碳及氟中的至少一种元素的(N、C、F)层、和含有Cu及Si的Cu-Si扩散层的层叠结构，且所述(N、C、F)层所含的氮、碳及氟中的至少一种元素与所述半导体层所含的Si结合。
另外，上述配线结构在基板上从基板侧起依次具备半导体层、和纯Cu或Cu合金的Cu系合金膜，优选如下的配线结构：
在所述半导体层和所述Cu系合金膜之间，包含从基板侧起依次为含有选自氮、碳及氟中的至少一种元素的(N、C、F)层、和含有Cu及Si的Cu-Si扩散层的层叠结构，且构成所述(N、C、F)层的氮、碳及氟中任一种元素与所述半导体层的Si结合。
(2)如(1)所述的配线结构，其中，所述Cu-Si扩散层通过在依次形成所述(N、C、F)层、半导体层、及所述Cu系合金膜之后施加热处理而得到。
(3)如(1)或(2)所述的配线结构，其中，所述半导体层含有非晶硅或多晶硅。
另外，所述半导体层优选由非晶硅或多晶硅构成。
(4)一种薄膜晶体管基板，具备(1)～(3)中任一项所述的配线结构。
(5)一种显示装置，具备(4)所述的薄膜晶体管基板。
(6)如(1)～(3)中任一项所述的配线结构，构成显示装置或半导体装置。
(7)一种薄膜晶体管基板的制造方法，其是制造(4)所述的薄膜晶体管基板的方法，依次包含第1工序和第2工序，
第1工序，在薄膜晶体管的半导体层上形成含有选自氮、碳及氟中的至少一种元素的(N、C、F)层，
第2工序，形成半导体层。
(8)如(7)所述的制造方法，其中，所述第1工序在半导体层形成装置中进行处理。
(9)如(8)所述的制造方法，其中，所述第1工序和所述第2工序在同一半导体层形成用腔室内连续地进行。
(10)如(7)～(9)中任一项所述的制造方法，其中，所述第1工序包含如下步骤，即，通过利用含有选自氮、碳及氟中的至少一种元素的气体而实现的等离子体蚀刻，来形成(N、C、F)层。
(11)如(7)～(9)中任一项所述的制造方法，其中，所述第1工序包含如下不走，即，通过利用含有选自氮、碳及氟中的至少一种元素的气体、和半导体层形成所使用的原料气体的混合气体而实现的等离子体蚀刻，来形成(N、C、F)层。
根据本发明，可以提供一种可将纯Cu或Cu合金的Cu系合金膜与半导体层直接接触的直接接触技术，该技术不仅TFT特性及Cu系合金膜和半导体层的接触电阻优异，而且生产率良好，工艺范围更大。具体而言，可以提供如下技术，即，不易受各种工艺条件波动(装置性能的波动、不稳定性、未预期的污染、难以控制的污染等)的影响，另外，也不需要极端严格的条件管理，不易受工艺条件的制约。
附图说明
图1A是表示本发明第一实施方式的TFT的构成的概要剖面说明图；
图1B是表示本发明第一实施方式的TFT的构成的概要剖面说明图；
图1C是表示本发明第一实施方式的TFT的构成的概要剖面说明图；
图2是表示本发明第二实施方式的TFT的构成的概要剖面说明图；
图3是对本发明的配线结构的工序进行说明的概要工序图；
图4是对本发明的配线结构的各工序进行说明的工序图；
图5是表示本发明第三实施方式的LSI的构成的概要剖面说明图；
图6是对本发明第三实施方式的配线结构的各工序进行说明的工序图；
图7是在实施例1中非晶硅和Cu系合金膜的界面的截面TEM照片；
图8是对为调查Cu系合金膜和半导体层(非晶硅)的接触电阻而作成的TLM元件的工序进行说明的工序图；
图9是表示电极间距离和电阻的关系的曲线图；
图10(a)及(b)是对TLM元件的接触电阻的测定原理进行说明的图；
图11是对MOSFET的制造工序进行说明的工序图。
具体实施方式
本发明涉及可将Cu系合金膜与半导体层直接接触的直接接触技术。详细而言，在配线结构方面具有特征，上述配线结构以本申请人先公开的、利用了含氮层实现的防止Cu和Si的相互扩散的作用的直接接触技术(后述)为基础，包含在该含氮层上层叠有发挥保护该含氮层不受大气影响的作为罩层起作用的含Cu及Si的Cu-Si扩散层的层叠结构。该Cu-Si扩散层通过在依次形成(N、C、F)层、半导体层、及Cu系合金膜之后，在TFT的制造工序中施加的约150℃以上的受热过程而得到，由上述Cu系合金膜的Cu和上述半导体层的Si构成。
下面，对达成本发明的情况进行说明。
如上所述，作为Cu系合金膜和半导体层的直接接触技术，本申请人已经公开了一种由含氮层和Cu系合金膜构成的材料，且公开了含氮层的N(氮)与半导体层的Si结合的配线结构((日本)特愿2007-265810，以下称为关联技术)。关联技术的技术除配线材料为Cu系合金以外，实质上与上述的专利文献9记载的利用了Al系合金的直接接触技术相同。在关联技术中，认为上述含氮层作为用于防止Cu和Si的相互扩散的阻挡层起作用，实践证明即使不像现有那样形成Mo等金属阻挡层也可以得到优异的TFT特性。另外，在形成半导体层之后且形成Cu系合金膜之前，通过等离子体氮化等氮化处理，就可以简便地制作该含氮层，因此也具有不需要金属阻挡层形成用的特殊的成膜装置这种优点。
本发明者在公开了上述的关联技术以后，也主要从提高生产率这种观点出发，进一步重新进行了研究。为了得到关联技术记载的配线结构(经由含氮层而半导体层和Cu系合金膜直接接触的构成)，首先，在等离子体CVD装置(真空下)等半导体层形成用腔室内，形成半导体层及含氮层，接下来，为了形成Cu系合金膜，转移至专用的腔室(真空下)，用溅射法等进行实施。根据本发明者的研究结果判明，当在上述的转移之际含氮层的表面与大气接触等而过度污染时，招致电特性(TFT特性、及半导体层和Cu系合金膜的接触电阻)下降或波动等问题。因此，为了回避这些问题，重复研究的结果是，达成下述(I)～(IV)的构成，完成了本发明。
(I)本发明的制造方法不是如关联技术那样在含氮层上直接形成Cu系合金膜，而是在如下方面具有特征，即，如图3的概要工序图所示，在形成含氮层等为代表的(N、C、F)层以后，在同一腔室内继续连续地，在该(N、C、F)层上进一步形成半导体层。进行了该方法之后，接下来，与关联技术同样地，转移至Cu系合金膜专用腔室，形成Cu系合金膜，其后，当用公知的方法制造TFT时，上述的半导体层通过其后的受热过程变成Cu-Si扩散层(后述(II)中进行详述)，(N、C、F)层被污染造成的TFT特性下降及接触电阻上升、或它们的波动之类的问题得以消除，其结果可知，可以提供一种将TFT的半导体层和Cu系合金膜直接且可靠地、具有良好的电特性的直接接触技术(参照后述的实施例)。
在本发明中，使用半导体层的理由是，主要考虑到成膜工序的简化。由此，能够在同一腔室内连续地进行在TFT用基板上形成半导体层(不是变成Cu-Si扩散层的半导体层，而是形成于TFT用基板上的半导体层)、(N、C、F)层、半导体层这种一系列的所有工序，因此不可能暴露于大气。
(II)由上述方法得到的本发明的配线结构与关联技术记载的结构不同，例如，如图1A等所示，具有在(N、C、F)层上具有层叠有含Cu及Si的Cu-Si扩散层的层叠结构。该Cu-Si扩散层通过在依次形成(N、C、F)层、半导体层、及Cu系合金膜之后在TFT的制造工序中施加的受热过程而形成，通过大致150℃以上(优选180℃以上)的受热过程，Cu系合金膜中的Cu扩散于半导体层中的Si而得到。这样得到的Cu-Si扩散层由Cu系合金膜的Cu和上述半导体层的Si构成，具有保护(N、C、F)层不受大气影响的作为罩层的作用。如后述的实施例1及图1A等所示，该Cu-Si扩散层也可以直接形成于(N、C、F)层上，但不局限于此。
为了参考，将由本发明的方法得到的Cu-Si扩散层的概要示于图7。图7是后述的实施例1(本实施例)的截面TEM照片(30万倍和150万倍)，其中，在半导体层(a-Si)和Cu系合金膜之间连续地形成有Cu-Si扩散层的薄层(在此，约10nm)。根据本实施例，能够有效地抑制Cu原子向半导体层中的扩散，因此不会在半导体层中检出Cu原子。因而，根据本发明的方法确认，与关联技术同样，能够防止上述界面的Cu和Si的相互扩散。
(III)在本发明中，作为具有防止Cu和Si的相互扩散的作用的阻挡层，公开了(N、C、F)层。在关联技术中，作为防止Cu和Si的相互扩散的阻挡层，仅公开了含氮层，但通过其后的本发明者的研究，上述的作用不局限于含氮层，含有碳或氟的层也可以发挥同样的作用，更详细而言，通过实验确认，含有选自氮、碳及氟中的至少一种元素的(N、C、F)层都可以得到与含氮层实质上同样的结果。这样，在本发明中，在将(N、C、F)层作为阻挡层而使用这一点，使关联技术的技术得到了进一步的发展。
(IV)也得知，本发明的技术作为防止Cu系合金膜和半导体层的界面的Cu和Si的相互扩散的技术极其有用，不限于液晶显示装置等显示装置，也可应用于LSI及FET等半导体层装置。
下面，对本发明进行详细说明。如上所述，本发明是关联技术的改进技术，关于带有关联技术特征的含氮层，如上述的专利文献9详述，层叠结构的一部分及制造方法的一部分与专利文献9重复。在本说明书中，对与专利文献9的不同点进行特别重点地说明，不进行重复部分的详细说明(例如，含氮层的形成方法等)，有时进行摘要说明。重复部分的详细说明只要参照专利文献9即可。
首先，参照图1A～图1C、图2对本发明的配线结构及其制造方法进行说明。本发明的配线结构为，在基板上从基板侧起依次具备半导体层、和纯Cu或Cu合金的Cu系合金膜，且在所述半导体层和所述Cu系合金膜之间，包含从基板侧起依次为含有选自氮、碳及氟中的至少一种元素的(N、C、F)层、和含有Cu及Si的Cu-Si扩散层的层叠结构。这种层叠结构只要至少设置于半导体层和Cu系合金膜之间即可，例如，如图1A～图1C所示，也可以在半导体层上直接具有上述的层叠结构。即，在本发明的配线结构中，也可以具有多层上述(N、C、F)层。但是，不局限于此，例如，如图2所示，从基板侧起依次具有半导体层、(N、C、F)层、半导体层且在其上具有上述层叠结构的实施方式也包含在本发明的范围内。本发明不限定于这些实施方式。
而且，如重复叙述所述，在与关联技术的对比中，本发明的特征部分在于，在(N、C、F)层上具有Cu-Si扩散层。例如，也可以在(N、C、F)层上直接(正上面)具有该Cu-Si扩散层(参照实施例1及图1A)。这种Cu-Si扩散层通过在依次形成(N、C、F)层、半导体层、及Cu系合金膜之后加以约150℃以上的受热过程而得到。
下面，参照附图对本发明的配线结构的第一～第三实施方式进行详细说明。下述中，作为应用本发明层叠结构的显示装置的代表例，利用TFT的实施方式1～2进行说明，作为半导体层的代表例，利用MOSFET的实施方式3进行说明，但不是限定于此的趣旨。另外，半导体层的种类也可以为非晶硅及多晶硅中任一种。
另外，在下述中，为方便说明，为了将形成于(N、C、F)层上的半导体层即通过其后的受热过程可以最终变成可保护该(N、C、F)层不受大气影响的Cu-Si扩散层的半导体层、和直接形成于TFT用基板上的半导体层区别开来，有时将前者的作为保护层发挥作用的半导体层称为“第二半导体层”，将后者的半导体层称为“第一半导体层”。
(本发明的第一实施方式)
图1A表示本发明的TFT的第一实施方式。图1A在TFT用基板上具有第一半导体层，在其上直接具有由(N、C、F)层和Cu-Si扩散层构成的双层层叠结构。图1A的结构通过形成(N、C、F)层之后再形成第二半导体层、接下来形成Cu合金层、其后加以约150℃以上的受热过程而得到，例如，通过后述的实施例1的方法而得到。
在第一实施方式中，构成配线结构的(N、C、F)层含有氮、碳、及氟中任一种元素。该(N、C、F)层由于以大致覆盖半导体层的表面整体的方式形成，因此作为用于防止Cu系合金和半导体层的界面的Cu和Si的相互扩散的阻挡层有效地发挥作用。优选为含氮层。详细而言，构成上述层的氮、碳、氟与半导体层的Si结合，主要含有Si氮化物、Si碳化物、Si氟化物。除此以外，还可以包含含有氧的Si的氧氮化物的化合物。Si的氧氮化物等例如，Si与在含氮层的形成过程等中不可避地导入的氧(O)结合而得到。
在此，(N、C、F)层所含的氮原子、碳原子、氟原子的面密度的总和，优选与半导体层材料(代表性地，Si)的有效键的面密度相同，或优选具有比该有效键的面密度高的面密度。如专利文献9及关联技术所述，为了防止金属配线材料和半导体材料的相互扩散，需要用含氮层等(N、C、F)层覆盖半导体层的表面。在这种情况下，存在于半导体层表面的未结合键(悬空键)优选与构成上述层的各元素结合。“有效键”的意思是指在考虑了氮原子、碳原子或氟原子的立体障碍之后可以配置于半导体层表面的结合键，“有效键的面密度”的意思是指用(N、C、F)层覆盖半导体层的表面整体时的面密度。有效键的面密度因半导体材料的种类等而不同，例如，在硅的情况下，也因晶体的面方位稍有差别，但大致在1014cm-2～2×1016cm-2的范围内。
具体而言，例如，即使在含氮层主要含有Si氮化物的情况、及主要含有Si氮化物且还含有Si的氧氮化物的情况中任一情况下，含氮层的氮也优选在与半导体层接触的界面上具有1014cm-2以上2×1016cm-2以下的面密度(N1)。为了确保所希望的TFT特性等，含氮层的氮的面密度的下限更优选为2×1014cm-2，进一步优选为4×1014cm-2。同样地，含碳层的碳优选在与半导体层接触的界面上具有1014cm-2以上2×1016cm-2以下的面密度(C1)，更优选为2×1014cm-2以上，进一步优选为4×1014cm-2以上。另外，含氟层的氟也与上述同样地，优选在与半导体层接触的界面上具有1014cm-2以上2×1016cm-2以下的面密度(F1)，更优选为2×1014cm-2以上，进一步优选为4×1014cm-2以上。
(N、C、F)层只要至少具有一层以上的包含Si-N结合、Si-C结合、Si-F结合的层即可。在此，Si-N结合的Si和N的距离(原子间隔)为约0.18nm，含氮层实质上优选为0.2nm以上，更优选为0.3nm以上。其中，当含氮层的氮的面密度(N1)过高时，含氮层所含的绝缘性的Si氮化物也增多，电阻上升，TFT性能劣化。含氮层的氮的面密度的上限更优选为1×1016cm-2。从同样的观点出发，Si-C结合的Si和C的距离(原子间隔)为约0.19nm，含碳层实质上优选为0.2nm以上，更优选为0.3nm以上。另外，含碳层的碳的面密度的上限更优选为1×1016cm-2。从同样的观点出发，Si-F结合的Si和F的距离(原子间隔)为约0.16nm，含氟层实质上优选为0.18nm以上，更优选为0.25nm以上。另外，含氟层的氟的面密度的上限更优选为1×1016cm-2。
另外，在(N、C、F)层包含如Si的氧氮化物等那样含氧化合物的情况(例如，除Si氮化物以外，还含有Si的氧化物的情况)下，构成上述层的各元素的面密度的总合满足上述必要条件，并且各元素的面密度(N1、C1、F1)和氧的面密度(O1)之比的总合(N1、C1、F1)/(O1)优选为1.0以上，由此，TFT特性进一步提高。Si的氮化物等含氮化合物、及Si的氧化物等含氧化合物本来就是绝缘物，如后所述，(N、C、F)层的厚度大致为0.18nm以上5nm以下极其薄，因此可较低地抑制电阻。
根据本发明的实验结果，判明，TFT特性受(N1、C1、F1)/(O1)之比的影响，为了得到更优异的TFT特性，只要将(N1、C1、F1)/(O1)之比加大至1.0以上即可。当(N1、C1、F1)/O1之比大时，认为(N、C、F)层中的电阻成分变小，因此可以得到良好的晶体管特性。(N1、C1、F1)/O1之比越大越好，例如，更优选为1.05以上，进一步优选为1.1以上。
例如，当利用等离子体氮化法形成含氮层时，(N1、C1、F1)/O1之比可以通过适当控制等离子体的气体压力及气体组成、处理温度等等离子体发生条件来调节。
上述的(N、C、F)层的氮的面密度(N1)、碳的面密度(C1)、氟的面密度(F1)、氧的面密度(O1)可以利用例如RBS(Rutherford Backscattering Spectrometry、卢瑟福背散射光谱)法计算。
(N、C、F)层的厚度大致优选为0.18nm以上5nm以下的范围内。如上所述，(N、C、F)层作为用于防止Cu系合金层和半导体层的界面上的Cu和Si的相互扩散的阻挡层是有用的，(N、C、F)层由于易成为绝缘体，因此当过厚时，除电阻极度增大以外，TFT性能还会劣化。通过将(N、C、F)层的厚度控制在上述范围内，可将(N、C、F)层的形成引起的电阻上升抑制在不影响TFT性能的范围内。(N、C、F)层的厚度大致更优选为3nm以下，进一步优选为2nm以下，更进一步优选为1nm以下。(N、C、F)层的厚度可以通过各种物理分析方法而求出，例如，除上述的RBS法以外，还可以利用XPS(X线光电子光谱分析)法、SIMS(二次离子质量分析)法、GD-OES(高频辉光放电发光光谱分析)等。
构成(N、C、F)层的各元素的原子数和Si原子数之比的最大值优选为0.5以上1.5以下的范围内。由此，不会使TFT特性劣化，能够有效地发挥(N、C、F)层的阻挡作用。上述之比的最大值更优选为0.6以上，进一步优选为0.7以上。上述之比可以通过将等离子体照射时间大致控制在5秒钟～10分钟的范围内来调节。上述之比通过利用RBS法分析(N、C、F)层的深度方向的元素(N、C、F、及Si)来计算。
为了形成上述的(N、C、F)层，只要在形成半导体层之后再向半导体层表面供给氮、碳、氟中至少任一种元素即可。具体而言，利用含有它们中的任一种元素的等离子体，就能够形成上述的层。或者，如专利文献9所述，也可以利用热氮化法或胺化法来形成，热氮化法及胺化法的详细介绍只要参照专利文献9即可。
下面，对利用等离子体的方法进行详细说明。等离子体可以使用含有氮、碳、氟中至少任一种元素的气体。作为可利用的气体，举出N2、NH3、N2O、NO等含氮气体；NF3等含氮、氟气体；CO、CO2、烃系气体(例如，CH4、C2H4、C2H2等)等含碳气体；碳化氟气体(例如，CF4、C4F8等)、CHF3等含碳、氟气体等。可以将这些气体设为单独或混合气体而利用。
另外，作为从含有上述气体的等离子体源向半导体层表面供给氮、碳、氟中至少任一种元素的方法，举出例如，将半导体层设置于等离子体源附近而进行的方法。在此，等离子体源和半导体层的距离只要根据等离子体种、等离子体发生的功率、压力、温度等各种参数而适当设定即可，但通常可以利用距与等离子体接触的状态数cm～10cm的距离。在这种等离子体附近，存在具有高能量的原子，通过利用该高能量的原子向半导体层表面供给氮、碳、氟等，可以在半导体层表面形成氮化物、碳化物、氟化物等。
除上述方法以外，也可以利用例如离子注入法。根据该方法，由于可以通过电场加速离子实现长距离的移动，因此可以任意设定等离子体源和半导体层的距离。该方法通过利用专用的离子注入装置可以实现，但优选使用等离子体离子注入法。等离子体离子注入法是通过对设置于等离子体附近的半导体层附加负的高电压脉冲而均匀地进行离子注入的技术。
当形成(N、C、F)层时，从制造工序的简化及处理时间的缩短化等观点出发，优选如下所述控制用于上述层的形成的装置及腔室、温度及气体组成而进行。
首先，为了制造工序的简化，装置优选用与半导体层形成装置相同的装置进行，且优选用同一装置的同一腔室进行。由此，处理对象工件无需在装置间或装置内多余地移动。关于温度，优选在实质上与半导体层的成膜温度相同的温度(可以包含约±10℃的范围)下进行，由此，能够节省伴随温度波动的调节时间。
另外，关于气体组成，也可以使用(I)含有选自氮、碳、及氟中的至少一种元素的气体(上述的含氮气体、含碳气体、含氟气体等)，来形成(N、C、F)层；或者，也可以使用(II)含有选自氮、碳、及氟中的至少一种元素的气体和用于半导体层形成的原料气体的混合气体，来形成(N、C、F)层；或者，也可以使用(III)含有选自氮、碳、及氟中的至少一种元素的气体和还原性气体的混合气体，来形成(N、C、F)层。例如，在形成含氮层的情况下，如上述(I)所述，也可以仅使用含有氮的含氮气体(N2、NH3、NF3等)进行，但如上述(II)所述，优选为含氮气体和用于半导体层形成的原料气体(SiH4)的混合气体。当仅使用含氮气体形成含氮层时，在半导体层形成后，为了清洗腔室内，需要暂时将使用后的半导体层形成用气体全部排除，但如上所述，如果在混合气体的条件下进行，则不需要排除气体，因此可以缩短处理时间。
在上述(II)中，含有选自氮、碳、及氟中的至少一种元素的气体(以下，简称“(N、C、F)气体”，特别是含氮气体)与用于半导体层形成的原料气体(以下，简称“半导体原料气体”)的流量比((N、C、F)气体/半导体原料气体)优选控制为0.10以上15以下，由此，除有效地发挥上述处理时间的缩短效果以外，阻挡层的绝缘性上升，可以防止TFT特性(接通电流、阻断电流)下降及接触电阻上升。当(N、C、F)气体过少时，不能有效地发挥防止与Cu-Si的相互扩散的效果，相反，当(N、C、F)气体过多时，薄膜层内的结合不稳定。((N、C、F)气体比/半导体原料气体)的更优选的流量比为0.3以上10以下，进一步优选的流量比为0.5以上7以下。
或者，如上述(III)，气体组成优选为上述的含氮气体和含还原性元素气体的混合气体，由此，半导体层的氧化得以更有效的抑制。作为还原性元素，举出例如NH3及H2等。其中，NH3不仅具有还原作用，而且也作为含氮气体发挥作用，因此，也可以单独使用，但也可以与H2混合使用。
下面，对本发明使用的Cu系合金膜进行说明。Cu系合金膜例如只要通过溅射法形成即可。在本发明中，可以使用单一的溅射靶及单一的溅射气体形成。
本发明使用的Cu系合金膜的种类不作特别限定，只要不对TFT特性等电特性带来不良影响，作为源、漏配线材料，可以直接使用通常使用的纯Cu膜。
或者，如关联技术所述，作为配件材料，也可以使用含有选自由Ni、Zn、Mg、Mn、Ir、Ge、Nb、Cr、及稀土类元素构成的组(组X)中至少一种元素的Cu-X合金膜。
在此，属于组X的元素的含量大致优选为0.01原子％以上3原子％以下的范围内。在属于组X的元素的含量不足0.01原子％时，不能得到所期望的效果。另一方面，当超过3原子％时，Cu-X合金薄膜的电阻率极高，像素的响应速度变慢，电力消耗增大，作为显示器的品位降低，不可以供使用。属于组X的元素的含量优选为0.05原子％以上2.0原子％以下。
上述Cu系合金膜的厚度可以根据必要的TFT特性等适当调节，大致优选为10nm～1μm，更优选为30nm～800nm，进一步优选为50nm～600nm。
另外，Cu-Si扩散层的厚度也与上述同样，可以根据必要的TFT特性等适当调节，大致优选为0.2nm以上200nm以下的范围内，更优选为1nm以上50nm以下的范围内。详细而言，只要比相当于Cu-Si原子一层程度的厚度(约0.2nm左右)厚即可，从TFT制造的观点出发，基于可以尽可能地薄这种宗旨，将上限设成约200nm左右。
本发明使用的半导体层优选为非晶硅或多晶硅。另外，在半导体层含有P、As、Sb、B等之类的半导体领域通用的杂质(掺杂剂)的情况下，其原子浓度合计优选为1019cm-3以上，由此，能够进一步降低接触电阻。另外，在上述的原子浓度为约1015cm-3以下且不含掺杂剂的情况下，也不会较大地增大接触电阻，能够得到良好的TFT特性。在这种情况下，由于不使用掺杂气体，因此可以得到能够省略成本及制造工序之类的优点。
上述半导体层优选的厚度大致相当于Si原子层的0.2nm～1μm。更优选的半导体层的厚度为0.5nm～500nm，进一步优选为1nm～300nm。
以上，对图1A的实施方式进行了详述。
另外，图1A的实施方式通过形成于TFT用基板上的第一半导体层的构成，可以包含图1B及图1C双方。其中，图1B的第一半导体层从基板侧起依次由不含P、As、Sb、B等杂质的不掺杂非晶硅膜(a-Si-H)、和含有上述杂质的掺杂的低电阻的非晶硅膜(n+a-Si-H)构成，例如，可以通过后述的实施例1的方法得到。另一方面，图1C的第一半导体层不含低电阻非晶硅膜(n+a-Si-H)，仅由不掺杂非晶硅膜(a-Si-H)构成。如图1C所示，通过实验确认，即使在不具有低电阻非晶硅膜(n+a-Si-H)的第一半导体层上直接依次形成含氮层、第二半导体层、Cu系合金层，也可以得到所期望的Cu-Si扩散层(参照后述的实施例)。根据本发明的方法，在也可以不特意形成掺杂有磷等杂质的低电阻非晶硅膜(n+a-Si-H)这一点上，具有可以进一步简化成膜工序之类的优点。
另外，未图示，如后述的实施例1所示，形成于含氮层上的第二半导体层也可以仅由含有P等杂质的低电阻非晶硅膜构成，或者，也可以由非掺杂非晶硅膜和上述的低电阻非晶硅膜构成，也可以包含任一形态。低电阻非晶硅膜例如通过进行以SiH4、PH3为原料的等离子体CVD而形成。
(本发明的第二实施方式)
本发明的TFT的第二实施方式是在上述的第一实施方式的构成双层层叠结构的含氮层和TFT用基板之间具有第一半导体层、(N、C、F)层、第一半导体层的例子。详细而言，如图2所示，在TFT用基板上具有第一半导体层、(N、C、F)层、第一半导体层，在其上直接具有由(N、C、F)层和Cu-Si扩散层构成的双层层叠结构，在其上直接具有形成有Cu系合金层的结构。图2的结构例如通过后述的实施例2的方法可以得到。另外，其它条件、特性等与上述第一实施方式所述的同样。
(本发明的第三实施方式)
图5表示本发明的MOSFET的第三实施方式。图5在单晶Si上直接具有由(N、C、F)层和Cu-Si扩散层构成的双层层叠结构，在其上直接具有形成有Cu系合金层的结构。这种结构通过图6所示的工序形成。即，利用离子注入法，将(N、C、F)气体(优选氮)打入单晶Si基板中。此时，所注入的(N、C、F)气体(优选氮)具有以某深度(称为射程)为中心大致高斯分布的深度方向分布。Si的一部分因所注入的(N、C、F)气体(优选氮)的损害而非晶化。接着，通过溅射和镀覆形成Cu系合金膜，其后，通过实施退火等热处理，形成Cu系合金膜/Cu-Si扩散层/(N、C、F)层(优选含氮层)/单晶Si的结构。另外，其它条件、特性等与上述第一实施方式所述的同样。
(本发明的第四实施方式)
图1C表示本发明的MOSFET的第四实施方式。图1C是在上述的第一实施方式的构成双层层叠结构的含氮层和TFT用基板之间具有第一半导体层、(N、C、F)层、第一半导体层的例子。详细而言，如图1C所示，在TFT基板上具有第一半导体层、由(N、C、F)层和Cu-Si扩散层构成的双层层叠结构，在其上直接具有形成有Cu系合金层的结构。在第四实施方式中，第一半导体层中未掺杂杂质(P)。图1C的结构例如通过与后述的实施例1同样的方法得到。此时，在形成非掺杂非晶硅膜之后，向同一腔室内连续地仅供给氮气，发生等离子体，用氮等离子体对上述非晶硅膜表面进行30秒处理，形成含氮层。另外，其它条件、特性等与上述第一实施方式所述的同样。
上述的实施方式具有与上述的TFT的第一实施方式相同的配线结构。MOSFET的实施方式不限定于上述，例如，可以采用与上述的TFT的第一～第二实施方式实质上相同的结构。
参照图11的各工序图对MOSFET(Metal-oxide-semiconductor field effect transistor)的制造方法进行说明。在此，对在单晶p型Si基板上通过局部氧化(LCOS：Local oxydation of Si)法进行元件分离图案的形成然后在元件的活性区域(未局部氧化的区域)制作MOSFET的工艺进行说明。下面，对多晶硅及作为(N、C、F)气体使用氮的例子进行说明，但不是限定于此的宗旨。
首先，在单晶p型Si基板上通过热氧化等形成栅绝缘膜(图11a)。接下来，通过CVD等，将掺杂有P的多晶硅(图11b)成膜。其后，利用光刻法，将抗蚀剂图案化(图11c)。以该抗蚀剂为掩模，通过干式蚀刻，对多晶硅进行蚀刻(图11d)。接下来，利用离子注入法等，将As打入基板，通过实施活性化退火，形成源-漏区域(图11e)。接着，通过CVD等形成层间绝缘膜(图11f)。通过光刻形成图案(图11g)，当实施干式蚀刻时，在源-漏区域形成用于连接金属配线膜(Cu系合金膜)的接触孔(图11h)。接下来，经过上述的图6所示的工序，形成Cu系合金膜/Cu-Si扩散层/含氮层/单晶Si的结构。即，通过离子注入法等，将氮打入基板。此时，所注入的氮具有以某深度(称为射程)为中心大致高斯分布的深度方向分布。Si的一部分因所注入的氮的损害而非晶化(图11i)。接着，通过溅射和电镀形成Cu系合金膜(图11j)，通过进行CMP(Chemical Mechanical Polish)，加工成配线图案。最后，当进行退火时，可以得到具有Cu-Si扩散层的MOSFET(图11k)。
实施例
下面，例举实施例对本发明进行更具体地说明，但本发明不因以下的实施例受限制，在可适合上述、下述的趣旨的范围内，可以加以变更而实施，这些都包含在本发明的技术范围内。
(1)关于表1所示的实验组
在表1所示的实施例1～6、比较例1、及以往例1中，为了简易地测定TFT特性等，对按照图4的各工序图制作的图4的TFT，在300℃下进行了30分钟的退火。该退火条件是假想在TFT基板的制造工序中受热过程成为最大的Si氮化膜(保护膜)的成膜工序的加热处理而设定的。供本实施例的TFT不是如现有TFT基板那样实施各种成膜工序而完成的，但进行了上述的退火的TFT被认为大致反映实际的TFT基板的TFT特性。
(实施例1)
实施例1是具有上述的实施方式1的配线结构(参照图1A)的实施例，作为源/漏电极的配线材料，使用Cu-0.3原子％Ni。
参照图4的各工序图对实施例1的制造方法进行说明。
首先，用溅射法在玻璃基板上形成膜厚200nm左右的Cu合金薄膜(Cu-0.3原子％Ni)(图4a)。溅射的成膜温度设为室温。在该Cu合金薄膜上，通过光刻将抗蚀剂构图(图4b)后，通过以抗蚀剂为掩模对Cu合金薄膜进行蚀刻，形成栅电极(图4c)。
接下来，利用等离子体CVD法，形成膜厚约200nm的氮化硅膜(SiN)，作为栅极绝缘膜(图4d)。等离子体CVD法的成膜温度设为350℃。另外，用等离子体CVD法，依次形成膜厚约200nm的非掺杂非晶硅膜[α-Si(i)]、及膜厚约400nm的掺杂有杂质(P)的低电阻非晶硅膜[α-Si(n)](图4e、图4f)。该低电阻非晶硅膜[α-Si(n)]通过进行以SiH4、PH3为原料的等离子体CVD而形成。等离子体CVD法的成膜温度设为320℃。
接下来，在同一等离子体CVD装置的同一腔室内，仅供给氮气，发生等离子体，用氮等离子体对上述的低电阻非晶硅膜进行30秒处理，形成含氮层(图4g)。附加于该等离子体的高频(RF)功率密度设为约0.3W/cm2，成膜温度设为320℃，气体压力设为67Pa。用RBS法及XPS法对表面进行分析，结果确认形成了厚度约5nm的含氮层。
其后，不从CVD装置取出，而是连续地再次形成掺杂有杂质(P)的低电阻的非晶硅膜[α-Si(n)]。此时，低电阻的非晶硅膜的膜厚约10nm(图4h)。
接下来，利用溅射法，形成膜厚约300nm的Cu系合金膜(Cu-0.3原子％Ni)(图4i)。溅射的成膜温度设为室温。接着，通过光刻将抗蚀剂构图后，通过以抗蚀剂为掩模对上述的Cu系合金膜进行蚀刻，如图4j所示，形成源电极和漏电极。另外，以源电极和漏电极为掩模，通过干式蚀刻，将低电阻的非晶硅膜[α-Si(n)]全部除去(图4k)，形成在含氮层和Cu系合金膜之间具有Cu-Si扩散层的TFT(图4l)。Cu-Si扩散层的厚度为约10nm。
(TFT特性的评价)
利用上述的TFT考察TFT的漏极电流-栅极电压的开关特性。由此，也可以间接地评价Si和Cu的相互扩散。在此，如下所述测定TFT开关在关断时流动的漏电流(栅极电压附加有负电压时的漏极电流值，截止电流)、和TFT开关导通时流动的接通电流。
利用栅极长(L)为10μm、栅极宽(W)100μm、W/L之比为10的TFT，测定漏极电流及栅极电压。测定时的漏电压设为10V。截止电流定义为附加有栅电压(-3V)时的电流，接通电流定义为栅电压为20V时的电流。
详细而言，对实施例1的TFT在300℃下进行了30分钟的退火后，测定截止电流及接通电流，结果是截止电流为3.7×10-13A，接通电流为1.6×10-6A。为了进行比较，作为以往例，利用由纯Cu的薄膜和Mo的金属阻挡层构成的以往的源-漏电极，与上述同样地制作TFT，测定TFT特性。其结果是，以往例1的截止电流为4.0×10-13A，接通电流为1.6×10-6A。将这些结果示于表1。
由以上结果可确认，实施例1的TFT可以得到与介在金属阻挡层的以往例1的TFT同程度的优异的TFT特性，未产生非晶硅膜和Cu系合金膜1的相互扩散。
(Si和Cu的相互扩散的评价)
对退火后的非晶硅膜和Cu系合金膜的界面进行截面TEM观察(倍率为30万倍和150万倍)，评价Si和Cu的相互扩散的行为。图7表示上述界面的截面TEM像。如图7所示，通过30℃的热处理，Cu扩散到存在于其下的低电阻非晶硅膜中，形成Cu-Si扩散层，在与Cu系合金膜之间可观察到明显的界面层。因而，根据实施例1，可确认在非晶硅膜上形成由含氮层和Cu-Si扩散层构成的层叠结构。另外，用EDX法进行半定量分析，结果可知，在低电阻非晶硅膜中，几乎未检出Cu元素，Cu的扩散被阻止在低电阻非晶硅膜的上层。
(接触电阻的测定)
为了考察Cu系合金膜和半导体层(非晶硅膜)的接触电阻，按照图8的各工序图，利用TLM(Transfer Length Method)法，形成TLM元件。
首先，利用图8对TLM元件的制作方法进行说明。接下来，利用图9及图10对TLM法的测定原理进行说明。
首先，通过等离子体CVD法，在玻璃基板上形成膜厚约200nm的掺有杂质(P)的低电阻非晶硅膜1。接下来，在同一等离子体CVD装置内，仅供给氮气发生等离子体，用氮等离子体对低电阻非晶硅膜1的表面进行30秒处理，形成含氮层(图8a)。附加于该等离子体的RF功率密度设为约0.3W/cm2，成膜温度设为320℃，气体压力设为67Pa。
接下来，不从CVD装置取出，而是连续地再次形成掺杂有杂质(P)的低电阻的非晶硅膜2(图8a)。低电阻的非晶硅膜2的膜厚设为约10nm。在其上形成膜厚约300nm的Cu系合金膜(Cu-0.3原子％Ni)(图8b)。通过光刻将抗蚀剂构图后(图8c)，通过以抗蚀剂为掩模对Cu系合金膜进行蚀刻，形成图8d所示的多个电极。在此，使各电极间的距离发生了多种变化。另外，再进行干式蚀刻，通过光刻将抗蚀剂构图。此时，如图8e所示，用抗蚀剂覆盖所有的电极图案。以该抗蚀剂为掩模，除去电极图案的外周部的低电阻的非晶硅膜(图8f)。最后，在300℃下实施30分钟的热处理，形成Cu-Si扩散层(图8g)。
接着，参照图9及图10对TLM法的接触电阻的测定原理进行说明。图10(a)是示意地表示上述的图8g的配线结构的剖面图，图10(b)是图8g的俯视图，在图10(a)中，省略了Cu-Si扩散层。
首先，在上述的图8g的配线结构中，测定多个电极间的电流电压特性，求出各电极间的电阻值。以这样得到的各电极间的电阻值为纵轴，以电极间的距离(传递长度L)为横轴，进行绘图，得到图9的曲线图。在图9的曲线图中，y截距的值相当于接触电阻Rc的2倍的值(2Rc)，x截距的值相当于有效的接触长度(LT：transfer length，传递长度)。由以上可知，接触电阻率ρc用下式表示。
ρc＝Rc*LT*Z
上式中，如图10(b)所示，Z表示电极宽度。
将这些结果示于表1。由表1可知，实施例1的TFT具有良好的接触电阻。
(半导体层和Cu系合金膜的界面的元素面密度的测定)
关于实施例1，用神户制钢所制高分辨率RBS分析装置“HRSB500”，测定氮原子的面密度(N1)及氧原子的面密度(O1)。其结果确认，实施例1的N原子面密度(N1)为6.8×1015cm2，O原子面密度(O1)为检测极限以下，具有良好的TFT特性。
(实施例2)
实施例2是具有上述的实施方式2的配线结构(参照图2)的实施例，作为构成源/漏电极的配线材料，使用与实施例1相同的Cu-0.3原子％Ni。
在上述的实施例1中，追加如下工序，即，在形成图4h的低电阻非晶硅膜后，不从CVD装置取出，而是连续地再次用氮等离子体进行30秒钟热处理，形成10nm的掺杂有杂质(P)的低电阻的非晶硅膜，除此以外，与实施例1同样地制作实施例2的TFT。
与实施例1同样，对这样得到的实施例2的TFT，在300℃下实施30分钟的退火，进行退火后的非晶硅膜和Cu系合金膜的界面的截面TEM观察及EDX分析。其结果可知，在非晶硅膜中，几乎未检出Cu原子，与实施例1同样，Cu的扩散被阻止在非晶硅膜的上层(未图示)。
另外，与实施例1同样地测定实施例2的截止电流及接通电流，结果是截止电流为3.3×10-13A，接通电流为1.7×10-6A。因而可知，实施例2的TFT可以得到与以往例1的TFT同等良好的TFT特性。
另外，在上述的实施例1中，在形成10nm的低电阻非晶硅膜后，再次进行氮等离子处理，形成10nm的低电阻的非晶硅膜，除此以外，与实施例1同样地测定接触电阻。其结果如表1所示，确认实施例2的TFT具有良好的接触电阻。
(实施例3)
实施例3是具有上述的实施方式4的配线结构(参照图1C)的实施例，作为构成源/漏电极的配线材料，使用与实施例1相同的Cu-0.3原子％Ni。
在上述的实施例1中，在形成图4e所示的非掺杂非晶硅膜后，不从CVD装置取出，而是连续地再次用氮等离子体进行30秒钟处理，除此以外，与实施例1同样地制作实施例3的TFT。
与实施例1同样，对这样得到的实施例3的TFT，在300℃下实施30分钟的退火，进行退火后的非掺杂非晶硅膜和Cu系合金膜的界面的截面TEM观察及EDX分析。其结果可知，在非掺杂非晶硅膜中，几乎未检出Cu原子，与实施例1同样，Cu的扩散被阻止在非掺杂非晶硅膜的上层(未图示)。
另外，与实施例1同样地测定实施例3的截止电流及接通电流，结果是截止电流为4.2×10-13A，接通电流为1.6×10-6A(参照表1)。因而可知，实施例3的TFT可以得到与以往例1的TFT同等的良好的TFT特性。
另外，为了考察实施例3的接触电阻，在上述的实施例1中，形成10nm的非掺杂非晶硅膜，除此以外，与实施例1同样地测定接触电阻。其结果如表1所示，确认实施例3的TFT具有良好的接触电阻。
(实施例4)
实施例4是具有上述的实施方式1的配线结构(参照图1A)的实施例，在上述的实施例1中，作为构成源/漏电极的配线材料，使用纯Cu，除此以外，与实施例1同样地制作实施例4的TFT。
对这样得到的实施例4的TFT，与实施例1同样地测定截止电流及接通电流，还测定接触电阻。将这些结果示于表1。
(实施例5)
实施例5是具有上述的实施方式1的配线结构(参照图1A)的实施例，在上述的实施例1中，作为构成源/漏电极的配线材料，使用Cu-0.1原子％Ge，除此以外，与实施例1同样地制作实施例5的TFT。
对这样得到的实施例5的TFT，与实施例1同样地测定截止电流及接通电流，还测定接触电阻。将这些结果示于表1。
(实施例6)
实施例6是具有上述的实施方式1的配线结构(参照图1A)的实施例，在上述的实施例1中，作为构成源/漏电极的配线材料，使用Cu-0.5原子％Mn，除此以外，与实施例1同样地制作实施例6的TFT。
对这样得到的实施例6的TFT，与实施例1同样地测定截止电流及接通电流，还测定接触电阻。将这些结果示于表1。
由表1可知，实施例4～6的TFT都可以得到与以往例1的TFT同等的良好的TFT特性及接触电阻。
(比较例1)
比较例1是在上述的实施方式1的配线结构(参照图1A)中不具有含氮层的比较例，作为构成源/漏电极的配线材料，使用与实施例1相同的Cu系合金。详细而言，在上述的实施例1中，不进行形成含氮层的工序，除此以外，与实施例1同样地制作比较例1的TFT。
对这样得到的比较例1的TFT，与实施例1同样地测定截止电流及接通电流。将这些结果示于表1。
由表1可知，与以往例相比，比较例1的TFT的TFT特性显著下降，不作为TFT发挥功能。
另外，对比较例1的TFT，在比实施例1低的200℃的温度下，实施30分钟的退火，进行退火后的非晶硅膜和Cu系合金膜的界面的截面TEM观察及EDX分析。其结果确认，尽管进行了200℃的低温处理，但还是在Cu系合金膜、非晶硅膜中观察到空隙，产生了显著的相互扩散(未图示)。另外，根据EDX的半定量分析，也确认了Cu向非晶硅膜中的扩散、Si向Cu系合金膜中的扩散。
(表1)
Figure BPA00001284211000231
(2)关于表2所示的实验组
表2所示的实验组(实施例7～18、及比较例2～9)全部是具有上述的实施方式1的配线结构(参照图1A)的例子。在此，关于作为构成源-漏电极的配线材料使用表2所示的纯Cu(表2的No.6～10)或Cu合金(表2的No.1～5、No.11～20)时的各自的配线材料，在表2所示的范围内，使氮气/半导体原料气体的混合气体的流量比进行种种变化，考察形成有含氮层时的对TFT特性及接触电阻带来的影响。
(实施例7)
实施例7是在上述的实施例1中代替氮气而使用氮气/半导体原料气体的混合气体(流量比0.3)形成含氮层的例子。
首先，与实施例1同样地，在玻璃基板上，形成Cu合金薄膜(Cu-0.3原子％Ni)的栅电极后，依次形成氮化硅膜(SiN)的栅绝缘膜、不掺杂非晶硅膜[a-Si(i)]、及掺杂有杂质(P)的低电阻非晶硅膜[第一低电阻a-Si(n)]。
接下来，在同一等离子体CVD装置的同一腔室内，供给半导体层形成气体即SiH4：30sccm、PH3：0.2sccm、N2：10sccm(氮气/半导体原料气体的流量比＝0.3)，发生10秒钟的等离子体，形成含氮层。用RBS法及XPS法对表面进行分析，结果确认形成有厚度约5nm的含氮层。
其后，与实施例1同样地再次形成10nm的掺杂有杂质(P)的低电阻非晶硅膜[第二低电阻a-Si(n)]。以后，与实施例1同样地，制作在含氮层和Cu系合金膜之间具有Cu-Si扩散层的实施例7的TFT。含氮层的厚度为约5nm，Cu-Si扩散层的厚度为约10nm。
(TFT特性的评价)
对这样得到的实施例7的TFT，与实施例1同样地测定截止电流及接通电流。其结果如表2所示，可知实施例7的TFT具有与上述的以往例的TFT同等良好的TFT特性。
(接触电阻的测定)
另外，为了考察实施例7的接触电阻，与上述的实施例1同样，利用TLM法形成TLM元件进行调查。详细而言，在实施例1中，将图10所示的TLM元件的含氮层形成条件(组成气体及气体的流量比)设为半导体层形成气体即SiH4：30sccm、PH3：0.2sccm、N2：10sccm[氮气(10sccm)/半导体原料气体(30sccm+0.2sccm)的流量比＝0.3]，除此以外，与实施例1同样地测定接触电阻。其结果如表2所示，确认实施例7的TFT具有良好的接触电阻。
(实施例8)
实施例8是在上述的实施例7中将氮气/半导体原料气体的流量比变成3.3的例子。
详细而言，在上述的实施例7中，将含氮层形成条件即气体流量设为半导体层形成气体即SiH4：30sccm、PH3：0.2sccm、N2：100sccm[氮气(100sccm)/半导体原料气体(30sccm+0.2sccm)的流量比＝3.3]，除此以外，与实施例1同样地制作实施例8的TFT。与实施例7同样，含氮层的厚度为约5nm。
与实施例7同样地，对这样得到的实施例8的TFT，在300℃下进行30分钟的退火处理后的非晶硅膜和Cu系合金膜的界面的截面TEM观察及EDX分析，评价Si和Cu的相互扩散。其结果可知，在非晶硅膜中，几乎未检出Cu原子，与实施例7同样，Cu的扩散被阻止在非晶硅膜的上层。另外，Cu-Si扩散层的厚度为约10nm。
另外，与实施例7同样地，测定实施例8的截止电流及接通电流。其结果如表2所示，可知实施例8的TFT具有与以往例1的TFT同等良好的TFT特性。
另外，为了考察实施例8的接触电阻，在上述的实施例7中，将含氮层形成条件即气体流量设为半导体层形成气体即SiH4：30sccm、PH3：0.2sccm、N2：100sccm[氮气(100sccm)/半导体原料气体(30sccm+0.2sccm)的流量比＝3.3]，除此以外，与实施例7同样地测定接触电阻。其结果如表2所示，确认实施例7的TFT具有良好的接触电阻。
(实施例9)
实施例9是在上述的实施例7中将氮气/半导体原料气体的流量比变成9.9的例子。
详细而言，在上述的实施例7中，将含氮层形成条件即气体流量设为半导体层形成气体即SiH4：30sccm、PH3：0.2sccm、N2：300sccm[氮气(300sccm)/半导体原料气体(30sccm+0.2sccm)的流量比＝9.9]，除此以外，与实施例7同样地制作实施例9的TFT。与实施例7同样，含氮层的厚度为约5nm。
与实施例7同样地，对这样得到的实施例9的TFT，在300℃下进行30分钟的退火处理后的非晶硅膜和Cu系合金膜的界面的截面TEM观察及EDX分析，评价Cu和Si的相互扩散。其结果可知，在非晶硅膜中，几乎未检出Cu原子，与实施例7同样，Cu的扩散被阻止在非晶硅膜的上层。另外，Cu-Si扩散层的厚度为约10nm。
另外，与实施例7同样地，测定实施例9的截止电流及接通电流。其结果如表2所示，可知实施例9的TFT具有与以往例的TFT同等良好的TFT特性。
另外，为了考察实施例9的接触电阻，在上述的实施例7中，将含氮层形成条件即气体流量设为半导体层形成气体即SiH4：30sccm、PH3：0.2sccm、N2：300sccm[氮气(300sccm)/半导体原料气体(30sccm+0.2sccm)的流量比＝9.9]，除此以外，与实施例7同样地测定接触电阻。其结果如表2所示，确认实施例9的TFT具有良好的接触电阻。
(比较例2)
比较例2是在上述的实施例7中将氮气/半导体原料气体的流量比变成19.9的例子。
详细而言，在上述的实施例7中，将含氮层形成条件即气体流量设为半导体层形成气体即SiH4：30sccm、PH3：0.2sccm、N2：600sccm[氮气(600sccm)/半导体原料气体(30sccm+0.2sccm)的流量比＝19.9]，除此以外，与实施例7同样地制作比较例2的TFT。含氮层的厚度为约5nm。
与实施例7同样地，对这样得到的比较例2的TFT，在300℃下进行30分钟的退火处理后的非晶硅膜和Cu系合金膜的界面的截面TEM观察及EDX分析，评价Cu和Si的相互扩散。其结果可知，在非晶硅膜中，几乎未检出Cu原子，与实施例7同样，Cu的扩散被阻止在非晶硅膜的上层。另外，Cu-Si扩散层的厚度为约10nm。
另外，与实施例7同样地，测定比较例2的截止电流及接通电流。其结果如表2所示，可知，与以往例相比，比较例2的TFT的TFT特性显著下降，不作为TFT发挥功能。
另外，为了考察比较例2的接触电阻，在上述的实施例7中，将含氮层形成条件即气体流量设为半导体层形成气体即SiH4：30sccm、PH3：0.2sccm、N2：600sccm[氮气(600sccm)/半导体原料气体(30sccm+0.2sccm)的流量比＝19.9]，除此以外，与实施例7同样地测定接触电阻。其结果如表2所示，接触电阻上升。
(比较例3)
比较例3是在上述的实施例7中将氮气/半导体原料气体的流量比变成0.07的例子。
详细而言，在上述的实施例7中，将含氮层形成条件即气体流量设为半导体层形成气体即SiH4：150sccm、PH3：1sccm、N2：10sccm[氮气(10sccm)/半导体原料气体(150sccm+1sccm)的流量比＝0.07]，除此以外，与实施例7同样地制作比较例3的TFT。含氮层的厚度为约4nm。
与实施例7同样地，对这样得到的比较例3的TFT，在300℃下进行30分钟的退火处理后的非晶硅膜和Cu系合金膜的界面的截面TEM观察及EDX分析，评价Cu和Si的相互扩散。其结果确认，在Cu系合金膜中、非晶硅膜中观察到空隙，产生了Cu和Si的显著的相互扩散。另外，根据EDX的半定量分析，也确认了Cu向非晶硅膜中的扩散、Si向Cu系合金膜中的扩散。
另外，与实施例7同样地，测定比较例3的截止电流及接通电流。其结果如表2所示，可知，与以往例相比，比较例3的TFT的TFT特性显著下降，不作为TFT发挥功能。
(实施例10～12、及比较例4～5)
实施例10～12、及比较例4～5分别是，在上述的实施例7～9、及比较例2、3的各例中，作为构成源-漏电极的配线材料，代替Cu-0.3原子％Ni而使用纯Cu，除此以外，与各例同样地制作TFT的例子(参照表2)。例如，实施例10和实施例7是除配线材料的种类不同以外在相同的条件下制造的例子，比较例4和比较例2是除配线材料的种类不同以外在相同的条件下制造的例子。将它们的TFT特性及接触电阻的结果示于表2。
由表2可知，满足本发明必要条件的实施例10～12都可以得到良好的TFT特性及接触电阻，与此相对，比较例4～5的TFT特性下降了。
(实施例13～15、及比较例6～7)
实施例13～15、及比较例6～7分别是，在上述的实施例7～9、及比较例2～3的各例中，作为构成源-漏电极的配线材料，代替Cu-0.3原子％Ni而使用Cu-0.5原子％Mn，除此以外，与各例同样地制作TFT的例子(参照表2)。例如，实施例13和实施例7是除配线材料的种类不同以外在相同的条件下制造的例子，比较例6和比较例2是除配线材料的种类不同以外在相同的条件下制造的例子。将这些TFT特性及接触电阻的结果示于表2。
由表2可知，满足本发明必要条件的实施例13～15都可以得到良好的TFT特性及接触电阻，与此相对，比较例6～7的TFT特性下降了。
(实施例16～18、及比较例8～9)
实施例16～18、及比较例8～9分别是，在上述的实施例7～9、及比较例2～3的各例中，作为构成源-漏电极的配线材料，代替Cu-0.3原子％Ni而使用Cu-0.1原子％Ge，除此以外，与各例同样地制作TFT的例子(参照表2)。例如，实施例16和实施例7是除配线材料的种类不同以外在相同的条件下制造的例子，比较例8和比较例2是除配线材料的种类不同以外在相同的条件下制造的例子。将它们的TFT特性及接触电阻的结果示于表2。
由表2可知，满足本发明必要条件的实施例16～18都可以得到良好的TFT特性及接触电阻，与此相对，比较例8～9的TFT特性下降了。
(表2)
Figure BPA00001284211000291
另外，在上述的实验组中，所有例子都在玻璃基板的正上面形成有Cu系合金膜，但不是将形成于玻璃基板的正上面的配线膜的种类限定于此的宗旨。本发明的配线结构在半导体层和Cu系合金膜的层叠结构上具有特征，此以外的结构只要无损本发明的作用，不作特定限定。因而，作为形成于玻璃基板的正上面的配线膜，如上所述，也可以使用Cu系合金膜，或者，也可以使用例如纯Al或Al合金的Al系合金膜。
参照特定的实施方式对本发明进行了详细说明，但可以不脱离本发明的精神和范围地加以种种变更及修正，对本领域技术人员来说是显然的。
本发明是基于2008年7月3日申请的日本专利申请(特愿2008-174616)、2009年3月19日申请的日本专利申请(特愿2009-068447)的发明，其内容在此作为参照被编入。
产业上的可利用性
根据本发明，可以提供一种可将纯Cu或Cu合金的Cu系合金膜与半导体层直接接触的直接接触技术，该技术不仅TFT特性及Cu系合金膜和半导体层的接触电阻优异，而且生产率良好，工艺范围更大。具体而言，可以提供如下技术，即，不易受各种工艺条件波动(装置性能的波动、不稳定性、未预期的污染、难以控制的污染等)的影响，另外，也不需要极端严格的条件管理，不易受工艺条件的制约。

Claims (11)

1.一种配线结构，其在基板上从基板侧起依次具备半导体层、和纯Cu或Cu合金的Cu系合金膜，其中，
在所述半导体层与所述Cu系合金膜之间，包含从基板侧起依次为含有选自氮、碳及氟中的至少一种元素的(N、C、F)层、和含有Cu及Si的Cu-Si扩散层的层叠结构，且所述(N、C、F)层所含的氮、碳及氟中的至少一种元素与所述半导体层所含的Si相结合。
2.根据权利要求1所述的配线结构，其中，所述Cu-Si扩散层通过在依次形成所述(N、C、F)层、半导体层、及所述Cu系合金膜之后施加热处理而得到。
3.根据权利要求1所述的配线结构，其中，所述半导体层含有非晶硅或多晶硅。
4.一种薄膜晶体管基板，其具备权利要求1～3中任一项所述的配线结构。
5.一种显示装置，其具备权利要求4所述的薄膜晶体管基板。
6.根据权利要求1～3中任一项所述的配线结构，其构成显示装置或半导体装置。
7.一种薄膜晶体管基板的制造方法，其是制造权利要求4所述的薄膜晶体管基板的方法，依次包括，
在薄膜晶体管的半导体层上形成含有选自氮、碳及氟中的至少一种元素的(N、C、F)层的第1工序，以及，
在所述第1工序后，形成半导体层的第2工序。
8.根据权利要求7所述的制造方法，其中，所述第1工序在半导体层形成装置中进行处理。
9.根据权利要求8所述的制造方法，其中，所述第1工序和所述第2工序在同一半导体层形成用腔室内连续地进行。
10.根据权利要求7所述的制造方法，其中，所述第1工序包含如下步骤：通过利用含有选自氮、碳及氟中的至少一种元素的气体的等离子体蚀刻，来形成(N、C、F)层。
11.根据权利要求7所述的制造方法，其中，所述第1工序包含如下步骤：通过利用含有选自氮、碳及氟中的至少一种元素的气体与半导体层形成所使用的原料气体的混合气体的等离子体蚀刻，来形成(N、C、F)层。
CN2009801255359A 2008-07-03 2009-07-03 配线结构、薄膜晶体管基板及其制造方法、以及显示装置 Pending CN102077323A (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2008174616 2008-07-03
JP2008-174616 2008-07-03
JP2009068447 2009-03-19
JP2009-068447 2009-03-19
PCT/JP2009/062213 WO2010001998A1 (ja) 2008-07-03 2009-07-03 配線構造、薄膜トランジスタ基板およびその製造方法、並びに表示装置

Publications (1)

Publication Number Publication Date
CN102077323A true CN102077323A (zh) 2011-05-25

Family

ID=41466088

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009801255359A Pending CN102077323A (zh) 2008-07-03 2009-07-03 配线结构、薄膜晶体管基板及其制造方法、以及显示装置

Country Status (6)

Country Link
US (1) US8535997B2 (zh)
JP (1) JP5584436B2 (zh)
KR (1) KR20110028313A (zh)
CN (1) CN102077323A (zh)
TW (1) TWI525773B (zh)
WO (1) WO2010001998A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111508836A (zh) * 2020-04-20 2020-08-07 Tcl华星光电技术有限公司 防止材料扩散的方法及薄膜晶体管器件

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4117001B2 (ja) 2005-02-17 2008-07-09 株式会社神戸製鋼所 薄膜トランジスタ基板、表示デバイス、および表示デバイス用のスパッタリングターゲット
JP4567091B1 (ja) 2009-01-16 2010-10-20 株式会社神戸製鋼所 表示装置用Ｃｕ合金膜および表示装置
CN102473732B (zh) 2009-07-27 2015-09-16 株式会社神户制钢所 布线结构以及具备布线结构的显示装置
JP2011222567A (ja) * 2010-04-02 2011-11-04 Kobe Steel Ltd 配線構造、表示装置、および半導体装置
JP2012027159A (ja) * 2010-07-21 2012-02-09 Kobe Steel Ltd 表示装置
JP2012180540A (ja) 2011-02-28 2012-09-20 Kobe Steel Ltd 表示装置および半導体装置用Ａｌ合金膜
JP5685125B2 (ja) * 2011-03-31 2015-03-18 株式会社神戸製鋼所 配線構造、表示装置、および半導体装置
JP5171990B2 (ja) 2011-05-13 2013-03-27 株式会社神戸製鋼所 Ｃｕ合金膜および表示装置
JP5524905B2 (ja) 2011-05-17 2014-06-18 株式会社神戸製鋼所 パワー半導体素子用Ａｌ合金膜
JP2013084907A (ja) 2011-09-28 2013-05-09 Kobe Steel Ltd 表示装置用配線構造
JP5912046B2 (ja) * 2012-01-26 2016-04-27 株式会社Ｓｈカッパープロダクツ 薄膜トランジスタ、その製造方法および該薄膜トランジスタを用いた表示装置
JP2014194720A (ja) * 2013-03-29 2014-10-09 Dainippon Printing Co Ltd タッチパネルセンサ、タッチパネルモジュールおよびタッチパネルセンサの製造方法
CN104882488B (zh) * 2015-06-15 2018-03-20 合肥鑫晟光电科技有限公司 薄膜晶体管、阵列基板及其制作方法、显示装置
US10410883B2 (en) 2016-06-01 2019-09-10 Corning Incorporated Articles and methods of forming vias in substrates
US10794679B2 (en) 2016-06-29 2020-10-06 Corning Incorporated Method and system for measuring geometric parameters of through holes
US10134657B2 (en) 2016-06-29 2018-11-20 Corning Incorporated Inorganic wafer having through-holes attached to semiconductor wafer
US11078112B2 (en) 2017-05-25 2021-08-03 Corning Incorporated Silica-containing substrates with vias having an axially variable sidewall taper and methods for forming the same
US10580725B2 (en) 2017-05-25 2020-03-03 Corning Incorporated Articles having vias with geometry attributes and methods for fabricating the same
US11554984B2 (en) 2018-02-22 2023-01-17 Corning Incorporated Alkali-free borosilicate glasses with low post-HF etch roughness
US11152294B2 (en) 2018-04-09 2021-10-19 Corning Incorporated Hermetic metallized via with improved reliability
CN113474311B (zh) 2019-02-21 2023-12-29 康宁股份有限公司 具有铜金属化贯穿孔的玻璃或玻璃陶瓷制品及其制造过程
JP7299141B2 (ja) 2019-11-21 2023-06-27 デンカ株式会社 複合基板及びその製造方法、並びに、回路基板及びその製造方法

Family Cites Families (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62298168A (ja) * 1986-06-18 1987-12-25 Hitachi Ltd 半導体装置
JPS63136568A (ja) * 1986-11-27 1988-06-08 Fujitsu Ltd 半導体装置
JPS63136567A (ja) * 1986-11-27 1988-06-08 Fujitsu Ltd 半導体装置
JPS6482673A (en) * 1987-09-25 1989-03-28 Sumitomo Metal Ind Manufacture of thin film semiconductor element
JP2733006B2 (ja) 1993-07-27 1998-03-30 株式会社神戸製鋼所 半導体用電極及びその製造方法並びに半導体用電極膜形成用スパッタリングターゲット
JPH0766423A (ja) 1993-08-31 1995-03-10 Toshiba Corp 液晶表示装置用アレイ基板
JPH07326756A (ja) 1994-05-30 1995-12-12 Kyocera Corp 薄膜トランジスタおよびその製造方法
JP3365954B2 (ja) 1997-04-14 2003-01-14 株式会社神戸製鋼所 半導体電極用Ａｌ−Ｎｉ−Ｙ 合金薄膜および半導体電極用Ａｌ−Ｎｉ−Ｙ 合金薄膜形成用スパッタリングターゲット
JPH11337976A (ja) 1998-03-26 1999-12-10 Toshiba Corp 表示装置用アレイ基板及びこのアレイ基板を備えた平面表示装置
JP4458563B2 (ja) 1998-03-31 2010-04-28 三菱電機株式会社 薄膜トランジスタの製造方法およびこれを用いた液晶表示装置の製造方法
JP4663829B2 (ja) 1998-03-31 2011-04-06 三菱電機株式会社 薄膜トランジスタおよび該薄膜トランジスタを用いた液晶表示装置
JP2000174019A (ja) * 1998-12-01 2000-06-23 Fujitsu Ltd 半導体装置及びその製造方法
JP2001085436A (ja) * 1999-08-27 2001-03-30 Texas Instr Inc <Ti> 拡散バリアの製造方法及び集積回路
JP4238956B2 (ja) 2000-01-12 2009-03-18 エルジー ディスプレイ カンパニー リミテッド 銅配線基板及びその製造方法並びに液晶表示装置
JP2001257350A (ja) * 2000-03-08 2001-09-21 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2001291720A (ja) * 2000-04-05 2001-10-19 Hitachi Ltd 半導体集積回路装置および半導体集積回路装置の製造方法
US8043484B1 (en) * 2001-03-13 2011-10-25 Novellus Systems, Inc. Methods and apparatus for resputtering process that improves barrier coverage
US6696360B2 (en) * 2001-03-15 2004-02-24 Micron Technology, Inc. Barrier-metal-free copper damascene technology using atomic hydrogen enhanced reflow
JP2002353222A (ja) 2001-05-29 2002-12-06 Sharp Corp 金属配線、それを備えた薄膜トランジスタおよび表示装置
JP2003060210A (ja) * 2001-08-09 2003-02-28 Advanced Display Inc 薄膜半導体装置及びその製造方法
JP4783525B2 (ja) 2001-08-31 2011-09-28 株式会社アルバック 薄膜アルミニウム合金及び薄膜アルミニウム合金形成用スパッタリングターゲット
JP2003273109A (ja) 2002-03-14 2003-09-26 Advanced Display Inc Ａｌ配線用薄膜及びその製造方法並びにこれを用いた液晶表示装置
JP4117672B2 (ja) * 2002-05-01 2008-07-16 ソニー株式会社 固体撮像素子及び固体撮像装置、並びにこれらの製造方法
KR100866976B1 (ko) 2002-09-03 2008-11-05 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 제조방법
JP3940385B2 (ja) 2002-12-19 2007-07-04 株式会社神戸製鋼所 表示デバイスおよびその製法
KR100904524B1 (ko) 2002-12-31 2009-06-25 엘지디스플레이 주식회사 액정표시장치용 어레이기판 제조방법
KR100968560B1 (ko) * 2003-01-07 2010-07-08 삼성전자주식회사 박막 트랜지스터 기판 및 박막 트랜지스터 기판의금속배선 형성방법
KR100964400B1 (ko) 2003-10-01 2010-06-17 삼성전자주식회사 반도체 소자의 콘택 구조체
JP2005166757A (ja) 2003-11-28 2005-06-23 Advanced Lcd Technologies Development Center Co Ltd 配線構造体、配線構造体の形成方法、薄膜トランジスタ、薄膜トランジスタの形成方法、及び表示装置
JP2005303003A (ja) 2004-04-12 2005-10-27 Kobe Steel Ltd 表示デバイスおよびその製法
JP4541787B2 (ja) 2004-07-06 2010-09-08 株式会社神戸製鋼所 表示デバイス
JP4330517B2 (ja) 2004-11-02 2009-09-16 株式会社神戸製鋼所 Ｃｕ合金薄膜およびＣｕ合金スパッタリングターゲット並びにフラットパネルディスプレイ
JP4579709B2 (ja) 2005-02-15 2010-11-10 株式会社神戸製鋼所 Ａｌ−Ｎｉ−希土類元素合金スパッタリングターゲット
JP4117001B2 (ja) 2005-02-17 2008-07-09 株式会社神戸製鋼所 薄膜トランジスタ基板、表示デバイス、および表示デバイス用のスパッタリングターゲット
TWI271866B (en) * 2005-05-18 2007-01-21 Au Optronics Corp Thin film transistor and process thereof
JP4542008B2 (ja) * 2005-06-07 2010-09-08 株式会社神戸製鋼所 表示デバイス
TWI261929B (en) * 2005-06-13 2006-09-11 Au Optronics Corp Switching device for a pixel electrode and methods for fabricating the same
US7411298B2 (en) 2005-08-17 2008-08-12 Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel, Ltd.) Source/drain electrodes, thin-film transistor substrates, manufacture methods thereof, and display devices
US7683370B2 (en) 2005-08-17 2010-03-23 Kobe Steel, Ltd. Source/drain electrodes, transistor substrates and manufacture methods, thereof, and display devices
JP2008010801A (ja) * 2005-08-17 2008-01-17 Kobe Steel Ltd ソース−ドレイン電極、薄膜トランジスタ基板およびその製造方法、並びに表示デバイス
KR101235135B1 (ko) 2005-12-19 2013-02-20 삼성디스플레이 주식회사 금속 배선, 이의 제조 방법, 이를 구비한 표시 기판 및표시 기판의 제조 방법
KR101148197B1 (ko) * 2005-12-19 2012-05-23 삼성전자주식회사 양방향 표시 장치
US7781767B2 (en) 2006-05-31 2010-08-24 Kobe Steel, Ltd. Thin film transistor substrate and display device
JP5214858B2 (ja) 2006-06-22 2013-06-19 三菱電機株式会社 Ｔｆｔアレイ基板及びその製造方法
JP2008098611A (ja) 2006-09-15 2008-04-24 Kobe Steel Ltd 表示装置
JP4280277B2 (ja) 2006-09-28 2009-06-17 株式会社神戸製鋼所 表示デバイスの製法
WO2008047726A1 (en) 2006-10-13 2008-04-24 Kabushiki Kaisha Kobe Seiko Sho Thin film transistor substrate and display device
JP4746021B2 (ja) * 2006-10-13 2011-08-10 株式会社神戸製鋼所 薄膜トランジスタ基板の製造方法、および表示デバイス
JP2008127623A (ja) 2006-11-20 2008-06-05 Kobelco Kaken:Kk Ａｌ基合金スパッタリングターゲットおよびその製造方法
JP4377906B2 (ja) 2006-11-20 2009-12-02 株式会社コベルコ科研 Ａｌ−Ｎｉ−Ｌａ系Ａｌ基合金スパッタリングターゲット、およびその製造方法
JP4170367B2 (ja) 2006-11-30 2008-10-22 株式会社神戸製鋼所 表示デバイス用Ａｌ合金膜、表示デバイス、及びスパッタリングターゲット
JP4355743B2 (ja) 2006-12-04 2009-11-04 株式会社神戸製鋼所 Ｃｕ合金配線膜とそのＣｕ合金配線膜を用いたフラットパネルディスプレイ用ＴＦＴ素子、及びそのＣｕ合金配線膜を作製するためのＣｕ合金スパッタリングターゲット
US7919795B2 (en) * 2006-12-21 2011-04-05 Samsung Electronics Co., Ltd. Wire structure, method for fabricating wire, thin film transistor substrate, and method for fabricating the thin film transistor substrate
JP4705062B2 (ja) 2007-03-01 2011-06-22 株式会社神戸製鋼所 配線構造およびその作製方法
JP5357401B2 (ja) * 2007-03-22 2013-12-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4496237B2 (ja) * 2007-05-14 2010-07-07 株式会社 日立ディスプレイズ 液晶表示装置
JP2009004518A (ja) 2007-06-20 2009-01-08 Kobe Steel Ltd 薄膜トランジスタ基板、および表示デバイス
JP2009008770A (ja) 2007-06-26 2009-01-15 Kobe Steel Ltd 積層構造およびその製造方法
US20090001373A1 (en) 2007-06-26 2009-01-01 Kabushiki Kaisha Kobe Seiko Sho (Kobe Steel Ltd.) Electrode of aluminum-alloy film with low contact resistance, method for production thereof, and display unit
JP2009010052A (ja) 2007-06-26 2009-01-15 Kobe Steel Ltd 表示装置の製造方法
JP5143649B2 (ja) 2007-07-24 2013-02-13 株式会社コベルコ科研 Ａｌ−Ｎｉ−Ｌａ−Ｓｉ系Ａｌ合金スパッタリングターゲットおよびその製造方法
JP4611417B2 (ja) 2007-12-26 2011-01-12 株式会社神戸製鋼所 反射電極、表示デバイス、および表示デバイスの製造方法
DE102008016424B4 (de) * 2008-03-31 2011-06-01 Amd Fab 36 Limited Liability Company & Co. Kg Verfahren mit einem Bilden einer Kontaktloshöffnung und eines Grabens in einer dielektrischen Schicht mit kleinem ε
JP5432550B2 (ja) 2008-03-31 2014-03-05 株式会社コベルコ科研 Ａｌ基合金スパッタリングターゲットおよびその製造方法
JP5571887B2 (ja) * 2008-08-19 2014-08-13 アルティアム サービシズ リミテッド エルエルシー 液晶表示装置及びその製造方法
TWI479574B (zh) * 2009-03-16 2015-04-01 Hannstar Display Corp Ｔｆｔ陣列基板及其製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111508836A (zh) * 2020-04-20 2020-08-07 Tcl华星光电技术有限公司 防止材料扩散的方法及薄膜晶体管器件

Also Published As

Publication number Publication date
US8535997B2 (en) 2013-09-17
KR20110028313A (ko) 2011-03-17
US20110121297A1 (en) 2011-05-26
WO2010001998A1 (ja) 2010-01-07
TWI525773B (zh) 2016-03-11
JP5584436B2 (ja) 2014-09-03
JP2010245495A (ja) 2010-10-28
TW201017849A (en) 2010-05-01

Similar Documents

Publication Publication Date Title
CN102077323A (zh) 配线结构、薄膜晶体管基板及其制造方法、以及显示装置
CN101971294B (zh) 配线结构、薄膜晶体管基板及其制造方法、以及显示装置
KR101990051B1 (ko) 무불소텅스텐 배리어층을 구비한 반도체장치 및 그 제조 방법
CN101523612B (zh) 薄膜晶体管基板及显示器件
US7563659B2 (en) Method of fabricating poly-crystalline silicon thin film and method of fabricating transistor using the same
JP2023165801A5 (ja) 半導体装置
KR101322150B1 (ko) 스트레서층에 인접한 액티브 영역을 갖는 트랜지스터구조를 포함하는 전자 디바이스와 이의 형성 공정
CN105097951A (zh) 用以制造高效能金属氧化物和金属氮氧化物薄膜晶体管的栅极介电层处理
KR20120068738A (ko) 반도체 장치 및 그 제작 방법
CN107851669A (zh) 半导体装置及其制造方法
CN101861642A (zh) 薄膜晶体管、薄膜晶体管的制作方法以及显示装置
US8729567B2 (en) Silicon carbide semiconductor device
CN100481361C (zh) 评估半导体器件的方法
CN102822945B (zh) 配线构造、显示装置和半导体装置
JPWO2008117430A1 (ja) 半導体装置の製造方法、半導体装置
JP4280871B2 (ja) 絶縁膜積層体、絶縁膜積層体の製造方法、半導体装置及び半導体装置の製造方法
KR101970548B1 (ko) 산화물 절연막, 산화물 반도체 박막트랜지스터 소자 및 그 제조방법
KR100727255B1 (ko) 반도체 소자 및 이의 제조 방법
KR100840640B1 (ko) 반도체 소자의 제조 방법
CN107393827A (zh) 薄膜晶体管基板及其制造方法
US20080124849A1 (en) Fabricating method of semiconductor device
US20120282783A1 (en) Method for fabricating high-k dielectric layer
KR20000027537A (ko) 박막 트랜지스터의 제조 방법
KR20080039636A (ko) 에피실리콘층과 코발트질화막을 이용한코발트다이실리사이드 에피층 형성 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20110525