JP5912046B2 - 薄膜トランジスタ、その製造方法および該薄膜トランジスタを用いた表示装置 - Google Patents

薄膜トランジスタ、その製造方法および該薄膜トランジスタを用いた表示装置 Download PDF

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Description

本発明は、薄膜トランジスタおよびそれを用いた表示装置に関し、特に、銅配線によるゲート電極および/またはソース/ドレイン電極を具備する薄膜トランジスタ、その製造方法および該薄膜トランジスタを用いたアクティブマトリクス型の表示装置に関するものである。
近年、液晶ディスプレイ（LCD）や有機ELディスプレイ（OLED）などの薄型ディスプレイ（表示装置）の市場が拡大を続けている。これらの薄型ディスプレイの駆動回路や画素回路には、薄膜トランジスタ（TFT: thin film transistor）が使用されている。回路を構成するTFTは、その性能がディスプレイの高性能化（大型化、画素の高精細化、フレーム周波数の増大など）を決定するため、重要な役割を担っている。
従来から、TFTの配線（ゲート電極やソース/ドレイン電極などを含む）として、Al（アルミニウム）配線が広く利用されている。また、Al配線表面でのヒロックの形成抑制や透明導電膜との電気的接続性を確保するために、AlとMo（モリブデン）との積層膜（Mo/Al/Mo）配線がしばしば使用されている。しかしながら、Moが高価な材料であることに加えて、電気化学的性質が大きく異なる金属同士の積層構造によりエッチング工程が複雑になるため、製造コストが高いという問題があった。
一方、ディスプレイの大型化や動画質の向上のために、従来から、より比抵抗の小さい配線が求められていた。例えば、TFTの配線として、従来のAlとMoとの積層膜配線に替えて、Cu（銅）配線を使用することが種々検討されている。Cuの比抵抗はAlの比抵抗よりも小さいため、配線を伝わる電気信号が遅れる伝播遅延現象を低減でき、ディスプレイの大型化や動画質の向上に貢献する。また、Cu配線は、表面にヒロックを形成せず透明導電膜との直接接続が可能であるため、AlとMoとの積層膜配線よりも製造コストを低減できる利点もあるとされている。
しかしながら、Cu配線をTFTに適用する際には、以下のような問題が存在する。例えば、Cu配線は、ガラス基板や半導体膜（例えばSi（シリコン）膜）や金属酸化物膜などとの密着性が悪い。また、Cuと半導体膜とが直接接する場合、Cu配線形成後の工程における加熱により、Cu配線から半導体膜内部にCuが拡散し、TFT特性を劣化させることがある。これは、ディスプレイの表示品位の低下につながる。
上述した密着性の問題やCu拡散の問題を解決するために様々な技術が提案されている。一例として、特許文献１（特開2010-050112号公報）には、液晶表示装置を構成するTFTにおいて、ソース電極およびドレイン電極が、銅を主体とする層と該層を被覆する酸化マンガンを含む酸化物層からなり、半導体層と前記ソース電極あるいは前記ドレイン電極とが、電気的にオーミック接合性を有していることを特徴とする液晶表示装置が開示されている。特許文献１によると、半導体層あるいは画素電極との密着性が高い酸化被膜を形成して、配線材料等の酸化を防止できると共に、アモルファスシリコンなどの半導体層とパッシベーション層に挟持されたソース電極あるいはドレイン電極が安定なオーミック接合性を有するTFT構造からなる液晶表示装置を提供することができるとしている。
また、特許文献２（特開2010-251583号公報）には、配線構造の製造方法であって、基板を準備する基板準備工程と、基板上に半導体層（アモルファスシリコン層）を形成する半導体層形成工程と、半導体層上にドーパントを含むドーパント含有半導体層（ドーパント含有シリコン層）を形成するドーパント含有半導体層形成工程と、ドーパント含有半導体層の表面を、水分子を含ませた酸化性ガス雰囲気中で加熱することにより、ドーパント含有半導体層の表面に酸化層（シリコン酸化層）を形成する酸化層形成工程と、酸化層上に合金層（Ni、Co、Mn、Zn、Mg、Al、Zr、Ti、Fe、及びAgからなる群から選択される少なくとも１つの金属元素が添加されたCu合金層）を形成する合金層形成工程と、合金層上に配線層（３Ｎ以上の無酸素銅からなるCu層）を形成する配線層形成工程とを備える製造方法が開示されている。特許文献２によると、低い製造コストでシリコン層上に配線構造を製造できるとしている。
また、特許文献３（特開2011-48323号公報）には、透明基板上に、透明基板と直接接触する表示装置用Cu合金膜を有する表示装置であって、前記Cu合金膜は、Zn，Ni，Ti，Al，Mg，Ca，W，NbおよびMnよりなる群から選択される少なくとも１種の元素を合計で2〜20原子％含むCu合金からなる第一層と、純Cu、またはCuを主成分とするCu合金であって前記第一層よりも電気抵抗率の低いCu合金からなる第二層と、を含む積層構造を有し、前記第一層が前記透明基板と接触している表示装置が開示されている。特許文献３によると、透明基板との高い密着性と、Cu合金膜全体としての低い電気抵抗率を両方実現することができるとしている。また、当該積層構造のCu合金膜（配線膜）は、安価なソーダライムガラス基板を用いたときに生じるナトリウムイオンなどの拡散に対する耐性に優れていると共に、積層構造内のエッチング速度に極端な差がないことから、微細パターンの加工を容易に行なうことができるとしている。
特開２０１０−０５０１１２号公報 特開２０１０−２５１５８３号公報 特開２０１１−４８３２３号公報
最近では薄型ディスプレイ（表示装置）に対する高性能化（大型化、画素の高精細化、フレーム周波数の増大による動画性能向上など）の要求がますます高まってきており、TFT特性を劣化させることなく配線抵抗を更に下げることが重要になっている。加えて、表示装置の価格は急速なペースで下落を続けているため、製造コストのさらなる低減の要求が非常に強くなっている。これらの要求に対し、上述した特許文献１〜３に記載された従来技術では、要求されるレベルを満たすことが困難になってきた。
したがって本発明の目的は、上記要求を満たすため、基板や半導体膜との密着性および半導体膜との電気的接続性が良好でありかつ従来よりも電気抵抗が小さい配線を具備する薄膜トランジスタを提供することにある。また、該薄膜トランジスタを低コストで製造する製造方法を提供することにある。さらに、該薄膜トランジスタを用いた高性能な表示装置を提供することにある。
（I）本発明の１つの態様は、基板上に、半導体膜とゲート電極とソース電極とドレイン電極とを具備する薄膜トランジスタであって、
前記ゲート電極、前記ソース電極および前記ドレイン電極の内の少なくとも１つの電極は、銅合金からなる第１電極層と純銅（Cu）からなる第２電極層とで構成される２層構造を有し、前記第１電極層の銅合金は、銅に対してリン（P）とその他の元素とが添加された銅合金であり、前記その他の元素は、マンガン（Mn）、マグネシウム（Mg）、カルシウム（Ca）、ニッケル（Ni）、亜鉛（Zn）、シリコン（Si）、アルミニウム（Al）、ベリリウム（Be）、ガリウム（Ga）、インジウム（In）、鉄（Fe）、チタン（Ti）、バナジウム（V）、コバルト（Co）、ジルコニウム（Zr）、およびハフニウム（Hf）の内から選ばれる少なくとも１種の元素であり、前記第１電極層の厚さが10 nm以上50 nm以下であり、前記第２電極層の厚さが300 nm以上600 nm以下であり、前記その他の元素の濃度（単位：at.％）と前記第１電極層の厚さ（単位：nm）との積が50 at.％・nm以上400 at.%・nm以下の範囲である薄膜トランジスタを提供する。
（II）本発明の他の態様は、基板上に、半導体膜とゲート電極とソース電極とドレイン電極とを具備する薄膜トランジスタであって、
前記ゲート電極、前記ソース電極および前記ドレイン電極の内の少なくとも１つの電極は、銅合金からなる第１電極層と純銅からなる第２電極層と銅合金からなる第３電極層とで構成される３層構造を有し、前記第１電極層および前記第３電極層の銅合金は、銅に対してリンとその他の元素とが添加された銅合金であり、前記その他の元素は、Mn、Mg、Ca、Ni、Zn、Si、Al、Be、Ga、In、Fe、Ti、V、Co、Zr、およびHfの内から選ばれる少なくとも１種の元素であり、前記第１電極層および前記第３電極層の厚さがそれぞれ10 nm以上100 nm以下であり、前記第２電極層の厚さが300 nm以上600 nm以下であり、前記その他の元素の濃度（単位：at.％）と、前記第１電極層および前記第３電極層の厚さ（単位：nm）との積がそれぞれ50 at.％・nm以上250 at.％・nm以下の範囲である薄膜トランジスタを提供する。
なお、本発明において、層や膜の厚さとは、成膜・形成時の名目厚さを意味するものとする。ゲート電極、ソース電極およびドレイン電極は、薄膜トランジスタを構成する配線の一種と定義する。また、第１電極層および第３電極層は、該電極層に隣接する基板または各種膜との間に形成される前記その他の元素を含有する酸化物膜を含むものと定義する（詳細は後述する）。
また、本発明は、上記の本発明に係る薄膜トランジスタにおいて、以下のような改良や変更を加えることができる。
（i）前記銅合金におけるリンの濃度が0.01 at.％以上0.5 at.％以下であり、前記銅合金におけるその他の元素の濃度が2 at.％以上20 at.％以下である。
（ii）前記その他の元素が、マンガンである。
（iii）前記銅合金中の酸素濃度が、0.5 at.％未満である。
（iv）前記半導体膜が、非晶質シリコン、多結晶シリコン、または微結晶シリコンからなる。
（v）前記半導体膜が、酸化物半導体からなる。
（vi）前記半導体膜と前記ソース電極との間および前記半導体膜と前記ドレイン電極との間に、厚さ1〜3 nmの酸化シリコン膜が介在している。
（vii）前記薄膜トランジスタが、ボトムゲート型である。
（viii）前記薄膜トランジスタが、トップゲート型である。
（ix）薄膜トランジスタを用いた表示装置であって、前記薄膜トランジスタが、上記の本発明に係る薄膜トランジスタである表示装置を提供する。
（x）前記表示装置が、液晶表示装置、有機ＥＬ表示装置、または電子ペーパー表示装置である。
（III）本発明の更に他の態様は、半導体膜形成工程とゲート電極形成工程とソース/ドレイン電極形成工程とを含む薄膜トランジスタの製造方法であって、
前記ゲート電極形成工程および前記ソース/ドレイン電極形成工程の内の少なくとも１つの工程は、銅合金からなる第１電極層を形成する第１電極層形成工程と、純銅からなる第２電極層を形成する第２電極層形成工程とから構成され、前記第１電極層の銅合金は、銅に対してリンとその他の元素とが添加された銅合金であり、前記その他の元素は、Mn、Mg、Ca、Ni、Zn、Si、Al、Be、Ga、In、Fe、Ti、V、Co、Zr、およびHfの内から選ばれる少なくとも１種の元素であり、前記第１電極層形成工程は、前記第１電極層の厚さが10 nm以上50 nm以下となり、前記その他の元素の濃度（単位：at.％）と前記第１電極層の厚さ（単位：nm）との積が50 at.％・nm以上400 at.％・nm以下の範囲となるように成膜する工程であり、前記第２電極層形成工程は、前記第２電極層の厚さが300 nm以上600 nm以下となるように成膜する工程である薄膜トランジスタの製造方法を提供する。
（IV）本発明の更に他の態様は、半導体膜形成工程とゲート電極形成工程とソース/ドレイン電極形成工程とを含む薄膜トランジスタの製造方法であって、
前記ゲート電極形成工程および前記ソース/ドレイン電極形成工程の内の少なくとも１つの工程は、銅合金からなる第１電極層を形成する第１電極層形成工程と、純銅からなる第２電極層を形成する第２電極層形成工程と、銅合金からなる第３電極層を形成する第３電極層形成工程とから構成され、前記第１電極層および前記第３電極層の銅合金は、銅に対してリンとその他の元素とが添加された銅合金であり、前記その他の元素は、Mn、Mg、Ca、Ni、Zn、Si、Al、Be、Ga、In、Fe、Ti、V、Co、Zr、およびHfの内から選ばれる少なくとも１種の元素であり、前記第１電極層形成工程は、前記第１電極層の厚さが10 nm以上100 nm以下となり、前記その他の元素の濃度（単位：at.％）と前記第１電極層の厚さ（単位：nm）との積が50 at.％・nm以上250 at.％・nm以下の範囲となるように成膜する工程であり、前記第２電極層形成工程は、前記第２電極層の厚さが300 nm以上600 nm以下となるように成膜する工程であり、前記第３電極層形成工程は、前記第３電極層の厚さが10 nm以上100 nm以下となり、前記その他の元素の濃度（単位：at.％）と前記第３電極層の厚さ（単位：nm）との積が50 at.％・nm以上250 at.％・nm以下の範囲となるように成膜する工程である薄膜トランジスタの製造方法を提供する。
本発明によれば、基板や半導体膜との密着性および半導体膜との電気的接続性が良好でありかつ従来よりも電気抵抗が小さい配線を具備する薄膜トランジスタを提供することができる。また、該薄膜トランジスタを低コストで製造する製造方法を提供することができる。さらに、該薄膜トランジスタを用いることによって高性能な表示装置を提供することができる。
本発明の第１の実施形態に係る薄膜トランジスタの構造例を示す断面模式図である。 ゲート電極形成工程の一部（電極部材の形成）を示す断面模式図である。 ゲート電極形成工程の他の一部（パターニング）を示す断面模式図である。 ゲート絶縁膜形成工程を示す断面模式図である。 半導体膜形成工程の一部（成膜）を示す断面模式図である。 半導体膜形成工程の他の一部（パターニング）を示す断面模式図である。 極薄酸化膜形成工程を示す断面模式図である。 ソース/ドレイン電極形成工程の一部（電極部材の形成）を示す断面模式図である。 ソース/ドレイン電極形成工程の他の一部（パターニング）を示す断面模式図である。 チャネル形成工程を示す断面模式図である。 保護膜形成工程を示す断面模式図である。 本発明の第２の実施形態に係る薄膜トランジスタの構造例を示す断面模式図である。 ゲート電極形成工程の一部（電極部材の形成）を示す断面模式図である。 ゲート絶縁膜形成工程を示す断面模式図である。 ソース/ドレイン電極形成工程の一部（電極部材の形成）を示す断面模式図である。 保護膜形成工程を示す断面模式図である。 本発明の第３の実施形態に係る薄膜トランジスタの構造例を示す断面模式図である。 半導体膜形成工程の一部（成膜）を示す断面模式図である。 半導体膜形成工程の他の一部（パターニング）を示す断面模式図である。 保護膜形成工程を示す断面模式図である。 本発明に係る表示装置（アクティブマトリクス型の液晶表示装置）の画素構成の１例を示す平面模式図である。 図７に示した本発明に係る液晶表示装置の断面模式図である。
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同義の部位には同じ符号を付して、重複する説明を省略する。また、本発明は、ここに取り上げる実施形態に限定されるものではなく、要旨を変更しない範囲で適宜組み合わせや改良が可能である。例えば、以下では、ボトムゲート・トップコンタクト型の薄膜トランジスタを代表例として説明するが、他の型（例えば、ボトムゲート・ボトムコンタクト型、トップゲート・ボトムコンタクト型、トップゲート・トップコンタクト型）の薄膜トランジスタであっても、同じ技術思想で実現できる。
［本発明の第１の実施形態］
（薄膜トランジスタ）
図１は、本発明の第１の実施形態に係る薄膜トランジスタの構造例を示す断面模式図である。図１に示したように、本実施形態のTFTはボトムゲート型であり、その構造の概略は、基板1上に、ゲート電極4、ゲート絶縁膜5、半導体膜9、ソース電極12、ドレイン電極13、および保護膜14が略この順に積層されたものである。本発明は、ゲート電極4、ソース電極12およびドレイン電極13の構成に特徴を有する。他の部分の構成は、従前と同じでよい。
（薄膜トランジスタの製造方法）
次に、製造工程に沿って、本実施形態の薄膜トランジスタをより詳細に説明する。
（１−１）ゲート電極形成工程
図２Ａは、ゲート電極形成工程の一部（電極部材の形成）を示す断面模式図である。図２Ａに示すように、スパッタ法などの手法により、基板1上に銅合金（以下、Cu合金と表記する）からなる第１電極層2を形成する第１電極層形成工程を行い、引き続いて、第１電極層2上に純銅（以下、単純にCuと表記する）からなる第２電極層3を形成する第２電極層形成工程を行って、２層構造の電極部材を形成する。基板1は、絶縁性の基板であれば特に限定されず、例えば、無アルカリガラス基板や耐熱性樹脂フィルムなどを用いることができる。第１電極層2のCu合金は、Cuに対してリン（P）とその他の元素とが添加されたCu合金である。
Cu合金中のPは、Cu合金スパッタリングターゲット材料中の酸素濃度を低減する脱酸剤として作用し、第１電極層2中のCuマトリックスに固溶する酸素の濃度を低減する効果がある。第１電極層2のCu合金中の酸素濃度は、0.5 at.％未満とすることが好ましい。Cu合金中の酸素濃度が0.5 at.％以上になると、Cu合金に添加したその他の元素と化合する頻度が高まり、Cuマトリックス中での当該その他の元素の拡散を阻害する。Pの添加濃度は、0.01〜0.5 at.％が好ましい。Pの添加濃度が0.01 at％未満だと脱酸剤としての作用が不十分となり、0.5 at％超だとCu合金の比抵抗が増大する。
第１電極層2のCu合金に添加されるその他の元素としては、マンガン（Mn）、マグネシウム（Mg）、カルシウム（Ca）、ニッケル（Ni）、亜鉛（Zn）、シリコン（Si）、アルミニウム（Al）、ベリリウム（Be）、ガリウム（Ga）、インジウム（In）、鉄（Fe）、チタン（Ti）、バナジウム（V）、コバルト（Co）、ジルコニウム（Zr）、およびハフニウム（Hf）の内から選ばれる少なくとも１種の元素が好ましい。特に、Cuマトリックス中での拡散性に優れるMnが好ましい。当該その他の元素は、後工程での熱処理により基板1に向かって拡散し、基板1と第１電極層2との界面で酸化物を形成して析出する。該酸化物は、基板1と第１電極層2との密着性を高める効果がある。また、酸化物を形成することによりCuマトリックスに固溶する該その他の元素の濃度が低減することから、Cu合金の比抵抗が低下する効果もある。
該その他の元素の添加濃度は、2〜20 at.％が好ましい。また、第１電極層2の厚さは、10〜50 nmが好ましい。加えて、該その他の元素の濃度と第１電極層2の厚さとの積が、50〜400 at.％・nmの範囲となることが好ましい。これは、基板1と第１電極層2との界面での酸化物析出量が、該その他の元素の添加濃度と、第１電極層2の厚さ（すなわち拡散距離）とに依存するためである。
該その他の元素の添加濃度が2 at.％未満であると、該その他の元素の拡散量が過少となり、基板1と第１電極層2との界面に析出する酸化物が連続的な膜を形成できない。一方、該その他の元素の添加濃度が20 at.％超であると、Cuマトリックス中の固溶量（残留量）が過多となり、Cu合金の比抵抗が増大する。
前述したように、第１電極層2のCu合金中のその他の元素は、後工程での熱処理により基板1に向かって拡散し、基板1と第１電極層2との界面で酸化物を形成して析出する。後工程での熱処理条件としては、例えば、250〜300℃で60〜120秒間保持（加熱・冷却時間含めると120〜240秒程度）がある。この環境下でCuマトリックス中を該その他の元素が拡散できる距離は、50 nm以下程度である。第１電極層2の厚さが50 nm超になると、拡散すべき距離が長くなり過ぎて、後工程の熱処理中に適切な拡散・酸化物形成が完了せずCuマトリックス中に該その他の元素が多く残留する。一方、第１電極層2の厚さが10 nm未満であると、薄過ぎて第１電極層2自体が連続性を確保することが困難になり、第１電極層2が剥離する可能性が生じる。
上述の観点から、Cu合金中のその他の元素の濃度と第１電極層2の厚さとの積が、50〜400 at.％・nmの範囲となることが好ましい。当該積が50 at.％・nm未満であると、第１電極層2と基板1との密着性の確保が困難になる。一方、当該積が400 at.％・nm超になると、該その他の元素がCu合金中に過剰に残留し、比抵抗が増大する（例えば、Alの比抵抗と同等以上（2.6μΩcm以上）となる）。
Cuからなる第２電極層3の厚さは、300〜600 nmが好適である。従来の配線に用いられていたAlは、厚膜化するとヒロックが発生しやすいため、300 nm以上の厚膜化は一般に困難であった。これに対し、Cuはヒロックが発生しないため、ゲート絶縁膜5で十分被覆することができる600 nm程度まで容易に厚膜化が可能である。Cuからなる第２電極層3を厚膜化することで、比抵抗の低減との相乗効果により、ゲート電極4の配線抵抗をAl配線の場合の1/2以下に低抵抗化できる。これは、表示装置の高性能化（パネルの大型化、画素の高精細化、フレーム周波数の増大）に大きく貢献する。
図２Ｂは、ゲート電極形成工程の他の一部（パターニング）を示す断面模式図である。図２Ｂに示すように、成膜した２層構造の電極部材をパターニングしてゲート電極4を形成する。パターニングの方法に特段の限定は無く、フォトレジストを用いた従前のドライエッチングやウェットエッチングを利用することができる。本発明では、第１電極層2と第２電極層3とが同じCu系材料からなることから、それらのエッチング性に差異が無く形状制御性が高い利点がある。
（１−２）ゲート絶縁膜形成工程
図２Ｃは、ゲート絶縁膜形成工程を示す断面模式図である。ゲート絶縁膜5として、例えば窒化シリコン（SiNx）膜を成膜する。ゲート絶縁膜5の膜厚は、ゲート電極4への被覆が確保できる範囲で調整可能であり、50〜400 nmが好適である。ゲート絶縁膜5の成膜方法に特段の限定は無いが、例えばプラズマCVD法が好ましく用いられる。プラズマCVD法によるSiNx膜の成膜条件は、例えば、250〜300℃で60〜120秒間保持（加熱・冷却時間含めると120〜240秒程度）である。
この工程中に、第１電極層2のCu合金に添加したその他の元素が、基板1に向かって拡散し、基板1と第１電極層2との界面で酸化物膜6を形成する。これにより、基板1と第１電極層2（すなわちゲート電極4）との密着性が向上する。同時に、Cuマトリックスに固溶する該その他の元素の濃度が低減することから、Cu合金の比抵抗が低下する。
（１−３）半導体膜形成工程
図２Ｄは、半導体膜形成工程の一部（成膜）を示す断面模式図である。図２Ｄに示すように、ゲート絶縁膜5上に活性半導体膜7とコンタクト膜8とを連続成膜する。成膜方法に特段の限定は無いが、例えばプラズマCVD法が好ましく用いられる。活性半導体膜7としては、水素化アモルファスシリコン膜（a-Si:H）や微結晶シリコン（μc-Si）などのSi系の膜を好適に用いることができる。活性半導体膜7の膜厚は特に限定されないが、例えば30〜200 nmが好ましい。また、コンタクト膜8としては、Pをドープした水素化アモルファスシリコン膜（n+a-Si:H）を好適に用いることができる。コンタクト膜8の膜厚も特に限定されないが、例えば5〜60 nmが好ましい。
図２Ｅは、半導体膜形成工程の他の一部（パターニング）を示す断面模式図である。図２Ｅに示すように、活性半導体膜7とコンタクト膜8とをパターニングして半導体膜9を形成する。パターニングの方法に特段の限定は無く、フォトレジストを用いた従前のドライエッチングやウェットエッチングを利用することができる。
（１−４）極薄酸化膜形成工程
図２Ｆは、極薄酸化膜形成工程を示す断面模式図である。半導体膜9の表面に、プラズマ酸化処理やオゾン水酸化処理によって極薄酸化膜15を形成する。図２Ｆに示すように、極薄酸化膜15は、ゲート絶縁膜5の表面にも同時に形成される。この極薄酸化膜15は、半導体膜9の上部に形成されるソース電極12およびドレイン電極13から半導体膜9へ、ソース/ドレイン電極中のCu原子が拡散することを抑制する拡散バリアとして作用する。極薄酸化膜15の膜厚は、1〜3 nmであることが好ましい。
プラズマ酸化処理を行う場合、極薄酸化膜15の膜厚は、主に処理時間とパワー密度とにより制御される。極薄酸化膜15の膜厚を1〜3 nmとする場合、プラズマ酸化条件としては、例えば、酸素圧力100〜500 Pa、処理時間1分間、パワー密度0.2〜1 W/cm2で行うことが好ましい。
オゾン水で酸化処理を行う場合、極薄酸化膜15の膜厚は、溶存オゾン濃度により制御される。極薄酸化膜15の膜厚を1〜3 nmとする場合、溶存オゾン濃度としては、例えば、1〜100 ppmが好ましく、3〜50 ppmがより好ましい。
（１−５）ソース/ドレイン電極形成工程
図２Ｇは、ソース/ドレイン電極形成工程の一部（電極部材の形成）を示す断面模式図である。ゲート電極形成工程と同様に、スパッタ法などの手法により、極薄酸化膜15上にCu合金からなる第１電極層10を形成する第１電極層形成工程を行い、引き続いて、第１電極層10上にCuからなる第２電極層11を形成する第２電極層形成工程を行って、２層構造の電極部材を形成する。第１電極層10のCu合金は、第１電極層2と同様に、Cuに対してPとその他の元素とが添加されたCu合金である。
ここで、第１電極層10のCu合金中のPは、前述したCu合金スパッタリングターゲットの脱酸剤としての作用効果に加えて、もう１つの作用効果を有する。具体的には、第１電極層10のCu合金中にPをドープしておくことで、第１電極層10とコンタクト膜8（n+a-Si:H）との間のP濃度勾配を小さくすることができる。その結果、第１電極層10とコンタクト膜8との間で、Pの拡散を抑制することができ、TFT特性の劣化を防止することができる。第１電極層10のCu合金へのPの添加濃度およびCu合金中の酸素濃度は、それぞれ0.01〜0.5 at.％および0.5 at.％未満とすることが好ましい。理由は、第１電極層2と同様である。
また、第１電極層10のCu合金に添加されるその他の元素の種類・添加濃度も、第１電極層2と同様である。さらに、第１電極層10の厚さは10〜50 nmが好ましく、該その他の元素の濃度と第１電極層10の厚さとの積が、50〜400 at.％・nmの範囲となることが好ましい。これらの理由も、第１電極層2と同様である。なお、第１電極層2と第１電極層10とは、それぞれが本発明の規定を満たしている限り、添加元素の種類・濃度や層の厚さが異なっていてもよいし、同じでもよい。
また、Cuからなる第２電極層11に関しても、第２電極層3と同様の理由により、厚さ300〜600 nmが好適である。
図２Ｈは、ソース/ドレイン電極形成工程の他の一部（パターニング）を示す断面模式図である。図２Ｈに示すように、成膜した２層構造の電極部材をパターニングしてソース電極12およびドレイン電極13を形成する。パターニングの方法に特段の限定は無く、フォトレジストを用いた従前のドライエッチングやウェットエッチングを利用することができる。
（１−６）チャネル形成工程
図２Ｉは、チャネル形成工程を示す断面模式図である。図２Ｉに示すように、ソース/ドレイン電極形成工程で使用したフォトレジストをそのまま利用し、ドライエッチング法によりチャンネル上の極薄酸化膜15とコンタクト膜8とを除去してチャネルを形成する。
（１−７）保護膜形成工程
図２Ｊは、保護膜形成工程を示す断面模式図である。保護膜14として、例えば窒化シリコン（SiNx）膜を成膜する。保護膜14の膜厚は、200〜500 nmが好適である。保護膜14の成膜方法に特段の限定は無いが、例えばプラズマCVD法が好ましく用いられる。プラズマCVD法による保護膜14の成膜条件は、ゲート絶縁膜5の場合と同様に、例えば250〜300℃で60〜120秒間保持（加熱・冷却時間含めると120〜240秒程度）である。
この工程中に、第１電極層10のCu合金に添加したその他の元素が、極薄酸化膜15に向かって拡散し、極薄酸化膜15と共に酸化物膜16を形成する。これにより、コンタクト膜8とソース電極12との密着性、コンタクト膜8とドレイン電極13との密着性が向上する。同時に、Cuマトリックスに固溶する該その他の元素の濃度が低減することから、Cu合金の比抵抗が低下する。
（１−８）コンタクトホール形成工程
次に、フォトリソグラフィを利用して、各電極（ゲート電極4、ソース電極12、ドレイン電極13）と外部装置との間で電気信号のやり取りを行うためのコンタクトホール（図示せず）を形成する。
以上の製造工程を経て、本発明の電極構造を有する第１の実施形態のボトムゲート型TFTを作製することができる。なお、上記の各製造工程に、イオン注入、アニール処理、ベーク処理等の工程を適宜加えてもよい。
［本発明の第２の実施形態］
（薄膜トランジスタ）
図３は、本発明の第２の実施形態に係る薄膜トランジスタの構造例を示す断面模式図である。図３に示したように、本実施形態のTFTはボトムゲート型であり、その構造の概略は、基板1上に、ゲート電極23、ゲート絶縁膜5、半導体膜9、ソース電極26、ドレイン電極27、および保護膜14が略この順に積層されたものである。本実施形態が第１の実施形態と最も異なる点は、ゲート電極4、ソース電極26およびドレイン電極27が、Cu合金からなる第１電極層とCuからなる第２電極層とCu合金からなる第３電極層とで構成される３層構造を有することである。
（薄膜トランジスタの製造方法）
次に、製造工程に沿って、本実施形態の薄膜トランジスタをより詳細に説明する。なお、第１の実施形態と同一内容の工程に関しては、重複する説明を省略する。
（２−１）ゲート電極形成工程
図４Ａは、ゲート電極形成工程の一部（電極部材の形成）を示す断面模式図である。図４Ａに示すように、スパッタ法などの手法により、基板1上にCu合金からなる第１電極層21aを形成する第１電極層形成工程を行い、続いて、第１電極層21a上にCuからなる第２電極層22を形成する第２電極層形成工程を行い、更に続いて、第２電極層22上にCu合金からなる第３電極層21bを形成する第３電極層形成工程を行って、3層構造の電極部材を形成する。
第１電極層21aのCu合金および第３電極層21bのCu合金は、第１の実施形態と同様に、それぞれCuに対してPとその他の元素とが添加されたCu合金である。それらCu合金へのPの添加濃度およびCu合金中の酸素濃度は、それぞれ0.01〜0.5 at.％および0.5 at.％未満とすることが好ましい。また、それらCu合金に添加されるその他の元素の種類・添加濃度も、第１の実施形態と同様である。
第１電極層21aおよび第３電極層21bの厚さは、それぞれ10〜100 nmが好ましい。厚さの上限が第１の実施形態のそれに比して高い理由は、後述する。一方、Cu合金に添加されるその他の元素の濃度と第１電極層21aの厚さとの積、および該その他の元素の濃度と第３電極層21bの厚さとの積は、第１の実施形態と同様に、それぞれ50〜250 at.％・nmの範囲となることが好ましい。また、Cuからなる第２電極層22に関しても、第１の実施形態と同様に、厚さ300〜600 nmが好適である。
その後、成膜した３層構造の電極部材をパターニングしてゲート電極23が形成される。
（２−２）ゲート絶縁膜形成工程
図４Ｂは、ゲート絶縁膜形成工程を示す断面模式図である。本実施形態では、ゲート絶縁膜5として、酸化シリコン（SiO2）膜または酸窒化シリコン（SiON）膜を成膜する。ゲート電極23が３層構造を有していることから、ゲート絶縁膜5として酸素を含む化合物膜（酸化物膜や酸窒化物膜）を使用できる。言い換えると、ゲート絶縁膜5として酸素を含む化合物膜を使用する場合には、３層構造のゲート電極23を形成することが望ましい。これにより、Cuからなる第２電極層22が酸化されないという効果がある。
ゲート絶縁膜5の膜厚は、ゲート電極23への被覆が確保できる範囲で調整可能であり、第１の実施形態と同様に、50〜400 nmが好適である。ゲート絶縁膜5の成膜方法に特段の限定は無いが、例えばプラズマCVD法が好ましく用いられる。プラズマCVD法によるSiO2膜やSiON膜の成膜条件は、例えば、300〜350℃で120〜240秒間保持（加熱・冷却時間含めると240〜360秒程度）である。
この工程中に、第１電極層21aのCu合金に添加したその他の元素が、基板1に向かって拡散し、基板1と第１電極層21aとの界面で酸化物膜6を形成する。また、第３電極層21bのCu合金に添加したその他の元素が、ゲート絶縁膜5に向かって拡散し、ゲート絶縁膜5と第３電極層21bとの界面で酸化物膜6を形成する。これらにより、基板1とゲート電極23とゲート絶縁膜5との密着性が向上する。同時に、Cuマトリックスに固溶する該その他の元素の濃度が低減することから、Cu合金の比抵抗が低下する。
ここで、本実施形態のゲート絶縁膜5の形成は、第１の実施形態のそれに比して成膜条件の温度が高く時間が長い。すなわち、該環境下でCu合金のCuマトリックス中をその他の元素が拡散できる距離が長くなり、100 nm程度以下となる。このことから、第１電極層21aおよび第３電極層21bの厚さは、それぞれ10〜100 nmが好ましい。
「（２−３）半導体膜形成工程」および「（２−４）極薄酸化膜形成工程」は、第１の実施形態と同様に行われる。
（２−５）ソース/ドレイン電極形成工程
図４Ｃは、ソース/ドレイン電極形成工程の一部（電極部材の形成）を示す断面模式図である。ゲート電極形成工程と同様に、スパッタ法などの手法により、極薄酸化膜15上にCu合金からなる第１電極層24aを形成する第１電極層形成工程を行い、続いて、第１電極層24a上にCuからなる第２電極層25を形成する第２電極層形成工程を行い、更に続いて、第２電極層25上にCu合金からなる第３電極層24bを形成する第３電極層形成工程を行って、3層構造の電極部材を形成する。
第１電極層24aのCu合金および第３電極層24bのCu合金に関する規定および作用効果は、第１の実施形態の場合と同様である。ただし、第１電極層21aおよび第３電極層21bの厚さは、ゲート電極23の場合と同様に、それぞれ10〜100 nmが好ましい。また、Cuからなる第２電極層25に関しても、第１の実施形態と同様に、厚さ300〜600 nmが好適である。成膜した３層構造の電極部材をパターニングしてソース電極26およびドレイン電極27が形成される。
「（２−６）チャネル形成工程」は、第１の実施形態と同様に行われる。
（２−７）保護膜形成工程
図４Ｄは、保護膜形成工程を示す断面模式図である。本実施例では、保護膜14としてSiO2膜または SiON膜を成膜する。ソース電極26およびドレイン電極27が３層構造を有していることから、保護膜14として酸素を含む化合物膜（酸化物膜や酸窒化物膜）を使用できる。言い換えると、保護膜14として酸素を含む化合物膜を使用する場合には、３層構造のソース電極26およびドレイン電極27を形成することが望ましい。これにより、Cuからなる第２電極層25が酸化されないという効果がある。
保護膜14の膜厚は、200〜500 nmが好適である。保護膜14の成膜方法に特段の限定は無いが、例えばプラズマCVD法が好ましく用いられる。プラズマCVD法によるSiO2膜やSiON膜の成膜条件は、例えば、300〜350℃で120〜240秒間保持（加熱・冷却時間含めると240〜360秒程度）である。
この工程中に、第１電極層24aのCu合金に添加したその他の元素が、極薄酸化膜15に向かって拡散し、極薄酸化膜15と共に酸化物膜16を形成する。また、第３電極層24bのCu合金に添加したその他の元素が、保護膜14に向かって拡散し、保護膜14と第３電極層24bとの界面で酸化物膜16を形成する。これらにより、コンタクト膜8とソース電極26と保護膜14との密着性、およびコンタクト膜8とドレイン電極27と保護膜14との密着性が向上する。同時に、Cuマトリックスに固溶する該その他の元素の濃度が低減することから、Cu合金の比抵抗が低下する。
「（２−８）コンタクトホール形成工程」は、第１の実施形態と同様に行われる。以上の製造工程を経て、本発明の電極構造を有する第２の実施形態のボトムゲート型TFTを作製することができる。
［本発明の第３の実施形態］
（薄膜トランジスタ）
図５は、本発明の第３の実施形態に係る薄膜トランジスタの構造例を示す断面模式図である。図５に示したように、本実施形態のTFTはボトムゲート型であり、その構造の概略は、基板1上に、ゲート電極23、ゲート絶縁膜5、半導体膜19、ソース電極26、ドレイン電極27、および保護膜14が略この順に積層されたものである。本実施形態が第２の実施形態と最も異なる点は、半導体膜19が酸化物半導体膜（例えば、IGZO膜、（インジウム（In）−ガリウム（Ga）−亜鉛（Zn）−酸素（O）膜）であることと、チャネル上にエッチストッパ膜31が形成されていることである。
（薄膜トランジスタの製造方法）
次に、製造工程に沿って、本実施形態の薄膜トランジスタをより詳細に説明する。なお、第１の実施形態または第２の実施形態と同一内容の工程に関しては、重複する説明を省略する。
「（３−１）ゲート電極形成工程」および「（３−２）ゲート絶縁膜形成工程」は、第２の実施形態と同様に行われる。
（３−３）半導体膜形成工程
図６Ａは、半導体膜形成工程の一部（成膜）を示す断面模式図である。図６Ａに示すように、ゲート絶縁膜5上に酸化物半導体膜19とエッチストッパ膜31とを成膜する。本実施形態では、スパッタ法などの手法（例えば、DCマグネトロンスパッタ法）により、酸化物半導体膜19としてIGZO（InGaZnO4）膜を成膜する。酸化物半導体膜19の膜厚は10〜200 nmが好ましく、30〜100 nmがより好ましい。さらに、プラズマCVD法やスパッタ法などの手法により、エッチストッパ膜31としてSiO2膜を酸化物半導体膜19上に成膜する。エッチストッパ膜31の膜厚は150〜250 nmが好ましい。エッチストッパ膜31は、後工程でソース/ドレイン電極をエッチングする際に、酸化物半導体膜19がダメージを受けないようにするためのものである。
図６Ｂは、半導体膜形成工程の他の一部（パターニング）を示す断面模式図である。図６Ｂに示すように、酸化物半導体膜19とエッチストッパ膜31とをパターニングする。パターニングの方法に特段の限定は無く、フォトレジストを用いた従前のドライエッチングやウェットエッチングを利用することができる。
「（３−４）ソース/ドレイン電極形成工程」は、第２の実施形態と同様に行われる。なお、本実施形態の薄膜トランジスタにおいて、「極薄酸化膜形成工程」および「チャネル形成工程」は不要である。
（３−５）保護膜形成工程
図６Ｃは、保護膜形成工程を示す断面模式図である。本実施例のIGZO-TFTは、Si-TFTと比較して移動度が高いが、酸化物半導体であるため、酸化物半導体膜19と隣接するゲート絶縁膜5や保護膜14も酸素を含む化合物膜にする必要がある。そこで、本実施例では、保護膜14としてSiO2膜または SiON膜を成膜する。ソース電極26およびドレイン電極27が３層構造を有していることから、保護膜14として酸素を含む化合物膜（酸化物膜や酸窒化物膜）を使用できる。これにより、Cuからなる第２電極層25が酸化されないという効果がある。
保護膜14の膜厚は、200〜500 nmが好適である。保護膜14の成膜方法に特段の限定は無く、第２の実施形態と同様に行われる。
この工程中に、第１電極層24aのCu合金に添加したその他の元素が、酸化物半導体膜19に向かって拡散し、酸化物半導体膜19と第１電極層24aとの界面で酸化物膜16を形成する。また、第３電極層24bのCu合金に添加したその他の元素が、保護膜14に向かって拡散し、保護膜14と第３電極層24bとの界面で酸化物膜16を形成する。これらにより、酸化物半導体膜19とソース電極26と保護膜14との密着性、および酸化物半導体膜19とドレイン電極27と保護膜14との密着性が向上する。同時に、Cuマトリックスに固溶する該その他の元素の濃度が低減することから、Cu合金の比抵抗が低下する。
「（３−６）コンタクトホール形成工程」は、第１の実施形態と同様に行われる。以上の製造工程を経て、本発明の電極構造を有する第３の実施形態のボトムゲート型TFTを作製することができる。
［本発明の第４の実施形態］
（表示装置）
図７は、本発明に係る表示装置（アクティブマトリクス型の液晶表示装置）の画素構成の１例を示す平面模式図である。図７に示したように、本発明の液晶表示装置の画素は、TFT基板101上に、走査線102と、走査線102に直交する信号線103とが設けられている。走査線102と信号線103とが交差するポイントには、TFT 104が設けられており、TFT 104の電極の一部が画素電極105へ接続されている。また、画素電極105及び走査線102の一部を用いて、ストレージキャパシタ106が設けられている。走査線102を形成する工程および信号線103を形成する工程においても、上述した本発明に係る薄膜トランジスタの製造工程が適用される。
図８は、図７に示した本発明に係る液晶表示装置の断面模式図である。図８に示すように、液晶表示装置は、光源111、偏光板112、TFT基板101、TFT104、絶縁膜113、画素電極105、配向膜114、液晶層115、スペーサ116、共通電極117、カラーフィルタ118、ブラックマトリクス119、カラーフィルタ基板120、偏光フィルム121を有している。
ここで、液晶表示装置の表示制御方法について簡単に説明する。光源111から放たれた光は、偏光板112により特定の偏光成分のみが通過し、液晶層115へ向かう。液晶層115は、画素電極105と共通電極117との間に印加される電圧に応じて、光透過率を調整する。これにより、画素の階調が制御される。
次に、液晶層115の制御方法について、図７〜８を用いて簡単に説明する。走査線102からTFT 104にゲート信号が印加されるとTFT 104はオン状態になり、信号線103に加えられている信号電圧がTFT 104を経由して画素電極105とストレージキャパシタ106とに印加される。これにより、液晶層115に所望の電圧が印加され、液晶分子が動作して光透過率を制御する。このとき、ストレージキャパシタ106は、電圧信号を保持する役割を担う。言い換えると、TFT 104がオフ状態になっても次の信号が印加されるまで、液晶層115に供給されている電圧レベルを一定に調整する。
本発明に係る薄膜トランジスタの製造方法によれば、薄膜トランジスタにおいてトランジスタの諸特性を劣化させることなく従来よりも電気抵抗が小さいCu配線を形成できることに加えて、表示装置においても密着性および電気的接続性が良好でありかつ従来よりも電気抵抗が小さいCu配線（例えば、走査線や信号線）を形成することができる。これにより、配線を伝わる電気信号が遅れる伝播遅延現象を低減でき、表示装置の大型化や動画質の向上に貢献することができる。また、本発明に係るCu配線の構成は、従来のAl/Mo積層膜配線のように高価な材料を用いないことから、製造コストを低減することができる。
なお、本実施形態では、液晶表示装置を例として説明したが、有機EL表示装置や電子ペーパーなどの他の表示装置にも、もちろん適用可能である。
以下、本発明を実施例に基づいてより具体的に説明する。ただし、本発明はここで取り上げた実施例に限定されるものではない。
［実施例１］
本実施例においては、２層構造のCu配線（ゲート電極）とゲート絶縁膜とを基板上に形成したTEG（test element group）を作製し、該２層構造のCu配線と基板との密着性および該２層構造のCu配線の比抵抗を調査した。
（２層構造のCu配線を用いたTEGの作製）
前述した第１の実施形態の手順に沿って、ガラス基板上に、Cu合金からなる第１電極層とCuからなる第２電極層とを積層した２層構造のゲート電極を形成し、該ゲート電極を被覆するようにゲート絶縁膜（SiNx膜）を成膜して、TEG試料（D-1〜60）を作製した。ゲート絶縁膜（SiNx膜）の成膜条件（熱処理条件）は、300℃で120秒間とした。第１電極層のCu合金中のP濃度は0.2 at.％とし、Cu合金に添加されるその他の元素はMnとした。TEGのその他の仕様（Mn濃度、第１電極層の厚さ、第２電極層の厚さ等）は後述する表１および表２に示す。
（密着性の評価）
上記で作製した各TEG試料のゲート電極に対して、密着性の評価を行った。薄膜スクラッチ試験装置（株式会社レスカ製、型式：CRS02）を用いて探針試験を行い、ゲート電極が基板から剥離していないと判断されるものを「合格」と評価し、剥離していると判断されるものを「不合格」と評価した。結果を表１および表２に併記する。
（比抵抗の評価）
次に、密着性評価で合格と評価されたTEG試料のゲート電極に対して、比抵抗の測定を実施した。比抵抗の測定には、抵抗率測定装置（株式会社共和理研製、型式：K-705RM）を用いた。測定された比抵抗が、Al（バルク）の室温の比抵抗と同等である2.6μΩcmよりも小さかったものを「合格」と評価し、2.6μΩcm以上であったものを「不合格」と評価した。なお、Alの薄膜配線では、一般にバルクよりも比抵抗が高くなり3.0μΩcm以上となるのが通常である。すなわち、比抵抗評価の本基準は、Al配線に対して十分な優位性を確保するものと言える。結果を表１および表２に併記する。
Figure 0005912046
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表１および表２に示したように、第１電極層のCu合金のMn濃度が1 at.％であるTEG試料（D-1〜6、D-31〜36）は、ゲート電極と基板との密着性が不十分で、ゲート電極/基板間の剥離が生じていた。これは、ゲート電極/基板の界面に形成される酸化物膜の形成量が不十分であったためと考えられた。このことから、Cu合金のMn濃度は2 at.％以上が必要と考えられた。
一方、Mn濃度が2〜20 at.％であっても、第１電極層の厚さが十分でないと、基板との密着性が不十分で、ゲート電極/基板間の剥離が生じていた。D-20、D-26、D-50およびD-56の結果から、第１電極層の厚さは10 nm以上が必要と考えられた。ただし、D-12、D-18、D-42、D-48およびD-53の結果から、第１電極層の厚さが50 nm超になると、ゲート電極の比抵抗が2.6μΩcm以上になることから、第１電極層の厚さは50 nm以下が必要と考えられた。
さらに、D-9〜11、D-15〜17、D-20、D-26、D-39〜41、D-45〜47、D-50〜52およびD-56の結果から、Mn濃度と第１電極層の厚さとの積が50〜400 at.％・nmの場合に、ゲート電極の比抵抗が2.6μΩcm未満となることが確認された。一方、Mn濃度と第１電極層の厚さとの積が50〜400 at.％・nmを外れる場合、密着性評価が不合格となるか、ゲート電極の比抵抗が2.6μΩcm超となった。
なお、詳細は省略するが、Cu合金に添加されるその他の元素としてMn以外に、Mg、Ca、Ni、Zn、Si、Al、Be、Ga、In、Fe、Ti、V、Co、Zr、およびHfを用いた場合について、それぞれ別途検討したところ、上記と同様な結果が得られることを確認した。
［実施例２］
本実施例においては、３層構造のCu配線（ゲート電極）とゲート絶縁膜とを基板上に形成したTEGを作製し、該３層構造のCu配線と基板との密着性および該３層構造のCu配線の比抵抗を調査した。
（３層構造のCu配線を用いたTEGの作製）
前述した第２の実施形態の手順に沿って、ガラス基板上に、Cu合金からなる第１電極層とCuからなる第２電極層とCu合金からなる第３電極層とを積層した３層構造のゲート電極を形成し、該ゲート電極を被覆するようにゲート絶縁膜（SiO2膜）を成膜して、TEG試料（T-1〜70）を作製した。ゲート絶縁膜（SiO2膜）の成膜条件（熱処理条件）は、350℃で120秒間とした。第１電極層および第３電極層のCu合金中のP濃度は0.3 at.％とし、Cu合金に添加されるその他の元素はMnとした。第１電極層と第３電極層とは同じ厚さとした。TEGのその他の仕様（Mn濃度、第１・第３電極層の厚さ、第２電極層の厚さ等）は後述する表３および表４に示す。
（密着性および比抵抗の評価）
実施例１と同様にして、密着性および比抵抗の評価を行った。結果を表３および表４に併記する。
Figure 0005912046
Figure 0005912046
表３および表４に示したように、第１・第３電極層のCu合金のMn濃度が1 at.％であるTEG試料（T-1〜7、T-36〜42）は、ゲート電極と基板との密着性、および/またはゲート電極とゲート絶縁膜との密着性が不十分で、それらの間の剥離が生じていた。これは、ゲート電極/基板の界面や、ゲート電極/ゲート絶縁膜の界面に形成される酸化物膜の形成量が不十分であったためと考えられた。このことから、Cu合金のMn濃度は2 at.％以上が必要と考えられた。
一方、Mn濃度が2〜20 at.％であっても、第１・第３電極層の厚さが十分でないと、基板および/またはゲート絶縁膜との密着性が不十分で、ゲート電極/基板間やゲート電極/ゲート絶縁膜間の剥離が生じていた。D-20、D-26、D-50およびD-56の結果から、第１電極層の厚さは10 nm以上が必要と考えられた。また、T-14およびT-49の結果から、第１・第３電極層の厚さは100 nmまで許容範囲と考えられた。
さらに、T-10〜14、T-17〜19、T-23、T-30、T-45〜49、T-52〜54、T-58〜59およびT-65の結果から、Mn濃度と第１電極層（または第３電極層）の厚さとの積が50〜250 at.％・nmの場合に、ゲート電極の比抵抗が2.6μΩcm以下となることが確認された。一方、Mn濃度と第１電極層（または第３電極層）の厚さとの積が50〜250 at.％・nmを外れる場合、密着性評価が不合格となるか、ゲート電極の比抵抗が2.6μΩcm超となった。
［実施例３］
本実施例においては、本発明のCu配線の構成を有するTFTを作製し、その特性を調査した。また、比較として、従来のAl配線の構成を有するTFTを作製し、その特性を調査した。
（TFTの作製）
実施例１で検討したD-16のCu配線構成をベースとしたSi-TFT（TFT-1）を作製した。また、実施例２で検討したT-18のCu配線構成をベースとしたSi-TFT（TFT-2）とIGZO-TFT（TFT-3）とを作製した。さらに、従来のAl配線構成を有するSi-TFT（TFT-4）を作製した。それぞれの試料の概略構成を表５に示す。なお、TFTのチャネルサイズは、L（ゲート長）＝10μm、W（ゲート幅）＝100μmとした。
Figure 0005912046
（TFT特性の評価）
次に、上述のようにして上記で作製した各TFTに対して、移動度（μFE）、しきい値電圧（Vth）、S値、オフ電流（Ioff）の測定を実施した。測定には、前述したマニュアルプローバー装置を用いた。ソース/ドレイン電圧（VS、VD）は10 Vとし、移動度およびしきい値電圧は飽和領域より算出した。測定結果を表６に示す。
Figure 0005912046
表６に示したように、本発明に係る２層構造のCu配線を有するTFT-1、および３層構造のCu配線を有するTFT-2は、従来のAl配線を有するTFT-4と同等の特性を示した。また、本発明に係る３層構造のCu配線を有するTFT-3は、IGZOに起因する高い飽和移動度を示したが、他の特性においては従来のTFT-4と同等の特性を示した。本発明に係るTFT-1〜TFT-3は、いずれにおいてもオフ電流の上昇が無かった。これらのことから、本発明に係るTFTは、Cu配線からゲート絶縁膜や半導体膜へのCu原子の拡散が抑制されていること、ソース/ドレイン電極と半導体膜との界面に寄生抵抗として働く酸化膜がないことが強く示唆される。
以上の結果から、本発明によれば、基板や半導体膜との密着性および半導体膜との電気的接続性が良好でありかつ従来よりも電気抵抗が小さい配線を具備する薄膜トランジスタを得られることが実証された。本発明に係る薄膜トランジスタを用いることによって、表示装置の更なる高性能化に貢献できる。
1…基板、2…第１電極層、3…第２電極層、4…ゲート電極、5…ゲート絶縁膜、
6…酸化物膜、7…活性半導体膜、8…コンタクト膜、9…半導体膜、
10…第１電極層、11…第２電極層、12…ソース電極、13…ドレイン電極、
14…保護膜、15…極薄酸化膜、16…酸化物膜、19…酸化物半導体膜、
21a…第１電極層、21b…第３電極層、22…第２電極層、23…ゲート電極、
24a…第１電極層、24b…第３電極層、25…第２電極層、26…ソース電極、
27…ドレイン電極、31…エッチストッパ膜、
101…TFT基板、102…走査線、103…信号線、104…TFT、105…画素電極、
106…ストレージキャパシタ、
111…光源、112…偏光板、113…絶縁膜、114…配向膜、115…液晶層、
116…スペーサ、117…共通電極、118…カラーフィルタ、
119…ブラックマトリクス、120…カラーフィルタ基板、121…偏光フィルム。

Claims (16)

  1. 基板上に、半導体膜とゲート電極とソース電極とドレイン電極とを具備する薄膜トランジスタであって、
    前記ゲート電極、前記ソース電極および前記ドレイン電極の内の少なくとも１つの電極は、銅合金からなる第１電極層と純銅からなる第２電極層とで構成される２層構造を有し、
    前記第１電極層の銅合金は、銅に対してリンおよびその他の元素のみが添加された銅合金であり、
    前記銅合金における前記リンの濃度が0.01〜0.5 at.％で、前記その他の元素の濃度が2〜20 at.％であり、
    前記銅合金中の酸素濃度が0.5 at.％未満であり、
    前記その他の元素は、マンガン、マグネシウム、カルシウム、ニッケル、亜鉛、シリコン、アルミニウム、ベリリウム、ガリウム、インジウム、鉄、チタン、バナジウム、コバルト、ジルコニウム、およびハフニウムの内から選ばれる少なくとも１種の元素であり、
    前記第１電極層の厚さが10〜50 nmであり、
    前記第２電極層の厚さが300〜600 nmであり、
    前記その他の元素の濃度（単位：at.％）と前記第１電極層の厚さ（単位：nm）との積が50〜400 at.％・nmの範囲であることを特徴とする薄膜トランジスタ。
  2. 基板上に、半導体膜とゲート電極とソース電極とドレイン電極とを具備する薄膜トランジスタであって、
    前記ゲート電極、前記ソース電極および前記ドレイン電極の内の少なくとも１つの電極は、銅合金からなる第１電極層と純銅からなる第２電極層と銅合金からなる第３電極層とで構成される３層構造を有し、
    前記第１電極層および前記第３電極層の銅合金は、銅に対してリンおよびその他の元素のみが添加された銅合金であり、
    前記銅合金における前記リンの濃度が0.01〜0.5 at.％で、前記その他の元素の濃度が2〜20 at.％であり、
    前記銅合金中の酸素濃度が0.5 at.％未満であり、
    前記その他の元素は、マンガン、マグネシウム、カルシウム、ニッケル、亜鉛、シリコン、アルミニウム、ベリリウム、ガリウム、インジウム、鉄、チタン、バナジウム、コバルト、ジルコニウム、およびハフニウムの内から選ばれる少なくとも１種の元素であり、
    前記第１電極層および前記第３電極層の厚さがそれぞれ10〜100 nmであり、
    前記第２電極層の厚さが300〜600 nmであり、
    前記その他の元素の濃度（単位：at.％）と、前記第１電極層および前記第３電極層の厚さ（単位：nm）との積がそれぞれ50〜250 at.％・nmの範囲であることを特徴とする薄膜トランジスタ。
  3. 請求項１または請求項２に記載の薄膜トランジスタにおいて、
    前記その他の元素が、マンガンであることを特徴とする薄膜トランジスタ。
  4. 請求項１乃至請求項３のいずれかに記載の薄膜トランジスタにおいて、
    前記半導体膜が、非晶質シリコン、多結晶シリコン、または微結晶シリコンからなることを特徴とする薄膜トランジスタ。
  5. 請求項１乃至請求項３のいずれかに記載の薄膜トランジスタにおいて、
    前記半導体膜が、酸化物半導体からなることを特徴とする薄膜トランジスタ。
  6. 請求項４または請求項５に記載の薄膜トランジスタにおいて、
    前記半導体膜と前記ソース電極との間および前記半導体膜と前記ドレイン電極との間に、厚さ1〜3 nmの酸化シリコン膜が介在していることを特徴とする薄膜トランジスタ。
  7. 請求項１乃至請求項６のいずれかに記載の薄膜トランジスタにおいて、
    前記薄膜トランジスタが、ボトムゲート型であることを特徴とする薄膜トランジスタ。
  8. 請求項１乃至請求項６のいずれかに記載の薄膜トランジスタにおいて、
    前記薄膜トランジスタが、トップゲート型であることを特徴とする薄膜トランジスタ。
  9. 薄膜トランジスタを用いた表示装置であって、
    前記薄膜トランジスタが、請求項１乃至請求項８のいずれかに記載の薄膜トランジスタであることを特徴とする表示装置。
  10. 請求項９に記載の表示装置において、
    前記表示装置が、液晶表示装置、有機ＥＬ表示装置、または電子ペーパー表示装置であることを特徴とする表示装置。
  11. 半導体膜形成工程とゲート電極形成工程とソース/ドレイン電極形成工程とを含む薄膜トランジスタの製造方法であって、
    前記ゲート電極形成工程および前記ソース/ドレイン電極形成工程の内の少なくとも１つの工程は、銅合金からなる第１電極層を形成する第１電極層形成工程と、純銅からなる第２電極層を形成する第２電極層形成工程とから構成され、
    前記第１電極層の銅合金は、銅に対してリンおよびその他の元素のみが添加された銅合金であり、
    前記銅合金における前記リンの濃度が0.01〜0.5 at.％で、前記その他の元素の濃度が2〜20 at.％であり、
    前記銅合金中の酸素濃度が0.5 at.％未満であり、
    前記その他の元素は、マンガン、マグネシウム、カルシウム、ニッケル、亜鉛、シリコン、アルミニウム、ベリリウム、ガリウム、インジウム、鉄、チタン、バナジウム、コバルト、ジルコニウム、およびハフニウムの内から選ばれる少なくとも１種の元素であり、
    前記第１電極層形成工程は、前記第１電極層の厚さが10〜50 nmとなり、前記その他の元素の濃度（単位：at.％）と前記第１電極層の厚さ（単位：nm）との積が50〜400 at.％・nmの範囲となるように成膜する工程であり、
    前記第２電極層形成工程は、前記第２電極層の厚さが300〜600 nmとなるように成膜する工程であることを特徴とする薄膜トランジスタの製造方法。
  12. 半導体膜形成工程とゲート電極形成工程とソース/ドレイン電極形成工程とを含む薄膜トランジスタの製造方法であって、
    前記ゲート電極形成工程および前記ソース/ドレイン電極形成工程の内の少なくとも１つの工程は、銅合金からなる第１電極層を形成する第１電極層形成工程と、純銅からなる第２電極層を形成する第２電極層形成工程と、銅合金からなる第３電極層を形成する第３電極層形成工程とから構成され、
    前記第１電極層および前記第３電極層の銅合金は、銅に対してリンおよびその他の元素のみが添加された銅合金であり、
    前記銅合金における前記リンの濃度が0.01〜0.5 at.％で、前記その他の元素の濃度が2〜20 at.％であり、
    前記銅合金中の酸素濃度が0.5 at.％未満であり、
    前記その他の元素は、マンガン、マグネシウム、カルシウム、ニッケル、亜鉛、シリコン、アルミニウム、ベリリウム、ガリウム、インジウム、鉄、チタン、バナジウム、コバルト、ジルコニウム、およびハフニウムの内から選ばれる少なくとも１種の元素であり、
    前記第１電極層形成工程は、前記第１電極層の厚さが10〜100 nmとなり、前記その他の元素の濃度（単位：at.％）と前記第１電極層の厚さ（単位：nm）との積が50〜250 at.％・nmの範囲となるように成膜する工程であり、
    前記第２電極層形成工程は、前記第２電極層の厚さが300〜600 nmとなるように成膜する工程であり、
    前記第３電極層形成工程は、前記第３電極層の厚さが10〜100 nmとなり、前記その他の元素の濃度（単位：at.％）と前記第３電極層の厚さ（単位：nm）との積が50〜250 at.％・nmの範囲となるように成膜する工程であることを特徴とする薄膜トランジスタの製造方法。
  13. 請求項１１または請求項１２に記載の薄膜トランジスタの製造方法において、
    前記その他の元素が、マンガンであることを特徴とする薄膜トランジスタの製造方法。
  14. 請求項１１乃至請求項１３のいずれかに記載の薄膜トランジスタの製造方法において、
    前記半導体膜形成工程は、非晶質シリコン、多結晶シリコン、または微結晶シリコンからなる半導体膜を成膜する工程であることを特徴とする薄膜トランジスタの製造方法。
  15. 請求項１１乃至請求項１３のいずれかに記載の薄膜トランジスタの製造方法において、
    前記半導体膜形成工程は、酸化物半導体からなる半導体膜を成膜する工程であることを特徴とする薄膜トランジスタの製造方法。
  16. 請求項１４または請求項１５に記載の薄膜トランジスタの製造方法において、
    前記半導体膜形成工程と前記ソース/ドレイン電極形成工程との間に、厚さ1〜3 nmの酸化シリコン膜を形成する酸化膜形成工程を更に含むことを特徴とする薄膜トランジスタの製造方法。
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