JP7057795B2 - 薄膜トランジスタ、薄膜トランジスタを有する表示装置、及び薄膜トランジスタの製造方法 - Google Patents

薄膜トランジスタ、薄膜トランジスタを有する表示装置、及び薄膜トランジスタの製造方法 Download PDF

Info

Publication number
JP7057795B2
JP7057795B2 JP2020040568A JP2020040568A JP7057795B2 JP 7057795 B2 JP7057795 B2 JP 7057795B2 JP 2020040568 A JP2020040568 A JP 2020040568A JP 2020040568 A JP2020040568 A JP 2020040568A JP 7057795 B2 JP7057795 B2 JP 7057795B2
Authority
JP
Japan
Prior art keywords
region
antioxidant
thin film
film transistor
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020040568A
Other languages
English (en)
Other versions
JP2020174174A (ja
Inventor
朱 ▲ヒュク▼ 白
Original Assignee
エルジー ディスプレイ カンパニー リミテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by エルジー ディスプレイ カンパニー リミテッド filed Critical エルジー ディスプレイ カンパニー リミテッド
Publication of JP2020174174A publication Critical patent/JP2020174174A/ja
Application granted granted Critical
Publication of JP7057795B2 publication Critical patent/JP7057795B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/38—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions
    • H01L21/385—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/44—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/38 - H01L21/428
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Nonlinear Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Geometry (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Description

本発明は、薄膜トランジスタ、薄膜トランジスタの製造方法、及び薄膜トランジスタを有する表示装置に関し、薄膜トランジスタの素子特性を向上させることができる薄膜トランジスタ、それを有する表示装置、及び薄膜トランジスタの製造方法に関する。
様々な情報を画面で具現する映像表示装置は、情報通信時代の核心技術であって、より軽量薄型であり、携帯が可能でありながらも、高性能を有する方向に発展してきている。この点で、陰極線管（ＣＲＴ）の短所とされる重さ及び体積を減らし得る平板表示装置が脚光を浴びている。
平板表示装置は、画像を表示する表示パネル上に配置された各画素ごとに薄膜トランジスタを具備している。このような薄膜トランジスタに設けられるゲート電極、ソース電極、アクティブ層の位置によって様々な分類が可能である。
図１は、従来のコープレーナ構造の薄膜トランジスタの断面図である。
図１を参照すると、コープレーナ（ｃｏｐｌａｎａｒ）構造の薄膜トランジスタは、アクティブ層２０上に位置するゲート絶縁膜１４、ゲート電極１５、ドレイン電極１７及びソース１８を有する。
アクティブ層２０上に位置するゲート絶縁膜１４とゲート電極１５をパターニングする工程は、乾式エッチング（ｄｒｙ ｅｔｃｈ）工程を含む。乾式エッチング工程中に、アクティブ層２０のチャネル領域２１はゲート電極１５によってエッチガス（Ｅｔｃｈ Ｇａｓ）から保護されるが、アクティブ層２０のソース領域２２及びドレイン領域２３の上部面はエッチガスに露出される。
この時、アクティブ層２０のソース領域２２及びドレイン領域２３の上部面から約１００Åの厚さまでの領域は、エッチガスによってダメージを受けて酸素を失い、酸素欠乏の状態となる。酸素欠乏となったソース領域２２及びドレイン領域２３は、接触抵抗の低い導体化領域となる。
一方、導体化したソース／ドレイン領域２２，２３の上部には層間絶縁膜１６が設けられる。ＳｉＯ２で構成された層間絶縁膜１６が導体化領域を覆うと、ＳｉＯ２に含まれた酸素が前記導体化ソース／ドレイン領域２２，２３に拡散され、導体化したソース／ドレイン領域２２，２３の導電率が低下する。このため、ソース領域２２とソース電極１８との接触抵抗、及びドレイン領域２３とドレイン電極１７との接触抵抗が増加し、薄膜トランジスタの特性が低下するという問題があった。
本発明は上記の問題点を解決するためのものであり、その目的は、層間絶縁膜から導体化したソース／ドレイン領域への酸素拡散を遮断してソース／ドレイン領域の導体化を維持し、ソース／ドレイン領域とソース／ドレイン電極との接触抵抗を下げることによって、薄膜トランジスタの特性を向上させることができる薄膜トランジスタ及びそれを有する表示装置を提供することにある。
上記の目的を達成するために、本発明に係る薄膜トランジスタは、基板上にチャネル領域と、チャネル領域を中心に一側及び他側にそれぞれソース領域及びドレイン領域とが具備されたアクティブ層と、チャネル領域の上部に順次に積層されたゲート絶縁膜及びゲート電極と、ソース領域及びドレイン領域にそれぞれ形成された酸化防止膜と、バッファ層及び酸化防止膜の上部に、ソース領域及び上記ドレイン領域でそれぞれ第１コンタクトホール及び第２コンタクトホールを具備する層間絶縁膜と、第１コンタクトホール及び第２コンタクトホールを通してそれぞれの酸化防止膜と接触するソース電極及びドレイン電極と、を含む。
また、酸化防止膜は、アクティブ層と同一の材料にＳｉが拡散されてアクティブ層の表面に位置することを特徴とする。
また、酸化防止膜は５０Å～１００Åの厚さを有することを特徴とする。
本発明に係る薄膜トランジスタは、ソース／ドレイン領域に、Ｓｉを含む酸化防止膜を具備することによって、層間絶縁膜から導体化領域へ供給される酸素を遮断し、ソース／ドレイン電極とアクティブ層との接触抵抗を下げることができ、熱的に安定した導体化領域を確保することができる。これによって、薄膜トランジスタの特性を向上させることができる。
従来のコープレーナ構造を有する薄膜トランジスタの断面図である。 本発明の実施例に係る薄膜トランジスタの断面図である。 本発明の実施例に係る薄膜トランジスタの製造方法を示すフローチャートである。 本発明の実施例に係る薄膜トランジスタの製造方法を説明するための断面図である。 本発明の実施例に係る薄膜トランジスタの製造方法を説明するための断面図である。 本発明の実施例に係る薄膜トランジスタの製造方法を説明するための断面図である。 本発明の実施例に係る薄膜トランジスタの製造方法を説明するための断面図である。 本発明の実施例に係る薄膜トランジスタの製造方法を説明するための断面図である。 本発明の実施例に係る薄膜トランジスタの製造方法を説明するための断面図である。 本発明の実施例に係る薄膜トランジスタの製造方法を説明するための断面図である。 酸化防止膜を適用していない薄膜トランジスタの特性を示すグラフである。 酸化防止膜を適用した薄膜トランジスタの特性を示すグラフである。 本発明に係る薄膜トランジスタが適用された液晶表示装置を説明するための図である。 本発明に係る薄膜トランジスタが適用された有機電界発光表示装置を説明するための図である。
以下、添付の図面を参照して本発明に係る実施例を詳しく説明する。
図２は、本発明の実施例に係る薄膜トランジスタの断面図である。
図２に示す本発明に係る薄膜トランジスタは、基板１２０と、基板上にチャネル領域１３１、ソース領域１３２及びドレイン領域１３３を具備するアクティブ層１３０と、チャネル領域１３１上に順次に積層されたゲート絶縁膜１４０及びゲート電極１５０と、ソース領域１３２及びドレイン領域１３３の表面にそれぞれ設けられた第１酸化防止膜２３１及び第２３２と、基板及び酸化防止膜の上部に設けられ、ソース領域１３２及びドレイン領域１３３にそれぞれ第１コンタクトホール１６１及び第２コンタクトホール１６２を具備する層間絶縁膜１６０と、それぞれの酸化防止膜２３１，２３２に接触するソース電極１７１及びドレイン電極１７２と、層間絶縁膜１６０の上部に設けられ、ドレイン電極１７２の上部に第３コンタクトホール１６３を具備するパッシベーション膜１８０と、第３コンタクトホール１６３を貫通してドレイン電極１７２と接続する画素電極１９０と、を含む。
基板１２０は、薄膜トランジスタが形成されるベースとなる。基板１２０は、シリコン、ガラス、プラスチックなどで構成することができるが、これに制限されない。
一方、基板１２０は上部にバッファ層を含むことができる。バッファ層は、基板１２０で発生する水分又は不純物の拡散を防止する。バッファ層は、ＳｉＯ２からなる１層構造を有する。また、バッファ層は、窒化シリコン（ＳｉＮｘ）及び酸化シリコン（ＳｉＯｘ）が順次に積層された２層構造を有してもよい。
アクティブ層１３０は基板１２０の上部に形成される。アクティブ層１３０は、中央に設けられたチャネル領域１３１と、チャネル領域１３１を介在して、一側に設けられたソース領域１３２及び他側に設けられたドレイン領域１３３とを含む。
チャネル領域１３１は、ゲート絶縁膜１４０を介在してゲート電極１５０と重なって、ソース電極１７１とドレイン電極１７２との間のチャネルを形成する。ソース領域１３２は、アクティブ層１３０をなす金属酸化物半導体物質が導体化し、第１コンタクトホール１６１を通して、酸化防止膜２３１を介在してソース電極１７１と電気的に接続される。ドレイン領域１３３は、アクティブ層１３０をなす金属酸化物半導体物質が導体化し、第２コンタクトホール１６２を通して、酸化防止膜２３２を介在してドレイン電極１７２と電気的に接続される。
アクティブ層１３０には、四元系金属酸化物であるインジウムスズガリウム亜鉛酸化物（ＩｎＳｎＧａＺｎＯ）系材料、三元系金属酸化物である、インジウムガリウム亜鉛酸化物（ＩｎＧａＺｎＯ）系材料、インジウムスズ亜鉛酸化物（ＩｎＳｎＺｎＯ）系材料、インジウムアルミニウム亜鉛酸化物（ＩｎＡｌＺｎＯ）系材料、インジウムハフニウム亜鉛酸化物（ＩｎＨｆＺｎＯ）、スズガリウム亜鉛酸化物（ＳｎＧａＺｎＯ）系材料、アルミニウムガリウム亜鉛酸化物（ＡｌＧａＺｎＯ）系材料、スズアルミニウム亜鉛酸化物（ＳｎＡｌＺｎＯ）系材料、二元系金属酸化物である、インジウム亜鉛酸化物（ＩｎＺｎＯ）系材料、スズ亜鉛酸化物（ＳｎＺｎＯ）系材料、アルミニウム亜鉛酸化物（ＡｌＺｎＯ）系材料、亜鉛マグネシウム酸化物（ＺｎＭｇＯ）系材料、スズマグネシウム酸化物（ＳｎＭｇＯ）系材料、インジウムマグネシウム酸化物（ＩｎＭｇＯ）系材料、インジウムガリウム酸化物（ＩｎＧａＯ）系材料や、インジウム酸化物（ＩｎＯ）系材料、スズ酸化物（ＳｎＯ）系材料、亜鉛酸化物（ＺｎＯ）系材料などを用いることができる。酸化物半導体を形成するために用いるそれぞれの材料に含まれる各元素の組成比率は特別に限定されず、様々に調整してもよい。
酸化物半導体からなるアクティブ層１３０は、酸素の比率が高くなるほど電気伝導率が低くなり、酸素の比率が低くなるほど電気伝導率が高くなるという特性を有する。
酸化防止膜２３１，２３２は、ソース領域１３２の表面に形成される第１酸化防止膜２３１、及びドレイン領域１３３の表面に形成される第２酸化防止膜２３２を含む。
第１及び第２酸化防止膜２３１，２３２は、酸素が欠乏して導体化したソース領域１３２及びドレイン領域１３３の表面に形成される。アクティブ層１３０は、上述の酸化物半導体材料で構成し、第１及び第２酸化防止膜２３１，２３２は、アクティブ層と同じ酸化物半導体材料にＳｉを加えて構成する。第１及び第２酸化防止膜２３１，２３２は、ソース領域１３２及びドレイン領域１３３の他の部分又はチャネル領域１３１に比べて酸素の量が少なくてもよい。第１及び第２酸化防止膜２３１，２３２内の酸素欠乏領域をＳｉのような他の物質に置き換えることができる。すなわち、酸化防止膜２３１，２３２に他の物質が拡散されてもよい。
本発明の実施例は、酸化防止膜２３１，２３２にＳｉが拡散されるとして説明する。しかし、本発明の他の実施例は、酸化防止膜２３１，２３２に拡散される物質として、カーボン（Ｃ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）などの酸化物半導体材料を含んでもよい。
本発明の実施例は、Ｓｉを含む第１及び第２酸化防止膜２３１，２３２が層間絶縁膜１６０と接触するとして説明する。しかし、本発明の他の実施例は、第１及び第２酸化防止膜２３１，２３２と層間絶縁膜１６０との間に他の層が追加されてもよい。また、本発明の実施例は、ソース領域１３２及びドレイン領域１３３がそれぞれ、Ｓｉを含む酸化防止膜２３１，２３２、及び酸化防止膜２３１，２３２の下に位置するが、Ｓｉを含まない下部領域を有することができる。さらに、本発明の他の実施例は、ソース領域１３２及びドレイン領域１３３が相対的に薄いと、Ｓｉがソース領域１３２及びドレイン領域１３３の全体に拡散されてもよい。
第１及び第２酸化防止膜２３１，２３２内で酸素量は、Ｓｉを含まないチャネル領域１３１の酸素量の２０％～８０％であり、ゲート絶縁膜１４０のパターニング時にエッチガスによって導体化したソース領域１３２及びドレイン領域１３３の導体化領域を維持させることができる。
酸化防止膜２３１，２３２は、ゲート絶縁膜１４０のパターニング時にエッチガスによって導体化したソース領域１３２及びドレイン領域１３３が層間絶縁膜１６０によって酸化することを防止する。
さらに、ゲート絶縁膜１４０及びゲート電極１５０のパターニング時にエッチング工程で使われるエッチガスと直接接するソース領域１３２及びドレイン領域１３３の上部面に損傷が生じる。このため、ソース領域１３２及びドレイン領域１３３の下部には影響がないが、ソース領域１３２及びドレイン領域１３３の表面、すなわち上部面から厚さ５０Å～１００Åまでの領域は、酸素が抜けて酸素欠乏状態となり、導体化する。ここで、酸素欠乏領域を形成するにエッチガスとしてはＣＦ４又はＦＨ６を用いることができるが、これに限定されない。
このように導体化したソース領域１３２及びドレイン領域１３３の上部面にＳｉ膜を蒸着したのち熱処理してＳｉをソース領域１３２及びドレイン領域１３３に拡散させ、酸素の抜けたところを埋める。この時、Ｓｉが拡散される厚さは、５０Å～１００Åである。したがって、その後に形成されるＳｉＯ２で構成された層間絶縁膜１６０から酸素が拡散してソース領域１３２及びドレイン領域１３３に流入することを防止することができる。
一方、酸化物半導体にＳｉを拡散させて酸化防止膜を形成するのではなく、導電性物質である金属で形成する場合、ソース領域１３２及びドレイン領域１３３上の導電性物質を残し、チャネル領域１３１上の導電性物質を除去するために別の乾式エッチング（Ｄｒｙ Ｅｔｃｈ）工程を行わなければならないが、この時、チャネル領域１３１がエッチガスに露出されて導体化し、チャネル領域としての機能を失うことがある。
仮に、酸化防止膜２３１，２３２がないと、その後の層間絶縁膜１６０の形成時に、層間絶縁膜１６０を構成するＳｉＯ２から酸素がソース領域１３２及びドレイン領域１３３へ拡散され、ソース領域１３２及びドレイン領域１３３の電気伝導率が低くなる。このため、ソース／ドレイン電極１７１，１７２とソース／ドレイン領域１３２，１３３との間の接触抵抗が増加し、電子移動度も減少する。
層間絶縁膜１６０は、ソース電極１７１が、ソース領域１３２に形成された第１酸化防止膜２３１に電気的に接続し得るように第１コンタクトホールを具備する。また、ドレイン電極１７２をドレイン領域１３３の上部に形成された第２酸化防止膜２３２に接触させるための第２コンタクトホールを具備する。
層間絶縁膜１６０はＳｉＯ２で構成される。酸化防止膜２３１，２３２は、Ｓｉ膜をアクティブ層１３０に蒸着して加熱処理してなるが、この時、Ｓｉ膜からＳｉがソース領域１３２及びドレイン領域１３３へ拡散されると同時に、一部は酸化してＳｉＯ２膜を形成する。このようなＳｉＯ２膜は、後の工程でＳｉＯ２からなる層間絶縁膜１６０の一部となる。したがって、酸化防止膜２３１，２３２の形成工程で形成されたＳｉＯ２を除去する必要がない。
ソース電極１７１は、第１コンタクトホールを通してソース領域１３２の上部に形成された第１酸化防止膜２３１に接し、ドレイン電極１７２は、第２コンタクトホールを通してドレイン領域１３３の上部に形成された第２酸化防止膜２３２に接する。
ソース／ドレイン金属層としては、Ｍｏ、Ｔｉ、Ｃｕ、ＡｌＮｄ、Ａｌ、Ｃｒ又はそれらの合金のように、金属物質の単一層が用いられたり、又はそれらを用いた多層構造が用いられる。
パッシベーション膜１８０は、層間絶縁膜１６０、ソース電極１７１、及びドレイン電極１７２上に形成される。パッシベーション膜１８０は、画素電極１９０がパッシベーション膜１８０の下部のドレイン電極１７２に接続し得るように第３コンタクトホール１６３を具備している。
画素電極１９０は、第３コンタクトホール１６３を通してドレイン電極１７２と接触する。
以下、薄膜トランジスタの製造方法を、図３と図４Ａ乃至図４Ｅとを結び付けて具体的に説明する。
図３及び図４Ａに示すように、基板１２０上にアクティブ層１３０を形成する。そして、アクティブ層１３０の上部にゲート絶縁膜１４０及びゲート電極１５０をパターニングする。このとき、基板１２０は上部面にバッファ層を含むことができる。
具体的に、基板上にスパッタリング工程を用いて上述の酸化物半導体物質を全面蒸着した後、フォトリソグラフィ（Ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）工程及びエッチング工程（Ｅｔｃｈ）でパターニングしてアクティブ層１３０を形成する。アクティブ層は、中央のチャネル領域１３１と、一側及び他側にそれぞれソース領域１３２及びドレイン領域１３３とを含む。
アクティブ層１３０上にＣＶＤの蒸着方法でゲート絶縁物質が形成され、その上にスパッタリングなどの蒸着方法でゲート金属層が形成される。ゲート絶縁物質としてはＳｉＯ２が用いられ、ゲート金属層としては、Ｍｏ、Ｔｉ、Ｃｕ、ＡｌＮｄ、Ａｌ、Ｃｒ又はそれらの合金のような金属物質が用いられる。その後、フォトリソグラフィ工程及び乾式エッチング工程によってゲート絶縁物質及びゲート金属層が同時にパターニングされることにより、同一パターンのゲート絶縁膜１４０及びゲート電極１５０が同時に形成される。
ゲート電極１５０及びゲート絶縁膜１４０をパターニングするための乾式エッチング工程においてエッチガスがチャネル領域１３１上のゲート電極１５０、アクティブ層のソース領域１３２及びドレイン領域１３３に接触する。この時、チャネル領域１３１はゲート電極１５０によってエッチガスに露出されないが、ソース領域１３２及びドレイン領域１３３はエッチガスに露出されるため、酸化物半導体で構成されたソース領域１３２及びドレイン領域１３３中の酸素の略８５％が抜け、導体化する。したがって、エッチガスによって、ソース領域１３２及びドレイン領域１３３の上部で酸素の量は、チャネル領域１３１で酸素の量より低くてもよい。
図３、図４Ｂ及び図４Ｃに示すように、アクティブ層１３０上にＳｉ膜を蒸着したのち熱処理してＳｉがソース領域１３２及びドレイン領域１３３に拡散されることによって、第１及び第２酸化防止膜２３１，２３２を形成する。導体化したソース領域１３２及びドレイン領域１３３に酸化防止膜２３１，２３２を形成することによって、後に形成されるＳｉＯ２からなる層間絶縁膜１６０から酸素が拡散されることを遮断する。本発明では、Ｓｉが拡散されて酸化防止膜２３１，２３２を形成するとして説明するが、ソース領域１３２及びドレイン領域１３３にＳｉを追加できる他の方法を用いてもよい。第１及び第２酸化防止膜２３１，２３２に含まれた酸素量は、チャネル領域１３１に含まれた酸素量の２０％～８０％となる。
具体的に、図４Ｂに示すように、アクティブ層１３０及びゲート電極１５０上にＳｉ膜２４０を３０Å～５０Åの厚さで蒸着する。
その後、図４Ｃに示すように熱処理をする。熱処理をすると、Ｓｉ膜２４０からソース領域１３２及びドレイン領域１３３へＳｉが拡散されて第１及び第２酸化防止膜２３１，２３２を形成する。この時、ソース／ドレイン領域１３２，１３３上に拡散されたＳｉ量は、１×１０２２／ｃｍ３～４×１０２２／ｃｍ３である。ソース領域１３２及びドレイン領域１３３はそれぞれ、Ｓｉを含む酸化防止膜２３１，２３２、及び酸化防止膜２３１，２３２の下に位置するが、Ｓｉを含まない下部領域を有することができる。
また、ゲート電極１５０の上部に形成されたＳｉ膜２４０が酸化してＳｉＯ２膜２４１に変換され、層間絶縁膜１６０の一部となる。一方、ソース領域１３２及びドレイン領域１３３上にも、拡散されないで酸化したＳｉＯ２膜が形成されうるが、チャネル領域１３１と同様に、ＳｉＯ２は、後の工程で形成される層間絶縁膜１６０の一部となる。このため、別のエッチング工程で除去する必要がない。
ソース領域１３２及びドレイン領域１３３の必要な第１及び第２酸化防止膜２３１，２３２の厚さは約１００Åであるが、Ｓｉ膜２４０が３０Å以下であれば、熱処理でＳｉを拡散させても、酸化防止膜を５０Å～１００Åの厚さにすることができない。そして、Ｓｉ膜２４０の厚さが５０Å以上であれば、熱処理時にＳｉＯ２へと全て変換されず、Ｓｉ膜２４０が残るという問題がある。したがって、アクティブ層１３０に蒸着されたＳｉ膜２４０の厚さは、３０Å～５０Åが好ましい。
仮に酸化防止膜２３１，２３２がないと、アクティブ層１３０の上部に酸化シリコン（ＳｉＯ２）で構成された層間絶縁膜１６０が、酸素欠乏しているアクティブ層のソース領域１３２及びドレイン領域１３３に酸素を供給し、アクティブ層１３０のソース領域１３２及びドレイン領域１３３の電気移動度を低下させる。酸素の供給されたソース領域１３２及びドレイン領域１３３にソース電極及びドレイン電極がそれぞれ形成される場合、ソース領域１３２とソース電極１７１間の接触抵抗、及びドレイン領域１３３とドレイン電極１７２間の接触抵抗が増加し、その結果、電子移動度及び薄膜トランジスタの特性が低下する。
図３、図４Ｄ及び図４Ｅに示すように、ゲート電極１５０が形成された基板上に、第１及び第２コンタクトホール１６１，１６２を有する層間絶縁膜１６０を形成する。具体的には、図４Ｄに示すように、ゲート電極１５０が形成された基板上に、ＰＥＣＶＤなどの方法で層間絶縁膜１６０が形成される。その後、図４Ｅに示すように、フォトリソグラフィ工程及びエッチング工程によって層間絶縁膜１６０をパターニングして第１及び第２コンタクトホール１６１，１６２を形成する。ここで、第１コンタクトホール１６１は、層間絶縁膜１６０を貫通してソース領域１３２の上部の第１酸化防止膜２３１を露出させ、第２コンタクトホール１６２は、層間絶縁膜１６０を貫通してドレイン領域１３３の上部の第２酸化防止膜２３２を露出させる。
上述したように、Ｓｉが拡散された第１及び第２酸化防止膜２３１，２３２は、酸素の抜けたところをＳｉが占めているため、層間絶縁膜１６０の形成時に酸素が拡散して流入することを防止することができる。これによって、第１及び第２酸化防止膜２３１，２３２内での酸素量は、チャネル領域の２０％～８０％と低い状態を保ち、よって、導体化を維持することができる。
仮に第１及び第２酸化防止膜２３１，２３２がないと、層間絶縁膜１６０の形成時に酸素が拡散して、チャネル領域１３１の１５％程度の酸素を含んでいた導体化したソース領域１３２及びドレイン領域１３３内の酸素量がチャネル領域１３１の９０％以上にまで戻り、導体化領域を維持できなくなる。
図３及び図４Ｆに示すように、層間絶縁膜１６０上にソース電極１７１及びドレイン電極１７２が形成される。具体的に、第１及び第２コンタクトホール１６１，１６２を有する層間絶縁膜１６０上に、スパッタリングなどの蒸着方法によってソース／ドレイン金属層が形成される。ソース／ドレイン金属層には、Ｍｏ、Ｔｉ、Ｃｕ、ＡｌＮｄ、Ａｌ、Ｃｒ又はそれらの合金のように、金属物質が単一層として用いられたり、又はそれらを用いた多層構造が用いられる。その後、フォトリソグラフィ工程及びエッチング工程によってソース／ドレイン金属層をパターニングすることで、層間絶縁膜１６０上にソース電極１７１及びドレイン電極１７２が形成される。
図３及び図４Ｇに示すように、ソース電極１７１及びドレイン電極１７２が形成された層間絶縁膜１６０上にパッシベーション膜１８０が形成され、画素電極１９０がドレイン電極１７２と接し得るように第３コンタクトホール１６３が形成される。そして、第３コンタクトホール１６３を貫通してドレイン電極１７２と接する画素電極１９０が形成される。
次の表１乃至表３で、酸化物半導体はインジウムガリウム亜鉛酸化物（ＩＧＺＯ）で構成され、バッファ層及び層間絶縁膜はＳｉＯ２で構成された試料を用いて測定をした。たたじ、酸化物半導体がインジウムガリウム亜鉛酸化物（ＩＧＺＯ）に制限されるわけではない。
表１は、定量的組成評価（ＲＢＳ）による酸化防止膜の有無による酸素濃度の差を比較した表である。
Figure 0007057795000001
ゲート絶縁膜１６０形成前のソース／ドレイン領域に含まれた酸素量は、４．８×１０２２／ｃｍ３である。そして、ゲート絶縁膜形成時に乾式エッチング工程後のソース／ドレイン領域１３２，１３３に含まれた酸素量は、７×１０２１／ｃｍ３である。乾式エッチング工程時にソース／ドレイン領域に含まれた酸素量の８５％は抜け、１５％だけが残って、酸素欠乏によって導体化する。
酸化防止膜無しで層間絶縁膜１６０が形成された場合、ソース／ドレイン領域の表面に含まれた酸素量は、４．３×１０２２／ｃｍ３以上であり、ゲート絶縁膜形成前酸素量の９０％以上が復元される。
酸化防止膜２３１，２３２がある場合、酸化防止膜２３１，２３２に含まれた酸素量は１×１０２２／ｃｍ３～４．３×１０２２／ｃｍ３であり、ゲート絶縁膜形成前酸素量の略１５％～８０％が復元される。
すなわち、酸化防止膜を適用しない場合、層間絶縁膜１６０の形成時に、ソース／ドレイン領域の表面層の酸素含有量がゲート絶縁膜形成前酸素含有量の９０％以上に戻り、素子の移動度が低下する。しかし、酸化防止膜を具備する場合、ソース／ドレイン領域の表面に位置する酸化防止膜に含まれた酸素含有量の１０％～８０％以下へと下げることができる。
図５Ａは酸化防止膜がない場合、図５Ｂは酸化防止膜を具備した場合における薄膜トランジスタの特性グラフである。表２は、酸化防止膜の有無による電子移動度及び導体化抵抗を比較した表である。
Figure 0007057795000002
表２及び図５Ａを参照すると、酸化防止膜がない場合、電子移動度が４．３ｃｍ２／Ｖｓであり、導体化抵抗が６８．５ｋΩ／ｃｍ２であるのに対し、表２及び図５Ｂを参照すると、酸化防止膜がある場合、電子移動度が１０．４ｃｍ２／Ｖｓであり、導体化抵抗が２．３２ｋΩ／ｃｍ２である。すなわち、酸化防止膜を具備することによって、電子移動度を向上させることができ、導体化抵抗を下げることができる。このような酸化防止膜は、メタルと接触時にオーミックコンタクト（ｏｈｍｉｃ ｃｏｎｔａｃｔ）形成に用いられてもよい。
表３は、Ｓｉの代わりに水素（Ｈ）を導体化領域に拡散させて酸化防止膜を形成したとき、熱処理前と熱処理後の電子移動度及び導体化抵抗を比較した表である。
Figure 0007057795000003
Ｓｉの代わりにＨを拡散させて酸化防止膜を形成した場合、熱処理前には、電子移動度及び導体化抵抗が、Ｓｉを拡散させて酸化防止膜を形成した場合と差異がない。
しかし、熱処理後には熱処理前に比べて、電子移動度が１１ｃｍ２／Ｖｓから９ｃｍ２／Ｖｓと減少し、導体化抵抗も２．１７ｋΩ／ｃｍ２から７．４ｋΩ／ｃｍ２と増加する。すなわち、Ｈを拡散させて酸化防止膜を形成する場合、酸化防止膜が熱に弱いため、熱処理時に電子移動度が低下し、導体化抵抗が増加する。
本発明の実施例によってＳｉを拡散させて酸化防止膜を形成する場合、電子移動度は１０．４ｃｍ２／Ｖｓであり、導体化抵抗は２．３２ｋΩ／ｃｍ２であって、Ｈを拡散させて酸化防止膜を形成する場合に比べて、電子移動度が高く、導体化抵抗が低い。すなわち、Ｓｉを拡散させる場合、Ｈを拡散させる場合に比べて、熱に安定した導体化領域を確保することができる。
すなわち、このような製造方法によってアクティブ層のソース１３２及びドレイン領域１３３上に、アクティブ層にＳｉが拡散された酸化防止膜２３１，２３２を具備することによって、酸化防止膜２３１，２３２の酸素濃度をチャネル領域の略２０～８０％と低く保つことができ、熱に安定した導体化領域を確保することができる。
このような本発明に係る薄膜トランジスタは、液晶表示装置及び有機電界発光素子などの表示装置に適用されたり、基板上に形成されるゲート駆動部などの駆動回路のスイッチング素子として適用される。
表４には、ソース及びドレイン領域に拡散されたＳｉ量による面抵抗を示す。
Figure 0007057795000004
表４を参照すると、ソース及びドレイン領域に拡散されたＳｉ量が４×１０２２ａｔｏｍｓ／ｃｍ３を超えると、面抵抗は１０ｋΩ／ｃｍ２以上に増加する。また、ソース及びドレイン領域に拡散されたＳｉ量が１×１０２２ａｔｏｍｓ／ｃｍ３未満であれば、面抵抗は１つの地点（面抵抗が３．４ｋΩ／ｃｍ２である。）を除く大部分の地点で５ｋΩ／ｃｍ２以上に増加し得る。しかし、ソース及びドレイン領域に拡散されたＳｉ量が１×１０２２ａｔｏｍｓ３／ｃｍ～４×１０２２ａｔｏｍｓ／ｃｍ３であれば、面抵抗を５ｋΩ／ｃｍ２未満の低いレベルに維持することができる。
液晶表示装置に適用される本発明に係る薄膜トランジスタは、図６Ａに示すように、液晶セルＣｌｃを駆動する。薄膜トランジスタＴＦＴは、スキャンラインＳＬからのゲートオン電圧によってオン状態にされて、データラインＤＬのデータ信号が液晶セルＣｌｃの画素電極に供給され、液晶セルＣｌｃは、画素電極と対向する共通電極に供給された共通電圧Ｖｃｏｍとデータ信号との差だけの電圧が印加され、ゲートオフ電圧によってオフ状態にされて、液晶セルＣｌｃに印加された電圧が保たれるようにする。液晶セルＣｌｃは、印加された電圧によって液晶を駆動して光透過率を調節することによって画像を具現する。
有機電界発光装置に適用される本発明に係る薄膜トランジスタは、図６Ｂに示すように、発光ダイオードＯＬＥＤを駆動する駆動トランジスタＴｒ＿Ｄ及びスイッチングトランジスタＴｒ＿Ｓｗに適用される。
スイッチングトランジスタＴｒ＿Ｓｗは、スキャンラインＳＬを通して供給されたゲート電圧に応答して、データラインＤＬを通して供給されるデータ信号がストレージキャパシタＣｓｔにデータ電圧として保存されるようにスイッチング動作する。
駆動トランジスタＴｒ＿Ｄは、ストレージキャパシタＣｓｔに保存されたデータ電圧によって高電位ライン（ＶＤＤ）と低電位ライン（ＶＳＳ）との間に駆動電流が流れるように動作する。
有機発光ダイオードＯＬＥＤは、駆動トランジスタＴｒ＿Ｄと接続された陽極、発光層を介在して陽極と対向する陰極を具備し、このような有機発光ダイオードＯＬＥＤは、駆動トランジスタＴｒ＿Ｄによって形成された駆動電流によって光を発光するように動作する。
以上の説明は、本発明を例示的に説明したものに過ぎず、本発明の属する技術の分野における通常の知識を有する者にとって、本発明の技術的思想から逸脱しない範囲で様々な変形が可能であろう。したがって、本発明の明細書に開示された実施例は、本発明を限定するものではない。本発明の範囲は、添付の特許請求の範囲によって解釈されなければならず、それと均等な範囲内における技術はいずれも本発明の範囲に含まれるものとして解釈されるべきであろう。
１２０ 基板
１３０ アクティブ層
１３１ チャネル領域
１３２ ソース領域
１３３ ドレイン領域
１４０ ゲート絶縁膜
１５０ ゲート電極
１６０ 層間絶縁膜
１６１ 第１コンタクトホール
１６２ 第２コンタクトホール
１７１ ソース電極
１７２ ドレイン電極
１８０ パッシベーション膜
１９０ 画素電極

Claims (6)

  1. 基板上に位置し、ソース領域、ドレイン領域、及び前記ソース領域と前記ドレイン領域との間に位置するチャネル領域を有する酸化物半導体のアクティブ層と、
    前記アクティブ層の前記チャネル領域上に位置するゲート電極と、
    前記アクティブ層と前記ゲート電極との間に位置するゲート絶縁膜と、
    前記アクティブ層の前記ソース領域の上部に形成される第１酸化防止膜であって、前記ソース領域の第１導電性領域に配置される第１酸化防止膜と、
    前記アクティブ層の前記ドレイン領域の上部に形成される第２酸化防止膜であって、前記ドレイン領域の第２導電性領域に配置される第２酸化防止膜と、
    前記第１酸化防止膜、前記第２酸化防止膜、及び前記ゲート電極上に位置する層間絶縁膜とを備え、
    前記層間絶縁膜は、前記第１酸化防止膜及び前記第２酸化防止膜と接触し、
    前記第１酸化防止膜及び前記第２酸化防止膜は、前記酸化物半導体及びＳｉを含み、
    前記ソース領域と前記ドレイン領域のそれぞれは前記基板と前記第１及び第２酸化防止膜との間に導電性領域を含み、
    前記ソース領域と前記ドレイン領域のそれぞれの前記導電性領域は、前記酸化物半導体の導体化された領域であり、
    前記導電性領域の単位体積あたりの酸素量を示す酸素濃度は、チャネル領域の酸素濃度よりも低い、薄膜トランジスタ。
  2. 前記導電性領域と前記チャネル領域はＳｉを含まない酸化物半導体を含む、請求項１に記載の薄膜トランジスタ。
  3. 前記酸化防止膜の酸素比率は、前記チャネル領域に対して２０％～８０％である、請求項１に記載の薄膜トランジスタ。
  4. 酸化防止膜におけるＳｉ量は、１×１０２２／ｃｍ３～４×１０２２／ｃｍ３である、請求項１に記載の薄膜トランジスタ。
  5. 前記酸化防止膜の厚さは５０Å～１００Åである、請求項１に記載の薄膜トランジスタ。
  6. 前記層間絶縁膜は酸化シリコン（ＳｉＯ２）で形成される、請求項１に記載の薄膜トランジスタ。
JP2020040568A 2015-12-31 2020-03-10 薄膜トランジスタ、薄膜トランジスタを有する表示装置、及び薄膜トランジスタの製造方法 Active JP7057795B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020150191709A KR20170080320A (ko) 2015-12-31 2015-12-31 박막트랜지스터, 그를 갖는 표시장치, 및 박막트랜지스터의 제조방법
KR10-2015-0191709 2015-12-31

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2018168516A Division JP2018191014A (ja) 2015-12-31 2018-09-10 薄膜トランジスタ、薄膜トランジスタを有する表示装置、及び薄膜トランジスタの製造方法

Publications (2)

Publication Number Publication Date
JP2020174174A JP2020174174A (ja) 2020-10-22
JP7057795B2 true JP7057795B2 (ja) 2022-04-20

Family

ID=57629442

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2016255713A Active JP6560186B2 (ja) 2015-12-31 2016-12-28 薄膜トランジスタ、薄膜トランジスタを有する表示装置、及び薄膜トランジスタの製造方法
JP2018168516A Pending JP2018191014A (ja) 2015-12-31 2018-09-10 薄膜トランジスタ、薄膜トランジスタを有する表示装置、及び薄膜トランジスタの製造方法
JP2020040568A Active JP7057795B2 (ja) 2015-12-31 2020-03-10 薄膜トランジスタ、薄膜トランジスタを有する表示装置、及び薄膜トランジスタの製造方法

Family Applications Before (2)

Application Number Title Priority Date Filing Date
JP2016255713A Active JP6560186B2 (ja) 2015-12-31 2016-12-28 薄膜トランジスタ、薄膜トランジスタを有する表示装置、及び薄膜トランジスタの製造方法
JP2018168516A Pending JP2018191014A (ja) 2015-12-31 2018-09-10 薄膜トランジスタ、薄膜トランジスタを有する表示装置、及び薄膜トランジスタの製造方法

Country Status (5)

Country Link
US (3) US10741693B2 (ja)
EP (1) EP3188247B1 (ja)
JP (3) JP6560186B2 (ja)
KR (2) KR20170080320A (ja)
CN (1) CN106935655B (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4357536B2 (ja) 2007-02-16 2009-11-04 株式会社神戸製鋼所 強度と成形性に優れる電気電子部品用銅合金板
KR102463483B1 (ko) * 2017-08-29 2022-11-04 마이크론 테크놀로지, 인크 고 밴드 갭 재료를 포함하는 스트링 드라이버들을 갖는 디바이스들 및 시스템들, 및 형성 방법들
CN108389867A (zh) * 2018-02-26 2018-08-10 深圳市华星光电半导体显示技术有限公司 阵列基板及阵列基板的制作方法
US10854612B2 (en) * 2018-03-21 2020-12-01 Samsung Electronics Co., Ltd. Semiconductor device including active region with variable atomic concentration of oxide semiconductor material and method of forming the same
KR20200034083A (ko) * 2018-09-20 2020-03-31 삼성디스플레이 주식회사 트랜지스터 기판, 이의 제조 방법, 및 이를 포함하는 표시 장치
US11450748B2 (en) 2020-05-28 2022-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
DE102020130131A1 (de) * 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und deren herstellungsverfahren
US11404543B2 (en) 2020-06-19 2022-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
WO2024005610A1 (ko) * 2022-06-30 2024-01-04 주식회사 에이치피에스피 박막 트랜지스터 및 박막 트랜지스터의 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011228622A (ja) 2010-03-30 2011-11-10 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
JP2015015458A (ja) 2013-06-05 2015-01-22 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2015144266A (ja) 2013-12-27 2015-08-06 株式会社半導体エネルギー研究所 半導体装置
JP2015053478A5 (ja) 2014-08-01 2017-09-14

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8450144B2 (en) * 2009-03-26 2013-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011074407A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8592811B2 (en) * 2010-05-11 2013-11-26 Sharp Kabushiki Kaisha Active matrix substrate and display panel
JP5579848B2 (ja) * 2010-06-21 2014-08-27 株式会社アルバック 半導体装置、半導体装置を有する液晶表示装置、半導体装置の製造方法
JP2012119664A (ja) * 2010-11-12 2012-06-21 Kobe Steel Ltd 配線構造
US9653614B2 (en) 2012-01-23 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5912046B2 (ja) * 2012-01-26 2016-04-27 株式会社Ｓｈカッパープロダクツ 薄膜トランジスタ、その製造方法および該薄膜トランジスタを用いた表示装置
US9153699B2 (en) 2012-06-15 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor with multiple oxide semiconductor layers
JP5951442B2 (ja) * 2012-10-17 2016-07-13 株式会社半導体エネルギー研究所 半導体装置
JP6456598B2 (ja) * 2013-04-19 2019-01-23 株式会社半導体エネルギー研究所 表示装置
JP6345023B2 (ja) 2013-08-07 2018-06-20 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
KR102216674B1 (ko) * 2014-02-10 2021-02-18 삼성디스플레이 주식회사 폴딩 가능한 디스플레이 장치
US9960281B2 (en) * 2015-02-09 2018-05-01 The Hong Kong University Of Science And Technology Metal oxide thin film transistor with source and drain regions doped at room temperature

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011228622A (ja) 2010-03-30 2011-11-10 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
JP2015015458A (ja) 2013-06-05 2015-01-22 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2015144266A (ja) 2013-12-27 2015-08-06 株式会社半導体エネルギー研究所 半導体装置
JP2015053478A5 (ja) 2014-08-01 2017-09-14

Also Published As

Publication number Publication date
EP3188247B1 (en) 2020-05-06
JP2017120910A (ja) 2017-07-06
US11777039B2 (en) 2023-10-03
CN106935655B (zh) 2020-10-23
US10741693B2 (en) 2020-08-11
JP2020174174A (ja) 2020-10-22
JP6560186B2 (ja) 2019-08-14
KR20170080320A (ko) 2017-07-10
US20220223738A1 (en) 2022-07-14
KR20240002239A (ko) 2024-01-04
CN106935655A (zh) 2017-07-07
US11322621B2 (en) 2022-05-03
US20170194502A1 (en) 2017-07-06
EP3188247A1 (en) 2017-07-05
US20200335629A1 (en) 2020-10-22
JP2018191014A (ja) 2018-11-29

Similar Documents

Publication Publication Date Title
JP7057795B2 (ja) 薄膜トランジスタ、薄膜トランジスタを有する表示装置、及び薄膜トランジスタの製造方法
JP5515281B2 (ja) 薄膜トランジスタ、表示装置、電子機器および薄膜トランジスタの製造方法
US9768322B2 (en) Metal oxide TFT with improved source/drain contacts and reliability
US20160204126A1 (en) Thin-film transistor substrate and method for fabricating the same
KR20230048490A (ko) 박막트랜지스터 어레이 기판
KR20130015741A (ko) 박막 트랜지스터 및 박막 트랜지스터 표시판
JP2010182818A (ja) 薄膜トランジスタおよび表示装置
TW201041144A (en) Thin film transistor, method of manufacturing the same, and display device
KR102080484B1 (ko) 액정표시장치용 어레이기판 및 그의 제조방법
TW201310646A (zh) 半導體裝置及其製造方法
KR20140056696A (ko) 어레이 기판의 제조방법
US20210265506A1 (en) Display device and method of manufacturing the same
TW201123441A (en) Organic light-emitting display and method of manufacturing the same
US10020324B2 (en) Display device
KR102172972B1 (ko) 박막 트랜지스터 및 그의 제조방법
CN111739910A (zh) 一种阵列基板及其制备方法、显示装置
KR20210004356A (ko) 산화물 반도체 패턴을 포함하는 디스플레이 장치
KR20160049172A (ko) 박막트랜지스터 어레이 기판 및 이를 포함하는 표시장치
US10164118B2 (en) Semiconductor device and method for producing same
KR102454385B1 (ko) 박막트랜지스터, 그를 갖는 표시장치, 및 박막트랜지스터의 제조방법
WO2018181296A1 (ja) チャネルエッチ型薄膜トランジスタの製造方法
CN113054033A (zh) 薄膜晶体管及其制造方法和包括薄膜晶体管的显示设备
KR20130040342A (ko) 박막 트랜지스터 및 그 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200310

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210420

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210506

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20210806

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211102

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220310

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220408

R150 Certificate of patent or registration of utility model

Ref document number: 7057795

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150