WO2024005610A1 - 박막 트랜지스터 및 박막 트랜지스터의 제조 방법 - Google Patents

박막 트랜지스터 및 박막 트랜지스터의 제조 방법 Download PDF

Info

Publication number
WO2024005610A1
WO2024005610A1 PCT/KR2023/009274 KR2023009274W WO2024005610A1 WO 2024005610 A1 WO2024005610 A1 WO 2024005610A1 KR 2023009274 W KR2023009274 W KR 2023009274W WO 2024005610 A1 WO2024005610 A1 WO 2024005610A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
diffusion
thin film
film transistor
blocking layer
Prior art date
Application number
PCT/KR2023/009274
Other languages
English (en)
French (fr)
Inventor
황현상
Original Assignee
주식회사 에이치피에스피
포항공과대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 에이치피에스피, 포항공과대학교 산학협력단 filed Critical 주식회사 에이치피에스피
Publication of WO2024005610A1 publication Critical patent/WO2024005610A1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Definitions

  • the present invention relates to a thin film transistor and a method of manufacturing the thin film transistor, and more specifically, to an oxide thin film transistor and a method of manufacturing the oxide thin film transistor.
  • a thin film transistor is a type of field effect transistor (FET) manufactured by stacking a semiconductor thin film on an insulating substrate.
  • a TFT includes three electrodes (eg, source, drain, and gate) and an active layer (or channel layer) in the form of a thin film disposed between the two electrodes. When a voltage is applied to the gate electrode, holes gather between the source electrode and the drain electrode to form a channel, allowing current to flow from the source electrode to the drain electrode.
  • TFT is used in display devices such as LCD and OLED.
  • Examples of materials that make up the active layer of a TFT include amorphous silicon (a-Si), low-temperature polycrystalline silicon (LTPS), and oxide.
  • a-Si amorphous silicon
  • LTPS low-temperature polycrystalline silicon
  • oxide oxide
  • a TFT in which the active layer is composed of oxide is referred to as an oxide TFT.
  • An example of an oxide used in an oxide TFT is indium-gallium-zinc-oxide (In-Ga-Zn-O, IGZO).
  • IGZO indium-gallium-zinc-oxide
  • the purpose of the present specification is to provide a thin film transistor and a method of manufacturing the thin film transistor with improved electrical characteristics, performance, and reliability compared to the prior art.
  • a thin film transistor includes a substrate, a diffusion path layer disposed on the substrate, an active layer disposed on the diffusion path layer, a source and a drain disposed on the active layer, and a gate disposed between the source and the drain. It may include an insulating layer, a gate disposed on the gate insulating layer, and a diffusion blocking layer formed at a position corresponding to the source and the drain in the diffusion path layer.
  • a method of manufacturing a thin film transistor includes forming a diffusion path layer on a substrate, forming one or more trenches in the diffusion path layer, forming a diffusion blocking layer inside the trench, and forming the diffusion layer. Forming an active layer on the passage layer and the diffusion blocking layer, forming a source and a drain on the active layer, forming a gate insulating layer between the source and the drain, forming a gate on the gate insulating layer. It may include a step of being performed and a step of heat treatment being performed.
  • additional oxygen is supplied to the active layer in a limited manner by the diffusion blocking layer and the diffusion path layer, thereby reducing oxygen vacancies that cause defects in the active layer, thereby improving the reliability of the thin film transistor.
  • diffusion barrier layers with different density distributions are formed during the manufacturing process of a thin film transistor, there is an advantage of being able to selectively control the transmittance of the reactive material contained in the reaction gas.
  • charge traps present in the passivation layer of the active layer are passivated by hydrogen, so there is an advantage in that the charge density of the passivation layer is lowered and charge mobility is improved.
  • a high-pressure heat treatment process is performed in a low-temperature environment during the manufacturing process of a thin film transistor, there is an advantage in improving product yield by preventing deterioration of parts vulnerable to heat.
  • Figure 1 shows the structure of a thin film transistor according to the first embodiment.
  • Figure 2 shows the movement path of ions in the reaction gas by heat treatment during the manufacturing process of the thin film transistor according to the first embodiment.
  • Figure 3 shows the structure of a thin film transistor according to the second embodiment.
  • Figure 4 is an enlarged view of A shown in Figure 3.
  • Figure 5 shows the movement path of ions in the reaction gas by heat treatment during the manufacturing process of the thin film transistor according to the second embodiment.
  • Figure 6 shows the structure of a thin film transistor according to the third embodiment.
  • Figure 7 is an enlarged view of B shown in Figure 6.
  • Figure 8 shows the movement path of ions in the reaction gas by heat treatment during the manufacturing process of the thin film transistor according to the third embodiment.
  • Figure 16 is a flowchart showing a method of manufacturing a thin film transistor according to an embodiment.
  • FIG. 17 is a graph showing the driving current (I on ) and off current (I off ) of the thin film transistor manufactured according to the first embodiment and the thin film transistor in which heat treatment was excluded during the manufacturing process.
  • first, second, and third are used to describe various components, but these components should not be limited by these terms. These terms are merely used to distinguish one component from another. Accordingly, what is referred to as a first component in one embodiment may be referred to as a second component in another embodiment. Each embodiment described and illustrated herein also includes its complementary embodiment. Additionally, in this specification, 'and/or' is used to mean including at least one of the components listed before and after.
  • connection is used to include both indirectly connecting a plurality of components and directly connecting them.
  • the first direction refers to the X-axis of the Cartesian coordinate system
  • the second direction refers to the Z-axis of the Cartesian coordinate system.
  • the first direction is perpendicular to the second direction.
  • Figure 1 shows the structure of a thin film transistor according to the first embodiment.
  • Figure 2 also shows the movement path of ions in the reaction gas by heat treatment during the manufacturing process of the thin film transistor according to the first embodiment.
  • the thin film transistor 10 includes a substrate 110, 120, a diffusion path layer 200, a metal oxide active layer 300, a source 400, a drain 500, a gate insulating layer 600, It may include a gate 700 and a diffusion blocking layer 800.
  • the substrates 110 and 120 may include a base substrate layer 110 and a buffer substrate layer 120.
  • the base substrate layer 110 may be a single crystal substrate.
  • a single crystal semiconductor layer may be formed on at least one surface of the base substrate layer 110.
  • the single crystal semiconductor layer may be made of any one of Si, Ge, SiGe, GeSn, InSb, GaAs (group III-V semiconductor), GaP, InAlAs, InGaAs, GaSbP, GaAsSb, and InP, but the constituent materials of the single crystal semiconductor layer are limited to these. It doesn't work.
  • the buffer substrate layer 120 may have a lattice constant different from that of the base substrate layer 110 to minimize lattice stress.
  • the lattice constant and/or crystal structure of the buffer substrate layer 120 may be the same or similar to the lattice constant and/or crystal structure of the base substrate layer 110.
  • the buffer substrate layer 120 may be crystalline formed by epitaxial growth on the base substrate layer 110.
  • the buffer substrate layer 120 may be formed by doping the base substrate layer 110 with an impurity of a material different from that of the base substrate layer 110.
  • the buffer substrate layer 120 may be relatively excessively doped compared to the base substrate layer 110 as the layer increases.
  • the buffer substrate layer 120 may have different lattice constants for each layer.
  • the lattice constant of the buffer substrate layer 120 may gradually increase from a low level to a high level.
  • the diffusion passage layer 200 may be disposed on the substrates 110 and 120.
  • the diffusion passage layer 200 may also be referred to as a diffusion layer.
  • the diffusion passage layer 200 may serve as a passage for ionized reaction gas provided during heat treatment of the active layer 300. That is, when heat treatment is performed, ions generated from the reaction gas can pass through the diffusion passage layer 200.
  • the ionized reaction gas may include at least one of oxygen ions, hydrogen ions, fluorine ions, and nitrogen ions, but the type of ionized reaction gas is not limited thereto.
  • the diffusion path layer 200 may be made of an oxide such as SiO 2 , but the type of material constituting the diffusion path layer 200 is not limited thereto.
  • the diffusion path layer 200 may be disposed between the substrates 110 and 120 and the active layer 300.
  • the diffusion passage layer 200 can pass an ionized reaction gas supplied from the outside.
  • the diffusion path layer 200 may be an oxide. Additionally, the diffusion path layer 200 may have a low dielectric. In one embodiment, the diffusion path layer 200 may be SiO 2 , but the type of the diffusion path layer 200 is not limited thereto.
  • the diffusion passage layer 200 may have a thickness of 20 nm to 50 nm.
  • oxygen (O 2 ) or ozone (O 3 ) may be provided as a reaction gas while performing heat treatment.
  • the diffusion passage layer 200 may serve as a tunnel through which oxygen ions pass.
  • hydrogen (H 2 ) or deuterium (D 2 ) may be provided as a reaction gas while performing heat treatment.
  • the diffusion passage layer 200 may serve as a tunnel through which hydrogen ions pass.
  • a gas containing fluorine (F x ) or nitrogen (N x ) may be provided as a reaction gas while performing heat treatment.
  • the diffusion passage layer 200 may serve as a tunnel through which fluorine ions or nitrogen ions pass.
  • the active layer 300 may be disposed to directly contact the source 400 and the drain 500.
  • the active layer 300 may be electrically connected to the source 400 and the drain 500, respectively.
  • the active layer 300 may be a channel region through which carriers such as holes or electrons move. Accordingly, the active layer 300 may also be referred to as a channel layer.
  • the active layer 300 When a voltage is applied to the gate 700, in order to prevent carriers of the active layer 300 from penetrating the gate insulating layer 600 and entering the gate 700, the active layer 300 may be made of a thin film with a high dielectric constant. there is.
  • the active layer 300 may be made of a zinc oxide (ZnO)-based oxide semiconductor material.
  • the active layer 300 may further include at least In, Ga, Sn, or Al in addition to Zn.
  • the active layer 300 includes indium-gallium-zinc-oxide (In-Ga-Zn-O, IGZO), indium-tin-zinc-oxide (In-Sn-Zn-O, ISZO), and indium-aluminum-zinc-oxide.
  • tin-aluminum-zinc-oxide Sn-Al-Zn-O, SAZO
  • tin-zinc-oxide Sn-Zn-O, SZO
  • SZO tin-zinc-oxide
  • the active layer 300 may have a thickness of 8 nm to 12 nm. Preferably, the active layer 300 may have a thickness of 10 nm.
  • the active layer 300 may be formed by a vacuum deposition process or a solution process.
  • the active layer 300 is formed by a deposition process such as physical vapor deposition (PVD), atomic layer deposition (ALD), or metal organic chemical vapor deposition (MOCVD) such as sputtering, sol-gel method, or colloidal deposition. It can be formed by a solution process such as particle method.
  • a passivation layer 310 may be formed on one side of the active layer 300.
  • the diffusion passage layer 200 has a tunnel through which ions contained in the reaction gas can pass. This can be formed.
  • the area of the diffusion path layer 200 between two diffusion blocking layers 800 may be defined as a tunnel.
  • the passivation layer 310 may be formed by heat treatment in a reactive gas atmosphere.
  • the reaction gas may include at least one of oxygen, hydrogen, fluorine, and nitrogen.
  • the passivation layer 310 may be formed by heat treatment performed in a high-pressure oxygen atmosphere. In another embodiment, the passivation layer 310 may be formed by heat treatment under a high-pressure hydrogen atmosphere. In another embodiment, the passivation layer 310 may be formed by performing primary heat treatment in a high-pressure oxygen atmosphere and then performing secondary heat treatment in a high-pressure hydrogen atmosphere.
  • the pressure of oxygen when heat treatment is performed in an oxygen atmosphere, the pressure of oxygen may be 2 atmospheres to 50 atmospheres. In another embodiment, when heat treatment is performed in an oxygen atmosphere, the pressure of oxygen may be 5 to 20 atmospheres.
  • heat treatment performed in an oxygen atmosphere may be performed in a temperature range of 100°C to 600°C. In another embodiment, heat treatment performed in an oxygen atmosphere may be performed in a temperature range of 200°C to 400°C.
  • oxygen vacancies or charge traps present in the active layer 300 and/or the passivation layer 310 may be passivated by hydrogen ions. Accordingly, the charge density of the oxide TFT 10 decreases and charge mobility improves.
  • the pressure of hydrogen when heat treatment is performed in a hydrogen atmosphere, the pressure of hydrogen may be 2 atmospheres to 50 atmospheres. In another embodiment, when heat treatment is performed in a hydrogen atmosphere, the pressure of hydrogen may be 5 to 20 atmospheres.
  • heat treatment performed in a hydrogen atmosphere may be performed in a temperature range of 100°C to 600°C. In another embodiment, heat treatment performed in a hydrogen atmosphere may be performed in a temperature range of 200°C to 400°C.
  • the passivation layer 310 When the passivation layer 310 is formed, oxygen vacancies in the active layer 300 may be reduced. As oxygen vacancies decrease, charge mobility increases, so the threshold voltage (Vth) of the oxide TFT 10 may be lowered.
  • the passivation layer 310 may be formed locally in one area of the active layer 300.
  • the formation area of the passivation layer 310 may be determined by the arrangement relationship between the diffusion path layer 200 and the diffusion blocking layer 800.
  • the location or area of the passivation layer 310 may vary depending on the proportion of the diffusion blocking layer 800 in the diffusion path layer 200 or the location, cross-sectional area, or volume of the diffusion blocking layer 800.
  • the active layer 300 may be divided into a source region (S), a gate region (G), and a drain region (D).
  • the source region S is a region in contact with the source 400
  • the gate region G is a region in contact with the gate insulating layer 600
  • the drain region D is a region in contact with the drain 500.
  • the crystal structure of the active layer 300 may be different in the source region (S), drain region (D), and gate region (G).
  • the combination of materials constituting the gate region (G) may be relatively more stable than the materials constituting the source region (S) or drain region (D). Additionally, the closer the source region (S) or drain region (D) is to the gate region (G), the more stable the combination of materials constituting the source region (S) or drain region (D) may be.
  • the blinking ratio (I on /I off ) of the thin film transistor 10 may be increased compared to the prior art.
  • the source 400 and drain 500 may each be formed on the active layer 300.
  • the source 400 and drain 500 may each be in direct contact with the active layer 300.
  • the source 400 and drain 500 may be arranged to be spaced apart from each other.
  • the source 400 and the drain 500 may be arranged to face each other in a first direction.
  • the source 400 may function as a source electrode.
  • the drain 500 may function as a drain electrode.
  • the source 400 and drain 500 may electrically connect each end of the active layer 300. Depending on the embodiment, the positions or roles of the source 400 and the drain 500 may be changed.
  • the gate insulating layer 600 may be disposed between the source 400 and the drain 500.
  • the gate insulating layer 600 may insulate the gate 700 from the active layer 300, source 400, and drain 500.
  • the gate insulating layer 600 can prevent parasitic coupling between the substrates 110 and 120 caused by the gate 700.
  • the gate insulating layer 600 can prevent undesirable conductive channels from being formed in the substrates 110 and 120 when the thin film transistor 10 conducts electricity.
  • the gate insulating layer 600 may be made of Al 2 O 3 , but the type of material constituting the gate insulating layer 600 is not limited thereto.
  • the gate insulating layer 600 may be formed through a deposition process. In one embodiment, the gate insulating layer 600 may have a thickness of 10 nm to 20 nm, preferably 15 nm.
  • the gate 700 may be disposed within the gate insulating layer 600.
  • the gate 700 may serve as a gate electrode that controls the flow of current passing through the active layer 300.
  • the gate 700 and the active layer 300 may face each other.
  • the gate 700 may be insulated from the source 400, the drain 500, and the active layer 300 by the gate insulating layer 600.
  • Gate 700 may be disposed between source 400 and drain 500.
  • the gate 700 may be made of a metal material.
  • the gate 700 may include at least one material selected from TiN and W.
  • the gate 700 may be formed by a deposition process.
  • the length of the gate 700 may be determined by the thickness of the gate insulating layer 600 and the lengths of the source 400 and the drain 500.
  • the diffusion blocking layer 800 may face the source 400 and the drain 500 in a second direction.
  • the diffusion blocking layer 800 may be disposed below the active layer 300.
  • the diffusion blocking layer 800 may be arranged to correspond to the source region (S) and the drain region (D), respectively.
  • the diffusion blocking layer 800 may be made of a material with a denser texture and higher hardness than the diffusion passage layer 200.
  • the diffusion blocking layer 800 may be made of silicon nitride (Si x N y ). In this case, 1 ⁇ x ⁇ 3, 1 ⁇ y ⁇ 4.
  • the diffusion blocking layer 800 may be made of Si 3 N 4 . If the diffusion barrier layer 800 is made of Si 3 N 4 , which has a dense structure and high hardness, ions generated from the reaction gas may not pass through the diffusion barrier layer 800. By placing the diffusion blocking layer 800 at positions corresponding to the source region (S) and the drain region (D), ions generated from the reaction gas can be prevented from being injected into the source 400 and the drain 500. there is.
  • ions eg, oxygen, hydrogen, fluorine, or nitrogen ions
  • some of the ions (eg, oxygen, hydrogen, fluorine, or nitrogen ions) contained in the reaction gas may pass through the diffusion blocking layer 800.
  • the amount of ions directly injected into the active layer 300 through the tunnel formed in the diffusion passage layer 200 passes through the diffusion blocking layer 800 and into the active layer 300. ) may be larger than the amount of ions injected.
  • the movement path of ions contained in the reaction gas, the amount of ions injected into the active layer 300, or the location of ion injection can be adjusted by the diffusion barrier layer 800. .
  • Figure 3 shows the structure of a thin film transistor according to the second embodiment.
  • Figure 4 is an enlarged view of A shown in Figure 3.
  • Figure 5 shows the movement path of ions in the reaction gas by heat treatment during the manufacturing process of the thin film transistor according to the second embodiment.
  • the thin film transistor 10 according to the second embodiment includes a substrate 110, 120, a diffusion path layer 200, a metal oxide active layer 300, a source 400, a drain 500, a gate insulating layer 600, It may include a gate 700 and a diffusion blocking layer 800.
  • the structure of the thin film transistor 10 according to the second embodiment is the same as that of the thin film transistor 10 according to the first embodiment except for the diffusion blocking layer 800. Therefore, descriptions of other components except the diffusion blocking layer 800 are omitted below.
  • the diffusion blocking layer 800 may face the source 400 and the drain 500 in a second direction.
  • the diffusion blocking layer 800 may be disposed below the active layer 300.
  • the diffusion blocking layer 800 may be arranged to correspond to the source region (S) and the drain region (D), respectively.
  • the diffusion blocking layer 800 may be made of a material with a denser texture and higher hardness than the diffusion passage layer 200. Accordingly, ions (eg, oxygen, hydrogen, fluorine, or nitrogen ions) contained in the reaction gas during heat treatment may not pass through the diffusion barrier layer 800. Depending on the embodiment, some of the ions (eg, oxygen, hydrogen, fluorine, or nitrogen ions) contained in the reaction gas may pass through the diffusion blocking layer 800.
  • ions eg, oxygen, hydrogen, fluorine, or nitrogen ions
  • the diffusion blocking layer 800 is composed of a single layer.
  • the diffusion blocking layer 800 may be composed of a plurality of layers.
  • the diffusion blocking layer 800 according to the second embodiment may include a first diffusion blocking layer 810 and a second diffusion blocking layer 820.
  • the first diffusion blocking layer 810 and the second diffusion blocking layer 820 may be made of different materials. Depending on the embodiment, the first diffusion blocking layer 810 and the second diffusion blocking layer 820 may be made of the same type of material with different densities.
  • the ion permeability of the first diffusion blocking layer 810 and the ion permeability of the second diffusion blocking layer 820 may be different from each other. In one embodiment, the ion permeability of the second diffusion barrier layer 820 may be relatively lower than the ion permeability of the first diffusion barrier layer 810.
  • the density of the first diffusion blocking layer 810 and the density of the second diffusion blocking layer 820 may be different from each other. In one embodiment, the density of the second diffusion blocking layer 820 may be relatively higher than the density of the first diffusion blocking layer 810.
  • the second diffusion blocking layer 820 may have a relatively dense structure compared to the first diffusion blocking layer 810. In one embodiment, the hardness of the second diffusion blocking layer 820 may be relatively higher than the hardness of the first diffusion blocking layer 810.
  • the first diffusion blocking layer 810 may be made of a first material.
  • the first material may be Silicon OxiNitride (Si x O y N z ). In this case, it may be 1 ⁇ x ⁇ 3, 1 ⁇ y ⁇ 2, and 1 ⁇ z ⁇ 3.
  • the first diffusion blocking layer 810 may be SiON or Si 2 ON 2 .
  • the first diffusion blocking layer 810 may be formed to surround the inner wall of the trench T (see FIG. 10).
  • the first diffusion barrier layer 810 is formed by a deposition process such as physical vapor deposition (PVD), atomic layer deposition (ALD), or metal organic chemical vapor deposition (MOCVD) such as sputtering, or a sol-gel process. It can be formed by a solution process such as a method or colloidal particle method.
  • the first diffusion barrier layer 810 may be formed by low-temperature chemical vapor deposition (LPCVD).
  • the second diffusion blocking layer 820 may be made of a second material.
  • the second material may be silicon nitride (Si x N y ). In this case, 1 ⁇ x ⁇ 3, 1 ⁇ y ⁇ 4.
  • the second diffusion blocking layer 820 may be Si 3 N 4 .
  • the second diffusion blocking layer 820 may be formed to fill the trench-shaped space formed inside the first diffusion blocking layer 810.
  • the second diffusion barrier layer 820 is formed by a deposition process such as physical vapor deposition (PVD), atomic layer deposition (ALD), or metal organic chemical vapor deposition (MOCVD) such as sputtering, or a sol-gel process. It can be formed by a solution process such as a method or colloidal particle method.
  • the second diffusion barrier layer 820 may be formed by low-temperature chemical vapor deposition (LPCVD).
  • the diffusion blocking layer 800 may be divided into two regions (U a and U b ) in a first direction.
  • the first area (U a ) is an area corresponding to the first diffusion blocking layer 810
  • the second area (U b ) is an area corresponding to the second diffusion blocking layer 820 and the first diffusion blocking layer 810. It's an area.
  • the ion permeability of the first area (U a ) and the ion permeability of the second area (U b ) may be different from each other.
  • the density of the first area (U a ) and the density of the second area (U b ) may be different from each other.
  • the diffusion blocking layer 800 may have different density distributions for each region (U a , U b ).
  • the first region (U a ) is made of a single material, but in the second region (U b ), two different materials may form a layer.
  • the first diffusion blocking layer 810 and the second diffusion blocking layer 820 made of a material with a higher density than the first diffusion blocking layer 810 can form a layer.
  • the ion permeability of the first area (U a ) may be greater than the ion permeability of the second area (U b ).
  • ions may pass through the first area (U a ), but ions may not pass through the second area (U b ).
  • Figure 6 shows the structure of a thin film transistor according to the third embodiment.
  • Figure 7 is an enlarged view of B shown in Figure 6.
  • Figure 8 shows the movement path of ions in the reaction gas by heat treatment during the manufacturing process of the thin film transistor according to the third embodiment.
  • the thin film transistor 10 according to the third embodiment includes a substrate 110, 120, a diffusion path layer 200, a metal oxide active layer 300, a source 400, a drain 500, a gate insulating layer 600, It may include a gate 700 and a diffusion blocking layer 800.
  • the structure of the thin film transistor 10 according to the third embodiment is the same as that of the thin film transistor 10 according to the first or second embodiments, except for the diffusion blocking layer 800. Therefore, descriptions of other components except the diffusion blocking layer 800 are omitted below.
  • the diffusion blocking layer 800 may face the source 400 and the drain 500 in a second direction.
  • the diffusion blocking layer 800 may be disposed below the active layer 300.
  • the diffusion blocking layer 800 may be arranged to correspond to the source region (S) and the drain region (D), respectively.
  • the diffusion blocking layer 800 may be made of a material with a denser texture and higher hardness than the diffusion passage layer 200. Accordingly, ions (eg, oxygen, hydrogen, fluorine, or nitrogen ions) contained in the reaction gas during heat treatment may not pass through the diffusion barrier layer 800. Depending on the embodiment, some of the ions (eg, oxygen, hydrogen, fluorine, or nitrogen ions) contained in the reaction gas may pass through the diffusion blocking layer 800.
  • ions eg, oxygen, hydrogen, fluorine, or nitrogen ions
  • the diffusion blocking layer 800 is composed of a single layer.
  • the diffusion blocking layer 800 may be composed of a plurality of layers.
  • the diffusion blocking layer 800 according to the third embodiment includes a first diffusion blocking layer 830, a second diffusion blocking layer 840, and a third diffusion blocking layer 850. ) may include.
  • the diffusion blocking layer 800 may be composed of four or more layers.
  • the first diffusion blocking layer 830, the second diffusion blocking layer 840, and the third diffusion blocking layer 850 may be made of different materials. Depending on the embodiment, the first diffusion blocking layer 830, the second diffusion blocking layer 840, and the third diffusion blocking layer 850 may be made of the same type of material with different densities.
  • the ion permeability of the first diffusion barrier layer 830, the ion permeability of the second diffusion barrier layer 840, and the ion permeability of the third diffusion barrier layer 850 may be different from each other.
  • the ion permeability of the third diffusion barrier layer 850 may be relatively lower than the ion permeability of the first diffusion barrier layer 830 and the ion permeability of the second diffusion barrier layer 840, and the ion permeability of the second diffusion barrier layer 820 ) may be relatively lower than the ion permeability of the first diffusion barrier layer 810.
  • the density of the first diffusion blocking layer 830, the second diffusion blocking layer 840, and the third diffusion blocking layer 850 may be different from each other.
  • the density of the third diffusion blocking layer 850 may be relatively higher than the density of the first diffusion blocking layer 830 and the density of the second diffusion blocking layer 840, and the density of the second diffusion blocking layer 840 may be relatively higher than the density of the first diffusion blocking layer 830.
  • the third diffusion blocking layer 850 may have a relatively dense structure compared to the first diffusion blocking layer 830 and the second diffusion blocking layer 840, and the second diffusion blocking layer 840 may have a relatively dense structure compared to the first diffusion blocking layer 830.
  • the hardness of the third diffusion blocking layer 850 may be relatively higher than the hardness of the first diffusion blocking layer 830 and the second diffusion blocking layer 840, and the second diffusion blocking layer 820 The hardness may be relatively higher than the hardness of the first diffusion blocking layer 810.
  • the first diffusion blocking layer 830 may be made of a first material.
  • the first material may be Silicon OxiNitride (Si x O y N z ). In this case, it may be 1 ⁇ x ⁇ 3, 1 ⁇ y ⁇ 2, and 1 ⁇ z ⁇ 3.
  • the first diffusion blocking layer 810 may be SiON or Si 2 ON 2 .
  • the first diffusion blocking layer 830 may be formed to surround the inner wall of the trench T (see FIG. 10).
  • the first diffusion barrier layer 830 is formed by a deposition process such as physical vapor deposition (PVD), atomic layer deposition (ALD), or metal organic chemical vapor deposition (MOCVD) such as sputtering, or a sol-gel process. It can be formed by a solution process such as a method or colloidal particle method.
  • the first diffusion barrier layer 830 may be formed by low-temperature chemical vapor deposition (LPCVD).
  • the second diffusion blocking layer 840 may be made of a second material.
  • the second material may be silicon nitride (Si x N y ). In this case, 1 ⁇ x ⁇ 3, 1 ⁇ y ⁇ 4.
  • the second diffusion blocking layer 840 may be Si 3 N 4 .
  • the second diffusion blocking layer 840 may be formed to surround the inner wall of the first diffusion blocking layer 830 having a trench shape.
  • the second diffusion barrier layer 840 is formed by a deposition process such as physical vapor deposition (PVD), atomic layer deposition (ALD), or metal organic chemical vapor deposition (MOCVD) such as sputtering, or sol-gel deposition. It can be formed by a solution process such as a method or colloidal particle method.
  • the second diffusion barrier layer 840 may be formed by low-temperature chemical vapor deposition (LPCVD).
  • the third diffusion blocking layer 850 may be made of a third material.
  • the third material may be silicon nitride (Si x N y ). In this case, 1 ⁇ x ⁇ 2, 1 ⁇ y ⁇ 2.
  • the third diffusion blocking layer 850 may be SiN or Si 2 N.
  • the third diffusion blocking layer 850 may be formed to fill the trench-shaped space formed inside the second diffusion blocking layer 840.
  • the third diffusion barrier layer 850 is formed by a deposition process such as physical vapor deposition (PVD), atomic layer deposition (ALD), or metal organic chemical vapor deposition (MOCVD) such as sputtering, or a sol-gel process. It can be formed by a solution process such as a method or colloidal particle method.
  • the third diffusion barrier layer 850 may be formed by low-temperature chemical vapor deposition (LPCVD).
  • the diffusion blocking layer 800 may be divided into three regions (U a , U b , U c ) in a first direction.
  • the first area (U a ) is an area corresponding to the first diffusion blocking layer 830
  • the second area (U b ) is an area corresponding to the second diffusion blocking layer 840 and the first diffusion blocking layer 830.
  • area, and the third area (U c ) is an area corresponding to the third diffusion blocking layer 850, the second diffusion blocking layer 840, and the first diffusion blocking layer 830.
  • the ion permeability of the first area (U a ), the ion permeability of the second area (U b ), and the ion permeability of the third area (U c ) may be different from each other.
  • the density of the first area (U a ), the density of the second area (U b ), and the density of the third area (U c ) may be different.
  • the diffusion barrier layer 800 may have different density distributions for each region (U a , U b , U c ).
  • the first region (U a ) is made of a single material, but in the second region (U b ), two different materials can form a layer, and in the third region (U c ), three different materials can form a layer.
  • Two substances can form layers. More specifically, in the second region (U b ), the first diffusion blocking layer 830 and the second diffusion blocking layer 840 made of a material with a higher density than the first diffusion blocking layer 830 can form a layer.
  • the third region (U c ) there is a first diffusion blocking layer 830, a second diffusion blocking layer 840 made of a material with a higher density than the first diffusion blocking layer 830, and a second diffusion blocking layer (
  • the third diffusion blocking layer 850 made of a material with a higher density than 840 may form a layer.
  • the ion permeability of the first region (U a ) may be greater than the ion permeability of the second region (U b ) and the ion permeability of the third region (U c )
  • the ion permeability of the second region (U b ) may be greater than the ion permeability of the second region (U b ). It may be greater than the ion permeability of the third region (U c ).
  • ions may pass through the first area (U a ), but ions may not pass through the second area (U b ) or the third area (U c ). In another embodiment, ions may pass through the first region (U a ) and the second region (U b ), but ions may not pass through the third region (U c ).
  • Figure 16 is a flowchart showing a method of manufacturing a thin film transistor according to an embodiment.
  • the diffusion passage layer 200 is formed on the substrates 110 and 120 (S10).
  • the diffusion passage layer 200 may be made of an oxide such as SiO 2 and may be formed by deposition.
  • one or more trenches T are formed by selectively removing a random area of the diffusion path layer 200 (S20).
  • the trench T may be formed by selective etching.
  • the diffusion blocking layer 800 is formed inside the trench T formed in the diffusion path layer 200 (S30).
  • Figure 11 shows a diffusion blocking layer 800 including a first diffusion blocking layer 830, a second diffusion blocking layer 840, and a third diffusion blocking layer 850 according to the third embodiment.
  • the first diffusion blocking layer 830, the second diffusion blocking layer 840, and the third diffusion blocking layer 850 may be sequentially formed inside the trench T.
  • the diffusion blocking layer 800 according to the second embodiment is formed in the diffusion blocking layer forming step (S30)
  • the first diffusion blocking layer 810 and the second diffusion blocking layer 820 are formed inside the trench (T). Can be formed sequentially.
  • the diffusion blocking layer 800 according to the first embodiment is formed in the diffusion blocking layer forming step (S30)
  • the diffusion blocking layer 800 may be formed by filling the inside of the trench T with a single material.
  • the active layer 300 is formed on the diffusion path layer 200 and the diffusion blocking layer 800 (S40).
  • the active layer 300 may be formed through a vacuum deposition process or a solution process.
  • the source 400 may be formed in the source region (S) on the active layer 300 and the drain 500 may be formed in the drain region (D) on the active layer 300 ( S50).
  • the formation order of the source 400 and drain 500 may vary depending on the embodiment.
  • the same material as the diffusion path layer 200 eg, SiO 2
  • SiO 2 may be disposed on one side of the source 400 and the drain 500, respectively.
  • a gate insulating layer 600 is formed in the gate region (G) on the active layer 300 (S60).
  • the gate insulating layer 600 may be formed between the source 400 and the drain 500.
  • the source 400 and the drain 500 may be arranged parallel to the gate insulating layer 600 in the first direction.
  • a gate 700 is formed inside the gate insulating layer 600 (S70).
  • the source and drain forming step (S50), the gate insulating layer forming step (S60), and the gate forming step (S70) may be interchanged.
  • heat treatment may be performed on the thin film transistor 10 (S80).
  • the heat treatment step (S80) may include a first heat treatment step performed in an oxygen atmosphere and a second heat treatment step performed in a hydrogen atmosphere.
  • a first heat treatment step for the thin film transistor 10 may first be performed in an atmosphere of a reactive gas containing oxygen (eg, oxygen (O 2 ) or ozone (O 3 )).
  • oxygen ions generated from the reaction gas may be injected into the thin film transistor 10 through the diffusion path layer 200.
  • the first heat treatment step may be performed in a 100% oxygen (O 2 ) or ozone (O 3 ) atmosphere.
  • concentration of the reaction gas containing oxygen may vary depending on the embodiment.
  • the first heat treatment step may be performed using a reaction gas at a concentration of 50% or more, or at a concentration of 100%.
  • the first heat treatment step may be performed in a pressure range of 2 to 50 atm, preferably 5 to 20 atm.
  • the first heat treatment step may be performed under any one of wet, dry, or supercritical conditions or environments.
  • the first heat treatment step may be performed in a temperature range of 100°C to 600°C, preferably in a temperature range of 200°C to 400°C.
  • oxygen ions may be injected into the active layer 300 through a tunnel formed in the diffusion path layer 200.
  • a relatively small amount of oxygen ions can pass through the diffusion barrier layer 800.
  • oxygen ions may not pass through the diffusion barrier layer 800. Therefore, a relatively large amount of oxygen ions can be injected into the active layer 300 corresponding to the gate region (G), and a relatively small amount of oxygen ions can be injected into the active layer 300 corresponding to the source region (S) or drain region (D). of oxygen ions can be injected.
  • a relatively large number of oxygen vacancies may be reduced in the active layer 300 corresponding to the gate region (G) compared to the active layer 300 corresponding to the source region (S) or drain region (D).
  • the transmittance of oxygen ions may be different for each region.
  • the first region (U a ) when the diffusion blocking layer 800 is divided into a first region (U a ), a second region (U b ), and a third region (U c ) as in the third embodiment, the first region (U a ), The transmittance of oxygen ions may decrease in the order of the second region (U b ) and the third region (U c ). Accordingly, the amount of reduction in oxygen vacancies may decrease from the first region (U a ) to the third region (U c ).
  • the second heat treatment may be performed after the first heat treatment is performed.
  • the second heat treatment step for the thin film transistor 10 may be performed in a reaction gas containing hydrogen (eg, hydrogen (H 2 ) or deuterium (D 2 )) atmosphere.
  • hydrogen eg, hydrogen (H 2 ) or deuterium (D 2 )
  • hydrogen ions generated from the reaction gas may be injected into the thin film transistor 10 through the diffusion path layer 200.
  • the second heat treatment step may be performed in a hydrogen (H 2 ) or deuterium (D 2 ) atmosphere at a concentration of 3% to 10%, preferably 4%.
  • concentration of the reaction gas containing hydrogen may vary depending on the embodiment.
  • the second heat treatment step may be performed using a reaction gas at a concentration of 50% or more, or at a concentration of 100%.
  • the second heat treatment step may be performed in a pressure range of 2 atmospheres to 50 atmospheres, preferably in a pressure range of 5 atmospheres to 20 atmospheres.
  • the second heat treatment step may be performed under any one of wet, dry, or supercritical conditions or environments.
  • the second heat treatment step may be performed in a temperature range of 100°C to 600°C, preferably in a temperature range of 200°C to 400°C.
  • hydrogen ions may be injected into the active layer 300 through a tunnel formed in the diffusion path layer 200.
  • a relatively small amount of hydrogen ions can pass through the diffusion barrier layer 800.
  • hydrogen ions may not pass through the diffusion barrier layer 800. Therefore, a relatively large amount of hydrogen ions can be implanted into the active layer 300 corresponding to the gate region (G), and a relatively small amount of hydrogen ions can be implanted into the active layer 300 corresponding to the source region (S) or drain region (D). of hydrogen ions can be injected.
  • the permeability of hydrogen ions may be different for each region.
  • the diffusion blocking layer 800 is divided into a first region (U a ), a second region (U b ), and a third region (U c ) as in the third embodiment, the first region (U a ), The permeability of hydrogen ions may decrease in the order of the second region (U b ) and the third region (U c ).
  • the passivation layer 310 is formed in the active layer 300 corresponding to the gate region (G) by the second heat treatment. Accordingly, oxygen vacancies or charge traps present in the active layer 300 and/or the passivation layer 310 may be passivated by hydrogen ions. Accordingly, the charge density of the oxide TFT (10) decreases and charge mobility improves.
  • only one of the first heat treatment step and the second heat treatment step described above may be selectively performed in the heat treatment step (S80).
  • FIG. 17 is a graph showing the driving current (I on ) and off current (I off ) of the thin film transistor manufactured according to the first embodiment and the thin film transistor in which heat treatment was excluded during the manufacturing process.
  • HPA is data representing the driving current (I on ) and off current (I off ) of the thin film transistor manufactured according to the above-described first embodiment
  • NHPA is data representing the heat treatment step (S80) described above during the manufacturing process. This is data representing the driving current (I on ) and off current (I off ) of the thin film transistor that is not turned on.
  • the driving current (I on ) significantly decreases when the off current (I off ) increases.
  • the heat treatment step (S80) is performed according to the above-described first embodiment during the manufacturing process of the thin film transistor, the phenomenon in which the driving current (I on ) is lowered when the off current (I off ) increases is improved.

Abstract

본 발명은 박막 트랜지스터 및 박막 트랜지스터의 제조 방법에 관한 것이다. 일 실시예에 따른 박막 트랜지스터의 제조 방법은, 기판 상에 확산통로층이 형성되는 단계, 상기 확산통로층에 하나 이상의 트렌치가 형성되는 단계, 상기 트렌치 내부에 확산차단층이 형성되는 단계, 상기 확산통로층 및 상기 확산차단층 상에 활성층이 형성되는 단계, 상기 활성층 상에 소스 및 드레인이 형성되는 단계, 상기 소스 및 드레인 사이에 게이트 절연층이 형성되는 단계, 상기 게이트 절연층 상에 게이트가 형성되는 단계 및 열처리가 수행되는 단계를 포함할 수 있다.

Description

박막 트랜지스터 및 박막 트랜지스터의 제조 방법
본 발명은 박막 트랜지스터 및 박막 트랜지스터의 제조 방법에 관한 것으로, 보다 상세하게는 산화물 박막 트랜지스터(Oxide Thin Film Transistor) 및 산화물 박막 트랜지스터의 제조 방법에 관한 것이다.
박막 트랜지스터(Thin Film Transistor, TFT)는 절연성 기판 상에 반도체 박막을 적층하여 제조되는 전계 효과 트랜지스터(Field Effect Transistor, FET)의 일종이다. TFT는 세 개의 전극(예컨대, 소스, 드레인, 게이트) 및 두 개의 전극 사이에 배치되는 박막 형태의 활성층(또는 채널층)을 포함한다. 게이트 전극에 전압이 인가되면 소스 전극과 드레인 전극 사이에 정공이 모이면서 채널이 형성됨으로써 소스 전극에서 드레인 전극으로 전류가 흐른다. TFT는 LCD나 OLED와 같은 디스플레이 장치에 사용되고 있다.
TFT의 활성층을 구성하는 물질의 예시로 비정질 실리콘(Amorphous Silicon, a-Si), 저온 폴리실리콘(Low-Temperature Polycrystalline Silicon, LTPS), 산화물(Oxide)을 들 수 있다. 활성층이 산화물로 구성된 TFT는 산화물 TFT로 지칭된다. 산화물 TFT에 사용되는 산화물의 예시로는 인듐-갈륨-아연-산화물(In-Ga-Zn-O, IGZO)을 들 수 있다. 최근에는 산화물 TFT의 전기적 특성을 개선하고 산화물 TFT의 성능 및 신뢰성을 높이기 위한 다양한 기술이 연구되고 있다.
관련 선행기술로는 한국공개특허공보 제10-2016-0131339호, 한국공개특허공보 제10-2022-004795호가 있다.
본 명세서의 목적은 종래에 비해 향상된 전기적 특성, 성능 및 신뢰성을 갖는 박막 트랜지스터 및 박막 트랜지스터의 제조 방법을 제공하는 것이다.
본 명세서의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 명세서의 다른 목적 및 장점들은 이하에서 기술되는 본 명세서의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 명세서의 목적 및 장점들은 청구범위에 기재된 구성요소들 및 그 조합에 의해 실현될 수 있다.
일 실시예에 따른 박막 트랜지스터는, 기판, 상기 기판 상에 배치되는 확산통로층, 상기 확산통로층 상에 배치되는 활성층, 상기 활성층 상에 배치되는 소스 및 드레인, 상기 소스 및 드레인 사이에 배치되는 게이트 절연층, 상기 게이트 절연층 상에 배치되는 게이트 및 상기 확산통로층에서 상기 소스 및 상기 드레인과 대응되는 위치에 형성되는 확산차단층을 포함할 수 있다.
일 실시예에 따른 박막 트랜지스터의 제조 방법은, 기판 상에 확산통로층이 형성되는 단계, 상기 확산통로층에 하나 이상의 트렌치가 형성되는 단계, 상기 트렌치 내부에 확산차단층이 형성되는 단계, 상기 확산통로층 및 상기 확산차단층 상에 활성층이 형성되는 단계, 상기 활성층 상에 소스 및 드레인이 형성되는 단계, 상기 소스 및 드레인 사이에 게이트 절연층이 형성되는 단계, 상기 게이트 절연층 상에 게이트가 형성되는 단계 및 열처리가 수행되는 단계를 포함할 수 있다.
실시예들에 따르면, 박막 트랜지스터 제조 과정에서 확산차단층과 확산통로층에 의해 제한적으로 활성층에 산소를 추가 공급해, 활성층의 결함의 원인이 되는 산소 공공을 줄임으로써 박막 트랜지스터의 신뢰성이 향상된다.
실시예들에 따르면, 박막 트랜지스터 제조 과정에서 서로 다른 밀도 분포를 갖는 확산차단층이 형성되므로, 반응가스에 포함된 반응 물질의 투과율을 선택적으로 조절할 수 있는 이점이 있다.
실시예들에 따르면, 박막 트랜지스터 제조 과정에서 활성층에 패시베이션층을 형성함으로써 열적 손상을 발생시키지 않고 열 예산(thermal budget)을 낮춰 전하 이동도를 안정적으로 향상시킬 수 있는 이점이 있다.
실시예들에 따르면, 박막 트랜지스터 제조 과정에서 활성층의 패시베이션층에 존재하는 전하 트랩이 수소에 의해 패시베이션되므로, 패시베이션층의 전하 밀도가 저하되어 전하 이동도가 향상되는 이점이 있다.
실시예들에 따르면, 박막 트랜지스터 제조 과정에서 저온 환경 하에서 고압 열처리 공정이 수행되므로 열에 취약한 부분의 열화를 방지하여 제품 수율을 향상시킬 수 있는 이점이 있다.
도 1은 제1 실시예에 따른 박막 트랜지스터의 구조를 나타낸다.
도 2는 제1 실시예에 따른 박막 트랜지스터의 제조 과정에서 열처리에 의한 반응 가스 내 이온의 이동 경로를 나타낸다.
도 3은 제2 실시예에 따른 박막 트랜지스터의 구조를 나타낸다.
도 4는 도 3에 표시된 A의 확대도이다.
도 5는 제2 실시예에 따른 박막 트랜지스터의 제조 과정에서 열처리에 의한 반응 가스 내 이온의 이동 경로를 나타낸다.
도 6은 제3 실시예에 따른 박막 트랜지스터의 구조를 나타낸다.
도 7은 도 6에 표시된 B의 확대도이다.
도 8은 제3 실시예에 따른 박막 트랜지스터의 제조 과정에서 열처리에 의한 반응 가스 내 이온의 이동 경로를 나타낸다.
도 9 내지 도 15는 제3 실시예에 따른 박막 트랜지스터의 제조 과정을 나타낸다.
도 16은 일 실시예에 따른 박막 트랜지스터의 제조 방법을 나타내는 흐름도이다.
도 17은 제1 실시예에 따라서 제조된 박막 트랜지스터와, 제조 과정에서 열처리가 제외된 박막 트랜지스터의 구동 전류(Ion) 및 오프 전류(Ioff)를 나타내는 그래프이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명할 것이다. 그러나 본 발명의 기술적 사상은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 통상의 기술자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 형상 및 크기는 기술적 내용의 효과적인 설명을 위해 과장된 것일 수 있다.
또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 따라서 어느 한 실시예에 제 1 구성요소로 언급된 것이 다른 실시예에서는 제 2 구성요소로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 또한, 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다.
명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하는 것으로 이해되어서는 안 된다. 또한, 본 명세서에서 "연결"은 복수의 구성 요소를 간접적으로 연결하는 것, 및 직접적으로 연결하는 것을 모두 포함하는 의미로 사용된다.
또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.
이하에서는 설명의 편의를 위하여 제1 방향은 직교 좌표계의 X축을 지칭하고, 제2 방향은 직교 좌표계의 Z축을 지칭한다. 이때 제1 방향은 제2 방향과 직교한다.
도 1은 제1 실시예에 따른 박막 트랜지스터의 구조를 나타낸다. 또한 도 2는 제1 실시예에 따른 박막 트랜지스터의 제조 과정에서 열처리에 의한 반응 가스 내 이온의 이동 경로를 나타낸다.
제1 실시예에 따른 박막 트랜지스터(10)는 기판(110, 120), 확산통로층(200), 금속산화물 활성층(300), 소스(400), 드레인(500), 게이트 절연층(600), 게이트(700), 확산차단층(800)을 포함할 수 있다.
기판(110, 120)은, 베이스 기판층(110) 및 버퍼 기판층(120)을 포함할 수 있다.
베이스 기판층(110)은 단결정 기판일 수 있다. 베이스 기판층(110)의 적어도 일 표면상에는 단결정 반도체층이 형성될 수 있다. 단결정 반도체층은 Si, Ge, SiGe, GeSn, InSb, GaAs(III-V족 반도체), GaP, InAlAs, InGaAs, GaSbP, GaAsSb 및 InP 중 어느 하나로 이루어질 수 있으나, 단결정 반도체층의 구성 물질이 이에 한정되는 것은 아니다.
버퍼 기판층(120)은 격자 스트레스를 최소화 하기 위해 베이스 기판층(110)과 상이한 격자상수를 가질 수 있다. 다른 실시예에서, 버퍼 기판층(120)의 격자상수 및/또는 결정구조는 베이스 기판층(110)의 격자상수 및/또는 결정구조와 동일하거나 유사할 수 있다.
버퍼 기판층(120)은 베이스 기판층(110) 상에 에피텍셜 성장에 의해 형성된 결정질일 수 있다. 베이스 기판층(110)에 베이스 기판층(110)과 다른 재질의 불순물을 도핑함으로써 버퍼 기판층(120)이 형성될 수 있다. 일 실시예에서, 버퍼 기판층(120)은 고층위로 갈수록 베이스 기판층(110)에 비해 상대적으로 과도핑될 수 있다.
버퍼 기판층(120)은 층위별 상이한 격자상수를 가질 수 있다. 예컨대 저층위에서 고층위로 갈수록 버퍼 기판층(120)의 격자상수가 점진적으로 높아질 수 있다.
확산통로층(200)은 기판(110, 120) 상에 배치될 수 있다. 확산통로층(200)은 확산층으로도 지칭될 수 있다.
확산통로층(200)은 활성층(300)을 열처리하는 동안 제공되는 이온화된 반응가스의 통로 역할을 할 수 있다. 즉, 열처리가 수행될 때 반응가스로부터 생성되는 이온이 확산통로층(200)을 통과할 수 있다. 일 실시예에 따른 이온화된 반응가스는 산소 이온, 수소 이온, 플루오린 이온, 질소 이온 중 적어도 하나를 포함할 수 있으나, 이온화된 반응가스의 종류가 이에 한정되는 것은 아니다.
확산통로층(200)은 SiO2와 같은 산화물로 이루어질 수 있으나, 확산통로층(200)을 구성하는 물질의 종류가 이에 한정되는 것은 아니다.
확산통로층(200)은 기판(110, 120)과 활성층(300) 사이에 배치될 수 있다. 확산통로층(200)은 외부에서 공급되는 이온화된 반응가스를 통과시킬 수 있다.
확산통로층(200)은 산화물일 수 있다. 또한 확산통로층(200)은 저유전체일 수 있다. 일 실시예에서 확산통로층(200)은 SiO2일 수 있으나, 확산통로층(200)의 종류가 이에 한정되는 것은 아니다.
일 실시예에서, 확산통로층(200)은 20nm 내지 50nm의 두께를 가질 수 있다.
일 실시예에서, 열처리를 수행하는 동안 산소(O2) 또는 오존(O3)이 반응 가스로 제공될 수 있다. 이 경우 확산통로층(200)은 산소 이온이 통과하는 터널 역할을 할 수 있다.
일 실시예에서, 열처리를 수행하는 동안 수소(H2) 또는 중수소(D2)가 반응 가스로 제공될 수 있다. 이 경우 확산통로층(200)은 수소 이온이 통과하는 터널 역할을 할 수 있다.
다른 실시예에서, 열처리를 수행하는 동안 불소(Fx) 또는 질소(Nx)를 포함하는 가스가 반응 가스로 제공될 수 있다. 이 경우 확산통로층(200)은 플루오린 이온 또는 질소 이온이 통과하는 터널 역할을 할 수 있다.
활성층(300)은 소스(400) 및 드레인(500)과 직접 접촉하도록 배치될 수 있다. 활성층(300)은 소스(400) 및 드레인(500)과 각각 전기적으로 연결될 수 있다.
활성층(300)은 정공(hole) 또는 전자(electron)와 같은 캐리어(carrier)의 이동 통로인 채널 영역일 수 있다. 따라서, 활성층(300)은 채널층으로도 지칭될 수 있다.
게이트(700)에 전압이 인가될 때, 활성층(300)의 캐리어가 게이트 절연층(600)을 뚫고 게이트(700)로 진입하지 못하게 하기 위해서, 활성층(300)은 고유전율을 갖는 박막으로 이루어질 수 있다.
일 실시예에서, 활성층(300)은 산화아연(ZnO) 기반의 산화물 반도체 물질로 이루어질 수 있다.
일 실시예에서, 활성층(300)은 Zn 이외에 적어도 In, Ga, Sn, 또는 Al을 더 포함할 수도 있다. 예컨대 활성층(300)은 인듐-갈륨-아연-산화물(In-Ga-Zn-O, IGZO), 인듐-주석-아연-산화물(In-Sn-Zn-O, ISZO), 인듐-알루미늄-아연-산화물(In-Al-Zn-O, IAZO), 주석-알루미늄-아연-산화물(Sn-Al-Zn-O, SAZO), 및 주석-아연-산화물(Sn-Zn-O, SZO) 중 적어도 하나를 포함할 수 있다.
일 실시예에서, 활성층(300)은 8nm 내지 12nm의 두께를 가질 수 있다. 바람직하게 활성층(300)은 10nm의 두께를 가질 수 있다.
일 실시예에서, 활성층(300)은 진공증착 공정 또는 용액 공정에 의해 형성될 수 있다. 예컨대 활성층(300)은 스퍼터링(sputtering)과 같은 물리기상증착법(PVD), 원자층증착법(ALD), 유기 금속 화학 증착법(MOCVD) 등의 증착 공정이나, 졸-겔(sol-gel)법, 콜로이드 입자법과 같은 용액 공정에 의해 형성될 수 있다.
활성층(300)의 일측에는 패시베이션층(310)이 형성될 수 있다.
도 2에 도시된 바와 같이, 확산통로층(200)의 일부 영역에 확산차단층(800)이 형성되면, 확산통로층(200)에는 반응 가스에 포함된 이온(ion)이 통과할 수 있는 터널이 형성될 수 있다. 예컨대 도 2에서 2개의 확산차단층(800) 사이의 확산통로층(200) 영역이 터널로 정의될 수 있다. 확산통로층(200)에 이온의 이동을 위한 터널이 형성된 상태에서, 반응 가스 분위기에서 열처리가 수행됨으로써 패시베이션층(310)이 형성될 수 있다.
일 실시예에서, 반응 가스는 산소, 수소, 플루오린, 질소 중 적어도 하나의 성분을 포함할 수 있다.
일 실시예에서, 패시베이션층(310)은 고압의 산소 분위기에서 수행되는 열처리에 의해 형성될 수 있다. 다른 실시예에서, 패시베이션층(310)은 고압의 수소 분위기 하에서 열처리에 의해 형성될 수 있다. 또 다른 일 실시예에서, 패시베이션층(310)은 고압의 산소 분위기에서 1차 열처리가 수행된 후, 고압의 수소 분위기 에서 2차 열처리가 수행됨으로써 형성될 수 있다.
산소 분위기에서 열처리가 수행되면, 활성층(300)에 존재하는 산소 공공, 즉 결함(defect)이 감소한다.
일 실시예에서, 산소 분위기에서 열처리가 수행될 때 산소의 압력은 2기압 내지 50기압일 수 있다. 다른 실시예에서, 산소 분위기에서 열처리가 수행될 때 산소의 압력은 5기압 내지 20기압일 수 있다.
일 실시예에서, 산소 분위기에서 수행되는 열처리는 100℃ 내지 600℃의 온도 범위에서 수행될 수 있다. 다른 실시예에서, 산소 분위기에서 수행되는 열처리는 200℃ 내지 400℃의 온도 범위에서 수행될 수 있다.
수소 분위기에서 열처리가 수행되면, 활성층(300) 및/또는 패시베이션층(310)에 존재하는 산소 공공이나 전하 트랩이 수소 이온에 의해 패시베이션될 수 있다. 이에 따라서 산화물 TFT(10)의 전하 밀도가 감소하고 전하 이동도가 향상된다.
일 실시예에서, 수소 분위기에서 열처리가 수행될 때 수소의 압력은 2기압 내지 50기압일 수 있다. 다른 실시예에서, 수소 분위기에서 열처리가 수행될 때 수소의 압력은 5기압 내지 20기압일 수 있다.
일 실시예에서, 수소 분위기에서 수행되는 열처리는 100℃ 내지 600℃의 온도 범위에서 수행될 수 있다. 다른 실시예에서, 수소 분위기에서 수행되는 열처리는 200℃ 내지 400℃의 온도 범위에서 수행될 수 있다.
패시베이션층(310)이 형성되면 활성층(300)의 산소 공공(Oxygen Vacancy)이 감소할 수 있다. 산소 공공이 감소하면 전하 이동도가 증가하므로 산화물 TFT(10)의 문턱 전압(Vth)이 낮아질 수 있다.
패시베이션층(310)은 활성층(300)의 일 영역에 국부적으로 형성될 수 있다. 확산통로층(200)과 확산차단층(800)의 배치 관계에 의해 패시베이션층(310)의 형성 영역이 결정될 수 있다. 예컨대 확산통로층(200)에서 확산차단층(800)이 차지하는 비율이나 확산차단층(800)의 위치, 단면적 또는 부피에 따라서 패시베이션층(310)의 위치나 면적이 달라질 수 있다.
활성층(300)은 소스 영역(S)과 게이트 영역(G), 드레인 영역(D)으로 구분될 수 있다. 소스 영역(S)은 소스(400)와 접촉하는 영역이고, 게이트 영역(G)은 게이트 절연층(600)과 접촉하는 영역이며, 드레인 영역(D)은 드레인(500)과 접촉하는 영역이다.
소스 영역(S), 드레인 영역(D), 게이트 영역(G)에서 활성층(300)의 결정 구조는 각각 다를 수 있다. 소스 영역(S) 또는 드레인 영역(D)을 구성하는 물질보다는 게이트 영역(G)을 구성하는 물질들의 결합이 상대적으로 안정적일 수 있다. 또한, 소스 영역(S) 또는 드레인 영역(D)이 게이트 영역(G)에 인접할수록, 소스 영역(S) 또는 드레인 영역(D)을 구성하는 물질들의 결합이 상대적으로 안정적일 수 있다.
일 실시예에 따른 박막 트랜지스터(10)의 제조 방법에 따라서 활성층(300)이 형성되면, 박막 트랜지스터(10)의 점멸비(Ion/Ioff)가 종래에 비해 높아질 수 있다.
소스(400) 및 드레인(500)은 각각 활성층(300) 상에 형성될 수 있다. 소스(400) 및 드레인(500)은 각각 활성층(300)과 직접 접촉할 수 있다.
소스(400) 및 드레인(500)은 서로 이격되도록 배치될 수 있다. 소스(400)와 드레인(500)과 제1 방향으로 서로 대향하도록 배치될 수 있다. 소스(400)는 소스 전극의 역할을 할 수 있다. 드레인(500)은 드레인 전극의 역할을 할 수 있다.
소스(400) 및 드레인(500)은 활성층(300)의 각 단부를 전기적으로 연결할 수 있다. 실시예에 따라서 소스(400) 및 드레인(500)의 위치 또는 역할이 서로 바뀔 수 있다.
게이트 절연층(600)은 소스(400) 및 드레인(500)의 사이에 배치될 수 있다. 게이트 절연층(600)은 활성층(300), 소스(400) 및 드레인(500)으로부터 게이트(700)를 절연시킬 수 있다. 게이트 절연층(600)은 게이트(700)에 의한 기판(110, 120)의 기생 결합을 방지할 수 있다. 게이트 절연층(600)은 박막 트랜지스터(10)의 도전시, 바람직하지 않은 도전성 채널이 기판(110, 120)에 형성되는 것을 방지할 수 있다.
일 실시예에서, 게이트 절연층(600)은 Al2O3로 이루어질 수 있으나, 게이트 절연층(600)을 구성하는 물질의 종류가 이에 한정되는 것은 아니다.
게이트 절연층(600)은 증착 공정에 의해 형성될 수 있다. 일 실시예에서, 게이트 절연층(600)은 10nm 내지 20nm, 바람직하게는 15nm의 두께를 가질 수 있다.
게이트(700)는 게이트 절연층(600) 내에 배치될 수 있다. 게이트(700)는 활성층(300)을 통과하는 전류의 흐름을 제어하는 게이트 전극의 역할을 할 수 있다. 게이트 영역(G)에서, 게이트(700)는 활성층(300)과 서로 대향할 수 있다.
게이트(700)는 게이트 절연층(600)에 의해 소스(400), 드레인(500) 및 활성층(300)과 절연될 수 있다.
게이트(700)는 소스(400)와 드레인(500) 사이에 배치될 수 있다. 일 실시예에서, 게이트(700)는 금속 물질로 이루어질 수 있다. 예컨대 게이트(700)는 TiN 및 W 중 적어도 하나의 물질을 포함할 수 있다.
게이트(700)는 증착 공정에 의해 형성될 수 있다. 게이트(700)의 길이는 게이트 절연층(600)의 두께와 소스(400) 및 드레인(500)의 길이에 의해 결정될 수 있다.
확산차단층(800)은 소스(400) 및 드레인(500)과 제2 방향으로 대향할 수 있다. 확산차단층(800)은 활성층(300)의 하부에 배치될 수 있다. 확산차단층(800)은 소스 영역(S) 및 드레인 영역(D)과 각각 대응되도록 배치될 수 있다.
확산차단층(800)은 확산통로층(200)에 비해 조직이 치밀하고 경도가 높은 재질로 이루어질 수 있다. 예컨대 확산차단층(800)은 실리콘 나이트라이드(Silicon Nitride, SixNy)로 이루어질 수 있다. 이때 1≤x≤3, 1≤y≤4일 수 있다. 예컨대 확산차단층(800)은 Si3N4로 이루어질수 있다. 확산차단층(800)이 조직이 치밀하고 경도가 높은 Si3N4로 이루어지면 반응 가스로부터 생성되는 이온이 확산차단층(800)을 통과하지 못할 수 있다. 확산차단층(800)이 소스 영역(S) 및 드레인 영역(D)과 각각 대응되는 위치에 배치됨으로써, 반응 가스로부터 생성되는 이온이 소스(400) 및 드레인(500)으로 주입되는 것을 방지할 수 있다.
이에 따라서 열처리 시 반응 가스로부터 생성되는 이온(예컨대, 산소, 수소, 플루오린 또는 질소 이온)은 확산차단층(800)을 통과하지 못할 수 있다. 실시예에 따라서는 반응 가스에 포함된 이온(예컨대, 산소, 수소, 플루오린 또는 질소 이온) 중 일부가 확산차단층(800)을 통과할 수도 있다.
일 실시예에서, 반응 가스와 함께 열처리가 수행될 때 확산통로층(200)에 형성되는 터널을 통과하여 활성층(300)으로 직접 주입되는 이온의 양은 확산차단층(800)을 통과하여 활성층(300)으로 주입되는 이온의 양보다 클 수 있다.
즉, 반응 가스와 함께 열처리가 수행될 때, 확산차단층(800)에 의해서 반응 가스에 포함된 이온의 이동 경로, 활성층(300)으로 주입되는 이온의 양이나 이온의 주입 위치가 조절될 수 있다.
도 3은 제2 실시예에 따른 박막 트랜지스터의 구조를 나타낸다. 도 4는 도 3에 표시된 A의 확대도이다. 도 5는 제2 실시예에 따른 박막 트랜지스터의 제조 과정에서 열처리에 의한 반응 가스 내 이온의 이동 경로를 나타낸다.
제2 실시예에 따른 박막 트랜지스터(10)는 기판(110, 120), 확산통로층(200), 금속산화물 활성층(300), 소스(400), 드레인(500), 게이트 절연층(600), 게이트(700), 확산차단층(800)을 포함할 수 있다. 제2 실시예에 따른 박막 트랜지스터(10)의 구조는 확산차단층(800)을 제외하고는 제1 실시예에 따른 박막 트랜지스터(10)의 구조와 동일하다. 따라서, 이하에서는 확산차단층(800)을 제외한 다른 구성요소에 대한 설명이 생략된다.
확산차단층(800)은 소스(400) 및 드레인(500)과 제2 방향으로 대향할 수 있다. 확산차단층(800)은 활성층(300)의 하부에 배치될 수 있다. 확산차단층(800)은 소스 영역(S) 및 드레인 영역(D)과 각각 대응되도록 배치될 수 있다.
확산차단층(800)은 확산통로층(200)에 비해 조직이 치밀하고 경도가 높은 재질로 이루어질 수 있다. 이에 따라서 열처리 시 반응 가스에 포함된 이온(예컨대, 산소, 수소, 플루오린 또는 질소 이온)은 확산차단층(800)을 통과하지 못할 수 있다. 실시예에 따라서는 반응 가스에 포함된 이온(예컨대, 산소, 수소, 플루오린 또는 질소 이온) 중 일부가 확산차단층(800)을 통과할 수도 있다.
앞서 설명된 제1 실시예에서 확산차단층(800)은 단일층으로 구성된다. 그러나 다른 실시예에서, 확산차단층(800)은 복수개의 층으로 구성될 수 있다. 예컨대 도 3 내지 도 5에 도시된 바와 같이, 제2 실시예에 따른 확산차단층(800)은 제1 확산차단층(810) 및 제2 확산차단층(820)을 포함할 수 있다.
제1 확산차단층(810)과 제2 확산차단층(820)은 서로 다른 물질로 이루어질 수 있다. 실시예에 따라서는 제1 확산차단층(810)과 제2 확산차단층(820)은 서로 다른 밀도를 갖는 동일한 종류의 물질로 이루어질 수도 있다.
제1 확산차단층(810)의 이온 투과율과 제2 확산차단층(820)의 이온 투과율은 서로 다를 수 있다. 일 실시예에서, 제2 확산차단층(820)의 이온 투과율은 제1 확산차단층(810)의 이온 투과율보다 상대적으로 낮을 수 있다.
또한, 제1 확산차단층(810)의 밀도와 제2 확산차단층(820)의 밀도는 서로 다를 수 있다. 일 실시예에서, 제2 확산차단층(820)의 밀도는 제1 확산차단층(810)의 밀도보다 상대적으로 높을 수 있다.
일 실시예에서, 제2 확산차단층(820)은 제1 확산차단층(810)에 비해 상대적으로 치밀한 조직을 가질 수 있다. 일 실시예에서, 제2 확산차단층(820)의 경도는 제1 확산차단층(810)의 경도보다 상대적으로 높을 수 있다.
일 실시예에서, 제1 확산차단층(810)은 제1 물질로 이루어질 수 있다. 제1 물질은 실리콘 옥시나이트라이드(Silicon OxiNitride, SixOyNz)일 수 있다. 이때 1≤x≤3, 1≤y≤2, 1≤z≤3일 수 있다. 예컨대 제1 확산차단층(810)은 SiON 또는 Si2ON2일 수 있다.
제1 확산차단층(810)은 트렌치(T)(도 10 참조) 내벽을 둘러싸도록 형성될 수 있다. 제1 확산차단층(810)은 스퍼터링(sputtering)과 같은 물리기상증착법(PVD), 원자층증착법(ALD), 유기 금속 화학 증착법(MOCVD) 등의 증착 공정이나, 졸-겔(sol-gel)법, 콜로이드 입자법과 같은 용액 공정에 의해 형성될 수 있다. 제1 확산차단층(810)은 저온화학증착법(LPCVD)에 의해 형성될 수도 있다.
일 실시예에서, 제2 확산차단층(820)은 제2 물질로 이루어질 수 있다. 제2 물질은 실리콘나이트라이드(Silicon Nitride, SixNy)일 수 있다. 이때 1≤x≤3, 1≤y≤4일 수 있다. 예컨대, 제2 확산차단층(820)은 Si3N4일 수 있다.
제2 확산차단층(820)은 제1 확산차단층(810)의 내부에 형성되는 트렌치 형상의 공간을 채우도록 형성될 수 있다. 제2 확산차단층(820)은 스퍼터링(sputtering)과 같은 물리기상증착법(PVD), 원자층증착법(ALD), 유기 금속 화학 증착법(MOCVD) 등의 증착 공정이나, 졸-겔(sol-gel)법, 콜로이드 입자법과 같은 용액 공정에 의해 형성될 수 있다. 제2 확산차단층(820)은 저온화학증착법(LPCVD)에 의해 형성될 수도 있다.
도 4를 참조하면, 확산차단층(800)은 제1 방향으로 2개의 영역(Ua, Ub)들로 구분될 수 있다. 제1 영역(Ua)은 제1 확산차단층(810)과 대응되는 영역이고, 제2 영역(Ub)은 제2 확산차단층(820) 및 제1 확산차단층(810)과 대응되는 영역이다.
제1 영역(Ua)의 이온 투과율과 제2 영역(Ub)의 이온 투과율은 서로 다를 수 있다. 제1 영역(Ua)의 밀도와 제2 영역(Ub)의 밀도는 서로 다를 수 있다.
일 실시예에서, 확산차단층(800)은 영역(Ua, Ub) 별로 서로 다른 밀도분포를 가질 수 있다. 예컨대 도 4에서 제1 영역(Ua)은 단일한 물질로 이루어지나, 제2 영역(Ub)에서는 서로 다른 2개의 물질이 층위를 이룰 수 있다. 보다 구체적으로, 제2 영역(Ub)에서는 제1확산차단층(810) 및 제1 확산차단층(810)보다 밀도가 더 큰 물질로 이루어진 제2 확산차단층(820)이 층위를 이룰 수 있다. 이 경우 제1 영역(Ua)의 이온 투과율이 제2 영역(Ub)의 이온 투과율보다 클 수 있다.
실시예에 따라서는 제1 영역(Ua)을 통해서는 이온이 통과할 수 있고, 제2 영역(Ub)을 통해서는 이온이 통과하지 않을 수도 있다.
도 6은 제3 실시예에 따른 박막 트랜지스터의 구조를 나타낸다. 도 7은 도 6에 표시된 B의 확대도이다. 도 8은 제3 실시예에 따른 박막 트랜지스터의 제조 과정에서 열처리에 의한 반응 가스 내 이온의 이동 경로를 나타낸다.
제3 실시예에 따른 박막 트랜지스터(10)는 기판(110, 120), 확산통로층(200), 금속산화물 활성층(300), 소스(400), 드레인(500), 게이트 절연층(600), 게이트(700), 확산차단층(800)을 포함할 수 있다. 제3 실시예에 따른 박막 트랜지스터(10)의 구조는 확산차단층(800)을 제외하고는 제1 실시예 또는 제2 실시예에 따른 박막 트랜지스터(10)의 구조와 동일하다. 따라서, 이하에서는 확산차단층(800)을 제외한 다른 구성요소에 대한 설명이 생략된다.
확산차단층(800)은 소스(400) 및 드레인(500)과 제2 방향으로 대향할 수 있다. 확산차단층(800)은 활성층(300)의 하부에 배치될 수 있다. 확산차단층(800)은 소스 영역(S) 및 드레인 영역(D)과 각각 대응되도록 배치될 수 있다.
확산차단층(800)은 확산통로층(200)에 비해 조직이 치밀하고 경도가 높은 재질로 이루어질 수 있다. 이에 따라서 열처리 시 반응 가스에 포함된 이온(예컨대, 산소, 수소, 플루오린 또는 질소 이온)은 확산차단층(800)을 통과하지 못할 수 있다. 실시예에 따라서는 반응 가스에 포함된 이온(예컨대, 산소, 수소, 플루오린 또는 질소 이온) 중 일부가 확산차단층(800)을 통과할 수도 있다.
앞서 설명된 제1 실시예에서 확산차단층(800)은 단일층으로 구성된다. 그러나 다른 실시예에서, 확산차단층(800)은 복수개의 층으로 구성될 수 있다. 예컨대 도 6 내지 도 8에 도시된 바와 같이, 제3 실시예에 따른 확산차단층(800)은 제1 확산차단층(830), 제2 확산차단층(840), 제3 확산차단층(850)을 포함할 수 있다. 실시예에 따라서는 확산차단층(800)이 4개 이상의 층으로 구성될 수도 있다.
제1 확산차단층(830), 제2 확산차단층(840), 제3 확산차단층(850)은 서로 다른 물질로 이루어질 수 있다. 실시예에 따라서는 제1 확산차단층(830), 제2 확산차단층(840), 제3 확산차단층(850)은 서로 다른 밀도를 갖는 동일한 종류의 물질로 이루어질 수도 있다.
제1 확산차단층(830)의 이온 투과율, 제2 확산차단층(840)의 이온 투과율, 제3 확산차단층(850)의 이온 투과율은 서로 다를 수 있다. 예컨대 제3 확산차단층(850)의 이온 투과율은 제1 확산차단층(830)의 이온 투과율 및 제2 확산차단층(840)의 이온 투과율보다 상대적으로 낮을 수 있고, 제2 확산차단층(820)의 이온 투과율은 제1 확산차단층(810)의 이온 투과율보다 상대적으로 낮을 수 있다.
또한, 제1 확산차단층(830)의 밀도, 제2 확산차단층(840)의 밀도, 제3 확산차단층(850)의 밀도는 서로 다를 수 있다. 예컨대 제3 확산차단층(850)의 밀도는 제1 확산차단층(830)의 밀도 및 제2 확산차단층(840)의 밀도보다 상대적으로 높을 수 있고, 제2 확산차단층(840)의 밀도는 제1 확산차단층(830)의 밀도보다 상대적으로 높을 수 있다.
일 실시예에서, 제3 확산차단층(850)은 제1 확산차단층(830) 및 제2 확산차단층(840)에 비해 상대적으로 치밀한 조직을 가질 수 있고, 제2 확산차단층(840)은 제1 확산차단층(830)에 비해 상대적으로 치밀한 조직을 가질 수 있다.
일 실시예에서, 제3 확산차단층(850)의 경도는 제1 확산차단층(830) 및 제2 확산차단층(840)의 경도보다 상대적으로 높을 수 있고, 제2 확산차단층(820)의 경도는 제1 확산차단층(810)의 경도보다 상대적으로 높을 수 있다.
일 실시예에서, 제1 확산차단층(830)은 제1 물질로 이루어질 수 있다. 제1 물질은 실리콘 옥시나이트라이드(Silicon OxiNitride, SixOyNz)일 수 있다. 이때 1≤x≤3, 1≤y≤2, 1≤z≤3일 수 있다. 예컨대 제1 확산차단층(810)은 SiON 또는 Si2ON2일 수 있다.
제1 확산차단층(830)은 트렌치(T)(도 10 참조) 내벽을 둘러싸도록 형성될 수 있다. 제1 확산차단층(830)은 스퍼터링(sputtering)과 같은 물리기상증착법(PVD), 원자층증착법(ALD), 유기 금속 화학 증착법(MOCVD) 등의 증착 공정이나, 졸-겔(sol-gel)법, 콜로이드 입자법과 같은 용액 공정에 의해 형성될 수 있다. 제1 확산차단층(830)은 저온화학증착법(LPCVD)에 의해 형성될 수도 있다.
일 실시예에서, 제2 확산차단층(840)은 제2 물질로 이루어질 수 있다. 제2 물질은 실리콘 나이트라이드(Silicon Nitride, SixNy)일 수 있다. 이때 1≤x≤3, 1≤y≤4일 수 있다. 예컨대, 제2 확산차단층(840)은 Si3N4일 수 있다.
제2 확산차단층(840)은 트렌치 형상을 갖는 제1 확산차단층(830)의 내벽을 둘러싸도록 형성될 수 있다. 제2 확산차단층(840)은 스퍼터링(sputtering)과 같은 물리기상증착법(PVD), 원자층증착법(ALD), 유기 금속 화학 증착법(MOCVD) 등의 증착 공정이나, 졸-겔(sol-gel)법, 콜로이드 입자법과 같은 용액 공정에 의해 형성될 수 있다. 제2 확산차단층(840)은 저온화학증착법(LPCVD)에 의해 형성될 수도 있다.
일 실시예에서, 제3 확산차단층(850)은 제3 물질로 이루어질 수 있다. 제3 물질은 실리콘 나이트라이드(Silicon Nitride, SixNy)일 수 있다. 이때 1≤x≤2, 1≤y≤2일 수 있다. 예컨대, 제3 확산차단층(850)은 SiN 또는 Si2N일 수 있다.
제3 확산차단층(850)은 제2 확산차단층(840)의 내부에 형성되는 트렌치 형상의 공간을 채우도록 형성될 수 있다. 제3 확산차단층(850)은 스퍼터링(sputtering)과 같은 물리기상증착법(PVD), 원자층증착법(ALD), 유기 금속 화학 증착법(MOCVD) 등의 증착 공정이나, 졸-겔(sol-gel)법, 콜로이드 입자법과 같은 용액 공정에 의해 형성될 수 있다. 제3 확산차단층(850)은 저온화학증착법(LPCVD)에 의해 형성될 수도 있다.
도 7을 참조하면, 확산차단층(800)은 제1 방향으로 3개의 영역(Ua, Ub, Uc)들로 구분될 수 있다. 제1 영역(Ua)은 제1 확산차단층(830)과 대응되는 영역이고, 제2 영역(Ub)은 제2 확산차단층(840) 및 제1 확산차단층(830)과 대응되는 영역이고, 제3 영역(Uc)은 제3 확산차단층(850), 제2 확산차단층(840) 및 제1 확산차단층(830)과 대응되는 영역이다.
제1 영역(Ua)의 이온 투과율, 제2 영역(Ub)의 이온 투과율, 제3 영역(Uc)의 이온 투과율은 서로 다를 수 있다. 제1 영역(Ua)의 밀도, 제2 영역(Ub)의 밀도, 제3 영역(Uc)의 밀도는 서로 다를 수 있다.
일 실시예에서, 확산차단층(800)은 영역(Ua, Ub, Uc)별로 서로 다른 밀도분포를 가질 수 있다. 예컨대 도 4에서 제1 영역(Ua)은 단일한 물질로 이루어지나, 제2 영역(Ub)에서는 서로 다른 2개의 물질이 층위를 이룰 수 있고, 제3 영역(Uc)에서는 서로 다른 3개의 물질이 층위를 이룰 수 있다. 보다 구체적으로, 제2 영역(Ub)에서는 제1확산차단층(830) 및 제1 확산차단층(830)보다 밀도가 더 큰 물질로 이루어진 제2 확산차단층(840)이 층위를 이룰 수 있고, 제3 영역(Uc)에서는 제1확산차단층(830), 제1 확산차단층(830)보다 밀도가 더 큰 물질로 이루어진 제2 확산차단층(840), 제2 확산차단층(840)보다 밀도가 더 큰 물질로 이루어진 제3 확산차단층(850)이 층위를 이룰 수 있다. 이 경우 제1 영역(Ua)의 이온 투과율이 제2 영역(Ub)의 이온 투과율 및 제3 영역(Uc)의 이온 투과율보다 클 수 있고, 제2 영역(Ub)의 이온 투과율이 제3 영역(Uc)의 이온 투과율보다 클 수 있다.
실시예에 따라서는 제1 영역(Ua)을 통해서는 이온이 통과할 수 있고, 제2 영역(Ub)이나 제3 영역(Uc)을 통해서는 이온이 통과하지 않을 수도 있다. 다른 실시예에서, 제1 영역(Ua) 및 제2 영역(Ub)을 통해서는 이온이 통과할 수 있고, 제3 영역(Uc)을 통해서는 이온이 통과하지 않을 수도 있다.
도 9 내지 도 15는 제3 실시예에 따른 박막 트랜지스터의 제조 과정을 나타낸다. 도 16은 일 실시예에 따른 박막 트랜지스터의 제조 방법을 나타내는 흐름도이다.
먼저 도 9 및 도 16을 참조하면, 기판(110, 120) 상에 확산통로층(200)이 형성된다(S10). 예컨대 확산통로층(200)은 SiO2로와 같은 산화물로 이루어질 수 있고, 증착에 의해서 형성될 수 있다.
다음으로 도 10 및 도 16을 참조하면, 확산통로층(200)의 임의의 영역이 선택적으로 제거됨으로써 하나 이상의 트렌치(T)가 형성된다(S20). 예컨대 선택적 에칭에 의해서 트렌치(T)가 형성될 수 있다.
다음으로 도 11 및 도 16을 참조하면, 확산통로층(200)에 형성된 트렌치(T) 내부에 확산차단층(800)이 형성된다(S30). 도 11에는 제3 실시예에 따른 제1 확산차단층(830), 제2 확산차단층(840), 제3 확산차단층(850)을 포함하는 확산차단층(800)이 도시된다. 이 경우 트렌치(T) 내부에 제1 확산차단층(830), 제2 확산차단층(840), 제3 확산차단층(850)이 순차적으로 형성될 수 있다.
확산차단층 형성 단계(S30)에서 제2 실시예에 따른 확산차단층(800)이 형성될 경우, 트렌치(T) 내부에는 제1 확산차단층(810) 및 제2 확산차단층(820)이 순차적으로 형성될 수 있다. 확산차단층 형성 단계(S30)에서 제1 실시예에 따른 확산차단층(800)이 형성될 경우, 트렌치(T) 내부에 단일한 물질이 채워짐으로써 확산차단층(800)이 형성될 수 있다.
다음으로 도 12 및 도 16을 참조하면, 확산통로층(200)과 확산차단층(800) 상에 활성층(300)이 형성된다(S40). 예컨대 진공 증착 공정 또는 용액 공정에 의해서 활성층(300)이 형성될 수 있다.
다음으로 도 13 및 도 16을 참조하면, 활성층(300) 상의 소스 영역(S)에 소스(400)가 형성되고 활성층(300) 상의 드레인 영역(D)에 드레인(500)이 형성될 수 있다(S50). 소스(400) 및 드레인(500)의 형성 순서는 실시예에 따라 달라질 수 있다. 소스(400) 및 드레인(500)의 일측에는 각각 확산통로층(200)과 동일한 물질(예컨대, SiO2)이 배치될 수 있다.
또한 활성층(300) 상의 게이트 영역(G)에는 게이트 절연층(600)이 형성된다(S60). 게이트 절연층(600)은 소스(400)와 드레인(500) 사이에 형성될 수 있다. 소스(400)와 드레인(500)은 제1 방향으로 게이트 절연층(600)과 나란하게 배치될 수 있다.
또한 게이트 절연층(600) 내부에 게이트(700)가 형성된다(S70).
소스 및 드레인 형성 단계(S50), 게이트 절연층 형성 단계(S60), 게이트 형성 단계(S70)는 서로 바뀔 수도 있다.
다음으로 도 16을 참조하면, 박막 트랜지스터(10)에 대한 열처리가 수행될 수 있다(S80).
일 실시예에서, 열처리 단계(S80)는 산소 분위기에서 수행되는 제1 열처리 단계 및 수소 분위기에서 수행되는 제2 열처리 단계를 포함할 수 있다.
예컨대 도 14에 도시된 바와 같이, 산소를 포함하는 반응 가스(예컨대, 산소(O2) 또는 오존(O3)) 분위기에서 박막 트랜지스터(10)에 대한 제1 열처리 단계가 먼저 수행될 수 있다. 제1 열처리가 수행되면 반응 가스로부터 생성되는 산소 이온이 확산통로층(200)을 통해서 박막 트랜지스터(10) 내부로 주입될 수 있다.
제1 열처리 단계는 100% 농도의 산소(O2) 또는 오존(O3) 분위기에서 수행될 수 있다. 그러나 산소를 포함하는 반응 가스의 농도는 실시예에 따라 달라질 수 있다. 예컨대 제1 열처리 단계는 50% 이상의 농도, 또는 100% 농도의 반응 가스를 이용하여 수행될 수도 있다.
제1 열처리 단계는 2기압 내지 50기압의 압력 범위, 바람직하게는 5기압 내지 20기압의 압력 범위에서 수행될 수 있다. 제1 열처리 단계는 습식, 건식 또는 초임계 중 어느 하나의 조건 또는 환경에서 수행될 수 있다. 제1 열처리 단계는 100℃ 내지 600℃의 온도 범위, 바람직하게 200℃ 내지 400℃의 온도 범위에서 수행될 수 있다.
제1 열처리가 수행되면, 산소 이온은 확산통로층(200)에 형성되는 터널을 통과하여 활성층(300)으로 주입될 수 있다. 그러나 확산차단층(800)을 통해서는 상대적으로 적은 양의 산소 이온이 통과할 수 있다. 실시예에 따라서 확산차단층(800)을 통해서 산소 이온이 통과하지 못할 수도 있다. 따라서 게이트 영역(G)에 대응되는 활성층(300)에는 상대적으로 많은 양의 산소 이온이 주입될 수 있고, 소스 영역(S) 또는 드레인 영역(D)에 대응되는 활성층(300)에는 상대적으로 적은 양의 산소 이온이 주입될 수 있다.
이에 따라서 게이트 영역(G)에 대응되는 활성층(300)에서는 소스 영역(S) 또는 드레인 영역(D)에 대응되는 활성층(300)에 비해서 상대적으로 많은 산소 공공이 감소할 수 있다.
한편, 제2 실시예 또는 제3 실시예와 같이 확산차단층(800)이 복수의 층으로 구성되어 다수의 영역으로 구분될 경우, 각각의 영역 별로 산소 이온의 투과율이 다를 수 있다. 예컨대 제3 실시예와 같이 확산차단층(800)이 제1 영역(Ua), 제2 영역(Ub), 제3 영역(Uc)으로 구분될 경우, 제1 영역(Ua), 제2 영역(Ub), 제3 영역(Uc) 순으로 산소 이온의 투과율이 낮아질 수 있다. 이에 따라서 제1 영역(Ua)에서 제3 영역(Uc)으로 갈수록 산소 공공의 감소량이 낮아질 수 있다.
제1 열처리가 수행된 이후 제2 열처리가 수행될 수 있다. 예컨대 도 15에 도시된 바와 같이, 수소를 포함하는 반응 가스(예컨대, 수소(H2) 또는 중수소(D2)) 분위기에서 박막 트랜지스터(10)에 대한 제2 열처리 단계가 수행될 수 있다. 제2 열처리가 수행되면 반응 가스로부터 생성되는 수소 이온이 확산통로층(200)을 통해서 박막 트랜지스터(10) 내부로 주입될 수 있다.
제2 열처리 단계는 3% 내지 10% 농도, 바람직하게는 4%의 수소(H2) 또는 중수소(D2) 분위기에서 수행될 수 있다. 그러나 수소를 포함하는 반응 가스의 농도는 실시예에 따라 달라질 수 있다. 예컨대 제2 열처리 단계는 50% 이상의 농도, 또는 100% 농도의 반응 가스를 이용하여 수행될 수도 있다.
제2 열처리 단계는 2기압 내지 50기압의 압력 범위, 바람직하게는 5기압 내지 20기압의 압력 범위에서 수행될 수 있다. 제2 열처리 단계는 습식, 건식 또는 초임계 중 어느 하나의 조건 또는 환경에서 수행될 수 있다. 제2 열처리 단계는 100℃ 내지 600℃의 온도 범위, 바람직하게 200℃ 내지 400℃의 온도 범위에서 수행될 수 있다.
제2 열처리가 수행되면, 수소 이온은 확산통로층(200)에 형성되는 터널을 통과하여 활성층(300)으로 주입될 수 있다. 그러나 확산차단층(800)을 통해서는 상대적으로 적은 양의 수소 이온이 통과할 수 있다. 실시예에 따라서 확산차단층(800)을 통해서 수소 이온이 통과하지 못할 수도 있다. 따라서 게이트 영역(G)에 대응되는 활성층(300)에는 상대적으로 많은 양의 수소 이온이 주입될 수 있고, 소스 영역(S) 또는 드레인 영역(D)에 대응되는 활성층(300)에는 상대적으로 적은 양의 수소 이온이 주입될 수 있다.
한편, 제2 실시예 또는 제3 실시예와 같이 확산차단층(800)이 복수의 층으로 구성되어 다수의 영역으로 구분될 경우, 각각의 영역 별로 수소 이온의 투과율이 다를 수 있다. 예컨대 제3 실시예와 같이 확산차단층(800)이 제1 영역(Ua), 제2 영역(Ub), 제3 영역(Uc)으로 구분될 경우, 제1 영역(Ua), 제2 영역(Ub), 제3 영역(Uc) 순으로 수소 이온의 투과율이 낮아질 수 있다.
제2 열처리에 의해서 게이트 영역(G)에 대응되는 활성층(300)에 패시베이션층(310)이 형성된다. 이에 따라서 활성층(300) 및/또는 패시베이션층(310)에 존재하는 산소 공공이나 전하 트랩이 수소 이온에 의해 패시베이션될 수 있다. 이에 따라서 산화물 TFT(10)의 전하 밀도가 감소하고 전하 이동도가 향상된다.
실시예에 따라서는 열처리 단계(S80)에서 전술한 제1 열처리 단계 및 제2 열처리 단계 중 어느 하나만이 선택적으로 수행될 수도 있다.
도 17은 제1 실시예에 따라서 제조된 박막 트랜지스터와, 제조 과정에서 열처리가 제외된 박막 트랜지스터의 구동 전류(Ion) 및 오프 전류(Ioff)를 나타내는 그래프이다.
도 17에서 HPA는 전술한 제1 실시예에 따라서 제조된 박막 트랜지스터의 구동 전류(Ion) 및 오프 전류(Ioff)를 나타내는 데이터이고, NHPA는 제조 과정에서 전술한 열처리 단계(S80)가 수행되지 않은 박막 트랜지스터의 구동 전류(Ion) 및 오프 전류(Ioff)를 나타내는 데이터이다.
도 17에 도시된 바와 같이, 박막 트랜지스터의 제조 과정에서 전술한 제1 실시예에 따라서 열처리 단계(S80)가 수행되면 열처리 단계(S80)가 수행되지 않을 때보다 박막 트랜지스터의 점멸비(Ion/Ioff)가 높게 나타난다.
또한 도 17에 도시된 바와 같이, 박막 트랜지스터의 제조 과정에서 열처리 단계(S80)가 수행되지 않으면, 오프 전류(Ioff)가 증가할 때 구동 전류(Ion)가 크게 낮아지는 현상이 나타난다. 그러나 박막 트랜지스터의 제조 과정에서 전술한 제1 실시예에 따라서 열처리 단계(S80)가 수행되면, 오프 전류(Ioff)가 증가할 때 구동 전류(Ion)가 낮아지는 현상이 개선된다.
이상과 같이 예시한 도면을 참조로 하여 실시예들이 설명되었다. 그러나 본 명세서에 개시된 실시예와 도면에 의해 발명의 범위가 한정되는 것은 아니며, 통상의 기술자에 의해 다양한 변형이 이루어질 수 있을 것이다. 아울러 실시예들을 설명하면서 발명의 구성에 따른 효과를 명시적으로 기재하여 설명하지 않았을지라도, 해당 구성에 의해 예측 가능한 다른 효과 또한 인정되어야 한다.

Claims (15)

  1. 기판;
    상기 기판 상에 배치되는 확산통로층;
    상기 확산통로층 상에 배치되는 활성층;
    상기 활성층 상에 배치되는 소스 및 드레인;
    상기 소스 및 드레인 사이에 배치되는 게이트 절연층;
    상기 게이트 절연층 상에 배치되는 게이트; 및
    상기 확산통로층에서 상기 소스 및 상기 드레인과 대응되는 위치에 형성되는 확산차단층을 포함하는
    박막 트랜지스터.
  2. 제1항에 있어서,
    상기 확산차단층은 단일한 물질로 구성되는
    박막 트랜지스터.
  3. 제1항에 있어서,
    상기 확산차단층은 서로 다른 이온 투과율을 갖는 복수의 물질로 구성되는 복수의 층으로 구성되는
    박막 트랜지스터.
  4. 제1항에 있어서,
    상기 확산차단층은 서로 다른 층위를 갖는 복수의 영역으로 구분되는
    박막 트랜지스터.
  5. 제4항에 있어서,
    각각의 영역의 이온 투과율은 서로 다른
    박막 트랜지스터.
  6. 제1항에 있어서,
    상기 확산차단층의 이온 투과율과 상기 확산통로층의 이온 투과율은 서로 다른
    박막 트랜지스터.
  7. 제1항에 있어서,
    상기 활성층의 적어도 일부 영역에 형성되는 패시베이션층을 더 포함하는
    박막 트랜지스터.
  8. 기판 상에 확산통로층이 형성되는 단계;
    상기 확산통로층에 하나 이상의 트렌치가 형성되는 단계;
    상기 트렌치 내부에 확산차단층이 형성되는 단계;
    상기 확산통로층 및 상기 확산차단층 상에 활성층이 형성되는 단계;
    상기 활성층 상에 소스 및 드레인이 형성되는 단계;
    상기 소스 및 드레인 사이에 게이트 절연층이 형성되는 단계;
    상기 게이트 절연층 상에 게이트가 형성되는 단계; 및
    열처리가 수행되는 단계를 포함하는
    박막 트랜지스터의 제조 방법.
  9. 제8항에 있어서,
    상기 확산차단층은 단일한 물질로 구성되는
    박막 트랜지스터의 제조 방법.
  10. 제8항에 있어서,
    상기 확산차단층은 서로 다른 이온 투과율을 갖는 복수의 물질로 구성되는 복수의 층으로 구성되는
    박막 트랜지스터의 제조 방법.
  11. 제8항에 있어서,
    상기 확산차단층은 서로 다른 층위를 갖는 복수의 영역으로 구분되는
    박막 트랜지스터의 제조 방법.
  12. 제11항에 있어서,
    각각의 영역의 이온 투과율은 서로 다른
    박막 트랜지스터의 제조 방법.
  13. 제8항에 있어서,
    상기 열처리가 수행되는 단계는
    산소 분위기에서 제1 열처리가 수행되는 단계; 및
    수소 분위기에서 제2 열처리가 수행되는 단계를 포함하는
    박막 트랜지스터의 제조 방법.
  14. 제13항에 있어서,
    상기 제1 열처리 또는 상기 제2 열처리는 2기압 내지 50기압의 압력 범위에서 수행되는
    박막 트랜지스터의 제조 방법.
  15. 제13항에 있어서,
    상기 제1 열처리 또는 상기 제2 열처리는 100℃ 내지 600℃의 온도 범위에서 수행되는
    박막 트랜지스터의 제조 방법.
PCT/KR2023/009274 2022-06-30 2023-06-30 박막 트랜지스터 및 박막 트랜지스터의 제조 방법 WO2024005610A1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR10-2022-0080120 2022-06-30
KR20220080120 2022-06-30
KR10-2022-0092012 2022-07-25
KR20220092012 2022-07-25

Publications (1)

Publication Number Publication Date
WO2024005610A1 true WO2024005610A1 (ko) 2024-01-04

Family

ID=89381162

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2023/009274 WO2024005610A1 (ko) 2022-06-30 2023-06-30 박막 트랜지스터 및 박막 트랜지스터의 제조 방법

Country Status (2)

Country Link
KR (1) KR20240002969A (ko)
WO (1) WO2024005610A1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070103231A (ko) * 2006-04-18 2007-10-23 삼성전자주식회사 ＺｎＯ 반도체 박막의 제조방법 및 이를 이용한박막트랜지스터 및 그 제조방법
KR100873081B1 (ko) * 2007-05-29 2008-12-09 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR20150029959A (ko) * 2013-09-11 2015-03-19 삼성디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터의 제조 방법 및 박막 트랜지스터를 포함하는 표시장치
KR20160060848A (ko) * 2014-11-20 2016-05-31 주성엔지니어링(주) 박막 트랜지스터 및 그 제조 방법
KR20170080320A (ko) * 2015-12-31 2017-07-10 엘지디스플레이 주식회사 박막트랜지스터, 그를 갖는 표시장치, 및 박막트랜지스터의 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070103231A (ko) * 2006-04-18 2007-10-23 삼성전자주식회사 ＺｎＯ 반도체 박막의 제조방법 및 이를 이용한박막트랜지스터 및 그 제조방법
KR100873081B1 (ko) * 2007-05-29 2008-12-09 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR20150029959A (ko) * 2013-09-11 2015-03-19 삼성디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터의 제조 방법 및 박막 트랜지스터를 포함하는 표시장치
KR20160060848A (ko) * 2014-11-20 2016-05-31 주성엔지니어링(주) 박막 트랜지스터 및 그 제조 방법
KR20170080320A (ko) * 2015-12-31 2017-07-10 엘지디스플레이 주식회사 박막트랜지스터, 그를 갖는 표시장치, 및 박막트랜지스터의 제조방법

Also Published As

Publication number Publication date
KR20240002969A (ko) 2024-01-08

Similar Documents

Publication Publication Date Title
KR0128724B1 (ko) 절연게이트형 반도체장치 및 그 제작방법
US9356145B2 (en) Electronic device with asymmetric gate strain
KR100335579B1 (ko) 복수의전계효과형트랜지스터를구비하는반도체장치및그의제조방법
US7507632B2 (en) Semiconductor device and manufacturing method thereof
WO2020209535A1 (ko) 수소 확산 방지막을 포함하는 표시 장치 및 그 제조 방법
CN1516903A (zh) 减小结电容的soi器件
WO2019235701A1 (ko) 수직형 메모리 소자 및 그의 제조 방법
KR20040021758A (ko) 다결정 실리콘 박막트랜지스터 제조방법
WO2018101770A1 (ko) 2단자 수직형 1t-디램 및 그 제조 방법
US6891232B2 (en) Semiconductor device having an injection substance to knock against oxygen and manufacturing method of the same
WO2018084421A1 (ko) 듀얼 게이트 구조를 구비하는 산화물 반도체 트랜지스터 및 그 제조방법
WO2009102165A2 (ko) 상온에서 동작하는 단전자 트랜지스터 및 그 제조방법
WO2024005610A1 (ko) 박막 트랜지스터 및 박막 트랜지스터의 제조 방법
WO2020027532A1 (ko) 전이금속에 의해 결정화 유도된 다결정질 금속 산화물 채널층 및 알루미늄 산화막을 구비하는 박막트랜지스터 및 수직형 비휘발성 메모리 소자
US6528377B1 (en) Semiconductor substrate and method for preparing the same
WO2021054617A1 (ko) 박막 트랜지스터 및 그 제조 방법
JP2802618B2 (ja) 薄膜トランジスタの製造方法
US6323114B1 (en) Stacked/composite gate dielectric which incorporates nitrogen at an interface
WO2016099150A1 (ko) 박막트랜지스터 어레이 기판
WO2021261783A1 (ko) 박막 트랜지스터 및 그 제조 방법
WO2017175955A1 (ko) 수직 반도체 컬럼을 구비한 메모리 소자
WO2019112370A1 (ko) 2단자 수직형 1t-디램 및 그 제조 방법
WO2019112371A1 (ko) 2단자 수직형 1t-디램 및 그 제조 방법
WO2020101164A1 (ko) 도핑된 주석 산화물 박막 트랜지스터 및 그 제조 방법
WO2024005427A1 (ko) 페로브스카이트 태양 전지 및 그 제조 방법

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 23831968

Country of ref document: EP

Kind code of ref document: A1