KR100335579B1 - 복수의전계효과형트랜지스터를구비하는반도체장치및그의제조방법 - Google Patents

복수의전계효과형트랜지스터를구비하는반도체장치및그의제조방법 Download PDF

Info

Publication number
KR100335579B1
KR100335579B1 KR1019980016706A KR19980016706A KR100335579B1 KR 100335579 B1 KR100335579 B1 KR 100335579B1 KR 1019980016706 A KR1019980016706 A KR 1019980016706A KR 19980016706 A KR19980016706 A KR 19980016706A KR 100335579 B1 KR100335579 B1 KR 100335579B1
Authority
KR
South Korea
Prior art keywords
film
gate insulating
insulating film
field effect
gate electrode
Prior art date
Application number
KR1019980016706A
Other languages
English (en)
Other versions
KR19990006429A (ko
Inventor
겐지 요시야마
모또시게 이가라시
게이찌 야마다
가쯔야 오까다
게이찌 히가시따니
Original Assignee
다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다니구찌 이찌로오, 기타오카 다카시, 미쓰비시덴키 가부시키가이샤 filed Critical 다니구찌 이찌로오, 기타오카 다카시
Publication of KR19990006429A publication Critical patent/KR19990006429A/ko
Application granted granted Critical
Publication of KR100335579B1 publication Critical patent/KR100335579B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

게이트 절연막의 막질 열화를 방지하여 반도체 장치의 전기적 특성 열화를 방지할 수 있는 반도체 장치 및 그의 제조 방법이 얻어진다.
복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치에 있어서, 한쪽 게이트 전극(19)의 측면에 산화 방지막(21)을 형성한다.

Description

복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치 및 그의 제조 방법{SEMICONDUCTOR DEVICE INCLUDING MULTIPLE FIELD EFFECT TRANSISTORS AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그의 제조 방법에 관한 것으로, 특히 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치 및 그의 제조 방법에 관한 것이다.
최근 반도체 장치의 고집적화, 미세 구조화의 진전에 따라, 외부 전압을 종래 종류의 값으로 하고, 반도체 장치의 내부 전압 만을 저전압화한 2전원 반도체 장치가 알려져 있다.
도 79는 종래 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치의 단면 구조도이다.
도 79를 참조하여, 종래 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치에서는 p 형 반도체 기판(101)의 주표면상에 제1 전원 전압(low Vdd)가 인가되는 제1 전계 효과형 트랜지스터와 low Vdd보다 높은 제2 전원 전압(high Vdd)가 인가되는 제2 전계 효과형 트랜지스터가 간격을 두고 형성되어 있다. 제1 및 제2 전계 효과형 트랜지스터 사이에는 분리 산화막(102)이 형성되어 있다.
lowVdd 영역에서는 반도체 기판(101)의 주표면에 제1 채널 영역을 끼우도록, 간격을 두고 한쌍의 제1 소스/드레인 영역(108, 110)이 형성되어 있다. 이 제1 소스/드레인 영역(108, 110)은 제1 채널 영역에 인접하여 형성된 저농도의 n형 불순물 확산층(108)과 n형 불순물 확산층(108)에 인접하여 형성된 고농도의 n형 불순물 확산층(110)으로 이루어진 LDD(Lightly Doped Drain) 구조를 갖는다. 상기 제1 채널 영역 상에는 제1 게이트 절연막(106)이 형성되어 있다. 제1 게이트 절연막(106) 상에는 제1 게이트 전극(118)이 형성되어 있다. 제1 게이트 전극(118)의 측면에는 사이드 월 산화막(109)이 형성되어 있다. 제1 소스/드레인 영역(108, 110)과 제1 게이트 절연막(106)과 제1 게이트 전극(118)에 의해, low Vdd가 인가되는 제1 전계효과형 트랜지스터가 구성되어 있다.
high Vdd 영역에서는 반도체 기판(101)의 주표면에 제2 채널 영역을 끼우도록, 간격을 두고 한쌍의 제2 소스/드레인 영역(116, 117)이 형성되어 있다. 이 제2 소스/드레인 영역(116, 117)은 상기 제2 채널 영역에 인접하여 형성된 저농도의 n형 불순물 확산층(116)과 n형 불순물 확산층(116)에 인접하여 형성된 고농도의 n형 불순물 확산층(117)으로 이루어진 LDD 구조를 갖는다. 제2 채널 영역 상에는 제2 게이트 절연막(104)이 형성되어 있다. 제2 게이트 절연막(104) 상에는 제1 게이트 절연막(106)이 형성되어 있다. 제1 게이트 절연막(106) 상에는 제2 게이트 전극(119)이 형성되어 있다. 제2 게이트 전극의 측면에는 사이드 월 산화막(120)이 형성되어 있다. 제2 소스/드레인 영역(116, 117)과 제2 게이트 절연막(104)과 제1 게이트 절연막(106)과 제2 게이트 전극(119)에 의해, high Vdd가 인가되는 제2 전계효과형 트랜지스터가 구성되어 있다. 이와 같이, high Vdd가 인가되는 제2 전계 효과형 트랜지스터의 게이트 절연막(104, 106)의 막 두께는 내압을 고려하여, low Vdd가 인가되는 제1 전계 효과형 트랜지스터의 제1 게이트 절연막(106)의 막두께보다도 두껍게 할 필요가 있다.
도 80∼도 86을 참조하여, 이하에 종래 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치의 제조 공정을 설명한다.
먼저, 반도체 기판(101)의 주표면상에 활성 영역을 둘러싸도록 분리 산화막(102)을 형성한다. 그리고, 반도체 기판(101)의 주표면의 활성 영역상에 제2 게이트 절연막(104)을 형성한다. 그후, high Vdd 영역에 위치하는 제2 게이트 절연막(104)상과 분리 산화막(102)상에 레지스트 패턴(105a)을 형성한다. 이와 같이 하여 도 80에 도시한 바와 같은 구조가 얻어진다.
이어서, 레지스트 패턴(105a)을 마스크로서 사용한 등방성 에칭에 의해 low Vdd 영역에 위치하는 제2 게이트 절연막(104)을 게거하고, 도 81에 도시한 바와 같은 구조를 얻는다. 그후, 레지스트 패턴(105a)을 제거한다.
이어서, 도 82에 도시한 바와 같이, 반도체 기판(101)의 주표면상과 제2 게이트 절연막(104)상에 제1 게이트 절연막(106)을 형성한다.
이어서, 제1 게이트 절연막(106)과 분리 산화막(102) 상에 제1 도프드 폴리실리콘막(103)(도 83 참조)을 퇴적한다. 제1 도프드 폴리실리콘막(103)의 제1 및 제2 게이트 전극(118, 119)(도 79 참조)으로 되는 영역상에 레지스트 패턴(105b, 105c)을 형성한다. 이와 같이 하여, 도 83에 도시한 바와 같은 구조를 얻는다.
이어서, 레지스트 패턴(105b, 105c)을 마스크로서 사용한 이방성 에칭을 실행하고, 제1 도프드 폴리실리콘막(103)의 일부를 제거하는 것에 의해, 제1 게이트 전극(118)과 제2 게이트 전극(119)을 형성한다. 그후, 레지스트 패턴(105b, 105c)을 제거한다. 이와 같이 하여, 도 84에 도시한 바와 같은 구조를 얻는다. 여기서, 제2 전계 효과형 트랜지스터의 게이트 절연막은 제1 게이트 절연막(106)과 제2 게이트 절연막(104)에 의해 구성되므로, 제1 전계 효과형 트랜지스터의 제1 게이트 절연막(106)보다 제2 전계 효과형 트랜지스터의 게이트 절연막의 막두께를 두껍게 할 수 있다. 그것에 의해, 제2 전계 효과형 트랜지스터의 내압을 제1 전계 효과형 트랜지스터의 내압보다도 크게 할 수 있고, 그 결과, 제2 전계 효과형 트랜지스터에 대하여, 제1 전계 효과형 트랜지스터보다 높은 전압을 인가할 수 있다.
그리고, 도 85에 도시한 바와 같이, 반도체 기판(101)의 주표면의 소정 영역에 n형 불순물을 도입하는 것에 의해, 저농도의 n형 불순물 확산층(108, 116)을 형성한다.
이어서, 제1 및 제2 게이트 전극(118, 119)의 측면에 사이드 월 산화막(109, 120)(도 86 참조)을 형성한다. 그리고, 반도체 기판(101)의 주표면의 소정 영역에 n형 불순물을 도입하는 것에 의해, 도 86에 도시한 바와 같이, 고농도의 n형 불순물 확산층(110, 117)을 형성한다.
이와 같이 하여, 종래 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치는 제조되었다.
여기서, 종래 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치의 제조 공정에서는 도 80에 도시한 바와 같이, 레지스트 패턴(105a)을 high Vdd 영역에 위치하는 제2 게이트 절연막(104) 상에 직접 도포하고 있다. 그 때문에, 그 후의 레지스트 패턴(105a)을 제거하는 처리에 있어서, 제2 게이트 절연막(104)의 표면에 결함(국부적인 요철)이 발생하는 일이 있다. 또한, 레지스트 패턴(105a)을 제거할 때의 라이트 에치 처리에 있어서, 제2 게이트 절연막(104) 표면에서 직접 라이트 에치 처리가 실시되므로, 제2 게이트 절연막(104)의 막두께 감소 등도 발생하는 일이 있다. 이들 제2 게이트 절연막(104)의 표면에 있어서의 결함의 발생 및 막두께의 감소는 제2 게이트 절연막(104)의 절연 내압의 저하를 초래하고, 그 결과, 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성이 악화한다고 하는 문제가 발생하였다.
이와 같은 문제에 대한 대책으로서, 종래 도 87∼도 93에 도시한 바와 같은 제조 공정이 제안되었다.
도 87∼도 93을 참조하여, 이하에 종래 제안된 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치의 제조 공정을 설명한다.
먼저, p형 반도체 기판(101)의 주표면상에 활성 영역을 둘러싸도록 분리 산화막(102)을 형성한다. 그리고, p형 반도체 영역(101)의 주표면 활성 영역상에 제2 게이트 절연막(104)을 형성한다. 제2 게이트 절연막(104)과 분리 산화막(102) 상에 제1 도프드 폴리실리콘막(103)을 형성한다. 그리고, high Vdd 영역에 위치하는 제1 도프드 폴리실리콘막(103)의 제2 게이트 전극(119)(도 79 참조)으로 되는 영역상에 레지스트 패턴(105a)을 형성하는 것에 의해, 도 87에 도시한 바와 같은 구조를 얻는다.
이어서, 레지스트 패턴(105a)을 마스크로서 사용한 이방성 에칭을 실행하고, 제1 도프드 폴리실리콘막(103)의 일부를 제거하는 것에 의해, 도 88에 도시한 바와 같은 제2 게이트 전극(119)을 형성한다. 그후, 레지스트 패턴(105a)을 제거한다. 그리고, high Vdd 영역에 위치하는 제2 게이트 절연막(104)과 제2 게이트 전극(119) 상에 레지스트 패턴(105b)을 형성하는 것에 의해 도 88에 도시한 바와 같은 구조를 얻는다.
여기서, 이 제조 공정에서는 제2 게이트 절연막(104)상에 제2 게이트 전극(119)을 형성한 후, 레지스트 패턴(105b)을 형성하므로, 제2 게이트 절연막(104)의 표면의 제2 게이트 전극(119)과 접촉하는 영역상에 레지스트 패턴(105b)이 직접 도포되는 것을 방지할 수 있다. 이것에 의해, 도 80∼도 86에 도시한 제조 공정과 같은 제2 게이트 절연막(104)의 표면에 있어서의 결함 발생을 방지하는 것이 가능하게 된다.
이후, 도 89에 도시한 바와 같이, 등방성 에칭을 사용하여, low Vdd 영역에 위치하는 제2 게이트 절연막(104)을 제거한다. 그후, 레지스트 패턴(105b)을 제거한다.
이어서, 도 90에 도시한 바와 같이, 제1 게이트 절연막(106)으로 되는 실리콘 산화막을 low Vdd 영역에 위치하는 p형 반도체 기판(101)이 주표면상과 제2 게이트 절연막(104)상과 제2 게이트 전극(119) 표면상에 형성한다.
이어서, 제1 게이트 절연막(106)과 분리 산화막(102) 상에 제2 도프드 폴리실리콘막(107)(도 91 참조)을 CVD법을 사용하여 형성한다. 그리고, 제2 도프드 폴리실리콘막(107)의 제1 게이트 전극(118)(도 93 참조)으로 되는 영역상에 레지스트 패턴(105c)(도 91 참조)을 형성한다. 이와 같이 하여, 도 91에 도시한 바와 같은 구조를 얻는다.
이어서, 레지스트 패턴(105c)을 마스크로서 사용하는 이방성 에칭을 실행하고, 제2 도프드 폴리실리콘막(107)의 일부를 제거하는 것에 의해 제1 게이트 전극(118)(도 92 참조)을 형성한다. 이 이방성 에칭시 제2 게이트 전극(119)의 측면에도 제2 도프드 폴리실리콘막(107)의 일부가 잔존하고 있다. 그후, 레지스트 패턴(105c)을 제거한다. 그리고, low Vdd 영역에 위치하는 제1 게이트 절연막(106)과 제1 게이트 전극(118) 상에 레지스트 패턴(105d)(도 92 참조)을 형성한다. 이와 같이 하여, 도 92에 도시한 바와 같은 구조를 얻는다.
이어서, 등방성 에칭에 의해 제2 게이트 전극의 측면에 잔존하고 있는 제2 도프드 폴리실리콘막(107)을 제거한 후, 레지스트 패턴(105d)을 제거한다. 그리고, 불순물의 도입에 의한 저농도의 n형 불순물 확산층(108, 116)(도 93 참조)의 형성, 사이드 월 산화막(109, 120)(도 93 참조)의 형성, 고농도 n형 불순물 확산층(110, 117)(도 93 참조)의 형성 등을 실시하여, 도 93에 도시한 바와 같은 반도체 장치를 얻는다.
상기와 같이, 도 87∼도 93에 도시한 종래 제안된 2전원 반도체 장치의 제조 공정에서는 제2 게이트 절연막(104)의 표면에 있어서의 결함 발생을 방지하기 위해, 도 88에 도시한 바와 같이, 레지스트 패턴(105b)의 형성전에 제2 게이트 전극(119)을 형성하고 있다. 그러나, 이 2전원 반도체 장치의 제조 공정에서는 도 90에 도시한 공정에 있어서, 제1 게이트 절연막(106)을 형성할 때, 도 94에 도시한 바와 같이, 제2 게이트 전극(119)과 제2 게이트 절연막(104)의 접촉부의 단부(123)에 있어서, 도프드 폴리실리콘으로 이루어진 게이트 전극(119)이 산화된다. 그 때문에, 실리콘 산화막(124)이 제2 게이트 절연막(104)과 제2 게이트 전극(119)의 접촉면을 따라 성장한다. 이하, 이 성장한 실리콘 산화막을 게이트 버즈빅이라고 한다. 여기서, 도 94는 도 90에 도시한 영역(100)의 확대도이다. 게이트 버즈빅에서서 생긴 게이트 산화막은 폴리실리콘으로 형성된 산화막이므로, 막질도 나쁘고, 막두께의 제어도 곤란하다. 그 결과, 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성이 열화한다고 하는 문제가 발생하였다.
본 발명은 상기와 같은 과제를 해결하기위해 이루어진 것으로, 본 발명의 하나의 목적은 게이트 절연막의 막질 열화를 방지하여, 반도체 장치의 전기적 특성열화를 방지할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 게이트 버즈빅 발생을 방지할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 게이트 절연막의 막질 열화를 방지할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
도 1은 본 발명의 실시 형태1에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치를 도시한 단면구조도.
도 2∼도 10은 도 1에 도시한 실시 형태1에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치의 제조 공정의 제1∼9 공정을 설명하기 위한 단면 구조도.
도 11은 본 발명의 실시 형태 2에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치를 도시한 단면 구조도.
도 12∼도 21은 도 11에 도시한 실시 형태 2에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치의 제조 공정의 제1∼10 공정을 설명하기위한 단면 구조도.
도 22는 본 발명의 실시 형태 3에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치를 도시한 단면 구조도.
도 23은 본 발명의 실시 형태 3에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치의 제1 변형예를 도시한 단면 구조도.
도 24는 본 발명의 실시 형태 3에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치의 제2 변형예를 도시한 단면 구조도.
도 25∼도 32는 도 22에 도시한 실시 형태 3에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치의 제조 공정의 제1∼8 공정을 설명하기위한 단면 구조도.
도 33은 본 발명의 실시 형태 4에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치를 도시한 단면 구조도.
도 34∼도 37은 도 33에 도시한 실시 형태 4에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치의 제조 공정의 제1∼4 공정을 설명하기위한 단면 구조도.
도 38∼도 41은 본 발명의 실시 형태 4의 제1 변형예에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치의 제조 공정의 제1∼4 공정을 설명하기 위한 단면 구조도.
도 42 및 도 43은 본 발명의 실시 형태 4의 제2 변형예에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치의 제조 공정의 제1 및 제2 공정을 설명하기 위한 단면 구조도.
도 44는 본 발명의 실시 형태 4의 제3 변형예에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치를 도시한 단면 구조도.
도 45 및 도 46은 도 44에 도시한 실시 형태 4의 제3 변형예에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치의 제조 공정의 제1 및 제2공정을 설명하기 위한 단면 구조도.
도 47은 본 발명의 실시 형태 5에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치를 도시한 단면 구조도.
도 48은 도 47에 도시한 실시 형태 5에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치의 제조 공정의 제1 공정을 설명하기 위한 단면 구조도.
도 49는 본 발명의 실시 형태 6에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치를 도시한 단면 구조도.
도 50∼도 55는 도 49에 도시한 실시 형태6에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치의 제조 공정의 제1∼6 공정을 설명하기 위한 단면 구조도.
도 56은 본 발명의 실시 형태 7에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치를 도시한 단면 구조도.
도 57∼도 60은 도 56에 도시한 실시 형태 7에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치의 제조 공정의 제1∼4 공정을 설명하기 위한 단면 구조도.
도 61은 본 발명의 실시 형태7의 제1 변형예에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치를 도시한 단면 구조도.
도 62는 도 56에 도시한 도프드 폴리실리콘막(32)이 등방성 에칭을 받을 때, 등방성 에칭액이 도프드 폴리실리콘막(32)의 내부 결정 입계를 통하여 제2 게이트절연막(4)에 도달하고 있는 것을 도시한 모식도.
도 63은 도 61에 도시한 아몰퍼스 구조를 갖는 실리콘막(34)이 제조 공정증에 있어서 그의 표면을 등방성 에칭될 때, 실리콘막(21)의 내부에는 결정 입계가 존재하지 않도록 등방성 에칭액이 제2 게이트 절연막(4)에까지 도달하지 않는 것을 도시한 모식도.
도 64는 본 발명의 실시 형태 7의 제2 변형예에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치를 도시한 단면 구조도.
도 65∼도 70은 도 64에 도시한 실시 형태 7의 제2 변형예에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치의 제조 공정의 제1∼6 공정을 설명하기 위한 단면 구조도.
도 71은 본 발명의 실시 형태 8에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치를 도시한 단면 구조도.
도 72는 도 71에 도시한 실시 형태 8에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치의 제조 공정의 제1 공정을 설명하기 위한 단면 구조도.
도 73은 본 발명의 실시 형태 9에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치를 도시한 단면 구조도.
도 74∼도 78은 도 73에 도시한 실시 형태 9에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치의 제조 공정의 제1∼5 공정을 설명하기 위한 단면 구조도.
도 79는 종래 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치를 도시한 단면 구조도.
도 80∼도 86은 도 79에 도시한 종래 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치의 제조 공정의 제1∼7 공정을 설명하기 위한 단면 구조도.
도 87∼도 93은 종래 또 하나의 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치의 제조 공정의 제1∼7 공정을 설명하기 위한 단면 구조도.
도 94는 도 90에 도시한 영역(100)의 확대도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : 분리 산화막
3 : 제1 도프드 폴리실리콘막
4 : 제2 게이트 절연막
5a, 5b, 5c, 5d, 5e : 레지스트 패턴
6 : 제1 게이트 절연막
7, 22 : 제2 도프드 폴리실리콘막
8, 16 : 저농도 불순물 확산층
9, 20 : 사이드 월 산화막
10, 17 : 고농도 불순물 확산층
11 : 실리콘 질화막
12, 26 : 중농도 불순물 확산층
13 : 산화 질화막
14 : 질소 도프드 폴리실리콘막
15 : 실리콘 산화막
18, 19 : 게이트 전극
23 : 게이트 전극과 게이트 절연막의 접촉부의 단부
21 : 사이드 월 질화막
28, 29 : 질화막
30 ; 자연 산화막
31, 32 : 도프드 폴리실리콘막
33, 34 : 아몰퍼스 구조를 갖는 실리콘막
100 : 게이트 전극과 게이트 절연막의 접촉부
200 : 산화막 형성 공정전의 게이트 전극 측면의 위치
본 발명의 제1 국면에서의 반도체 장치는 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치에 있어서, 제1 전계 효과형 트랜지스터와 제2 전계 효과형 트랜지스터를 구비하고 있다.
상기 제1 전계 효과형 트랜지스터는 한쌍의 제1 소스/드레인 영역과 제1 게이트 절연막과 제1 게이트 전극을 포함하고 있다. 상기 제2 전계 효과형 트랜지스터는 한쌍의 제2 소스/드레인 영역과 제2 게이트 절연막과 제2 게이트 전극을 포함하고 있다. 제1 소스/드레인 영역은 반도체 기판의 주표면에 제1 채널 영역을 끼우도록, 간격을 두고서 형성되어 있다. 제1 게이트 절연막은 제1 막두께를 갖도록, 상기 제1 채널 영역상에 형성되어 있다. 제2 소스/드레인 영역은 반도체 기판의 주표면에 제2 채널 영역을 끼우도록, 간격을 두고서 형성되어 있다. 제2 게이트 절연막은 제1 막두께보다 두꺼운 제2 막두께를 갖도록, 상기 제2 채널 영역상에 형성되어 있다. 제2 게이트 전극은 제2 게이트 절연막상에 형성되어 있다. 그리고, 제1 및 제2 게이트 전극중 어느 한쪽 전극의 측면에 상기 게이트 전극의 산화를 방지하는 산화 방지막을 형성하고 있다. 이 하나의 국면에 의한 반도체 장치에서는 이와 같이 제1 및 제2 게이트 전극중 어느 한쪽 전극의 측면에 게이트 전극의 산화를 방지하는 산화 방지막을 형성하는 것에 의해, 후술하는 제조 공정에 있어서, 이 한쪽 게이트 전극의 측면에 산화 방지막을 형성한 상태에서, 다른 한쪽의 전계 효과형 트랜지스터의 게이트 절연막을 형성하는 산화 공정을 실시할 수 있다. 그 때문에, 상기 게이트 전극의 측면 하부가 산화되는 것을 방지할 수 있고, 게이트 버즈빅의 발생을 방지할 수 있다. 그것에 의해, 전계 효과형 트랜지스터의 임계값 전압의 상승을 방지할 수 있고, 그 결과, 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성 열화를 방지할 수 있다.
본 발명의 다른 국면에서 반도체 장치는 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치에 있어서, 제1 전계 효과형 트랜지스터와 제2 전계 효과형 트랜지스터를 구비하고 있다.
상기 제1 전계 효과형 트랜지스터는 한쌍의 제1 소스/드레인 영역과 제1 게이트 절연막과 제1 게이트 전극을 포함하고 있다. 상기 제2 전계 효과형 트랜지스터는 한쌍의 제2 소스/드레인 영역과 제2 게이트 절연막과 제2 게이트 전극을 포함하고 있다. 제1 소스/드레인 영역은 반도체 기판의 주표면에 제1 채널 영역을 끼우도록, 간격을 두고서 형성되어 있다. 제1 게이트 절연막은 제1 막두께를 갖고, 산화 질화막을 포함하도록, 제1 채널 영역상에 형성되어 있다. 제1 게이트 전극은 제1 게이트 절연막상에 형성되어 있다. 제2 소스/드레인 영역은 반도체 기판의 주표면에 제2 채널 영역을 끼우도록, 간격을 두고서 형성되어 있다. 제2 게이트 절연막은 제1 막두께보다 두꺼운 제2 막두께를 갖도록 제2 채널 영역상에 형성되어있다. 제2 게이트 전극은 제2 게이트 절연막상에 형성되어 있다.
이 다른 국면에 의한 반도체 장치에서는 이와 같이, 제1 게이트 절연막을 산화 질화막을 포함하도록 형성하므로, 후술하는 제조 공정에 있어서, 제2 게이트 전극이 형성된 상태에서, 제1 게이트 절연막으로 되는 산화 질화막을 형성할 때, 제2 게이트 전극의 측면 하부와 제2 게이트 절연막의 접합부에 있어서, 제2 게이트 전극의 단부가 과잉 산화되는 것을 억제할 수 있다. 그것에 의해, 제2 게이트 전극에 있어서 게이트 버즈빅의 발생을 억제하는 것이 가능하게 된다. 그 때문에, 전계 효과형 트랜지스터의 임계값 전압의 상승을 방지할 수 있고, 그 결과, 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성 열화를 방지할 수 있다. 또한, 제1 게이트 절연막을 산화 질화막을 포함하도록 형성하므로, 제1 게이트 절연막의 막두께를 소정의 절연 내압을 유지한 채 종래 실리콘 산화막 등을 사용한 경우보다 얇게 하는 것이 가능하게 된다. 그 결과, 제1 전계 효과형 트랜지스터의 구동 전압을 저감하는 것이 가능하게 된다.
본 발명의 또 다른 국면에서 반도체 장치는 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치에 있어서, 제1 전계 효과형 트랜지스터와 제2 전계 효과형 트랜지스터를 구비하고 있다. 상기 제1 전계 효과형 트랜지스터는 한쌍의 제1 소스/드레인 영역과 제1 게이트 절연막과 제1 게이트 전극을 포함하고 있다. 상기 제2 전계 효과형 트랜지스터는 한쌍의 제2 소스/드레인 영역과 제2 게이트 절연막과 제2 게이트 전극을 포함하고 있다. 제1 소스/드레인 영역은 반도체 기판의 주표면에 제1 채널 영역을 끼우도록, 간격을 두고서 형성되어 있다. 제1 게이트 절연막은 제1 막두께를 갖도록 상기 제1 채널 영역상에 형성되어 있다. 제1 게이트 전극은 상기 제1 게이트 절연막 상에 형성되어 있다. 제2 소스/드레인 영역은 반도체 기판의 주표면에 제2 채널 영역을 끼우도록 간격을 두고서 형성되어 있다. 제2 게이트 절연막은 제1 막두께보다 두꺼운 제2 막두께를 갖도록 제2 채널 영역상에 형성되어 있다. 제2 게이트 전극은 제2 게이트 절연막상에 형성되어 있다. 그리고, 적어도 제1 및 제2 게이트 절연막중 어느 한쪽 절연막 상에 내산화 도전체막이 형성되어 있다.
이 또 다른 국면에 의한 반도체 장치에서는 이와 같이 제1 및 제2 게이트 절연막중 어느 한쪽 절연막상에 내산화 도전체막을 형성하므로, 후의 제조 공정에 있어서, 제1 및 제2 게이트 절연막중 어느 한쪽 절연막의 표면에 직접 레지스트 패턴을 형성할 필요가 없다. 또한, 제1 및 제2 게이트 전극중 어느 한쪽 전극을 형성하기 전에 상기 내산화 도전체막을 마스크로 하여 제1 및 제2 게이트 절연막중 다른 한쪽 절연막을 형성하기 위한 산화 공정을 실시할 수 있다. 그것에 의해, 게이트 절연막의 산화 공정에 있어서, 제1 및 제2 게이트 전극중 어느 한쪽 전극의 측면 하부가 산화된다고 하는 문제가 발생하지 않고, 그것에 의해, 게이트 버즈빅의 발생을 방지할 수 있다. 그 때문에, 전계 효과형 트랜지스터의 임계값 전압의 상승을 방지할 수 있다. 그 결과, 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성 열화를 방지할 수 있다.
또한, 제1 및 제2 게이트 절연막중 어느 한쪽 절연막상에 내산화 도전체막을 형성하므로, 후의 제조 공정에 있어서, 제1 및 제2 게이트 절연막중 어느 한쪽 절연막 상에 직접 레지스트 패턴을 형성하는 것을 방지할 수 있다. 그 결과, 레지스트 패턴을 제거할 때의 처리 등에 기인하는 국소적인 요철 등의 결함이 상기 게이트 절연막에 있어서 발생하는 것을 방지할 수 있다. 그 때문에, 전계 효과형 트랜지스터의 임계값 전압의 변동을 방지할 수 있다. 그 결과, 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성 열화를 방지할 수 있다.
상기 또 다른 국면에 의한 반도체 장치의 구성에 있어서, 상기 내산화 도전체막과 제1 및 제2 게이트 절연막중 적어도 어느 한쪽 절연막 사이에 위치하도록, 도전성 불순물을 갖는 반도체막을 형성하여도 좋다.
이와 같이 구성하는 것에 의해, 상기 도전성 불순물을 갖는 도전체막이 형성되어 있는 제1 및 제2 게이트 전극중 어느 한쪽 전극에 전압을 인가하였을 때, 제1 및 제2 게이트 절연막중 어느 한쪽 근방에 있어서 도전성의 불순물의 농도가 저하하는 것에 의한 공핍층의 형성을 억제할 수 있다. 이 결과, 이와 같은 공핍층이 형성되는 것에 의한 전계 효과형 트랜지스터의 임계값 전압의 변동이라고 하는 문제의 발생을 방지할 수 있다. 이것에 의해, 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성이 열화하는 것을 방지할 수 있다.
본 발명의 또 하나의 국면에서 반도체 장치는 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치에 있어서, 제1 전계 효과형 트랜지스터와 제2 전계 효과형 트랜지스터를 구비하고 있다.
상기 제1 전계 효과형 트랜지스터는 한쌍의 제1 소스/드레인 영역과 제1 게이트 절연막과 제1 게이트 전극을 포함하고 있다. 상기 제2 전계 효과형 트랜지스터는 한쌍의 제2 소스/드레인 영역과 제2 게이트 절연막과 제2 게이트 전극을 포함하고 있다.
제1 소스/드레인 영역은 반도체 기판의 주표면에 제1 채널 영역을 끼우도록, 간격을 두고서 형성되어 있다. 제1 게이트 절연막은 제1 막두께를 갖도록 제1 채널 영역상에 형성되어 있다. 제1 게이트 전극은 제1 게이트 절연막 상에 형성되어 있다. 제2 소스/드레인 영역은 반도체 기판의 주표면에 제2 채널 영역을 끼우도록 간격을 두고서 형성되어 있다. 제2 게이트 절연막은 제2 막두께를 갖도록 제2 채널 영역상에 형성되어 있다. 제2 게이트 전극은 제2 게이트 절연막상에 형성되어 있다. 그리고, 적어도 상기 제1 및 제2 게이트 절연막중 어느 한쪽 절연막 상에 접촉하도록 도전성 불순물을 갖는 반도체막이 형성되어 있다. 상기 도전성 불순물을 갖는 반도체막의 산화를 방지하는 내산화 절연막이 상기 도전성 불순물을 갖는 반도체막상에 형성되어 있다.
이와 같이 제1 및 제2 게이트 절연막중 어느 한쪽 절연막상에 접촉하도록 도전성 불순물을 갖는 반도체막을 형성하므로, 이 반도체 장치의 제조 공정에 있어서, 제1 및 제2 게이트 절연막중 어느 한쪽 절연막의 표면에 직접 레지스트 패턴을 형성할 필요가 없다. 또한, 제1 및 제2 게이트 전극중 어느 한쪽 전극을 형성하기 전에 상기 내산화 절연막을 마스크로 하여 제1 및 제2 게이트 절연막중 다른 한쪽 절연막을 형성하기 위한 산화 공정을 실시할 수 있다. 그것에 의해, 게이트 절연막의 산화 공정에 있어서, 제1 및 제2 게이트 전극중 어느 한쪽 전극의 측면 하부가 산화된다고 하는 문제가 발생하지 않고, 그것에 의해, 게이트 버즈빅의 발생을방지할 수 있다. 그 때문에, 전계 효과형 트랜지스터의 임계값 전압의 상승을 방지할 수 있다. 그 결과, 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성 열화를 방지할 수 있다.
또한, 제1 및 제2 게이트 절연막중 어느 한쪽 절연막상에 접촉하도록 도전성 불순물을 갖는 반도체막을 형성하므로, 제1 및 제2 게이트 절연막중 어느 한쪽 절연막 상에 직접 레지스트 패턴을 형성하는 것을 방지할 수 있다. 그 결과, 레지스트 패턴을 제거할 때의 처리 등에 기인하는 국소적인 요철 등의 결함이 상기 게이트 절연막에 있어서 발생하는 것을 방지할 수 있다. 그 때문에, 전계 효과형 트랜지스터의 임계값 전압의 변동을 방지할 수 있다. 그 결과, 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성 열화를 방지할 수 있다. 또한, 그 때문에, 상기 도전성 불순물을 갖는 반도체막이 형성되어 있는 제1 및 제2 게이트 전극중 어느 한쪽 전극에 전압을 인가하였을 때, 제1 및 제2 게이트 절연막중 어느 한쪽 근방에 있어서 도전성 불순물의 농도가 저하하는 것에의한 공핍층의 형성을 억제할 수 있다. 이 결과, 이와 같은 공핍층이 형성되는 것에 의한 전계 효과형 트랜지스터의 임계값 전압의 변동이라고 하는 문제의 발생을 방지할 수 있다. 이것에 의해, 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성이 열화하는 것을 방지할 수 있다.
본 발명의 또 하나의 국면에서 반도체 장치는 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치에 있어서, 제1 전계 효과형 트랜지스터와 제2 전계 효과형 트랜지스터를 구비하고 있다.
상기 제1 전계 효과형 트랜지스터는 한쌍의 제1 소스/드레인 영역과 제1 게이트 절연막과 제1 게이트 전극을 포함하고 있다. 상기 제2 전계 효과형 트랜지스터는 한쌍의 제2 소스/드레인 영역과 제2 게이트 절연막과 제2 게이트 전극을 포함하고 있다. 제2 게이트 전극은 제1 도전체막과 절연막과 제2 도전체막을 갖는다. 제1 소스/드레인 영역은 반도체 기판의 주표면에 제1 채널 영역을 끼우도록, 간격을 두고서 형성되어 있다. 제1 게이트 절연막은 제1 막두께를 갖도록 상기 제1 채널 영역상에 형성되어 있다. 제1 게이트 전극은 상기 제1 게이트 절연막 상에 형성되어 있다. 제1 게이트 전극은 상기 제1 게이트 절연막상에 형성되어 있다. 제2 소스/드레인 영역은 반도체 기판의 주표면에 제2 채널 영역을 끼우도록 간격을 두고서 형성되어 있다. 제2 게이트 절연막은 제2 막두께를 갖도록 제2 채널 영역상에 형성되어 있다. 제2 게이트 전극의 일부로 되는 제1 도전체막은 제2 게이트 절연막상에 형성되어 있다. 제2 게이트 전극의 일부로 되는 절연막은 제1 도전체막상에 형성되어 있다. 제2 게이트 전극의 일부로 되는 제2 도전체막은 절연막상에 형성되어 있다.
이와 같이, 제2 게이트 전극을 제1 도전체막과 절연막과 제2 도전체막을 갖도록 형성하므로, 후술하는 제조 공정에 있어서, 제2 게이트 절연막의 표면에 직접 레지스트 패턴을 형성하는 일 없이, 제2 게이트 전극을 형성하기 전에 제1 게이트 절연막을 형성하기 위한 산화 공정을 실시할 수 있다. 그 때문에, 제2 게이트 전극의 측면이 산화되는 것에 기인하는 게이트 버즈빅의 발생을 방지할 수 있다. 그것에 의해, 전계 효과형 트랜지스터의 임계값 전압의 상승을 방지할 수 있고, 그결과, 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성 열화를 방지할 수 있다.
본 발명의 다른 국면에서 반도체 장치는 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치에 있어서, 제1 전계 효과형 트랜지스터와 제2 전계 효과형 트랜지스터를 구비하고 있다.
상기 제1 전계 효과형 트랜지스터는 한쌍의 제1 소스/드레인 영역과 제1 게이트 절연막과 제1 게이트 전극을 포함하고 있다. 상기 제2 전계 효과형 트랜지스터는 한쌍의 제2 소스/드레인 영역과 제2 게이트 절연막과 제2 게이트 전극을 포함하고 있다. 제1 소스/드레인 영역은 반도체 기판의 주표면에 제1 채널 영역을 끼우도록, 간격을 두고서 형성되어 있다. 제1 게이트 절연막은 제1 막두께를 갖도록 제1 채널 영역상에 형성되어 있다. 제1 게이트 전극은 상기 제1 게이트 절연막 상에 형성되어 있다. 제2 소스/드레인 영역은 반도체 기판의 주표면에 제2 채널 영역을 끼우도록 간격을 두고서 형성되어 있다. 제2 게이트 절연막은 상기 제1 막두께보다 두꺼운 제2 막두께를 갖도록 제2 채널 영역상에 형성되어 있다. 제2 게이트 전극은 제2 게이트 절연막상에 형성되어 있다. 그리고, 적어도 제1 및 제2 게이트 절연막중 어느 한쪽 절연막 상에 접촉하도록 보호 도전체막이 형성되어 있다.
이와 같이, 제1 및 제2 게이트 절연막중 어느 한쪽 절연막상에 접촉하도록 보호 도전체막을 형성하므로, 후의 제조 공정에 있어서, 제1 및 제2 게이트 절연막중 어느 한쪽 절연막의 표면에 직접 레지스트 패턴을 형성할 필요가 없다. 또한, 제1 및 제2 게이트 전극중 어느 한쪽 전극을 형성하기 전에 상기 보호 도전체막을마스크로 하여 제1 및 제2 게이트 절연막중 다른 한쪽 절연막을 형성하기 위한 산화 공정을 실시할 수 있다. 그것에 의해, 게이트 절연막의 산화 공정에 있어서, 제1 및 제2 게이트 전극중 어느 한쪽 전극의 측면 하부가 산화된다고 하는 문제가 발생하지 않고, 그것에 의해, 게이트 버즈빅의 발생을 방지할 수 있다. 그 때문에, 전계 효과형 트랜지스터의 임계값 전압의 상승을 방지할 수 있다. 그 결과, 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성 열화를 방지할 수 있다.
상기 다른 국면에 의한 반도체 장치의 구성에 있어서, 제1 보호 도전체막이 상기 제1 게이트 절연막상에 접촉하도록 형성하여도 좋고, 제2 보호 도전체막은 상기 제2 게이트 절연막상에 접촉하도록 형성하여도 좋다. 그리고, 제1 보호 도전체막의 막두께와 제2 보호 도전체막의 막두께가 실질적으로 동일하게 되도록 하여도 좋다.
이 때문에, 제1 및 제2 게이트 전극을 형성하기 위해 제1 및 제2 보호 도전체막을 에칭할 때, 에칭에 의해 제거되는 상기 제1 및 제2 보호 도전체막의 막두께를 제1 및 제2 게이트 전극을 형성하는 영역에 있어서 실질적으로 같게 할 수 있다. 그 때문에, 제1 및 제2 게이트 전극을 형성하기 위한 에칭에 있어서, 제1 게이트 전극의 형성을 위한 에칭량과 제2 게이트 전극의 형성을 위한 에칭량을 대략 같게 할 수 있다. 그 결과, 제1 및 제2 게이트 전극 형성시의 오버 에칭량을 작게 할 수 있다. 이것에 의해, 에칭에 의해 제거되는 보호 도전체막 아래에 위치하는 반도체 기판 등이 오버 에칭에 의해 손상을 받는 것을 방지할 수 있다. 그 결과,복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성 열화를 방지할 수 있다.
상기 다른 국면에 의한 반도체 장치의 구성에 있어서, 아몰퍼스 구조를 갖는 막을 퇴적하는 것에 의해 형성되는 보호 도전체막을 더 포함하여도 좋다. 이와 같이, 구성하는 것에 의해, 상기 아몰퍼스 구조를 갖는 막에는 결정 입계가 존재하지 않으므로, 반도체 기판의 제조 공정에 있어서, 보호 도전체막상을 등방성 에칭하는 경우, 등방성 에칭액이 결정 입계를 통하여, 보호 도전체막 아래에 위치하는 게이트 절연막에 손상을 준다고 하는 문제의 발생을 방지할 수 있다. 그 때문에, 전계 효과형 트랜지스터의 임계값 전압의 변동을 방지할 수 있다. 그 결과, 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성 열화를 방지할 수 있다.
상기 다른 국면에 의한 반도체 장치의 구성에 있어서, 내산화막을 보호 도전체막상에 접촉하도록 형성하여도 좋다. 이 때문에, 반도체 장치의 제조 공정에 있어서, 보호 도전체막상에 막두께 등의 관리가 곤란한 자연 산화막이 형성되는 것을 방지할 수 있다. 이것에 의해, 제1 및 제2 게이트 전극을 형성하기 위한 에칭 공정에 있어서, 이 에칭에 의해 제거되는 보호 도전체막의 막두께가 상기 자연 산화막의 형성 등에 의해 변동하는 것을 방지할 수 있다. 이 결과, 제1 및 제2 게이트 전극을 형성하기 위한 에칭에 있어서, 에칭에 의해 제거되는 보호 도전체막의 막두께 변동을 작게 할 수 있는 것에 의해, 오버 에칭량을 작게 할 수 있다. 그 결과, 상기 에칭에의해 제거되는 상기 보호 도전체막 아래에 위치하는 반도체 기판 등이오버 에칭에 의해 손상을 받는 것을 방지할 수 있다.
본 발명의 또 다른 국면에서 반도체 장치의 제조 방법에서는 반도체 기판의 주표면상에 제1 막두께를 갖는 제1 게이트 절연막을 형성한다. 이 제1 게이트 절연막상에 제1 게이트 전극을 형성한다. 제1 게이트 전극을 마스크로 하여, 상기 반도체 기판의 주표면에 불순물을 도입하는 것에 의해, 제1 채널 영역을 끼우도록 간격을 두고서 한쌍의 제1 소스/드레인 영역을 형성한다. 또한, 반도체 기판의 주표면상에 제1 막두께보다 두꺼운 제2 막두께를 갖는 제2 게이트 절연막을 형성한다. 이 제2 게이트 절연막상에 제2 게이트 전극을 형성한다. 제2 게이트 전극을 마스크로 하여, 반도체 기판의 주표면에 불순물을 도입하는 것에 의해, 제2 채널 영역을 끼우도록 간격을 두고서 한쌍의 제2 소스/드레인 영역을 형성한다. 제1 및 제2 게이트 전극중 어느 한쪽 전극의 측면에는 게이트 전극의 산화를 방지하는 산화 방지막을 형성한다. 또한, 제1 및 제2 게이트 절연막중 어느 한쪽 절연막이 형성된 후, 이 제1 및 제2 게이트 절연막중 어느 한쪽 절연막 상에 형성된 게이트 전극의 측면에 상기 산화 방지막이 존재하는 상태에서, 제1 및 제2 게이트 절연막중 다른 한쪽 절연막을 형성한다.
이와 같이 제1 및 제2 게이트 절연막중 어느 한쪽 절연막 상에 게이트 전극이 형성된 상태에서, 제1 및 젝 게이트 절연막중 다른 한쪽 절연막을 형성하므로, 상기 게이트 절연막상에 직접 레지스트 패턴을 도포하는 것을 방지할 수 있다. 그 때문에, 그 후에 레지스트 패턴을 제거할 때, 이 게이트 절연막의 표면상에 있어서, 직접 라이트 에치 처리 등이 실행되는 것을 방지하는 것이 가능하게 된다. 그것에 의해, 이 라이트 에치 처리 등에 기인하는 상기 게이트 절연막의 표면에서의 결함 발생을 방지하는 것이 가능하게 된다. 또한, 제1 및 제2 게이트 전극중 어느 한쪽 전극의 측면에 게이트 전극의 산화를 방지하는 산화 방지막이 존재하는 상태에서, 상기 제1 및 제2 게이트 절연막중 다른 한쪽 절연막을 형성하기 위한 산화 공정을 실시하므로, 이 산화 공정시, 상기 게이트 전극의 측면 하부가 산화되는 것을 방지할 수 있다. 그 때문에, 게이트 버즈빅의 발생을 방지할 수 있다. 그것에 의해, 전계 효과형 트랜지스터의 임계값 전압의 상승을 방지할 수 있고, 그 결과, 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성 열화를 방지할 수 있다.
본 발명의 또 다른 국면에서 반도체 장치의 제조 방법에서는 반도체 기판의 주표면상에 산화 질화막을 포함하는 제1 막두께를 갖는 제1 게이트 절연막을 형성한다. 이 제1 게이트 절연막상에 제1 게이트 전극을 형성한다. 제1 게이트 전극을 마스크로 하여, 반도체 기판의 주표면에 불순물을 도입하는 것에 의해, 제1 채널 영역을 끼우도록 간격을 두고서 한쌍의 제1 소스/드레인 영역을 형성한다. 또한, 반도체 기판의 주표면상에 제1 막두께보다 두꺼운 제2 막두께를 갖는 제2 게이트 절연막을 형성한다. 이 제2 게이트 절연막상에 제2 게이트 전극을 형성한다. 제2 게이트 전극을 마스크로 하여, 반도체 기판의 주표면에 불순물을 도입하는 것에 의해, 제2 채널 영역을 끼우도록 간격을 두고서 한쌍의 제2 소스/드레인 영역을 형성한다. 또한, 상기 제2 게이트 절연막상에 제2 게이트 전극이 형성된 상태에서, 제1 게이트 절연막을 형성한다.
이와 같이 제2 게이트 절연막상에 제2 게이트 전극을 형성한 상태에서, 제1 게이트 절연막을 형성하므로, 제2 게이트 절연막상에 직접 레지스트 패턴을 도포하는 것을 방지할 수 있다. 그 때문에, 그 후에 레지스트 패턴을 제거할 때, 제2 게이트 절연막의 표면에 있어서, 직접 라이트 에치 처리 등이 실행되는 것을 방지하는 것이 가능하게 된다. 그것에 의해, 이 라이트 에치 처리 등에 기인하는 제2 게이트 절연막의 표면에서의 결함 발생을 방지하는 것이 가능하게 된다.
또한, 제1 게이트 절연막을 산화 질화막을 포함하도록 형성하는 공정을 구비하므로, 제2 게이트 전극이 형성된 상태에서, 제1 게이트 절연막으로 되는 산화 질화막을 형성할 때, 제2 게이트 전극의 측면 하부와 제2 게이트 절연막의 접합부에 있어서, 제2 게이트 전극의 단부가 과잉 산화되는 것을 억제할 수 있다. 그것에 의해 게이트 버즈빅의 발생을 억제하는 것이 가능하게 된다. 그 때문에 전계 효과형 트랜지스터의 임계값 전압의 상승을 방지할 수 있고, 그 결과, 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성 열화를 방지할 수 있다. 또한, 산화 질화막을 포함하도록 제1 게이트 절연막을 형성하므로, 제1 게이트 절연막의 막두께를 소정의 절연 내압을 유지한채, 종래 실리콘 산화막 등을 사용한 경우보다 얇게 하는 것이 가능하게 된다. 그 결과, 제1 전계 효과형 트랜지스터의 구동 전압을 저감하는 것이 가능하게 된다.
본 발명의 또 다른 국면에서 반도체 장치의 제조 방법에서는 반도체 기판의 주표면상에 제1 막두께를 갖는 제1 게이트 절연막을 형성한다. 이 제1 게이트 절연막상에 제1 게이트 전극을 형성한다. 제1 게이트 전극을 마스크로 하여, 반도체기판의 주표면에 불순물을 도입하는 것에 의해, 제1 채널 영역을 끼우도록 간격을 두고서 한쌍의 제1 소스/드레인 영역을 형성한다. 또한, 반도체 기판의 주표면상에 제1 막두께보다 두꺼운 제2 막두께를 갖는 제2 게이트 절연막을 형성한다. 이 제2 게이트 절연막상에 제2 게이트 전극을 형성한다. 제2 게이트 전극을 마스크로 하여, 반도체 기판의 주표면에 불순물을 도입하는 것에 의해, 제2 채널 영역을 끼우도록 간격을 두고서 한쌍의 제2 소스/드레인 영역을 형성한다. 또한, 적어도 제1 및 제2 게이트 절연막중 어느 한쪽 절연막상에 산화 방지 도전체막을 형성한다. 그리고, 제1 및 제2 게이트 절연막중 어느 한쪽 절연막상에 내산화 도전체막이 형성된 상태에서 제1 및 제2 게이트 절연막중 다른 한쪽 절연막을 형성한다.
이와 같이, 즉 제1 및 제2 게이트 절연막중 어느 한쪽 절연막 상에 내산화 도전체막을 형성하므로, 제1 및 제2 게이트 절연막중 어느 한쪽 절연막의 표면에 직접 레지스트 패턴을 형성할 필요가 없다. 또한, 제1 및 제2 게이트 전극중 어느 한쪽을 형성하기 전에, 상기 내산화 도전체막을 마스크로 하여 제1 및 제2 게이트 절연막중 다른 한쪽 절연막을 형성하기 위한 산화 공정을 실시할 수 있다. 그것에 의해, 게이트 절연막의 산화 공정에 있어서, 제1 및 제2 게이트 전극중 어느 한쪽 전극의 측면 하부가 산화된다고 하는 문제가 발생하지 않고, 그것에 의해, 게이트 버즈빅의 발생을 방지할 수 있다. 그 때문에, 전계 효과형 트랜지스터의 임계값 전압의 상승을 방지할 수 있고, 그 결과, 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성 열화를 방지할 수 있다.
또한, 제1 및 제2 게이트 절연막중 어느 한쪽 절연막상에 내산화 도전체막을형성하므로, 제1 및 제2 게이트 절연막중 어느 한쪽 절연막상에 직접 레지스트 패턴을 형성하는 것을 방지할 수 있다. 그 결과, 레지스트 패턴을 제거할 때의 처리 등에 기인하는 국소적인 요철 등의 결함이 상기 게이트 절연막에 있어서 발생하는 것을 방지할 수 있다. 그 때문에, 전계 효과형 트랜지스터의 임계값 전압의 변동을 방지할 수 있다. 그 결과, 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성 열화를 방지할 수 있다.
상기 또 다른 국면에 의한 반도체 장치의 제조 방법의 구성에 있어서, 상기 내산화 도전체막과 상기 제1 및 제2 게이트 절연막중 적어도 어느 한쪽 절연막 사이에 위치하도록, 도전성 불순물을 갖는 반도체막을 형성하는 공정을 더 포함하여도 좋다. 그 때문에, 상기 도전성 불순물을 갖는 반도체막이 형성되어 있는 제1 및 제2 게이트 전극중 어느 한쪽 전극에 전압을 인가하였을 때, 제1 및 제2 게이트 절연막중 어느 한쪽 절연막 근방에 있어서 도전성의 불순물의 농도가 저하하는 것에 의한 공핍층의 형성을 억제할 수 있다. 이 결과, 이와 같은 공핍층이 형성되는 것에 의한 전계 효과형 트랜지스터의 임계값 전압의 변동이라고 하는 문제의 발생을 방지할 수 있다. 이것에 의해, 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성이 열화하는 것을 방지할 수 있다.
상기 또 다른 국면에 의한 반도체 장치의 제조 방법의 구성에 있어서, 반도체 기판의 주표면상의 상기 제1 및 제2 게이트 절연막중 어느 한쪽 절연막을 형성하는 영역에 기판 보호막을 형성하여도 좋다. 상기 기판 보호막이 존재하는 상태에서, 상기 제1 및 제2 게이트 절연막중 다른 한쪽 절연막 및 상기 내산화 도전체막을 형성하여도 좋다.
이와 같이, 기판 보호막이 존재하는 상태에서, 제1 및 제2 게이트 절연막중 다른 한쪽 절연막 및 내산화 도전체막을 형성하므로, 제1 및 제2 게이트 절연막중 다른 한쪽 절연막을 구성하는 절연막이 제1 및 제2 게이트 절연막중 어느 한쪽 절연막을 형성하는 영역에 위치하는 반도체 기판의 주표면에 접촉하도록 형성하는 것을 방지할 수 있다.
그 때문에, 상기 내산화 도전체막 및 상기 절연막을 제1 및 제2 게이트 절연막중 어느 한쪽 절연막이 형성되는 영역으로부터 에칭에 의해 제거할 때, 이 제1 및 제2 게이트 절연막중 어느 한쪽 절연막이 형성되는 영역에 위치하는 반도체 기판의 주표면이 직접 에칭되는 것을 방지할 수 있다. 이 때문에, 상기 반도체 기판의 주표면이 에칭에 의한 손상을 받는 것을 방지할 수 있다. 이것에 의해, 제1 및 제2 게이트 절연막중 어느 한쪽 절연막이 형성될 때, 이 게이트 절연막이 형성되는 반도체 기판의 주표면에 상기 에칭에 의한 손상이 존재하는 것에 기인하여, 이 제1 및 제2 게이트 절연막중 어느 한쪽 절연막의 막질이 열화하는 것을 방지할 수 있다. 그 때문에, 전계 효과형 트랜지스터의 임계값 전압의 변동을 방지할 수 있다. 이 결과, 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성 열화를 방지할 수 있다.
상기 또 다른 국면에 의한 반도체 장치의 제조 방법의 구성에 있어서, 상기 제1 및 제2 게이트 절연막중 어느 한쪽 절연막을 형성하기 전에, 제1 및 제2 게이트 절연막중 어느 한쪽 절연막이 형성되는 영역에 위치하는 반도체 기판의 주표면의 일부를 제거하는 공정을 더 구비하여도 좋다.
이 때문에, 반도체 장치의 제조 공정에서 에칭 등에 의해 이 제1 및 제2 게이트 절연막중 어느 한쪽 절연막이 형성되는 영역에 위치하는 반도체 기판의 주표면에 있어서, 국소적인 요철 등의 손상이 발생하고 있는 경우에도, 이 손상을 받은 반도체 기판의 주표면 부분을 제거할 수 있다. 그 때문에, 상기 손상을 받은 부분이 제거된 결함이 없는 반도체 기판의 주표면에 제1 및 제2 게이트 절연막중 어느 한쪽 절연막을 형성할 수 있다. 이 때문에, 상기 게이트 절연막의 막질이 상기 반도체 기판의 주표면에서 손상에 기인하여 열화하는 것을 방지할 수 있다. 그 때문에, 전계 효과형 트랜지스터의 임계값 전압의 변동을 방지할 수 있다. 그 결과, 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성 열화를 방지할 수 있다.
본 발명의 또 다른 국면에서 반도체 제조 장치의 제조 방법에서는 반도체 기판 주표면상에 제1 막두께를 갖는 제1 게이트 절연막을 형성한다. 이 제1 게이트 절연막상에 제1 게이트 전극을 형성한다. 제1 게이트 전극을 마스크로 하여, 반도체 기판의 주표면에 불순물을 도입하는 것에 의해, 제1 채널 영역을 끼우도록 간격을 두고서 한쌍의 제1 소스/드레인 영역을 형성한다. 또한, 반도체 기판의 주표면상에 제1 막두께보다 두꺼운 제2 막두께를 갖는 제2 게이트 절연막을 형성한다. 이 제2 게이트 절연막상에 제2 게이트 전극의 일부로 되는 제1 도전체막을 형성한다. 제1 도전체막상에 제2 게이트 전극의 일부로 되는 절연막을 형성한다. 이 절연막상에 제2 게이트 전극의 일부로 되는 제2 도전체막을 형성한다. 제1 및 제2도전체막과 상기 절연막을 이방성 에칭하는 것에 의해, 제2 게이트 전극을 형성한다. 제2 게이트 전극을 마스크로 하여, 반도체 기판의 주표면에 불순물을 도입하는 것에 의해, 제2 채널 영역을 끼우도록 간격을 두고서 한쌍의 제2 소스/드레인 영역을 형성한다. 여기서, 상기 제1 게이트 절연막은 제1 도전체막이 형성된 상태에서 형성한다.
이와 같이, 제2 게이트 절연막상에 제2 게이트 전극의 일부로 되는 제1 도전체막을 형성한 후, 제1 게이트 절연막을 형성하므로, 제2 게이트 절연막의 표면에 직접 레지스트 패턴을 형성하는 일없이, 제1 게이트 절연막을 형성하기 위한 산화 공정을 실시할 수 있다. 이 때문에, 그후에 레지스트 패턴을 제거할 때, 제2 게이트 절연막의 표면에 있어서, 직접 라이트 에칭 처리 등이 실행되는 것을 방지할 수 있다. 그것에 의해, 상기 라이트 에치 처리 등에 기인하는 제2 게이트 절연막의 표면에서의 결함의 발생을 방지하는 것이 가능하게 된다.
또한, 상기 제1 도전체막을 형성한 상태에서, 제1 게이트 절연막을 형성하고, 또 상기 절연막과 제2 도전체막을 형성한 후, 제1 및 제2 도전체막과 상기 절연막을 이방성 에칭하는 것에 의해, 제2 게이트 전극을 형성하므로, 제1 게이트 절연막을 형성하기 위한 산화 공정에 있어서 제2 게이트 전극의 측면이 산화되는 것을 방지하는 것이 가능하게 된다. 그 때문에, 게이트 버즈빅의 발생을 방지할 수 있다. 이것에 의해, 전계 효과형 트랜지스터의 임계값 전압의 상승을 방지할 수 있고, 그 결과, 복수의 전계 효과형 트랜지스터를 반도체 장치의 전기적 특성 열화를 방지할 수 있다. 또한, 상기 절연막이 존재하는 것에 의해, 제2 게이트 전극에전압을 인가한 경우, 상기 절연막에 있어서 전압이 강하하므로, 제2 게이트 절연막에 걸리는 전압을 저감하는 것이 가능하게 된다.
본 발명의 또 다른 국면에서 반도체 장치의 제조 방법에서는 반도체 기판의 주표면상에 제1 막두께를 갖는 제1 게이트 절연막을 형성한다. 이 제1 게이트 절연막상에 제1 게이트 전극을 형성한다. 제1 게이트 전극을 마스크로 하여, 반도체 기판의 주표면에 불순물을 도입하는 것에 의해, 제1 채널 영역을 끼우도록 간격을 두고서 한쌍의 제1 소스/드레인 영역을 형성한다. 또한, 반도체 기판의 주표면상에 제1 막두께보다 두꺼운 제2 막두께를 갖는 제2 게이트 절연막을 형성한다. 이 제2 게이트 절연막상에 제2 게이트 전극을 형성한다. 제2 게이트 전극을 마스크로 하여, 반도체 기판의 주표면에 불순물을 도입하는 것에 의해, 제2 채널 영역을 끼우도록 간격을 두고서 한쌍의 제2 소스/드레인 영역을 형성한다. 또한, 적어도 제1 및 제2 게이트 절연막중 어느 한쪽 절연막상에 접촉하도록 게이트 절연막을 보호하기 위한 보호 도전체막을 형성한다. 또한 보호 도전체막이 형성된 상태에서 제1 및 제2 게이트 절연막중 다른 한쪽 절연막을 형성한다.
이와 같이, 제1 및 제2 게이트 절연막중 어느 한쪽 절연막상에 접촉하도록 보호 도전체막을 형성하므로, 후의 제조 공정에 있어서, 제1 및 제2 게이트 절연막중 어느 한쪽 절연막의 표면에 직접 레지스트 패턴을 형성할 필요가 없다. 또한, 제1 및 제2 게이트 전극중 어느 한쪽 전극을 형성하기 전에 상기 보호 도전체막을 마스크로 하여 제1 및 제2 게이트 절연막중 다른 한쪽 절연막을 형성하기 위한 산화 공정을 실시할 수 있다. 그것에 의해, 게이트 절연막의 산화 공정에 있어서,제1 및 제2 게이트 전극중 어느 한쪽 전극의 측면 하부가 산화된다고 하는 문제가 발생하지 않고, 그것에 의해, 게이트 버즈빅의 발생을 방지할 수 있다. 그 때문에, 전계 효과형 트랜지스터의 임계값 전압의 상승을 방지할 수 있다. 그 결과, 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성 열화를 방지할 수 있다.
상기 또 다른 국면에 의한 반도체 장치의 제조 방법의 구성에 있어서, 제1 및 제2 게이트 절연막중 다른 한쪽 절연막상에 접촉하도록 도전체막을 형성하여도 좋고, 상기 도전체막과 상기 보호 도전체막상에 접촉하도록 레지스트 패턴을 형성하여도 좋다. 이 레지스트 패턴을 마스크로 하여, 상기 도전체막과 상기 보호 도전체막의 일부를 이방성 에칭에 의해 제거하는 것에 의해, 제1 게이트 전극과 제2 게이트 전극을 동시에 형성하여도 좋다.
이와 같이, 상기 보호 도전체막과 상기 도전체막상에 접촉하도록 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 상기 도전체막과 상기 보호 도전체막의 일부를 이방성 에칭에 의해 제거하므로, 제1 및 제2 게이트 전극을 각각 상기 도전체막과 상기 보호 도전체막 만에 의해 형성할 수 있다. 이 때문에, 보호 도전체막상에 상기 게이트 전극의 일부로 되는 도전체막을 또 형성할 필요가 없으므로, 반도체 장치의 제조 공정을 간략화할 수 있다.
본 발명의 또 다른 국면에서 반도체 장치의 제조 방법은 제1 및 제2 전계 효과 트랜지스터를 형성하는 영역에 위치하는 반도체 기판의 주표면상에 절연막을 형성한다. 제2 전계 효과형 트랜지스터를 형성하는 영역에 위치하는 상기 절연막상에 레지스트 패턴을 형성한다. 이 레지스트 패턴을 마스크로 하여, 제1 전계 효과형 트랜지스터를 형성하는 영역에 위치하는 상기 절연막의 일부를 등방성 에칭에 의해 제거한다. 그리고, 상기 레지스트 패턴을 제거한다. 상기 절연막의 표면 일부를 등방성 에칭에 의해 제거하는 것에 의해, 제1 및 제2 게이트 절연막을 형성한다. 제1 게이트 절연막상에 제1 게이트 전극을 형성한다. 제1 게이트 전극을 마스크로 하여, 반도체 기판의 주표면에 불순물을 도입하는 것에 의해 제1 채널 영역을 끼우도록 간격을 두고서 한쌍의 제1 소스/드레인 영역을 형성한다. 제2 게이트 절연막상에 제2 게이트 전극을 형성한다. 제2 게이트 전극을 마스크로 하여, 반도체 기판의 주표면에 불순물을 도입하는 것에 의해, 제2 채널 영역을 끼우도록 간격을 두고서 한쌍의 제2 소스/드레인 영역을 형성한다.
이와 같이, 제1 및 제2 게이트 절연막을 하나의 절연막으로 형성하므로, 제1 및 제2 게이트 절연막을 형성하기 위한 산화 공정수를 1회로 할 수 있다. 그 때문에, 제1 및 제2 게이트 절연막을 형성한 후, 제1 및 제2 게이트 전극을 형성하므로, 제1 및 제2 게이트 전극이 제1 및 제2 게이트 절연막중 어느 하나를 형성하기 위한 산화를 받는다고 하는 문제는 발생하지 않는다. 그것에 의해, 제1 및 제2 게이트 전극중 어느 한쪽 전극의 측면 하부가 산화되는 것에 기인하는 게이트 버즈빅의 발생을 방지할 수 있다. 그 때문에, 전계 효과형 트랜지스터의 임계값 전압의 상승을 방지할 수 있다. 그 결과, 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성 열화를 방지할 수 있다.
또한, 제1 및 제2 게이트 절연막을 형성하기 위한 산화 공정을 1회로 할 수있으므로, 종래에 비하여 절연막 형성을 위한 산화 공정수를 1회 삭감할 수 있고, 반도체 장치의 제조 공정을 간략화할 수 있다.
또한, 제1 및 제2 게이트 절연막을 형성하기 위해 등방성 에칭을 사용하므로, 제1 및 제2 게이트 절연막으로 되는 상기 절연막의 표면에 레지스트 패턴을 제거하기 위한 애싱 공정 등에 기인하는 국소적인 요철 등의 결함이 발생하여도, 이 결함부를 상기 등방성 에칭에 의해 제거할 수 있다. 이 결과, 결함이 없고 신뢰성이 높은 게이트 절연막을 얻을 수 있고, 전계 효과형 트랜지스터의 임계값 전압의 변동을 방지할 수 있다. 그 결고, 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성 열화를 방지할 수 있다.
본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면에 의해 더욱 명확하게 될 것이다.
<실시예>
이하, 본 발명의 실시 형태를 도면에 따라 설명한다.
(실시 형태 1)
도 1을 참조하여, 본 발명의 실시 형태 1에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치에서는 p형 반도체 기판(1)의 주표면상에 제1 전원 전압(low Vdd)이 인가되는 제1 전계 효과형 트랜지스터와 low Vdd보다 높은 제2 전원 전압(high Vdd)이 인가되는 제2 전계 효과형 트랜지스터가 간격을 두고 형성되어 있다. 제1 및 제2 전계 효과형 트랜지스터 사이에는 분리 산화막(2)이 형성되어 있다.
low Vdd 영역에서는 반도체 기판(1)의 주표면에 제1 채널 영역을 끼우도록, 간격을 두고 한쌍의 제1 소스/드레인 영역(8, 10)이 형성되어 있다. 이 제1 소스/드레인 영역(8, 10)은 제1 채널 영역에 인접하여 형성된 저농도의 n형 불순물 확산층(8)과 n형 불순물 확산층(8)에 인접하여 형성된 고농도의 n형 불순물 확산층(10)으로 이루어진 LDD 구조를 갖는다. 제1 채널 영역 상에는 제1 게이트 절연막(6)이 형성되어 있다. 제1 게이트 절연막(6) 상에는 제1 게이트 전극(18)이 형성되어 있다. 제1 게이트 전극(18)의 측면에는 사이드 월 산화막(9)이 형성되어 있다. 제1 소스/드레인 영역(8, 10)과 제1 게이트 절연막(6)과 제1 게이트 전극(18)에 의해, 제1 전계효과형 트랜지스터가 구성되어 있다.
high Vdd 영역에서는 반도체 기판(1)의 주표면에 제2 채널 영역을 끼우도록, 간격을 두고 한쌍의 제2 소스/드레인 영역(16, 17)이 형성되어 있다. 이 제2 소스/드레인 영역(16, 17)은 제2 채널 영역에 인접하여 형성된 저농도의 n형 불순물 확산층(16)과 n형 불순물 확산층(16)에 인접하여 형성된 고농도의 n형 불순물 확산층(17)으로 이루어진 LDD 구조를 갖는다. 이 제2 채널 영역 상에는 제2 게이트 절연막(4)이 형성되어 있다. 제2 게이트 절연막상에는 제2 게이트 전극(19)이 형성되어 있다. 제2 게이트 전극(19)의 측면에는 제2 게이트 전극(19)의 산화를 방지하는 산화 방지막으로서 작용하는 실리콘 질화막으로 이루어진 사이드 월 질화막(21)이 형성되어 있다. 사이드 월 질화막(21)의 측면에는 사이드 월 산화막(20)이 형성되어 있다. 제2 소스/드레인 영역(16, 17)과 제2 게이트 절연막(4)과 제2 게이트 전극(19)에 의해, 제2 전계효과형 트랜지스터가 구성된다. 여기서, highVdd가 인가되는 제2 전계 효과형 트랜지스터의 게이트 절연막(4)의 막 두께는 내압을 고려하여, low Vdd가 인가되는 제1 전계 효과형 트랜지스터의 제1 게이트 절연막(6)의 막두께보다도 두껍게 할 필요가 있다.
이와 같이, 제2 게이트 전극(19)의 측면에 제2 게이트 전극(19)의 산화를 방지하는 산화 방지막으로서 작용하는 사이드 월 질화막(21)을 형성하는 것에 의해, 후술하는 제조 공정에 있어서, 제2 게이트 전극(19)의 측면에 사이드 월 질화막(21)을 형성한 상태에서, 제1 전계 효과형 트랜지스터의 제1 게이트 절연막(6)을 형성하는 산화 공정을 실시할 수 있다. 그 때문에, 제2 게이트 전극(19)의 측면 하부가 산화되는 것을 방지할 수 있고, 게이트 버즈빅 발생을 방지할 수 있다. 그 결과, 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성 열화를 방지하는 것이 가능하게 된다.
또한, 사이드 월로서 실리콘 질화막을 사용하고 있지만, 실리콘 질화막은 실리콘 산화막에 비하여, 산소 원자의 확산을 방지하는 능력이 높으므로, 제2 게이트 전극(19)의 산화를 보다 확실하게 방지할 수 있다.
도 2∼도 10을 참조하여, 이하에, 본 발명의 실시 형태 1에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치의 제조 공정을 설명한다.
먼저, 도 2에 도시한 바와 같이, p형 반도체 기판(1)의 주표면상에 활성 영역을 둘러싸도록 분리 산화막(2)을 형성한다. 그리고, p형 반도체 기판(1)의 주표면의 활성 영역 상에 제2 게이트 절연막(4)을 형성한다. 제2 게이트 절연막(4)과 분리 산화막(2) 상에 제1 도프드 폴리실리콘막(3)을 형성한다. 그리고, high Vdd영역에 위치하는 제1 도프드 폴리실리콘막(3)의 제2 게이트 전극(19)(도 1 참조)로 되는 영역상에 레지스트 패턴(5a)을 형성한다.
이어서, 레지스트 패턴(5a)을 마스크로서 사용한 이방성 에칭에 의해, 제1 도프드 폴리실리콘막(3)의 일부를 제거하는 것에 의해, 도 3에 도시한 바와 같은 제2 게이트 전극(19)을 형성한다. 그후, 레지스트 패턴(5a)(도 2참조)를 제거한다. 그리고, 제2 게이트 절연막(4)과 제2 게이트 전극(19)과 분리 산화막(2) 상에 실리콘 질화막(11)을 형성한다.
이어서, 실리콘 질화막(11)을 이방성 에칭하는 것에 의해 도 4에 도시한 바와 같은 제2 게이트 전극(19)의 측면에 제2 게이트 전극(19)의 산화를 방지하는 산화방지막으로서 작용하는 실리콘 질화막으로 이루어진 사이드 월 질화막(21)을 형성한다. 그리고, hig Vdd 영역을 덮도록, 제2 게이트 절연막(4)과 제2 게이트 전극(19)과 사이드 월 질화막(21) 상에 레지스트 패턴(5b)을 형성한다.
여기서, 제2 게이트 절연막(4) 상에 제2 게이트 전극(19)이 형성된 상태에서, 레지스트 패턴(5b)을 형성하고 있으므로, 제2 게이트 절연막(4) 표면의 제2 게이트 전극(19)이 위치하는 영역상에 직접 레지스트 패턴(5b)이 형성되는 것을 방지할 수 있다. 그 때문에, 레지스트 패턴(5b)을 제거할 때, 제2 게이트 절연막(4) 표면의 상기 영역에 있어서, 레지스트 제거 처리나 라이트 에치 처리가 실행되는 것을 방지하는 것이 가능하게 된다. 그것에 의해, 제2 게이트 절연막(4) 표면의 상기 영역에 있어서의 결함 발생을 방지하는 것이 가능하게 된다. 또한, 실리콘 질화막(11)에 대한 이방성 에칭의 조건을 조절하는 것에 의해, 산화 방지막으로서작용하는 사이드 월 질화막(21)을 임의 막두께를 갖도록 형성할 수 있다. 이것에 의해, 후술하는 제조 공정에 있어서, 제2 소스/드레인 영역(16, 17)을 형성할 때, 소스 영역과 드레인 영역의 간격(채널 영역의 길이)를 조절하는 것이 가능하게 되어, 그것에 의해, 용이하게 오프셋 구조의 제2 소스/드레인 영역(16, 17)을 형성할 수 있다. 그 때문에, 제2 채널 영역과 제2 소스/드레인 영역(16, 17)의 경계 영역 근방에 있어서의 고전계를 저감하는 것이 가능하게 된다. 이것에 의해, 높은 에너지를 갖는 전자의 발생을 방지하는 것이 가능하게 된다. 그 때문에, 높은 에너지를 갖는 전자가 제2 게이트 절연막(14)에 도입되는 것에 기인하는 제2 전계 효과형 트랜지스터의 임계값 전압의 변동을 방지할 수 있고, 그 결과, 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성 열화를 방지하는 것이 가능하게 된다.
도 4에 도시한 공정후, 등방성 에칭을 사용하여 low Vdd 영역에 존재하는 제2 게이트 절연막(4)을 제거하는 것에 의해, 도 5에 도시한 바와 같은 구조를 얻는다. 그후, 레지스트 패턴(5b)을 제거한다.
이어서, 열산화법을 사용하여, p형 반도체 기판(1)의 주표면의 lowVdd 영역에 위치하는 부분상과 제2 게이트 절연막(4) 표면상과 제2 게이트 전극(19) 상에 제1 게이트 절연막(6)을 형성한다. 이와 같이 하여, 도 6에 도시한 바와 같은 구조를 얻는다. 여기서, 제2 게이트 전극(19)의 측면에 산화 방지막으로서 작용하는 사이드 월 질화막(21)이 형성되어 있는 상태에서, 제1 게이트 절연막(6)을 형성하기 위한 열산화를 실행할 수 있다. 그 때문에, 제2 게이트 전극(19)의 측면 하부가 산화되는 것을 방지할 수 있고, 게이트 버즈빅의 발생을 방지하는 것이 가능하게 된다. 그 결과, 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성 열화를 방지할 수 있다.
이어서, 전체를 덮도록, 제2 도프드 폴리실리콘막(7)을 형성한다. 그리고, 제2 도프드 폴리실리콘막(7)의 제1 게이트 전극(도 1 참조)으로 되는 영역상에 레지스트 패턴(5c)을 형성한다. 이와 같이 하여, 도 7에 도시한 바와 같은 구조를 얻는다.
이어서, 레지스트 패턴(5c)을 마스크로서 사용한 이방성 에칭에 의해, 제2 도프드 폴리실리콘막(7)의 일부를 제거하는 것에 의해, 제1 게이트 전극(18)(도 1 참조)을 형성한다. 여기서, 제2 게이트 전극(19)상에는 제1 게이트 절연막(6)을 형성할때의 열산화에 의해 형성된 실리콘 산화막(6)이 형성되어 있다. 그 때문에, 제1 게이트 전극(18)을 형성하기 위한 이방성 에칭을 실행할 때, 이 실리콘 산화막(6)이 스톱퍼로서 작용하므로, 제2 게이트 전극(19)이 상기 이방성 에칭에 의해 일부 제거된다고 하는 손상을 받는 것을 방지할 수 있다. 또한, 제1 게이트 절연막(6)상에 제2 도프드 폴리실리콘막(7)을 형성하므로, 이 실시 형태 1에 의한 제조 공정에 있어서는 제1 게이트 절연막(6) 상에 직접 레지스트 패턴(5d)(도 8 참조)이 형성되는 것도 방지하는 것이 가능하게 된다. 이 때문에, 상술한 제2 게이트 절연막(4)의 경우와 마찬가지로, 제1 게이트 절연막(6) 표면에 있어서의 레지스트 패턴을 제거하기 위한 레지스트 제거 처리 등에 기인하는 결함의 발생을 방지하는 것이 가능하게 된다. 그후, 레지스트 패턴(5c)(도 7 참조)을 제거한다. 그리고, low Vdd 영역을 덮도록 레지스트 패턴(5d)(도 8 참조)를 형성한다. 이와 같이 하여, 도 8에 도시한 바와 같은 구조를 얻는다. 이 때, 사이드 월 질화막(21)의 측면에도 제2 도프드 폴리실리콘막(7)이 잔존하고 있다.
이어서, 등방성 에칭을 사용하여, 사이드 월 질화막(21)의 측면에서 제2 도프드 폴리실리콘막(7)을 제거한다. 그후, 레지스트 패턴(5d)을 제거한다. 그리고, p형 반도체 기판(1)의 주표면 소정 영역에 n형 불순물을 도입하는 것에 의해, 도 9에 도시한 바와 같이, 저농도의 n형 불순물 확산층(8, 16)을 형성한다. n형 불순물로서는 인이나 비소 등을 사용한다.
이어서, 제1 게이트 전극(18)과 사이드 월 질화막(21)의 측면에 사이드 월 산화막(9, 20)을 형성한다. 그리고, 제1 및 제2 게이트 전극(18, 19)과 사이드 월 산화막(9, 20)과 사이드 월 질화막(21) 아래에 위치하는 영역이외의 제1 및 제2 게이트 절연막(4, 6)을 에칭에 의해 제거한다. 그리고, p형 반도체 기판(1)의 주표면 소정 영역에 n형 불순물을 도입하는 것에 의해, 도 10에 도시한 바와 같이, 고농도의 n형 불순물 확산층(10, 17)을 형성한다.
이와 같이, 본 발명의 실시 형태 1에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치가 제조된다.
또한, 이 실시 형태 1에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치에서는 제2 게이트 전극(19)의 측면에 산화 방지막으로서 작용하는 사이드 월 질화막(21)을 형성하였지만, 제1 게이트 전극(18)의 측면에 산화 방지막으로서 작용하는 사이드 월 질화막(21)을 형성하여도, 마찬가지 효과가 얻어진다.
(실시 형태 2)
도 11을 참조하여, 본 발명의 실시 형태 2에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치에서는 p형 반도체 기판(1)의 주표면상에 제1 전원 전압(low Vdd)이 인가되는 제1 전계 효과형 트랜지스터와 low Vdd보다 높은 제2 전원 전압(high Vdd)이 인가되는 제2 전계 효과형 트랜지스터가 간격을 두고 형성되어 있다. 제1 및 제2 전계 효과형 트랜지스터 사이에는 분리 산화막(2)이 형성되어 있다.
low Vdd 영역에서는 반도체 기판(1)의 주표면에 제1 채널 영역을 끼우도록, 간격을 두고 한쌍의 제1 소스/드레인 영역(26, 10)이 형성되어 있다. 이 제1 소스/드레인 영역(26, 10)은 제1 채널 영역에 인접하여 형성된 중농도의 n형 불순물 확산층(26)과 n형 불순물 확산층(26)에 인접하여 형성된 고농도의 n형 불순물 확산층(10)으로 이루어진 LDD 구조를 갖는다. 제1 채널 영역 상에는 제1 게이트 절연막(6)이 형성되어 있다. 제1 게이트 절연막(6) 상에는 제1 게이트 전극(18)이 형성되어 있다. 제1 게이트 전극(18)의 측면에는 사이드 월 산화막(9)이 형성되어 있다. 제1 소스/드레인 영역(26, 10)과 제1 게이트 절연막(6)과 제1 게이트 전극(18)에 의해, 제1 전계효과형 트랜지스터가 구성되어 있다.
high Vdd 영역에서는 반도체 기판(1)의 주표면에 제2 채널 영역을 끼우도록, 간격을 두고 한쌍의 제2 소스/드레인 영역(16, 12, 17)이 형성되어 있다. 이 제2 소스/드레인 영역(16, 12, 17)은 제2 채널 영역에 인접하여 형성된 저농도의 n형불순물 확산층(16)과 n형 불순물 확산층(16)에 인접하여 형성된 중농도의 n형 불순물 확산층(12)과 n형 불순물 확산층(12)에 인접하여 형성된 고농도의 n형 불순물 확산층(17)으로 이루어진 LDD 구조를 갖는다. 그리고 제2 채널 영역 상에는 제2 게이트 절연막(4)이 형성되어 있다. 제2 게이트 절연막(4)상에는 제2 게이트 전극(19)이 형성되어 있다. 제2 게이트 전극(19)의 측면에는 제2 게이트 전극(19)의 산화를 방지하는 산화 방지막으로서 작용하는 사이드 월 질화막(21)이 형성되어 있다. 사이드 월 질화막(21)의 측면에는 사이드 월 산화막(20)이 형성되어 있다. 제2 소스/드레인 영역(16, 12, 17)과 제2 게이트 절연막(4)과 제2 게이트 전극(19)에 의해, 제2 전계효과형 트랜지스터가 구성되어 있다. 여기서, high Vdd가 인가되는 제2 전계 효과형 트랜지스터의 게이트 절연막(4)의 막 두께는 내압을 고려하여, low Vdd가 인가되는 제1 전계 효과형 트랜지스터의 제1 게이트 절연막(6)의 막두께보다도 두껍게 할 필요가 있다.
이와 같이, 제2 게이트 전극(19)의 측면에 제2 게이트 전극(19)의 산화를 방지하는 산화 방지막으로서 작용하는 사이드 월 질화막(21)을 형성하는 것에 의해, 후술하는 제조 공정에 있어서, 이 제2 게이트 전극(19)의 측면에 사이드 월 질화막(21)을 형성한 상태에서, 제1 전계 효과형 트랜지스터의 제1 게이트 절연막(6)을 형성하는 산화 공정을 실시할 수 있다. 그 때문에, 실시 형태 1과 마찬가지로, 제2 게이트 전극(19)에 있어서의 게이트 버즈빅의 발생을 방지하는 것이 가능하게 된다. 그 결과, 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성 열화를 방지할는 것이 가능하게 된다. 또한, high Vdd가 인가되는제2 전계 효과형 트래지스터의 제2 소스/드레인 영역(16, 12, 17)이 3층으로 이루어진 LDD 구조를 갖는 것에 의해, 제2 채널 영역과 제2 소스/드레인 영역(16, 12, 17)의 경계 영역에 있어서의 고전계를 더욱 유효하게 저감하는 것이 가능하게 된다. 그 때문에, 높은 에너지를 갖는 전자의 발생을 보다 유효하게 방지할 수 있고, 그것에 의해, 제2 전계 효과형 트랜지스터의 임계값 전압의 변동을 방지할 수 있다. 그 결과 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성 열화를 방지하는 것이 가능하게 된다.
도 12∼도 21을 참조하여, 이하에, 본 발명의 실시 형태 2에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치의 제조 공정을 설명한다.
먼저, 도 12에 도시한 바와 같이, p형 반도체 기판(1)의 주표면상에 활성 영역을 둘러싸도록 분리 산화막(2)을 형성한다. 그리고, 반도체 기판(1)의 주표면의 활성 영역상에 제2 게이트 절연막(4)을 형성한다. 제2 게이트 절연막(4)과 분리 산화막(2) 상에 제1 도프드 폴리실리콘막(3)을 형성한다. 그리고, high Vdd 영역에 위치하는 제1 도프드 폴리실리콘막(3)의 제2 게이트 전극(19)(도 1 참조)로 되는 영역상에 레지스트 패턴(5a)을 형성한다.
이어서, 레지스트 패턴(5a)을 마스크로서 사용한 이방성 에칭에 의해, 제1 도프드 폴리실리콘막(3)의 일부를 제거하는 것에 의해, 제2 게이트 전극(19)(도 11 참조)을 형성한다. 그후, 레지스트 패턴(5a)을 제거한다. 그리고, low Vdd 영역에 위치하는 제2 게이트 절연막(4)과 분리 산화막(2) 상에 레지스트 패턴(5b)을 형성한다. 그리고, 반도체 기판(1)의 소정 영역에 n형 불순물을 도입하는 것에 의해, 도 13에 도시한 바와 같은 저농도의 n형 불순물 확산 영역(16)을 형성한다. 이때의 n형 불순물에는 인을 사용하고, 도입 에너지는 20 keV, 도즈량은 2 E13cm-2으로 한다. 이때, 도입 에너지는 10∼30 keV라도 좋다. 여기서, 제2 게이트 절연막(4)상에 제2 게이트 전극(19)이 형성되어 있으므로, 후술하는 제조 공정에 있어서, 제2 게이트 절연막(4) 표면의 제2 게이트 전극(19)이 위치하는 영역에는 직접 레지스트 패턴이 형성되는 것을 방지할 수 있다. 그 때문에, 레지스트 패턴을 제거하기 위한 처리나 라이트 에치 처리에 기인하는 제2 게이트 절연막(4) 표면의 상기 영역에 있어서의 결함의 발생을 방지하는 것이 가능하게 된다. 그후, 레지스트 패턴(5b)을 제거한다.
이어서, 제2 게이트 절연막(4)과 제2 게이트 전극(19)과 분리 산화막(2)상에 실리콘 질화막(11)을 형성한다. 이와 같이 하여, 도 14에 도시한 바와 같은 구조를 얻는다.
이어서, 실리콘 질화막(11)을 이방성 에칭하는 것에 의해 제2 게이트 전극(19)의 측면에 제2 게이트 전극(19)의 산화를 방지하는 산화방지막으로서 작용하는 사이드 월 질화막(21)(도 11 참조)을 형성한다. 그리고, high Vdd 영역을 덮도록, 제2 게이트 절연막(4)과 제2 게이트 전극(19)과 사이드 월 질화막(21) 상에 레지스트 패턴(5c)을 형성하는 것에 의해, 도 15에 도시한 바와 같은 구조를 얻는다.
이어서, 등방성 에칭을 사용하여, low Vdd 영역에 존재하는 제2 게이트 절연막(4)을 제거하는 것에 의해 도 16에 도시한 바와 같은 구조를 얻는다. 그후, 레지스트 패턴(5c)을 제거한다.
이어서, 열산화법을 사용하여, 반도체 기판(1)의 주표면의 low Vdd 영역에 위치하는 부분상과 제2 게이트 절연막의 표면상과 제2 게이트 전극(19)상에 제1 게이트 절연막(6)을 형성한다. 이와 같이 하여, 도 17에 도시한 바와 같은 구조를 얻는다. 여기서, 제2 게이트 전극(19) 측면에 제2 게이트 전극(19)의 산화를 방지하는 산화 방지막으로서 작용하는 사이드 월 질화막(21)이 형성되어 있는 상태에서 제1 게이트 절연막(6)을 형성하기 위한 열산화를 실행할 수 있다. 그 때문에, 제2 게이트 전극(19)의 측면 하부가 산화되는 것을 방지할 수 있고, 그 결과, 게이트 버즈빅의 발생을 방지하는 것이 가능하게 된다.
이어서, 전체를 덮도록 제2 도프드 폴리실리콘막(7)을 형성한다. 그리고, 제2 도프드 폴리실리콘막(7)의 제1 게이트 전극(도 11 참조)로 되는 영역상에 레지스트 패턴(5d)을 형성한다. 이와 같이 하여, 도 18에 도시한 바와 같은 구조를 얻는다.
이어서, 레지스트 패턴(5d)을 마스크로서 사용한 이방성 에칭을 실행하고, 제2 도프드 폴리실리콘막(7)의 일부를 제거하는 것에 의해, 제1 게이트 전극(18)(도 11 참조)을 형성한다. 여기서, 제2 게이트 전극(19)상에는 제1 게이트 절연막(6)을 형성할때의 열화산에 의해 형성된 실리콘 산화막(6)이 존재한다. 그 때문에, 제1 게이트 전극(18)을 형성하기 위한 이방성 에칭을 실행할 때, 이 실리콘 산화막(6)이 스톱퍼로서 작용하므로, 제2 게이트 전극(19)이 상기 이방성 에칭에 의해 일부 제거된다고 하는 손상을 받는 것을 방지할 수 있다. 그후, 레지스트 패턴(5d)(도 18 참조)을 제거한다. 그리고, low Vdd 영역을 덮도록 레지스트 패턴(5e)(도 19 참조)을 형성한다. 이와 같이 하여, 도 19에 도시한 바와 같은 구조를 얻는다. 이 때, 사이드 월 질화막(21)의 측면에 제2 도프드 폴리실리콘막(7)이 잔존하고 있다.
이어서, 등방성 에칭을 사용하여, 사이드 월 질화막(21)의 측면에서 제2 도프드 폴리실리콘막(7)을 제거한다. 그후, 레지스트 패턴(5e)(도 19 참조)을 제거한다. 그리고, 반도체 기판(1)의 주표면의 소정 영역에 n형 불순물을 도입하는 것에 의해, 도 20에 도시한 바와 같이, 중농도의 n형 불순물 확산층(26, 12)을 형성한다. 여기서, n형 불순물로서는 비소를 사용하고, 그의 도입 에너지는 60 keV, 도우즈량은 2E13cm-2으로 한다. 도입 에너지는 30∼80 keV로 하여도 좋다.
이어서, 제1 게이트 전극(18)과 사이드 월 질화막(21)의 측면에 사이드 월 산화막(9, 20)을 형성한다. 그리고, 제1 및 제2 게이트 전극(18, 19)과 사이드 월 산화막(9, 20)과 사이드 월 질화막(21) 아래에 위치하는 영역이외의 제1 및 제2 게이트 절연막(4, 6)을 에칭에 의해 제거한다. 그리고, 반도체 기판(1)의 주표면의 소정 영역에 n형 불순물을 도입하는 것에 의해, 도 21에 도시한 바와 같이, 고농도의 n형 불순물 확산층(10, 17)을 형성한다. 여기서, n형 불순물로서는 비소를 사용하고, 그의 도입 에너지는 40 keV, 도우즈량은 5E13cm-2으로 한다. 또한, 상기 도입 에너지로서는 30∼60 keV로 하여도 좋다.
이와 같이, 본 발명의 실시 형태 2에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치는 제조된다.
(실시 형태 3)
도 22를 참조하여, 본 발명의 실시 형태 3에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치에서는 p형 반도체 기판(1)의 주표면상에 제1 전원 전압(low Vdd)이 인가되는 제1 전계 효과형 트랜지스터와 low Vdd보다 높은 제2 전원 전압(high Vdd)이 인가되는 제2 전계 효과형 트랜지스터가 간격을 두고 형성되어 있다. 제1 및 제2 전계 효과형 트랜지스터 사이에는 분리 산화막(2)이 형성되어 있다.
low Vdd 영역에서는 반도체 기판(1)의 주표면에 제1 채널 영역을 끼우도록, 간격을 두고 한쌍의 제1 소스/드레인 영역(8, 10)이 형성되어 있다. 이 제1 소스/드레인 영역(8, 10)은 제1 채널 영역에 인접하여 형성된 저농도의 n형 불순물 확산층(8)과 n형 불순물 확산층(8)에 인접하여 형성된 고농도의 n형 불순물 확산층(10)으로 이루어진 LDD 구조를 갖는다. 제1 채널 영역 상에는 게이트 절연막으로서 작용하는 산화 질화막(13)이 형성되어 있다. 산화 질화막(13) 상에는 제1 게이트 전극(18)이 형성되어 있다. 제1 게이트 전극(18)의 측면에는 사이드 월 산화막(9)이 형성되어 있다. 제1 소스/드레인 영역(8, 10)과 산화 질화막(13)과 제1 게이트 전극(18)에 의해, 제1 전계효과형 트랜지스터가 형성되어 있다.
high Vdd 영역에서는 반도체 기판(1)의 주표면에 제2 채널 영역을 끼우도록, 간격을 두고 한쌍의 제2 소스/드레인 영역(16, 17)이 형성되어 있다. 이 제2소스/드레인 영역(16, 17)은 제2 채널 영역에 인접하여 형성된 저농도의 n형 불순물 확산층(16)과 n형 불순물 확산층(16)에 인접하여 형성된 고농도의 n형 불순물 확산층(17)으로 이루어진 LDD 구조를 갖는다. 제2 채널 영역 상에는 제2 게이트 절연막(4)이 형성되어 있다. 제2 게이트 절연막상에는 제2 게이트 전극(19)이 형성되어 있다. 제2 게이트 전극(19)의 측면과 제2 게이트 절연막(4) 상에는 산화 질화막(13)이 형성되어 있다. 산화 질화막(13)상에는 사이드 월 산화막(20)이 형성되어 있다. 제2 소스/드레인 영역(16, 17)과 제2 게이트 절연막(4)과 제2 게이트 전극(19)에 의해, 제2 전계효과형 트랜지스터가 구성되어 있다. 이와 같이, 제1 전계 효과형 트랜지스터의 제1 게이트 절연막(13)을 산화 질화막에 의해 형성하므로, 후술하는 제조 공정에 있어서, 제2 게이트 전극(19)의 측면 하부와 제2 게이트 절연막(4)의 접합부에 있어서, 제2 게이트 전극(19)의 단부가 과잉으로 산화되는 것을 억제할 수 있다. 그것에 의해, 게이트 버즈빅의 발생을 억제하는 것이 가능하게 된다. 그 때문에, 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성 열화를 방지할 수 있다. 또한, 제1 게이트 절연막을 산화 질화막(13)에 의해 형성하므로, 종래 실리콘 산화막 등에 비하여 같은 막두께 환산에서, 트랜지스터의 구동 능력을 향상하는 것이 가능하다.
도 23을 참조하여, 이 실시 형태 3에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치의 제1 변형예는 기본적으로 도 1에 도시한 본 발명의 실시 형태 1에 의한 2전원 반도체 장치와 동일한 구조를 구비한다. 단, 도 23에 도시한 실시 형태 3의 제1 변형예에서는 제1 게이트 절연막이 산화 질화막(13)에의해 형성되어 있다. 또한, 도 24에 도시한 실시 형태 3의 제2 변형예는 기본적으로 도 11에 도시한 본 발명의 실시 형태 2에 의한 반도체 장치와 마찬가지 구조를 구비한다. 단, 도 24에 도시한 바와 같이, 본 발명의 실시 형태 3의 제2 변형예에 의한 반도체 장치에서도 도 22, 도 23에 도시한 예와 마찬가지로, 제1 게이트 절연막을 산화 질화막(13)에 의해 형성한다. 이와 같이, 제1 게이트 절연막을 산화 질화막(13)에 의해 형성하므로, 본 발명의 실시 형태 1 및 2에 도시한 효과에 부가하여, 종래 실리콘 산화막 등에 비하여 같은 막두께 환산에서, 트랜지스터의 구동 능력을 향상하는 것이 가능하다.
도 25∼도 32를 참조하여, 이하에 본 발명의 실시 형태 3에 의한 도 22에 도시한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치의 제조 공정을 설명한다.
도 25에 도시한 제조 공정은 도 2에 도시한 실시 형태 1에 의한 제조 공정과 동일하다.
이어서, 레지스트 패턴(5a)(도 25 참조)을 마스크로서 사용한 이방성 에칭에 의해 제1 도프드 폴리실리콘막(3)의 일부를 제거하는 것에 의해, 제2 게이트 전극(19)(도 22 참조)을 형성한다. 그후, 레지스트 패턴(5a)(도 25 참조)을 제거한다. 그리고, high Vdd 영역을 덮도록, 제2 게이트 절연막(4)과 제2 게이트 전극(19) 상에 레지스트 패턴(5b)을 형성하는 것에 의해, 도 26에 도시한 바와 같은 구조를 얻는다. 여기서, 제2 게이트 절연막(4)상에 제2 게이트 전극(19)이 형성된 상태에서, 레지스트 패턴(5b)을 형성하므로, 제2 게이트 절연막(4) 표면의제2 게이트 전극(19)이 위치하는 영역에 직접 레지스트 패턴(5b)이 형성되는 것을 방지할 수 있다. 그 때문에, 이 레지스트 패턴(5b)을 제거하기 위한 처리나 라이트 에치 처리에 기인하는 제2 게이트 절연막(4) 표면의 상기 영역에 있어서의 결함 발생을 방지하는 것이 가능하게 된다.
이어서, 등방성 에칭을 사용하여, low Vdd 영역에 존재하는 제2 게이트 절연막(4)을 제거하는 것에 의해, 도 27에 도시한 바와 같은 구조를 얻는다. 그후, 레지스트 패턴(5b)을 제거한다.
이어서, 분위기 가스에 N2O, O2등을 사용한 열산화법에 의해, 반도체 기판(1)의 주표면의 low Vdd 영역에 위치하는 부분상과 제2 게이트 절연막(4)의 표면상과 제2 게이트 전극(19)상에 제1 게이트 절연막으로 되는 산화 질화막(13)을 형성한다. 이와 같이 하여, 도 28에 도시한 바와 같은 구조를 얻는다. 여기서, 제1 게이트 절연막으로서 산화 질화막(13)을 형성하므로, 제2 게이트 전극(19)의 측면 하부와 제2 게이트 절연막(4)의 접합부에 있어서, 제2 게이트 전극(19)의 단부가 광잉으로 산화되는 것을 억제할 수 있다. 그것에 의해, 게이트 버즈빅 발생을 억제하는 것이 가능하게 된다. 또한, 제1 게이트 절연막으로서 산화 질화막(13)을 형성하므로, 제1 게이트 절연막으로서의 산화 질화막(13)의 막두께를 소정의 절연 내압을 유지한 채, 종래 실리콘 산화막 등을 사용한 경우보다 얇게 하는 것이 가능하게 된다. 그 결과, 제1 전계 효과형 트랜지스터의 구동 전압을 저감하는 것이 가능하게 된다.
이어서, 도 29∼도 32에 도시한 제조 공정은 도 7∼도 10에 도시한 실시 형태 1에 의한 제조 공정과 실질적으로 동일하다.
이와 같이 하여, 도 22에 도시한 본 발명의 실시 형태 3에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치가 제조된다.
(실시 형태 4)
도 33을 참조하여, 본 발명의 실시 형태 4에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치에서는 p형 반도체 기판(1)의 주표면상에 제1 전원 전압(low Vdd)이 인가되는 제1 전계 효과형 트랜지스터와 low Vdd보다 높은 제2 전원 전압(high Vdd)이 인가되는 제2 전계 효과형 트랜지스터가 간격을 두고 형성되어 있다. 제1 및 제2 전계 효과형 트랜지스터 사이에는 분리 산화막(2)이 형성되어 있다.
low Vdd 영역에서는 반도체 기판(1)의 주표면에 제1 채널 영역을 끼우도록, 간격을 두고 한쌍의 제1 소스/드레인 영역(8, 10)이 형성되어 있다. 이 제1 소스/드레인 영역(8, 10)은 제1 채널 영역에 인접하여 형성된 저농도의 n형 불순물 확산층(8)과 n형 불순물 확산층(8)에 인접하여 형성된 고농도의 n형 불순물 확산층(10)으로 이루어진 LDD 구조를 갖는다. 제1 채널 영역 상에는 제1 게이트 절연막(6)이 형성되어 있다. 제1 게이트 절연막(6) 상에는 제1 게이트 전극(18)이 형성되어 있다. 제1 게이트 전극(18)의 측면에는 사이드 월 산화막(9)이 형성되어 있다. 제1 소스/드레인 영역(8, 10)과 제1 게이트 절연막(6)과 제1 게이트 전극(18)에 의해, 제1 전계효과형 트랜지스터가 구성되어 있다.
high Vdd 영역에서는 반도체 기판(1)의 주표면에 제2 채널 영역을 끼우도록, 간격을 두고 한쌍의 제2 소스/드레인 영역(16, 17)이 형성되어 있다. 이 제2 소스/드레인 영역(16, 17)은 제2 채널 영역에 인접하여 형성된 저농도의 n형 불순물 확산층(16)과 n형 불순물 확산층(16)에 인접하여 형성된 고농도의 n형 불순물 확산층(17)으로 이루어진 LDD 구조를 갖는다. 제2 채널 영역 상에는 제2 게이트 절연막(4)이 형성되어 있다. 제2 게이트 절연막상에는 내산화 도전체막으로서 작용하는 질소 도프드 폴리실리콘막(14)이 형성되어 있다. 질소 도프드 폴리실리콘막(14)상에는 통상 p형 또는 n형 불순물이 도프된 제1 도프드 폴리실리콘막(3)이 형성되어 있다. 질소 도프드 폴리실리콘막(14)과 제1 도프드 폴리실리콘막(3)으로 제2 게이트 전극(19)이 구성되어 있다. 제2 게이트 전극(19)의 측면에는 사이드 월 질화막(20)이 형성되어 있다. 제2 소스/드레인 영역(16, 17)과 제2 게이트 절연막(4)과 제2 게이트 전극(19)에 의해, 제2 전계효과형 트랜지스터가 구성되어 있다. 여기서, 제2 전계 효과형 트랜지스터의 제2 게이트 절연막(4)의 막두께는 내압을 고려하여, 제1 전계 효과형 트랜지스터의 제1 게이트 절연막(6)의 막두께보다도 두껍게 할 필요가 있다.
이와 같이, 제2 게이트 절연막(4) 상에 내산화 도전체막으로서 작용하는 질소 도프드 폴리실리콘막(14)을 형성하므로, 후의 제조 공정에 있어서, 제2 게이트 절연막(4)의 표면에 직접 레지스트 패턴을 형성할 필요가 없다. 또한, 제2 게이트 전극(19)을 형성하기 전에, 질소 도프드 폴리실리콘막(14)을 마스크로 하여 제1 게이트 절연막(6)을 형성하므로, 질소 도프드 폴리실리콘 상이 전혀 산화되지 않고산화 공정을 실시할 수 있다. 그 때문에, 게이트 절연막(6)을 형성하기 위한 산화 공정에 있어서, 제2 게이트 전극(19)의 측면 하부가 산화된다고 하는 문제는 발생하지 않고, 그것에 의해, 게이트 버즈빅의 발생을 방지할 수 있다. 이것에 의해, 제2 전계 효과형 트랜지스터의 임계값 전압의 상승을 방지할 수 있고, 그 결과, 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성 열화를 방지할 수 있다.
또한, 제1 및 제2 게이트 절연막(6, 4)을 형성할 수 있으므로, 이후, 도전층을 제1 및 제2 게이트 절연막(4, 6) 상에 위치하는 영역에 형성하고, 1회의 패터닝에 의해 제1 및 제2 게이트 전극(18, 19)을 형성할 수 있다. 그 결과, 반도체 장치의 제조 공정수를 삭감하는 것이 가능하게 된다.
또한, 제2 게이트 절연막(4)상에 질소 도프드 폴리실리콘막(14)을 형성하므로, 제2 게이트 절연막(4) 상에 직접 레지스트 패턴을 형성하는 것을 방지할 수 있다. 그 결과, 레지스트 패턴을 제거할 때의 처리 등에 기인하는 국소적인 요철 등의 결함이 제2 게이트 절연막(4)에 있어서 발생하는 것을 방지할 수 있다. 그 때문에, 전계 효과형 트랜지스터의 임계값 전압의 변동을 방지할 수 있다. 이것에 의해, 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성 열화를 방지할 수 있다.
도 34∼도 37을 참조하여 이하에 본 발명의 실시 형태 4에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치의 제조 공정을 설명한다.
먼저, p형 반도체 기판(1)의 주표면 상에 활성 영역을 둘러싸도록 분리 산화막(2)을 형성한다. 그리고, 반도체 기판(1)의 주표면의 활성 영역상에 제2 게이트 절연막(4)을 형성한다. 제2 게이트 절연막(4)과 분리 산화막(2) 상에 내산화 도전체막으로 되는 질소 도프드 폴리실리콘막(14)을 형성한다. 그리고, high Vdd 영역에 위치하는 질소 도프드 폴리실리콘막(14) 상에 레지스트 패턴(5a)을 형성하는 것에 의해, 도 34에 도시한 바와 같은 구조를 얻는다. 여기서, 제2 게이트 절연막(4) 상에는 질소 도프드 폴리실리콘막(14)이 형성되어 있고, 이 상태에서, 레지스트 패턴(5a)을 형성하므로, 제2 게이트 절연막(4)의 표면에 직접 레지스트 패턴(5a)이 형성되는 것을 방지할 수 있다. 그 때문에, 레지스트 패턴(5a)을 제거하기 위한 처리나 라이트 에치 처리에 기인하는 결함이 제2 게이트 절연막(4)의 표면에 있어서 발생하는 것을 방지하는 것이 가능하게 된다. 이 때문에, 전계 효과형 트랜지스터의 임계값 전압의 변동을 방지할 수 있다. 이것에 의해, 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성 열화를 방지할 수 있다.
이어서, 등방성 에칭을 사용하여, low Vdd 영역에 존재하는 질소 도프드 폴리실리콘막(14)과 제2 게이트 절연막(4)을 제거하는 것에 의해, 도 35에 도시한 바와 같은 구조를 얻는다. 그후, 레지스트 패턴(5a)을 제거한다.
이어서, 도 36에 도시한 바와 같이, 열산화법을 사용하여, 반도체 기판(1)의 주표면의 low Vdd 영역에 위치하는 부분 상에 제1 게이트 절연막(6)을 형성한다. 이 때, 질소 도프드 폴리실리콘막(14)의 표면은 질소가 도입되어 있는 것에 의해, 거의 산화되지 않는다.
이어서, 제1 게이트 절연막(6)과 질소 도프드 폴리실리콘막(14)과 분리 산화막(2) 상에 제1 도프드 폴리실리콘막(3)을 형성한다. 그리고, 제1 도프드 폴리실리콘막(3)의 제1 및 제2 게이트 전극(18, 19)(도 33 참조)으로 되는 영역 상에 레지스트 패턴(5b, 5c)을 형성하는 것에 의해, 도 37에 도시한 바와 같은 구조를 얻는다.
그후, 레지스트 패턴(5b, 5c)을 마스크로서 사용한 이방성 에칭에 의해, 제1 도프드 폴리실리콘막(3)의 일부를 제거하는 것에 의해, 제1 및 제2 게이트 전극(18, 19)(도 33 참조)을 형성한다. 이와 같이, 제2 게이트 절연막(4) 상에 내산화 도전체막으로서 작용하는 질소 도프드 폴리실리콘막(14)을 형성하므로, 제1 및 제2 게이트 절연막(6, 4)을 형성한 후에, 제1 및 제2 게이트 전극(18, 19)을 1회의 에칭 공정에 의해 형성할 수 있다. 또한, 제1 게이트 전극(18)과 제2 게이트 전극(19)을 1회의 이방성 에칭에 의해 형성할 수 있으므로, 반도체 장치의 제조 공정의 공정수를 삭감할 수 있다. 또한, 제2 게이트 절연막(4) 상에 질소 도프드 폴리실리콘막(14)이 형성되어 있으므로, 제2 소스/드레인 영역(16, 17)(도 33 참조)을 형성하기 위한 불순물 도입시, 질소 도프드 폴리실리콘막(14)이 불순물에 대한 장벽으로서 작용한다. 그 때문에, 제2 채널 영역으로의 불순물 도입을 보다 효과적으로 방지할 수 있다. 그 결과, 제2 채널 영역으로의 불순물 도입에 기인하는 제2 전계 효과형 트랜지스터의 오동작의 발생을 보다 효과적으로 방지할 수 있다.
이후, 반도체 기판(1)의 주표면의 소정 영역으로의 불순물 도입과 제1 및 제2 게이트 전극(18, 19)(도 33 참조)의 측면에 있어서의 사이드 월 산화막(9,20)(도 33 참조)의 형성 등을 실행하여, 도 33에 도시한 바와 같은 반도체 장치를 형성한다.
이와 같이 하여, 본 발명의 실시 형태 4에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치가 제조된다.
도 38∼도 41을 참조하여, 이하에 본 발명의 실시 형태 4의 제1 변형예에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치의 제조 공정을 설명한다.
먼저, p형 반도체 기판(1)의 주표면 상에 활성 영역을 둘러싸도록 분리 산화막(2)을 형성한다. 그리고, 반도체 기판(1)의 주표면의 활성 영역 상에 산화막(도시하지 않음)을 형성한다. 그리고, low Vdd 영역에 위치하는 이 산화막 상에 레지스트 패턴을 형성한다. 이 레지스트 패턴을 마스크로 하여, high Vdd 영역에 위치하는 반도체 기판(1)의 주표면에 불순물을 도입한다. 그리고, 이 레지스트 패턴을 마스크로 하여, high Vdd 영역에 위치하는 산화막을 등방성 에칭에 의해 제거한다. 그후, 레지스트 패턴을 제거하는 것에 의해 도 38에 도시한 바와 같은 구조를 얻는다.
이어서, 도 39 및 도 40에 도시한 제조 공정은 도 34 및 도 35에 도시한 본 발명의 실시 형태 4에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치의 제조 공정과 실질적으로 동일하다. 단, 도 39에 도시한 바와 같이, low Vdd 영역에 위치하는 반도체 기판(1)의 주표면 상에는 기판 보호막으로서 작용하는 산화막(28)이 형성되어 있다. 이것에 의해, 제2 게이트 절연막(4)을 형성하기 위한 산화 공정에 있어서, low Vdd 영역에 위치하는 반도체 기판(1)의 주표면이 직접 산화되는 일은 없다. 그리고, 산화막(28) 상에 산화막(4)과 질소 도프드 폴리실리콘막(14)이 형성되어 있으므로, 도 40에 도시한 바와 같이, low Vdd 영역에서 질소 도프드 폴리실리콘막(14)을 제거하기 위한 등방성 에칭을 실행할 때, 산화막(28)이 충부한 막두께를 가지므로, 이 등방성 에칭에 의해 low Vdd 영역에 위치하는 반도체 기판(1)의 주표면이 직접 상기 등방성 에칭에 의한 손상을 받는 것을 방지할 수 있다. 이것에 의해, low Vdd 영역에 형성되는 제1 게이트 절연막(6)(도 33 참조)가 형성될 때, 반도체 기판(1)의 주표면에 에칭에 의한 손상이 존재하는 것에 기인하여, 이 제1 게이트 절연막(6)의 막질이 열화한다고 하는 문제의 발생을 방지할 수 있다. 그 때문에, 제1 전계 효과형 트랜지스터의 임계값 전압의 변동을 방지할 수 있다. 이 결과, 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성 열화를 방지할 수 있다.
이어서, 도 41에 도시한 본 발명의 실시 형태 4의 제1 변형예에 의한 제조 공정은 도 37에 도시한 본 발명의 실시 형태 4에 의한 제조 공정과 실질적으로 동일하다. 이후, 반도체 기판(1)의 주표면의 소정 영역으로의 불순물 도입과 제1 및 제2 게이트 전극(18, 19)(도 33 참조)의 측면에 있어서의 사이드 월 산화막(9, 20)(도 33 참조)의 형성 등을 실행하여, 도 33에 도시한 바와 같은 반도체 장치를 형성한다.
도 42 및 도 43을 참조하여, 이하에 본 발명의 실시 형태 4의 제2 변형예에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치의 제조 공정을설명한다.
먼저, 본 발명의 실시 형태 4에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치의 제조 공정 중, 도 34 및 도 35에 도시한 공정을 실시한 후, 레지스트 패턴(5a)(도 35 참조)를 제거한다. 이어서, 반도체 기판(1)의 전면을 산화하는 것에 의해, low Vdd 영역에 위치하는 반도체 기판(1)의 주표면 상에 산화막(29)을 형성한다. 이와 같이 하여, 도 42에 도시한 바와 같은 구조를 얻는다.
이어서, 도 43에 도시한 바와 같이, 산화막(29)(도 42 참조)를 등방성 에칭에 의해 제거한다. 이와 같이, 본 발명의 실시 형태 4의 제2 변형예에 의한 제조 공정에서는 low Vdd 영역에 위치하는 반도체 기판(1)의 주표면을 산화한 후, 산화막(29)(도 42 참조)를 등방성 에칭에 의해 제거하므로, low Vdd 영역에 위치하는 반도체 기판(1)의 주표면으로부터 산화막(4)(도 34 참조)와 질소 도프드 폴리실리콘막(14)(도 34 참조)를 제거하는 에칭에 의해, 반도체 기판(1)의 주표면의 low Vdd 영역에 위치하는 주표면에 에칭에 의한 손상이 발생한 경우에도, 이 손상을 받은 반도체 기판(1)의 주표면의 일부를 상기 등방성 에칭에 의해 제거할 수 있다. 그 때문에, 제1 게이트 절연막(6)(도 33참조)을 형성할 때, 반도체 기판(1)의 주표면에 있어서의 국소적인 요철 등의 에칭에 의한 손상에 기인하여, 제1 게이트 절연막(6)의 막질이 열화하는 것을 방지할 수 있다. 그 때문에, 전계 효과형 트랜지스터의 임계값 전압의 변동을 방지할 수 있고, 그 결과, 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성 열화를 방지할 수 있다.
이와 같이, 도 43에 도시한 공정후, 도 36 및 도 37에 도시한 본 발명의 실시 형태 4에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치의 제조 공정을 실시하는 것에 의해, 도 33에 도시한 바와 같은 반도체 장치를 얻는다.
도 44를 참조하여, 본 발명의 실시 형태 4의 제3 변형예에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치는 기본적으로 도 33에 도시한 본 발명의 실시 형태 4에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치와 실질적으로 동일한 구조를 갖고 있다. 단, 도 44를 참조하여, 본 발명의 실시 형태 4의 제3 변형예에 의한 반도체 장치에서는 제2 게이트 절연막(4)과 질소 도프드 폴리실리콘막(14) 사이에 도전성 불순물을 갖는 도프드 폴리실리콘막(32)이 형성되어 있다. 이 때문에, 본 발명의 실시 형태 4의 제3 변형예에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치에서는 본 발명의 실시 형태 4에 의한 반도체 장치에 있어서 얻어지는 효과에 부가하여, 게이트 전극(19)에 전압을 인가하였을 때, 제2 게이트 절연막(4) 근방에 있어서, 도전성 불순물의 밀도가 저하하는 것에 의한 공핍층의 형성을 억제할 수 있다. 이 결과, 이와 같은 공핍층이 형성되는 것에 의한 제2 전계 효과형 트랜지스터의 임계값 전압의 변동이라고 하는 문제의 발생을 방지할 수 있다. 이 때문에, 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치의 전기적 특성이 열화하는 것을 방지할 수 있다.
도 45 및 도 46을 참조하여, 이하에 본 발명의 실시 형태 4의 제3 변형예에의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치의 제조 공정을 설명한다.
먼저, 도 45에 도시한 바와 같이, p형 반도체 기판(1)의 주표면 상에 활성 영역을 둘러싸도록 분리 산화막(2)을 형성한다. 그리고, 반도체 기판(1)의 주표면의 활성 영역 상에 제2 게이트 절연막(4)을 형성한다. 그리고, 제2 게이트 절연막(4)과 분리 산화막(2) 상에 도전성 불순물을 갖는 도프드 폴리실리콘막(32)을 형성한다. 도프드 폴리실리콘막(32) 상에 질소 도프드 폴리실리콘막(14)을 형성한다.
이어서, 도 34∼도 36에 도시한 본 발명의 실시 형태 4에 의한 제조 공정과 실질적으로 동일한 공정을 실시한 후, 도 46에 도시한 바와 같이, 반도체 장치의 전체를 덮도록 폴리실리콘막(7)을 형성한다. 이 폴리실리콘막(7) 상에 레지스트 패턴(5g, 5h)을 형성한다.
그후, 레지스트 패턴(5g, 5h)을 마스크로서 사용한 이방성 에칭에 의해, 도프드 폴리실리콘막(7)과 질소 도프드 폴리실리콘막(14)과 도프드 폴리실리콘막(32)의 일부를 제거하는 것에 의해, 제1 및 제2 게이트 전극(18, 19)(도 44 참조)을 형성한다. 이와 같이, 제2 게이트 절연막(4)(도 44 참조) 상에 도전성 불순물을 갖는 도프드 폴리실리콘막(32)이 형성되어 있으므로, 제2 게이트 전극(19)에 전압을 인가하였을 때, 제2 게이트 절연막(4) 근방에 있어서, 도전성 불순물의 밀도가 저하하는 것에 의한 공핍층의 형성을 억제할 수 있다. 이 결과, 이와 같은 공핍층이 형성되는 것에 의한 제2 전계 효과형 트랜지스터의 임계값 전압의 변동이라고 하는문제의 발생을 방지할 수 있다. 이것에 의해, 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성이 열화하는 것을 방지할 수 있다.
이후, 반도체 기판(1)의 주표면의 소정 영역으로의 불순물 도입과 제1 및 제2 게이트 전극(18, 19)(도 44 참조)의 측면에 있어서의 사이드 월 산화막(9)(도 44 참조)의 형성 등을 실행하여, 도 44에 도시한 바와 같은 반도체 장치를 형성한다.
또한, 이 실시 형태 4에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치에서는 high Vdd 영역에 있어서 질소 도프드 폴리실리콘막(14)을 형성하였지만, low Vdd 영역에 있어서 질소 도프드 폴리실리콘막(14)을 형성하여도, 마찬가지 효과가 얻어진다.
(실시 형태 5)
도 47을 참조하여, 본 발명의 실시 형태 5에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치에서는 p형 반도체 기판(1)의 주표면상에 제1 전원 전압(low Vdd)이 인가되는 제1 전계 효과형 트랜지스터와 low Vdd보다 높은 제2 전원 전압(high Vdd)이 인가되는 제2 전계 효과형 트랜지스터가 간격을 두고 형성되어 있다. 제1 및 제2 전계 효과형 트랜지스터 사이에는 분리 산화막(2)이 형성되어 있다.
low Vdd 영역에서는 반도체 기판(1)의 주표면에 제1 채널 영역을 끼우도록, 간격을 두고 한쌍의 제1 소스/드레인 영역(8, 10)이 형성되어 있다. 이 제1 소스/드레인 영역(8, 10)은 제1 채널 영역에 인접하여 형성된 저농도의 n형 불순물 확산층(8)과 n형 불순물 확산층(8)에 인접하여 형성된 고농도의 n형 불순물 확산층(10)으로 이루어진 LDD 구조를 갖는다. 제1 채널 영역 상에는 제1 게이트 절연막(6)이 형성되어 있다. 제1 게이트 절연막(6) 상에는 제1 게이트 전극(18)이 형성되어 있다. 제1 게이트 전극(18)의 측면에는 사이드 월 산화막(9)이 형성되어 있다. 제1 소스/드레인 영역(8, 10)과 제1 게이트 절연막(6)과 제1 게이트 전극(18)에 의해, 제1 전계효과형 트랜지스터가 구성되어 있다.
high Vdd 영역에서는 반도체 기판(1)의 주표면에 제2 채널 영역을 끼우도록, 간격을 두고 한쌍의 제2 소스/드레인 영역(16, 17)이 형성되어 있다. 이 제2 소스/드레인 영역(16, 17)은 제2 채널 영역에 인접하여 형성된 저농도의 n형 불순물 확산층(16)과 n형 불순물 확산층(16)에 인접하여 형성된 고농도의 n형 불순물 확산층(17)으로 이루어진 LDD 구조를 갖는다. 이 제2 채널 영역 상에는 제2 게이트 절연막(4)이 형성되어 있다. 제2 게이트 절연막상에는 도전성 불순물을 갖는 도프드 폴리실리콘막(32)이 형성되어 있다. 도프드 폴리실리콘막(32) 상에는 질화막(27)이 형성되어 있다. 질화막(27) 상에는 도프드 폴리실리콘막(7)이 형성되어 있다. 이 도프드 폴리실리콘막(32)과 질화막(27)과 도프드 폴리실리콘막(7)에 의해 제2 게이트 전극(19)이 구성되어 있다. 제2 게이트 전극(19)의 측면에는 사이드 월 산화막(9)이 형성되어 있다. 여기서, 질화막(27)은 후술하는 제조 공정에 도시한 바와 같이, 도프드 폴리실리콘막(32)의 표면을 램프 어닐을 사용하여 질화하는 것에 의해 얻어지고, 게이트 전극(19)에 전압을 인가한 경우, 전류가 흐를 수 있는 터널 절연막으로 되어 있다. 그리고, 제2 소스/드레인 영역(16, 17)과 제2게이트 절연막(4)과 제2 게이트 전극(19)에 의해, 제2 전계효과형 트랜지스터가 구성된다.
이와 같이, 제2 게이트 절연막(4) 상에 도프드 폴리실리콘막(32)과 질화막(27)을 형성하므로, 제2 게이트 절연막(4) 표면에 직접 레지스트 패턴을 형성할 필요가 없다. 또한, 제2 게이트 전극(19)을 형성하기 전에, 질화막(27)을 마스크로 하여 제1 게이트 절연막(6)을 형성하기 위한 산화 공정을 실시할 수 있다. 그것에 의해, 제1 게이트 절연막(6)의 산화 공정에 있어서, 제2 게이트 전극(19) 측면 하부가 산화된다고 하는 문제는 생기지 않고, 그것에 의해, 게이트 버즈빅의 발생을 방지할 수 있다. 그 때문에, 전계 효과형 트랜지스터의 임계값 전압의 상승을 방지할 수 있다. 그 결과, 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성 열화를 방지할 수 있다.
또한, 제2 게이트 절연막(4) 상에 도프드 폴리실리콘막(32)을 형성하므로, 제2 게이트 절연막(4) 상에 직접 레지스트 패턴을 형성하는 것을 방지할 수 있다. 이 결과, 레지스트 패턴을 제거하기 위한 처리 등에 기인하는 국소적인 요철 등의 결함이 제2 게이트 절연막(4)에 있어서 발생하는 것을 방지할 수 있다. 이 때문에, 전계 효과형 트랜지스터의 임계값 전압의 변동을 방지할 수 있다. 그 결과, 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성 열화를 방지할 수 있다.
또한, 이와 같이, 제2 게이트 전극을 형성하기 전에, 제1 및 제2 게이트 절연막(6, 4)을 형성할 수 있으므로, 이후, 도전층을 제1 및 제2 게이트 절연막(4,6) 상에 위치하는 영역에 형성하고, 1회의 패터닝에 의해 제1 및 제2 게이트 전극(18, 19)을 형성할 수 있다. 이 결과, 반도체 장치의 제조 공정수를 삭감하는 것이 가능하게 된다.
또한, 제2 게이트 절연막(4) 상에 도전성 불순물을 포함하는 도프드 폴리실리콘막(32)이 형성되어 있으므로, 게이트 전극(19)에 전압을 인가하였을 때, 제2 게이트 절연막(4) 근방에 있어서 도전성 불순물의 농도가 저가하는 것에 의한 공핍층의 형성을 억제할 수 있다. 이 결과, 이와 같은 공핍층이 형성되는 것에 의한 전계 효과형 트랜지스터의 임계값 전압의 변동이라고 하는 문제의 발생을 방지할 수 있다. 이것에 의해, 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치의 전기적 특성이 열화하는 것을 방지할 수 있다.
도 48을 참조하여, 이하에, 본 발명의 실시 형태 5에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치의 제조 공정을 설명한다.
먼저, 도 48에 도시한 바와 같이, p형 반도체 기판(1)의 주표면상에 활성 영역을 둘러싸도록 분리 산화막(2)을 형성한다. 그리고, 반도체 기판(1)의 주표면의 활성 영역 상에 제2 게이트 절연막(4)을 형성한다. 제2 게이트 절연막(4)과 분리 산화막(2) 상에 도전성 불순물을 포함하는 도프드 폴리실리콘막(32)을 형성한다. 이 도프드 폴리실리콘막(32)의 표면을 램프 어닐을 사용하여 질화하는 것에 의해 질화막(27)을 형성한다.
도 48에 도시한 공정후, 본 발명의 실시 형태 4에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치의 도 34∼도 37에 도시한 제조 공정과실질적으로 동일한 공정을 실시한다. 이와 같이 하여, 도 47에 도시한 바와 같은 반도체 장치를 얻는다. 여기서, 도 48에 도시한 바와 같이, 제2 게이트 절연막(4) 상에 도전성 불순물을 포함하는 도프드 폴리실리콘막(32)을 형성하므로, 이 도프드 폴리실리콘막(32)을 포함하는 제2 게이트 전극(19)(도 47 참조)을 형성한 후, 이 제2 게이트 전극(19)에 전압을 인가하였을 때, 제2 게이트 절연막(4) 근방에 있어서, 도전성 불순물의 밀도가 저하하는 것에 의한 공핍층의 형성을 억제할 수 있다. 이 때문에, 이와 같은 공핍층이 형성되는 것에 의한 전계 효과형 트랜지스터의 임계값 전압의 변동이라고 하는 문제의 발생을 방지할 수 있다. 그 결과, 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성이 열화하는 것을 방지할 수 있다
또한, 도 36에 도시한 공정에 대응하는 공정에 있어서, 제2 게이트 절연막(4) 상에 도프드 폴리실리콘막(32)과 질화막(27)을 형성하고 있으므로, 제2 게이트 절연막(4) 표면에 직접 레지스트 패턴을 형성할 필요가 없다. 또한, 제2 게이트 전극(19)을 형성하기 전에 질화막(27)을 마스크로 하여 제1 게이트 절연막(6)을 형성하기 위한 산화 공정을 실시할 수 있다. 그것에 의해, 제1 게이트 절연막(6)의 산화 공정에 있어서, 제2 게이트 전극(19)의 측면 하부가 산화된다고 하는 문제가 발생하지 않고, 그것에 의해, 게이트 버즈빅의 발생을 방지할 수 있다. 그 때문에, 전계 효과형 트랜지스터의 임계값 전압의 상승을 방지할 수 있다. 그 결과, 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성의 열화를 방지할 수 있다.
또한, 이와 같이 제1 및 제2 게이트 절연막(6, 4)을 형성할 수 있으므로, 이후, 도 37에 도시한 공정에 대응하는 공정에 있어서, 도프드 폴리실리콘막(7)(도 47 참조)를 제1 및 제2 게이트 절연막(6 4) 상에 위치하는 영역에 형성하고, 1회의 패터닝으로 제1 및 제2 게이트 전극(18, 19)을 형성할 수 있다. 이 결과, 반도체 장치의 제조 공정수를 삭감하는 것이 가능하게 된다.
(실시 형태 6)
도 49를 참조하여, 본 발명의 실시 형태 6에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치에서는 p형 반도체 기판(1)의 주표면상에 제1 전원 전압(low Vdd)이 인가되는 제1 전계 효과형 트랜지스터와 low Vdd보다 높은 제2 전원 전압(high Vdd)이 인가되는 제2 전계 효과형 트랜지스터가 간격을 두고 형성되어 있다. 제1 및 제2 전계 효과형 트랜지스터 사이에는 분리 산화막(2)이 형성되어 있다.
low Vdd 영역에서는 반도체 기판(1)의 주표면에 제1 채널 영역을 끼우도록, 간격을 두고 한쌍의 제1 소스/드레인 영역(8, 10)이 형성되어 있다. 이 제1 소스/드레인 영역(8, 10)은 제1 채널 영역에 인접하여 형성된 저농도의 n형 불순물 확산층(8)과 n형 불순물 확산층(8)에 인접하여 형성된 고농도의 n형 불순물 확산층(10)으로 이루어진 LDD 구조를 갖는다. 제1 채널 영역 상에는 제1 게이트 절연막(6)이 형성되어 있다. 제1 게이트 절연막(6) 상에는 제1 게이트 전극(18)이 형성되어 있다. 제1 게이트 전극(18)의 측면에는 사이드 월 산화막(9)이 형성되어 있다. 제1 소스/드레인 영역(8, 10)과 제1 게이트 절연막(6)과 제1 게이트 전극(18)에 의해,제1 전계효과형 트랜지스터가 구성되어 있다.
high Vdd 영역에서는 반도체 기판(1)의 주표면에 제2 채널 영역을 끼우도록, 간격을 두고 한쌍의 제2 소스/드레인 영역(16, 17)이 형성되어 있다. 이 제2 소스/드레인 영역(16, 17)은 제2 채널 영역에 인접하여 형성된 저농도의 n형 불순물 확산층(16)과 n형 불순물 확산층(16)에 인접하여 형성된 고농도의 n형 불순물 확산층(17)으로 이루어진 LDD 구조를 갖는다. 이 제2 채널 영역 상에는 제2 게이트 절연막(4)이 형성되어 있다. 제2 게이트 절연막(4)상에는 제1 도프드 폴리실리콘막(3)을 형성한다. 제1 도프드 폴리실리콘막(3) 상에는 제1 게이트 절연막(6)과 같은 재질로 이루어진 절연막(6)을 형성한다. 절연막(6) 상에는 제2 도프드 폴리실리콘막(22)을 형성한다. 이 제1 도프드 폴리실리콘막(3)과 절연막(6)과 도프드 폴리실리콘막(22)에 의해 제2 게이트 전극(19)이 구성된다. 제2 게이트 전극(19)의 측면에는 사이드 월 산화막(20)이 형성되어 있다. 제2 소스/드레인 영역(16, 17)과 제2 게이트 절연막(4)과 제2 게이트 전극(19)에 의해 제2 전계 효과형 트랜지스터가 구성되어 있다.
이와 같이, 제2 게이트 전극(19)을 제1 도프드 폴리실리콘막(3)과 절연막(6)과 제2 도프드 폴리실리콘막(22)을 갖도록 형성하므로, 후술하는 제조 공정에 있어서, 제2 게이트 절연막(4)의 표면에 직접 레지스트 패턴을 형성하는 일없이, 제2 게이트 전극(19)을 형성하기 전에 제1 게이트 절연막(6)을 형성하기 위한 산화 공정을 실시할 수 있다. 그 때문에, 제2 게이트 전극(19) 측면이 산화되는 것에 기인하는 게이트 버즈빅의 발생을 방지할 수 있다. 또한, 제2 게이트 전극(19)에high Vdd가 인가될 때, 절연막(6)에 있어서 전압이 강하하는 것에 의해, 제2 게이트 절연막(4)에 걸리는 전압을 저감할 수 있다.
또한, 제1 게이트 절연막(6)의 막두께를 t1, 제2 게이트 절연막(4)의 막두께를 t2, 절연막(6)의 막두께를 t3, 제1 게이트 전극(18)에 인가되는 전압을 V1, 제2 게이트 전극(19)에 인가되는 전압을 V2로 한 경우, t1/(t2+t3)과 V1/V2가 대략 같게 되는 조건을 만족하도록, 상기 절연막(6)과 제1 게이트 절연막(6)과 제2 게이트 절연막(4)의 막두께를 조정하는 것에 의해, 제1 및 제2 전계 효과형 트랜지스터의 정특성을 대략 같게 되도록 조정하는 것도 가능하게 된다.
도 50∼도 55를 참조하여, 이하에 본 발명의 실시 형태 6에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치의 제조 공정을 설명한다.
먼저, 도 50에 도시한 바와 같이, p형 반도체 기판(1)의 주표면상에 활성 영역을 둘러싸도록 분리 산화막(2)을 형성한다. 그리고, 반도체 기판(1)의 주표면의 활성 영역상에 제2 게이트 절연막(4)을 형성한다. 그리고, 제2 게이트 절연막(4)과 분리 산화막(2) 상에 제1 도프드 폴리실리콘막(3)을 형성한다. 그후, high Vdd 영역에 위치하는 제1 도프드 폴리실리콘막(3) 상에 레지스트 패턴(5a)을 형성한다.
이어서, 등방성 에칭을 사용하여, low Vdd 영역에 존재하는 제1 도프드 폴리실리콘막(3)과 제2 게이트 절연막(4)을 제거한다. 그후, 레지스트 패턴(5a)을 제거한다. 이와 같이 하여, 도 51에 도시한 바와 같은 구조를 얻는다.
이어서, 열산화법을 사용하여, 번도체 기판(1)의 주표면의 low Vdd 영역에위치하는 부분상과 제1 도프드 폴리실리콘막(3) 상에 제1 게이트 절연막(6)을 형성한다. 이와 같이 하여, 도 52에 도시한 바와 같은 구조를 얻는다. 여기서, 제2 게이트 전극(19)(도 49 참조)를 형성하기 전에, 제1 게이트 절연막(6)을 형성하기 위한 산화 공정을 실시하므로, 제2 게이트 전극(19)의 측면이 산화되는 것에 기인하는 게이트 버즈빅의 발생을 방지할 수 있다. 또한, 제2 게이트 절연막(4) 상에 제1 도프드 폴리실리콘막(3)이 형성되어 있으므로, 제2 게이트 절연막(4) 표면상에 레지스트 패턴을 직접 도포하는 것을 방지할 수 있다. 이 때문에, 이 레지스트 패턴을 제거하기 위한 처리 등을 제2 게이트 절연막(4) 표면상에 직접 실시하는 것을 방지할 수 있고, 그것에 의해, 제2 게이트 절연막(4) 표면에 있어서의 결함의 발생을 방지하는 것이 가능하게 된다.
이어서, 제1 게이트 절연막(6)과 분리 산화막(2) 상에 제2 도프드 폴리실리콘막(7)을 형성한다. 그리고, 제2 도프드 폴리실리콘막(7)의 low Vdd 영역에 위치하는 부분상과 제2 게이트 전극(19)(도 49 참조)로 되는 영역 상에 레지스트 패턴(5b, 5c)을 형성하는 것에 의해, 도 53에 도시한 바와 같은 구조를 얻는다.
이어서, 레지스트 패턴(5b, 5c)을 마스크로서 사용한 이방성 에칭에 의해 제2 도프드 폴리실리콘막(7)과 제1 게이트 절연막(6)과 제1 도프드 폴리실리콘막(3)의 일부를 제거하는 것에 의해, 제2 게이트 전극(19)(도 49 참조)을 형성한다. 그후, 레지스트 패턴(5b, 5c)(도 53 참조)을 제거한다. 그리고, 제2 게이트 절연막(4)과 제2 게이트 전극(19)과 제2 도프드 폴리실리콘막(7)의 제1 게이트 전극(18)(도 49 참조)으로 되는 영역상에 레지스트 패턴(5d, 5e)을 형성한다. 이와 같이 하여, 도 54에 도시한 바와 같은 구조를 얻는다.
이어서, 레지스트 패턴(5d, 5e)을 마스크로서 사용한 이방성 에칭을 실행하여, 제2 도프드 폴리실리콘막(7)의 일부를 제거하는 것에 의해, 제1 게이트 전극(18)(도 49 참조)를 형성한다. 그후, 레지스트 패턴(5e, 5e)을 제거하는 것에 의해, 도 55에 도시한 바와 같은 구조를 얻는다.
그후, 반도체 기판(1)의 주표면의 소정 영역으로의 불순물 도입, 제1 및 제2 게이트 전극(18, 19)의 측면으로의 사이드 월 산화막(9, 20)(도 49 참조)의 형성 등을 실행하여, 도 49에 도시한 바와 같은 반도체 장치를 형성한다.
(실시 형태 7)
도 56을 참조하여, 본 발명의 실시 형태 7에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치에서는 p형 반도체 기판(1)의 주표면상에 제1 전원 전압(low Vdd)이 인가되는 제1 전계 효과형 트랜지스터와 low Vdd보다 높은 제2 전원 전압(high Vdd)이 인가되는 제2 전계 효과형 트랜지스터가 간격을 두고 형성되어 있다. 제1 및 제2 전계 효과형 트랜지스터 사이에는 분리 산화막(2)이 형성되어 있다.
low Vdd 영역에서는 반도체 기판(1)의 주표면에 제1 채널 영역을 끼우도록, 간격을 두고 한쌍의 제1 소스/드레인 영역(8, 10)이 형성되어 있다. 이 제1 소스/드레인 영역(8, 10)은 제1 채널 영역에 인접하여 형성된 저농도의 n형 불순물 확산층(8)과 n형 불순물 확산층(8)에 인접하여 형성된 고농도의 n형 불순물 확산층(10)으로 이루어진 LDD 구조를 갖는다. 제1 채널 영역 상에는 제1 게이트 절연막(6)이형성되어 있다. 제1 게이트 절연막(6) 상에는 도프드 폴리실리콘막(31)이 형성되어 있다. 이 도프드 폴리실리콘막(31)은 비교적 얇은 막두께, 예를 들면, 500 Å정도의 막두께를 갖는다. 도프드 폴리실리콘막(31) 상에는 자연 산화막(30)이 형성되어 있다. 자연 산화막(30)상에는 도프드 폴리실리콘막(7)이 형성되어 있다. 도프드 폴리실리콘막(31)과 자연 산화막(30)과 도프드 폴리실리콘막(7)으로 제1 게이트 전극(18)이 구성되어 있다. 제1 게이트 전극(18)의 측면에는 사이드 월 산화막(9)이 형성되어 있다. 제1 소스/드레인 영역(8, 10)과 제1 게이트 절연막(6)과 제1 게이트 전극(18)에 의해, 제1 전계효과형 트랜지스터가 구성되어 있다.
high Vdd 영역에서는 반도체 기판(1)의 주표면에 제2 채널 영역을 끼우도록, 간격을 두고 한쌍의 제2 소스/드레인 영역(16, 17)이 형성되어 있다. 이 제2 소스/드레인 영역(16, 17)은 제2 채널 영역에 인접하여 형성된 저농도의 n형 불순물 확산층(16)과 n형 불순물 확산층(16)에 인접하여 형성된 고농도의 n형 불순물 확산층(17)으로 이루어진 LDD 구조를 갖는다. 이 제2 채널 영역 상에는 제2 게이트 절연막(4)이 형성되어 있다. 제2 게이트 절연막(4)상에는 도프드 폴리실리콘막(32)이 형성되어 있다. 이 도프드 폴리실리콘막(32)은 비교적 얇은 막두께, 예를 들면 500 Å정도의 막두께를 갖는다. 도프드 폴리실리콘막(32)상에는 자연 산화막(30)이 형성되어 있다. 자연 산화막(30)상에는 도프드 폴리실리콘막(7)이 형성되어 있다. 도프드 폴리실리콘막(32)과 자연 산화막(30)과 도프드 폴리실리콘막(7)으로 제2 게이트 전극(19)이 구성되어 있다. 제2 게이트 전극(19)의 측면에는 사이드 월 산화막(9)이 형성되어 있다. 제2 소스/드레인 영역(16, 17)과제2 게이트 절연막(4)과 제2 게이트 전극(19)에 의해 제2 전계 효과형 트랜지스터가 구성되어 있다.
이와 같이, 제1 및 제2 게이트 절연막(6, 4)상에 도프드 폴리실리콘막(31, 32)을 형성하므로, 후의 제조 공정에 있어서, 제1 및 제2 게이트 절연막(6, 4)의 표면에 직접 레지스트 패턴을 형성할 필요가 없다. 또한, 제2 게이트 전극(19)을 형성하기 전에 도프드 폴리실리콘막(32)을 마스크로 하여 제1 게이트 절연막(6)을 형성하기 위한 산화 공정을 실시할 수 있다. 그것에 의해, 게이트 절연막(6)의 산화 공정에 있어서, 제2 게이트 전극(19)의 측면 하부가 산회된다고 하는 문제는 발생하지 않고, 그것에 의해, 게이트 버즈빅의 발생을 방지할 수 있다. 그 때문에, 전계 효과형 트랜지스터의 임계값 전압의 상승을 방지할 수 있다. 그 결과, 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성 열화를 방지할 수 있다.
또한, 제1 및 제2 게이트 절연막(6, 4)상에 형성되는 도프드 폴리실리콘막(31, 32) 각각의 막두께를 실질적으로 같게 하는 것에 의해, 후술하는 제조 공정에 있어서, 제1 및 제2 게이트 전극(18, 19)을 형성하기 위해 도프드 폴리실리콘막(31, 32)을 에칭할 때, 에칭에 의해 제거되는 도프드 폴리실리콘막(31, 32)의 막두께를 제1 및 제2 게이트 전극(18, 19)을 형성하는 영역에 있어서 실질적으로 같게 할 수 있다. 그 때문에, 제1 및 제2 게이트 전극(18, 19)을 형성하기 위한 에칭에 있어서, 제1 게이트 전극(18)을 형성하기 위한 에칭량과 제2 게이트 전극(19)을 형성하기 위한 에칭량을 대략 같게 할 수 있다. 그 결과, 제1 및 제2게이트 전극(18, 19) 형성시의 오버 에칭량을 작게 할 수 있다. 이것에 의해, 에칭에 의해 제거되는 도프드 폴리실리콘막(31, 32) 아래에 위치하는 반도체 기판(1) 등이 오버 에칭에 의해 손상을 받는 것을 방지할 수 있다. 그 결과, 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성 열화를 방지할 수 있다.
또한, 이와 같이, 제1 및 제2 게이트 절연막(6, 4) 상에 도프드 폴리실리콘막(31, 32)을 형성하므로, 제1 및 제2 게이트 절연막(6, 4) 상에 직접 레지스트 패턴을 형성하는 것을 방지할 수 있다. 이것에 의해, 레지스트 패턴을 제거하기 위한 애싱 공정 등에 기인하는 국소적인 요철이라고 하는 결함이 제1 및 제2 게이트 절연막(6, 4)에 발생하는 것을 방지할 수 있다.
도 57∼도 60을 참조하여 이하에 본 발명의 실시 형태 7에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치의 제조 공정을 설명한다.
먼저, 도 57에 도시한 바와 같이, p형 반도체 기판(1)의 주표면상에 활성 영역을 둘러싸도록 분리 산화막(2)을 형성한다. 그리고, 반도체 기판(1)의 주표면의 활성 영역상에 제2 게이트 절연막(4)을 형성한다. 그리고, 제2 게이트 절연막(4)과 분리 산화막(2) 상에 도프드 폴리실리콘막(32)을 형성한다. 그후, high Vdd영역에 위치하는 도프드 폴리실리콘막(32) 상에 레지스트 패턴(5f)을 형성한다.
이어서, 레지스트 패턴(5f)을 마스크로 하여, low Vdd 영역에 위치하는 제2 게이트 절연막(4)과 도프드 폴리실리콘막(32)을 에칭에 의해 제거한다. 그후, 레지스트 패턴(5f)을 제거한다. 여기서, 제2 게이트 절연막(4) 상에 도프드 폴리실리콘막(32)을 형성하고 있으므로, 레지스트 패턴(5f)이 제2 게이트 절연막(4) 상에직접 형성되는 것을 방지할 수 있다. 그 때문에, 레지스트 패턴(5f)을 제거하기 위한 처리 등에 의해, 제2 게이트 절연막(4) 표면에 미소한 요철이라고 하는 결함이 발생하는 것을 방지할 수 있다.
그리고, 도 58에 도시한 바와 같이, low Vdd 영역에 위치하는 반도체 기판(1)의 주표면상과 도프드 폴리실리콘막(32)상에 제1 게이트 절연막(6)을 형성한다. 그리고, 제1 게이트 절연막(6)과 분리 산화막(2) 상에 도프드 폴리실리콘막(31)을 형성한다. low Vdd 영역에 위치하는 도프드 폴리실리콘막(31)상에 레지스트 패턴(5i)을 형성한다.
여기서, 제2 게이트 절연막(4) 상에 도프드 폴리실리콘막(32)을 형성하므로, 제2 게이트 전극(19)(도 56 참조)을 형성하기 전에 도프드 폴리실리콘막(32)을 마스크로 하여 제1 게이트 절연막(6)을 형성하기 위한 산화 공정을 실시할 수 있다. 그것에 의해, 게이트 절연막(6)의 산화 공정에 있어서, 제2 게이트 전극(19)의 측면 하부가 산화된다고 하는 문제점을 발생하지 않고, 그것에 의해, 게이트 버즈빅의 발생을 방지할 수 있다. 그 때문에, 전계 효과형 트랜지스터의 임계값 전압의 상승을 방지할 수 있다. 그 결과, 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성 열화를 방지할 수 있다.
또한, 도프드 폴리실리콘막(31, 32) 각각의 막두께를 실질적으로 동일하게 되도록 하면, 제1 및 제2 게이트 전극(18, 19)(도 56 참조)을 형성하기 위한 에칭 공정에 있어서, 제1 게이트 전극(18)을 형성하기 위한 에칭량과 제2 게이트 전극(19)을 형성하기 위한 에칭량을 대략 같게 할 수 있다. 그 결과, 제1 및 제2게이트 전극(18, 19) 형성시의 오버 에칭량을 작게 할 수 있다. 이것에 의해, 에칭에 의해 제거되는 도프드 폴리실리콘막(31, 32) 아래에 위치하는 반도체 기판(1) 등이 오버 에칭에 의해 손상을 받는 것을 방지할 수 있다. 그 결과, 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성 열화를 방지할 수 있다.
이어서, 레지스트 패턴(5i)을 마스크로 하여, high Vdd 영역에 위치하는 도프드 폴리실리콘막(31)과 제1 게이트 절연막(6)을 에칭에 의해 제거한다. 그후, 레지스트 패턴(5i)을 제거한다. 이와 같이 하여, 도 59에 도시한 바와 같은 구조를 얻는다. 여기서, 도프드 폴리실리콘막(31, 32)이 반도체 기판(1)의 주표면 및 분리 산화막(2) 상에 있어서 겹쳐 존재하는 위치가 발생하지 않도록 레이아웃을 실행한다. 이것에 의해, 반도체 장치의 제조 공정에 있어서 에칭에 의해 제거되는 도프드 폴리실리콘막의 막두께가 도프드 폴리실리콘막(31)과 도프드 폴리실리콘막(32)의 막두께의 합계로 되는 영역을 발생시키는 것을 방지할 수 있다. 이것에 의해, 국소적으로 도프드 폴리실리콘막의 막두께가 두껍게 되는 영역이 발생하는 것을 방지할 수 있으므로, 게이트 전극(18, 19)을 형성할 때의 에칭에 있어서의 에칭 마진을 향상시킬 수 있다.
이어서, 제1 및 제2 도프드 폴리실리콘막(31, 32)의 표면의 일부를 등방성 에칭에 의해 제거한다. 그후, 반도체 기판(1)의 전면에 도프드 폴리실리콘막(7)을 예를 들면 1500 Å정도 막두께를 갖도록 형성한다. 이 때, 도프드 폴리실리콘막(31, 32)의 표면에는 자연 산화막(30)이 형성되어 있다. 그리고, 도프드 폴리실리콘막(7) 상에 레지스트 패턴(5g, 5h)을 형성한다. 이와 같이 하여,도 60에 도시한 바와 같은 구조를 얻는다.
이후, 레지스트 패턴(5g, 5h)을 마스크로 하여, 도프드 폴리실리콘막(7, 31, 32)와 자연 산화막(30)의 일부를 에칭에 의해 제거하는 것에 의해, 제1 및 제2 게이트 전극(18, 19)(도 56 참조)을 형성한다. 그리고, 반도체 기판(1) 주표면의 소정 영역으로의 불순물의 도입과 제1 및 제2 게이트 전극(18, 19)의 측면에 있어서의 사이드 월 산화막(9)(도 56 참조)의 형성 등을 실행하여, 도 56에 도시한 바와 같은 반도체 장치를 형성한다. 또한, 여기서, 도프드 폴리실리콘막(31, 32)의 막두께를 예를 들면 100 Å이상으로 하면, 제1 및 제2 게이트 전극(18, 19)을 형성하기 위한 에칭에 있어서, 자연 산화막(30)을 제거하기 위한 에칭을 실행하여도, 도프드 폴리실리콘막(31, 32)이 충분한 막두께를 가지므로, 이 자연 산화막(30)을 제거하기 위한 에칭에 의해 도프드 폴리실리콘막(31, 32)의 일부가 제거되어, 도프드 폴리실리콘막(31, 32) 아래에 위치하는 제1 및 제2 게이트 절연막(6, 4) 및 반도체 기판(1)의 주표면에 에칭에 의한 손상을 주는 등의 문제의 발생을 방지할 수 있다. 이 때문에, 제1 및 제2 게이트 전극(18, 19)을 형성하기 위한 에칭에 있어서, 자연 산화막(30)을 제거하기 위한 에칭을 실행하는 것이 용이하게 되어, 도프드 폴리실리콘에 대한 에칭에 의해 자연 산화막(30)도 제거하는 경우에 비하여 보다 에칭 마진을 향상시킬 수 있다.
도 61을 참조하여, 본 발명의 실시 형태 7의 제1 변형예에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치는 기본적으로 도 56에 도시한 본 발명의 실시 형태 7에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치와 마찬가지 구조를 갖고 있다. 단, 본 발명의 실시 형태 7의 제1 변형예에 의한 2전원 반도체 장치에서는 제1 및 제2 게이트 절연막(6, 4)상에 아몰퍼스 구조를 갖는 실리콘막(33, 34)이 형성되어 있다. 여기서, 제1 및 제2 게이트 절연막(6, 4)상에 형성되어 있는 실리콘막(33, 34)이 아몰퍼스 구조를 가지므로, 제조 공정에 있어서, 이 실리콘막(33, 34) 상을 등방성 에칭하는 경우, 등방성 에칭액이 실리콘막(33, 34) 내부를 통하여 제1 및 제2 게이트 절연막(6, 4)에 도달하는 것을 방지할 수 있다. 이것은 도 62에 도시한 바와 같이, 다수의 결정을 포함하는 폴리실리콘막(32)의 경우, 이 결정 입계를 통하여 상기 등방성 에칭액이 게이트 절연막(4)에 도달하는 것에 대하여, 도 63에 도시한 바와 같이, 아몰퍼스 구조를 갖는 실리콘막(34)의 경우, 아몰퍼스 구조에 있어서는 결정 입계가 존재하지 않으므로, 등방성 에칭액이 결정 입계를 통하여 게이트 절연막(4)에 도달한다고 하는 일이 발생하지 않기 때문이다.
이 때문에, 게이트 절연막(4)에 있어서, 등방성 에칭액에 의한 손상이 발생하는 것을 방지할 수 있고, 이 게이트 절연막의 손상에 기인하는 전계 효과형 트랜지스터의 임계값 전압의 변동을 방지할 수 있다. 그 결과, 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치의 전기적 특성 열화를 방지할 수 있다.
도 64를 참조하여, 본 발명의 실시 형태 7의 제2 변형예에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치는 기본적으로 도 56에 도시한 본 발명의 실시 형태 7에 의한 2전원 반도체 장치와 마찬가지 구조를 갖고 있다. 단, 본 발명의 실시 형태 7의 제2 변형예에 있어서는 도 64에 도시한 바와 같이, 제1게이트 전극이 도프드 폴리실리콘막(31) 만에 의해 형성되고, 제2 게이트 전극은 도프드 폴리실리콘막(32) 만에 의해 형성되어 있다. 이와 같이, 제1 및 제2 게이트 전극을 각각 도프드 폴리실리콘막(31, 32) 만에 의해 형성하므로, 실시 형태 7에 있어서의 2전원 반도체 장치에서 도프드 폴리실리콘막(7)(도 56 참조)를 형성하는 공정을 생략할 수 있다. 이것에 의해, 실시 형태 7에 의한 2전원 반도체 장치보다도 보다 제조 공정을 간략화할 수 있다.
도 65∼도 70을 참조하여, 이하에 본 발명의 실시 형태 7의 제2 변형예에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치의 제조 공정을 설명한다.
먼저, p형 반도체 기판(1)의 주표면상에 활성 영역을 둘러싸도록 분리 산화막(2)을 형성한다. 그리고, 반도체 기판(1)의 주표면의 활성 영역상에 제2 게이트 절연막(4)을 형성한다. 제2 게이트 절연막(4)과 분리 산화막(2) 상에 도프드 폴리실리콘막(32)을 형성한다. hig Vdd 영역에 위치하는 도프드 폴리실리콘막(32) 상에 레지스트 패턴(5f)을 형성하는 것에 의해, 도 65에 도시한 바와 같은 구조를 얻는다.
이어서, 레지스트 패턴(5f)을 마스크로 하여, 도프드 폴리실리콘막(32) 및 제2 게이트 절연막(4)의 일부를 제거한다. 그후, 레지스트 패턴(5f)을 제거한다. 이와 같이 하여, 도 66에 도시한 바와 같은 구조를 얻는다. 여기서, 도프드 폴리실리콘막(32)의 막두께는 게이트 전극으로서 사용할 수 있는 정도의 막두께를 갖도록 형성된다.
이어서, 반도체 기판(1)의 주표면상과 도프드 폴리실리콘막(32) 상에 제1 게이트 절연막(6)(도 67 참조)을 형성한다. 제1 게이트 절연막(6) 상에 도프드 폴리실리콘막(31)을 형성한다. 도프드 폴리실리콘막(31) 상의 low Vdd 영역에 위치하는 부분에 레지스트 패턴(5j)을 형성한다. 이와 같이 하여, 도 67에 도시한 바와 같은 구조를 얻는다.
이와 같이, 제2 게이트 절연막(4) 상에 도프드 폴리실리콘막(32)을 형성하므로, 제2 게이트 전극(32a)(도 64 참조)을 형성하기 전에 도프드 폴리실리콘막(32)을 마스크로 하여 제1 게이트 절연막(6)을 형성하기 위한 산화 공정을 실시할 수 있다. 그것에 의해, 게이트 절연막(6)의 산화 공정에 있어서, 제2 게이트 전극(32a)의 측면 하부가 산화된다고 하는 문제는 발생하지 않고, 그것에 의해, 게이트 버즈빅의 발생을 방지할 수 있다. 그 때문에, 전계 효과형 트랜지스터의 임계값 전압의 상승을 방지할 수 있다. 그 결과, 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성 열화를 방지할 수 있다.
이어서, 레지스트 패턴(5j)을 마스크로 하여, high Vdd 영역에 위치하는 도프드 폴리실리콘막(31) 및 제1 게이트 절연막(6)을 에칭에의해 제거한다. 그후, 레지스트 패턴(5j)을 제거하는 것에 의해, 도 68에 도시한 바와 같은 구조를 얻는다.
이어서, 도 69에 도시한 바와 같이, 도프드 폴리실리콘막(31, 32) 상에 레지스트 패턴(5g, 5h)을 형성한다.
이어서, 레지스트 패턴(5g, 5h)을 마스크로 하여, 도프드 폴리실리콘막(31,32)의 일부를 이방성 에칭에 의해 제거하는 것에 의해, 제1 및 제2 게이트 전극(31a, 32a)을 형성한다. 이와 같이, 보호 도전체막으로서 작용하는 도프드 폴리실리콘막(31, 32) 만에 의해 제1 및 제2 게이트 전극을 형성하므로, 도 57∼도 60에 도시한 본 발명의 실시 형태 7에 의한 2전원 반도체 장치의 제조 공정보다도 도프드 폴리실리콘막의 형성 공정을 삭감할 수 있다.
이후, 반도체 기판(1)의 주표면의 소정 영역의 불순물 도입과 제1 및 제2 게이트 전극(31a, 32a)(도 64 참조)의 측면에 있어서의 사이드 월 산화막(9)(도 64 참조)의 형성 등을 실행하여, 도 64에 도시한 바와 같은 반도체 장치를 형성한다.
또한, 실시 형태 4의 제2 변형예를 적용하여, 제1 게이트 절연막(6)의 형성전에 low Vdd 영역에 위치하는 반도체 기판(1)의 주표면을 산화후, 등방성 에칭에의해 그의 일부를 제거하는 것에 의해, 게이트 절연막(6)의 막질 열화를 방지하는 것도 가능하다. 또한, 실시 형태 1∼3에 있어서, 제1 및 제2 게이트 절연막(6, 4) 상에 게이트 절연막을 보호하는 보호 도전체막으로 되는 도프드 폴리실리콘막(31, 32)을 형성하여도 이 실시 형태 7과 마찬가지 효과가 얻어진다.
(실시 형태 8)
도 71을 참조하여, 본 발명의 실시 형태 8에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치에서는 p형 반도체 기판(1)의 주표면상에 제1 전원 전압(low Vdd)이 인가되는 제1 전계 효과형 트랜지스터와 low Vdd보다 높은 제2 전원 전압(high Vdd)이 인가되는 제2 전계 효과형 트랜지스터가 간격을 두고 형성되어 있다. 제1 및 제2 전계 효과형 트랜지스터 사이에는 분리 산화막(2)이형성되어 있다.
low Vdd 영역에서는 반도체 기판(1)의 주표면에 제1 채널 영역을 끼우도록, 간격을 두고 한쌍의 제1 소스/드레인 영역(8, 10)이 형성되어 있다. 이 제1 소스/드레인 영역(8, 10)은 제1 채널 영역에 인접하여 형성된 저농도의 n형 불순물 확산층(8)과 n형 불순물 확산층(8)에 인접하여 형성된 고농도의 n형 불순물 확산층(10)으로 이루어진 LDD 구조를 갖는다. 제1 채널 영역 상에는 제1 게이트 절연막(6)이 형성되어 있다. 제1 게이트 절연막(6) 상에는 도프드 폴리실리콘막(31)이 형성되어 있다. 도프드 폴리실리콘막(31) 상에는 질화막(27)이 형성되어 있다. 질화막(27) 상에는 도프드 폴리실리콘막(7)이 형성되어 있다. 도프드 폴리실리콘막(31, 7)과 질화막(27)으로 제1 게이트 전극(18)이 구성되어 있다. 제1 게이트 전극(18)의 측면에는 사이드 월 산화막(9)이 형성되어 있다. 제1 소스/드레인 영역(8, 10)과 제1 게이트 절연막(6)과 제1 게이트 전극(18)에 의해, 제1 전계효과형 트랜지스터가 구성되어 있다.
high Vdd 영역에서는 반도체 기판(1)의 주표면에 제2 채널 영역을 끼우도록, 간격을 두고 한쌍의 제2 소스/드레인 영역(16, 17)이 형성되어 있다. 이 제2 소스/드레인 영역(16, 17)은 제2 채널 영역에 인접하여 형성된 저농도의 n형 불순물 확산층(16)과 n형 불순물 확산층(16)에 인접하여 형성된 고농도의 n형 불순물 확산층(17)으로 이루어진 LDD 구조를 갖는다. 이 제2 채널 영역 상에는 제2 게이트 절연막(4)이 형성되어 있다. 제2 게이트 절연막(4)상에는 도프드 폴리실리콘막(32)이 형성되어 있다. 도프드 폴리실리콘막(32) 상에는 질화막(27)이 형성되어 있다. 질화막(27) 상에는 도프드 폴리실리콘막(7)이 형성되어 있다. 도프드 폴리실리콘막(7, 32) 및 질화막(27)에 의해 제2 게이트 전극(19)이 구성되어 있다. 제2 게이트 전극(19)의 측면에는 사이드 월 산화막(9)이 형성되어 있다. 제2 소스/드레인 영역(16, 17)과 제2 게이트 절연막(4)과 제2 게이트 전극(19)에 의해 제2 전계 효과형 트랜지스터가 구성되어 있다.
이와 같이, 제2 게이트 절연막(4) 상에 도프드 폴리실리콘막(32)을 형성하므로, 이 반도체 장치의 제조 공정에 있어서, 제2 게이트 전극(19)을 형성하기 전에 도프드 폴리실리콘막(32)을 마스크로 하여 제1 게이트 절연막(6)을 형성하기 위한 산화 공정을 실시할 수 있다. 그것에 의해, 게이트 절연막(6)의 산화 공정에 있어서, 제2 게이트 전극(19)의 측면 하부가 산화된다고 하는 문제는 발생하지 않고, 그것에 의해, 게이트 버즈빅의 발생을 방지할 수 있다. 그 때문에, 전계 효과형 트랜지스터의 임계값 전압의 상승을 방지할 수 있다. 그 결과, 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성 열화를 방지할 수 있다.
또한, 보호 도전체막으로서 작용하는 도프드 폴리실리콘막(31, 32) 상에 질화막(27)을 형성하므로, 이 도프드 폴리실리콘막(31, 32) 상에 막두께 등의 관리가 곤란한 자연 산화막이 형성되는 것을 방지할 수 있다. 이 때문에, 자연 산화막이 형성되는 것에 의한 도프드 폴리실리콘막(31, 32, 7) 등의 막두께의 변동을 방지할 수 있다. 그 결과, 제1 및 제2 게이트 전극(18, 19)을 형성하기 위한 에칭에 있어서, 오버 에칭량을 작게 할 수 있다. 이것에 의해, 에칭에 의해 제거되는 도프드 폴리실리콘막(31, 32) 아래에 위치하는 반도체 기판(1) 등이 오버 에칭에 의해 손상을 받는 다고 하는 문제의 발생을 방지할 수 있다.
도 72를 참조하여 이하에 본 발명의 실시 형태 8에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치의 제조 공정을 설명한다.
먼저, 도 57∼도 59에 도시한 본 발명의 실시 형태 7에 의한 2전원 반도체 장치의 제조 공정을 실시한 후, 도 72에 도시한 바와 같이, 도프드 폴리실리콘막(31, 32) 상을 램프 어닐에 의해 질화하는 것에 의해, 산화 방지막으로서 작용하는 질화막(27)을 형성한다. 여기서, 도 58에 도시한 바와 같이, 제2 게이트 절연막(4) 상에 도프드 폴리실리콘막(32)을 형성하므로, 제2 게이트 전극(19)을 형성하기 전에, 도프드 폴리실리콘막(32)을 마스크로 하여 제1 게이트 절연막(6)을 형성하기 위한 산화 공정을 실시할 수 있다. 그것에 의해, 게이트 절연막(6)의 산화 공정에 있어서, 제2 게이트 전극(19)의 측면 하부가 산화된다고 하는 문제는 발생하지 않고, 그것에 의해, 게이트 버즈빅의 발생을 방지할 수 있다. 그 때문에, 전계 효과형 트랜지스터의 임계값 전압의 상승을 방지할 수 있다. 그 결과, 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성 열화를 방지할 수 있다.
또한, 도프드 폴리실리콘막(31, 32)의 표면에 질화막(27)을 형성하므로, 이 도프드 폴리실리콘막(31, 32) 상에 막두께 등의 관리가 곤란한 자연 산화막이 형성되는 것을 방지할 수 있다. 그 때문에, 자연 산화막이 형성되는 것에 의한 도프드 폴리실리콘막(31, 32, 7) 등의 막두께의 변동을 방지할 수 있다. 그 결과, 제1 및 제2 게이트 전극(18, 19)을 형성하기 위한 에칭에 있어서, 오버 에칭량을 작게 할수 있다. 이것에 의해, 에칭에 의해 제거되는 도프드 폴리실리콘막(31, 32) 아래에 위치하는 반도체 기판(1) 등이 오버 에칭에 의해 손상을 받는다고 하는 문제의 발생을 방지할 수 있다.
이어서, 도 60에 도시한 본 발명의 실시 형태 7의 2전원 반도체 장치와 마찬가지로, low Vdd 영역과 high Vdd 영역에 도프드 폴리실리콘막(7)을 형성한다. 그후, 도프드 폴리실리콘막(7) 상에 레지스트 패턴을 형성하고, 그 레지스트 패턴을 마스크로 하여 이방성 에칭을 실행하는 것에 의해, 제1 및 제2 게이트 전극(18, 19)(도 71 참조)을 형성한다. 그후, 반도체 기판(1)의 주표면에 불순물을 도입하는 공정 및 제1 및 제2 게이트 전극(18, 19)의 측면에 사이드 월 산화막(9)(도 71 참조)을 형성하는 공정 등을 실시하여, 도 71에 도시한 바와 같은 반도체 장치를 얻는다.
(실시 형태 9)
도 73을 참조하여, 본 발명의 실시 형태 9에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치에서는 p형 반도체 기판(1)의 주표면상에 제1 전원 전압(low Vdd)이 인가되는 제1 전계 효과형 트랜지스터와 low Vdd보다 높은 제2 전원 전압(high Vdd)이 인가되는 제2 전계 효과형 트랜지스터가 간격을 두고 형성되어 있다. 제1 및 제2 전계 효과형 트랜지스터 사이에는 분리 산화막(2)이 형성되어 있다.
low Vdd 영역에서는 반도체 기판(1)의 주표면에 제1 채널 영역을 끼우도록, 간격을 두고 한쌍의 제1 소스/드레인 영역(8, 10)이 형성되어 있다. 이 제1 소스/드레인 영역(8, 10)은 제1 채널 영역에 인접하여 형성된 저농도의 n형 불순물 확산층(8)과 n형 불순물 확산층(8)에 인접하여 형성된 고농도의 n형 불순물 확산층(10)으로 이루어진 LDD 구조를 갖는다. 제1 채널 영역 상에는 제1 게이트 절연막(25)이 형성되어 있다. 제1 게이트 절연막(25) 상에는 제1 게이트 전극(18)이 형성되어 있다. 제1 게이트 전극(18)의 측면에는 사이드 월 산화막(9)이 형성되어 있다. 제1 소스/드레인 영역(8, 10)과 제1 게이트 절연막(25)과 제1 게이트 전극(18)에 의해, 제1 전계효과형 트랜지스터가 구성되어 있다.
high Vdd 영역에서는 반도체 기판(1)의 주표면에 제2 채널 영역을 끼우도록, 간격을 두고 한쌍의 제2 소스/드레인 영역(16, 17)이 형성되어 있다. 이 제2 소스/드레인 영역(16, 17)은 제2 채널 영역에 인접하여 형성된 저농도의 n형 불순물 확산층(16)과 n형 불순물 확산층(16)에 인접하여 형성된 고농도의 n형 불순물 확산층(17)으로 이루어진 LDD 구조를 갖는다. 이 제2 채널 영역 상에는 제2 게이트 절연막(4)이 형성되어 있다. 제2 게이트 절연막(4)상에는 제2 게이트 전극(19)이 형성되어 있다. 제2 게이트 전극(19)의 측면에는 사이드 월 산화막(9)이 형성되어 있다. 제2 소스/드레인 영역(16, 17)과 제2 게이트 절연막(4)과 제2 게이트 전극(19)에 의해 제2 전계 효과형 트랜지스터가 구성되어 있다.
여기서, 본 발명의 실시 형태 9에 의한 2전원 반도체 장치에서는 후술하는 제조 공정에 있어서 도시한 바와 같이, 제1 및 제2 게이트 절연막(25, 4)을 실질적으로 동일의 절연막으로부터 제1 게이트 절연막(25)의 부분에 대해서만 등방성 에칭에 의해 막두께를 감소시키는 것에 의해 형성하고 있다. 그 때문에, 제2 게이트전극(19)을 형성하기 전에 , 제1 게이트 절연막(25)을 형성할 수 있고, 그것에 의해, 제2 게이트 전극(19)의 측면 하부가 제1 게이트 절연막(25)을 형성하기 위한 산화 공정에 의해 산화되는 것에 기인하는 게이트 버즈빅의 발생을 방지할 수 있다. 그 때문에, 전계 효과형 트랜지스터의 임계값 전압이 상승하는 것을 방지할 수 있다.
또한, 제1 및 제2 게이트 절연막(25, 4)을 하나의 절연막으로 형성하므로, 제1 및 제2 게이트 절연막(25, 4)을 형성하기 위한 산화 공정수를 1회로 할 수 있다. 그 때문에, 종래에 비하여, 산화 공정수를 1회 삭감할 수 있어, 반도체 장치의 제조 공정을 간략화할 수 있다.
또한, 제1 및 제2 게이트 절연막(25, 4)을 형성하기 위해 등방성 에칭을 사용하므로, 제1 및 제2 게이트 절연막(25, 4)으로 되는 상기 절연막의 표면에 레지스트 패턴을 직접 형성하여도, 상기 레지스트 패턴을 제1 및 제2 게이트 절연막(25, 4) 표면에서 제거할 때의 애싱 공정 등에 기인하는 국소적인 요철이라고 하는 결함을 상기 등방성 에칭에 의해 제거할 수 있다. 이 결과, 신뢰성 높은 제1 및 제2 게이트 절연막(25, 4)을 얻을 수 있고, 전계 효과형 트랜지스터의 임계값 전압의 변동을 방지할 수 있다.
도 74∼도 78을 참조하여, 이하에 본 발명의 실시 형태 9에 의한 복수의 전계 효과형 트랜지스터를 구비하는 2전원 반도체 장치의 제조 공정을 설명한다.
먼저, 도 74에 도시한 바와 같이, p형 반도체 기판(1)의 주표면상에 활성 영역을 둘러싸도록 분리 산화막(2)을 형성한다. 그리고, 반도체 기판(1)의 주표면의활성 영역상에 제2 게이트 절연막(4)을 형성한다. 그리고, high Vdd 영역에 위치하는 제2 게이트 절연막(4)과 분리 산화막(2) 상에 레지스트 패턴(5f)을 형성한다.
이어서, 레지스트 패턴(5f)을 마스크로 하여, low Vdd 영역에 위치하는 제2 게이트 절연막(4)의 표면의 일부를 등방성 에칭에 의해 제거하는 것에 의해, high Vdd 영역에 위치하는 제2 게이트 절연막(4)보다도 막두께가 얇은 제1 게이트 절연막(25)(도 75 참조)을 형성한다. 이 때, 제1 및 제2 게이트 절연막(25, 4)의 막두께는 최종적인 전계 효과형 트랜지스터의 게이트 절연막으로서 사용될 때의 막두께보다도 두껍게 되도록 설정된다. 그리고, 제2 게이트 절연막(4)의 막두께와 제1 게이트 절연막(25)의 막두께 차는 최종적으로 전계 효과형 트랜지스터에 있어서 사용되는 제1 및 제2 게이트 절연막의 막두께차와 실질적으로 동일하게 되도록 설정된다. 그후, 레지스트 패턴(5f)을 제거하는 것에 의해, 도 75에 도시한 바와 같은 구조를 얻는다.
이 때, high Vdd 영역에 위치하는 제2 게이트 절연막(4)의 표면은 레지스트 패턴을 제거하기 위한 처리에 의해, 국소적인 요철 등의 결함이 발생하고 있는 경우가 있다. 그 때문에, 제1 및 제2 게이트 절연막(25, 4)의 표면을 등방성 에칭에 의해 제거하는 것에 의해, 레지스트 패턴의 제거를 위한 처리에 의해 형성되어 있는 결함을 제거한다. 또한, 이 등방성 에칭에 의해, 제1 및 제2 게이트 절연막(25, 4)의 막두께를 최종적인 제1 및 제2 전계 효과형 트랜지스터에서 사용되는 게이트 절연막의 막두께로 되도록 제어한다.
여기서, 제1 및 제2 게이트 절연막(25, 4)을 하나의 절연막으로 형성하므로,제1 및 제2 게이트 절연막(25, 4)을 형성하기 위한 산화 공정을 1회로 할 수 있다. 그 때문에, 종래에 비하여 산화 공정을 1회 삭감할 수 있어, 반도체 장치의 제조 공정을 간략화할 수 있다. 또한, 제1 및 제2 게이트 절연막을 형성하기 위해, 등방성 에칭을 사용하므로, 제2 게이트 절연막(4)의 표면에 레지스트 패턴(5f)(도 74 참조)를 제거하기 위한 처리 등에 기인하는 국소적인 요철 등의 결함이 존재하는 경우에도, 이 결함부를 등방성 에칭에 의해 제거할 수 있다. 이 결과, 신뢰성 높은 제1 및 제2 게이트 절연막(25, 4)을 얻을 수 있고, 전계 효과형 트랜지스터의 임계값 전압의 변동을 방지할 수 있다.
이어서, 도 76에 도시한 바와 같이, 제1 및 제2 게이트 절연막(25, 4)과 분리 산화막(2) 상에 도프드 폴리실리콘막(3)을 형성한다. 도프드 폴리실리콘막(3) 상에 레지스트 패턴(5g, 5h)을 형성한다.
이어서, 레지스트 패턴(5g, 5h)을 마스크로 하여, 도프드 폴리실리콘막(3)의 일부를 이방성 에칭에 의해 제거하는 것에 의해, 제1 및 제2 게이트 전극(18, 19)(도 77 참조)을 형성한다. 그후, 레지스트 패턴(5g, 5h)을 제거한다. 그리고, 도 77에 도시한 바와 같이, 제1 및 제2 게이트 전극(18, 19)을 마스크로 하여, 반도체 기판(1)의 주표면에 불순물을 도입하는 것에 의해 반도체 기판(1)의 주표면에 n형 불순물 확산층(8, 16)을 형성한다.
여기서, 이와 같이, 제2 게이트 전극(19)을 형성하기 전에 제1 및 제2 게이트 절연막(25, 4)을 형성하기 위한 산화 공정을 실시할 수 있으므로, 제2 게이트 전극(19)의 측면 하부가 상기 산화 공정에 있어서 산화된다고 하는 문제는 발생하지 않고, 그것에 의해, 게이트 버즈빅의 발생을 방지할 수 있다. 그 때문에, 전계 효과형 트랜지스터의 임계값 전압의 상승을 방지할 수 있다. 그 결과, 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 전기적 특성의 열화를 방지할 수 있다.
이어서, 도 78에 도시한 바와 같이, 제1 및 제2 게이트 전극(18, 19)의 측면에 사이드 월 산화막(9)을 형성한다. 그리고, 제1 및 제2 게이트 전극(18, 19)과 사이드 월 산화막(9)을 마스크로 하여, 반도체 기판(1)의 주표면에 불순물 이온을 도입하는 것에 의해, 고농도의 n형 불순물 확산층(10, 17)을 형성한다. 이와 같이 하여, 도 73에 도시한 바와 같은 반도체 장치를 얻는다.
이상 설명한 바와 같이, 본 발명에 의하면, 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치에 있어서, 게이트 전극의 측면에 있어서의 산화가 제어되므로, 게이트 버즈빅의 발생을 방지할 수 있다. 그 결과, 게이트 절연막의 막질 열화를 방지할 수 있고, 전계 효과형 트랜지스터의 전기적 특성 열화를 방지하는 것이 가능한 반도체 장치 및 그의 제조 방법을 제공할 수 있다.
이상 본 발명자에 의해 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위내에서 여러 가지로 변경가능한 것은 물론이다.

Claims (16)

  1. 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치에 있어서,
    제1 전계 효과형 트랜지스터; 및
    제2 전계 효과형 트랜지스터
    를 포함하되,
    상기 제1 전계 효과형 트랜지스터는,
    반도체 기판의 주표면에 제1 채널 영역을 사이에 끼고서, 간격을 두고 형성된 한쌍의 제1 소스/드레인 영역;
    상기 제1 채널 영역상에 형성되고, 제1 막두께를 갖는 제1 게이트 절연막; 및
    상기 제1 게이트 절연막 상에 형성된 제1 게이트 전극
    을 포함하고,
    상기 제2 전계 효과형 트랜지스터는,
    상기 반도체 기판의 주표면에 제2 채널 영역을 사이에 끼고서, 간격을 두고 형성된 한쌍의 제2 소스/드레인 영역;
    상기 제2 채널 영역상에 형성되고, 상기 제1 막두께보다 두꺼운 제2 막두께를 갖는 제2 게이트 절연막; 및
    상기 제2 게이트 절연막 상에 형성된 제2 게이트 전극
    을 포함하고,
    상기 제1 및 제2 게이트 전극 중 어느 한쪽 전극의 측면에는 상기 게이트 전극의 산화를 방지하는 산화 방지막이 형성되며,
    상기 산화 방지막은, 상기 산화 방지막이 형성된 상태에서, 상기 제1 및 제2 게이트 전극 중 상기 산화 방지막이 형성되어 있지 않은 다른 쪽의 아래에 위치하는 상기 제1 및 제2 게이트 절연막 중 어느 하나를 형성하기 위한 산화 공정을 실시할 때, 상기 게이트 전극 측면의 산화를 방지하는 반도체 장치.
  2. 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치에 있어서,
    제1 전계 효과형 트랜지스터; 및
    제2 전계 효과형 트랜지스터
    를 포함하되,
    상기 제1 전계 효과형 트랜지스터는,
    반도체 기판의 주표면에 제1 채널 영역을 사이에 끼고서, 간격을 두고 형성된 한쌍의 제1 소스/드레인 영역;
    상기 제1 채널 영역상에 형성되고, 제1 막두께를 갖는 제1 게이트 절연막; 및
    상기 제1 게이트 절연막 상에 형성된 제1 게이트 전극
    을 포함하고,
    상기 제2 전계 효과형 트랜지스터는,
    상기 반도체 기판의 주표면에 제2 채널 영역을 사이에 끼고서, 간격을 두고형성된 한쌍의 제2 소스/드레인 영역;
    상기 제2 채널 영역상에 형성되고, 상기 제1 막두께보다 두꺼운
    제2 막두께를 갖는 제2 게이트 절연막; 및
    상기 제2 게이트 절연막 상에 형성된 제2 게이트 전극
    을 포함하고,
    적어도 상기 제1 및 제2 게이트 절연막중의 어느 한쪽 절연막 상에 내산화 도전체막이 형성되며,
    상기 내산화 도전체막은 상기 제1 및 제2 게이트 전극이 형성되기 전에, 상기 내산화 도전체막이 형성된 상태에서, 상기 제1 및 제2 게이트 절연막 중 상기 내산화 도전체막 아래에 위치하지 않은 다른 쪽을 형성하기 위한 산화 공정을 실시할 때, 상기 내산화 도전체막 아래에 위치하는 상기 제1 및 제2 게이트 절연막 중 어느 한쪽을 보호하는 반도체 장치.
  3. 제2항에 있어서,
    상기 내산화 도전체막과, 상기 제1 및 제2 게이트 절연막중 적어도 어느 한쪽 절연막 사이에 위치하도록 형성된 도전성 불순물을 갖는 반도체막을 더 포함하는 반도체 장치.
  4. 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치에 있어서,
    제1 전계 효과형 트랜지스터; 및
    제2 전계 효과형 트랜지스터
    를 포함하되,
    상기 제1 전계 효과형 트랜지스터는,
    반도체 기판의 주표면에 제1 채널 영역을 사이에 끼고서, 간격을 두고 형성된 한쌍의 제1 소스/드레인 영역;
    상기 제1 채널 영역상에 형성되고, 제1 막두께를 갖는 제1 게이트 절연막; 및
    상기 제1 게이트 절연막 상에 형성된 제1 게이트 전극
    을 포함하고,
    상기 제2 전계 효과형 트랜지스터는,
    상기 반도체 기판의 주표면에 제2 채널 영역을 사이에 끼고서, 간격을 두고 형성된 한쌍의 제2 소스/드레인 영역;
    상기 제2 채널 영역상에 형성되고, 상기 제1 막두께보다 두꺼운 제2 막두께를 갖는 제2 게이트 절연막; 및
    상기 제2 게이트 절연막 상에 형성된 제2 게이트 전극
    을 포함하고,
    적어도 상기 제1 및 제2 게이트 절연막 중 어느 한쪽 절연막상에 접촉하도록 보호 도전체막이 형성되며,
    상기 보호 도전체막은, 상기 제1 및 제2 게이트 전극이 형성되기 전에, 상기 보호 도전체막이 형성된 상태에서, 상기 제1 및 제2 게이트 절연막 중 상기 보호도전체막 아래에 위치하지 않은 다른쪽을 형성하기 위한 산화 공정을 실시할 때, 상기 보호 도전체막 아래에 위치하는 제1 및 제2 게이트 절연막 중 어느 한쪽을 보호하는 반도체 장치.
  5. 제4항에 있어서,
    상기 보호 도전체막상에 상기 보호 도전체막의 산화를 방지하는 내산화 절연막이 형성되어 있는 반도체 장치.
  6. 제4항에 있어서,
    상기 제1 및 제2 게이트 전극 중 어느 한쪽 전극은 제1 도전체막으로 되는 상기 보호 도전체막과, 상기 제1 도전체막상에 형성된 절연막과, 상기 절연막상에 형성된 제2 도전체막을 갖는 반도체 장치.
  7. 제4항에 있어서,
    상기 제1 게이트 절연막상에 접촉하도록 형성된 제1 보호 도전체막; 및
    상기 제2 게이트 절연막상에 접촉하도록 형성된 제2 보호 도전체막
    을 더 포함하되,
    상기 제1 보호 도전체막의 막두께와 상기 제2 보호 도전체막의 막두께가 실질적으로 동일한 반도체 장치.
  8. 제4항에 있어서,
    아몰퍼스 구조를 갖는 막을 퇴적시킴으로써 형성되는 상기 보호 도전체막을 더 포함하는 반도체 장치.
  9. 제4항에 있어서,
    상기 보호 도전체막상에 접촉하도록 형성된 내산화막을 더 포함하는 반도체 장치.
  10. 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 제조 방법에 있어서,
    반도체 기판의 주표면상에 제1 막두께를 갖는 제1 게이트 절연막을 형성하는 공정;
    상기 제1 게이트 절연막 상에 제1 게이트 전극을 형성하는 공정;
    상기 제1 게이트 전극을 마스크로 하여, 상기 반도체 기판의 주표면에 불순물을 도입함으로써, 제1 채널 영역을 사이에 끼고서, 간격을 두고 한쌍의 제1 소스/드레인 영역을 형성하는 공정;
    상기 반도체 기판의 주표면상에 상기 제1 막두께보다 두꺼운 제2 막두께를 갖는 제2 게이트 절연막을 형성하는 공정;
    상기 제2 게이트 절연막상에 제2 게이트 전극을 형성하는 공정;
    상기 제2 게이트 전극을 마스크로 하여, 상기 반도체 기판의 주표면에 불순물을 도입함으로써, 제2 채널 영역을 사이에 끼고서, 간격을 두고 한쌍의 제2 소스/드레인 영역을 형성하는 공정; 및
    적어도 상기 제1 및 제2 게이트 절연막중 어느 한쪽 절연막 상에 내산화 도전체막을 형성하는 공정
    을 포함하되,
    상기 내산화 도전체막이 형성된 상태에서, 제1 및 제2 게이트 절연막중 다른 한쪽 절연막을 형성하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 내산화 도전체막과, 상기 제1 및 제2 게이트 절연막중 적어도 어느 한쪽 절연막 사이에 위치하도록, 도전성 불순물을 포함하는 반도체막을 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  12. 제10항에 있어서,
    상기 반도체 기판의 주표면상의 상기 제1 및 제2 게이트 절연막중 어느 한쪽 절연막을 형성하는 영역에 기판 보호막을 형성하는 공정; 및
    상기 기판 보호막이 존재하는 상태에서, 상기 제1 및 제2 게이트 절연막중 다른 한쪽 절연막 및 상기 내산화 도전체막을 형성하는 공정
    을 더 포함하는 반도체 장치의 제조 방법.
  13. 제10항에 있어서,
    상기 제1 및 제2 게이트 절연막중 어느 한쪽 절연막을 형성하기 전에, 상기 제1 및 제2 게이트 절연막중 어느 한쪽 절연막이 형성되는 영역에 위치하는 상기 반도체 기판의 주표면의 일부를 제거하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  14. 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 제조 방법에 있어서,
    반도체 기판의 주표면상에 제1 막두께를 갖는 제1 게이트 절연막을 형성하는 공정;
    상기 제1 게이트 절연막 상에 제1 게이트 전극을 형성하는 공정;
    상기 제1 게이트 전극을 마스크로 하여, 상기 반도체 기판의 주표면에 불순물을 도입함으로써, 제1 채널 영역을 사이에 끼고서, 간격을 두고 한쌍의 제1 소스/드레인 영역을 형성하는 공정;
    상기 반도체 기판의 주표면상에 상기 제1 막두께보다 두꺼운 제2 막두께를 갖는 제2 게이트 절연막을 형성하는 공정;
    상기 제2 게이트 절연막상에 제2 게이트 전극을 형성하는 공정;
    상기 제2 게이트 전극을 마스크로 하여, 상기 반도체 기판의 주표면에 불순물을 도입함으로써, 제2 채널 영역을 사이에 끼고서, 간격을 두고 한쌍의 제2 소스/드레인 영역을 형성하는 공정; 및
    적어도 상기 제1 게이트 절연막 및 제2 게이트 절연막중 어느 한쪽 절연막상에 접촉하도록 보호 도전체막을 형성하는 공정
    을 포함하되,
    상기 보호 도전체막이 형성된 상태에서, 제1 및 제2 게이트 절연막중 다른 한쪽 절연막을 형성하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 제1 및 제2 게이트 절연막중 다른 한쪽 절연막 상에 접촉하도록 도전체막을 형성하는 공정;
    상기 도전체막과 상기 보호 도전체막 상에 접촉하도록 레지스트 패턴을 형성하는 공정; 및
    상기 레지스트 패턴을 마스크로 하여, 상기 도전체막과 상기 보호 도전체막의 일부를 이방성 에칭에 의해 제거함으로써, 상기 제1 게이트 전극과 제2 게이트 전극을 동시에 형성하는 공정
    을 더 포함하는 반도체 장치의 제조 방법.
  16. 복수의 전계 효과형 트랜지스터를 구비하는 반도체 장치의 제조 방법에 있어서,
    제1 및 제2 전계 효과형 트랜지스터를 형성하는 영역에 위치하는 반도체 기판의 주표면상에 절연막을 형성하는 공정;
    상기 제2 전계 효과형 트랜지스터를 형성하는 영역에 위치하는 상기 절연막 상에 레지스트 패턴을 형성하는 공정;
    상기 레지스트 패턴을 마스크로 하여, 상기 제1 전계 효과형 트랜지스터를 형성하는 영역에 위치하는 상기 절연막의 일부를 등방성 에칭에 의해 제거하는 공정;
    상기 레지스트 패턴을 제거하는 공정;
    상기 절연막의 표면 일부를 등방성 에칭에 의해 제거함으로써, 제1 및 제2 게이트 절연막을 형성하는 공정;
    상기 제1 게이트 절연막 상에 제1 게이트 전극을 형성하는 공정;
    상기 제1 게이트 전극을 마스크로 하여, 상기 반도체 기판의 주표면에 불순물을 도입함으로써, 제1 채널 영역을 끼우도록, 간격을 두고서 한쌍의 제1 소스/드레인 영역을 형성하는 공정;
    상기 제2 게이트 절연막 상에 제2 게이트 전극을 형성하는 공정; 및
    상기 제2 게이트 전극을 마스크로 하여, 상기 반도체 기판의 주표면에 불순물을 도입함으로써, 제2 채널 영역을 사이에 끼우고, 간격을 두고 한쌍의 제2 소스/드레인 영역을 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
KR1019980016706A 1997-06-09 1998-05-11 복수의전계효과형트랜지스터를구비하는반도체장치및그의제조방법 KR100335579B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP15094297 1997-06-09
JP97-150942 1997-06-09
JP97-244245 1997-09-09
JP9244245A JPH1167927A (ja) 1997-06-09 1997-09-09 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
KR19990006429A KR19990006429A (ko) 1999-01-25
KR100335579B1 true KR100335579B1 (ko) 2002-06-20

Family

ID=26480371

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980016706A KR100335579B1 (ko) 1997-06-09 1998-05-11 복수의전계효과형트랜지스터를구비하는반도체장치및그의제조방법

Country Status (4)

Country Link
US (3) US6541823B1 (ko)
JP (1) JPH1167927A (ko)
KR (1) KR100335579B1 (ko)
TW (1) TW405252B (ko)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6191017B1 (en) * 1999-04-22 2001-02-20 Lucent Technologies, Inc. Method of forming a multi-layered dual-polysilicon structure
TW557569B (en) * 2000-01-24 2003-10-11 Sony Corp Semiconductor device and manufacturing method thereof
US20020123180A1 (en) * 2001-03-01 2002-09-05 Peter Rabkin Transistor and memory cell with ultra-short gate feature and method of fabricating the same
JP3700708B2 (ja) * 2003-03-26 2005-09-28 ソニー株式会社 半導体装置の製造方法
JP4406540B2 (ja) * 2003-03-28 2010-01-27 シャープ株式会社 薄膜トランジスタ基板およびその製造方法
US6943077B2 (en) * 2003-04-07 2005-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Selective spacer layer deposition method for forming spacers with different widths
US20040238896A1 (en) * 2003-06-02 2004-12-02 Marie Mochizuki Semiconductor device
US7157341B2 (en) * 2004-10-01 2007-01-02 International Business Machines Corporation Gate stacks
US7518196B2 (en) * 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
JP4551795B2 (ja) * 2005-03-15 2010-09-29 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
JP4718894B2 (ja) * 2005-05-19 2011-07-06 株式会社東芝 半導体装置の製造方法
US20060270127A1 (en) * 2005-05-24 2006-11-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming dual gate variable VT device
DE102005046403A1 (de) * 2005-09-28 2007-04-05 Infineon Technologies Ag Halbleiterschaltungsanordnung und Verfahren zu deren Herstellung
US7776695B2 (en) * 2006-01-09 2010-08-17 International Business Machines Corporation Semiconductor device structure having low and high performance devices of same conductive type on same substrate
JP4714065B2 (ja) * 2006-03-31 2011-06-29 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
DE102008030856B4 (de) * 2008-06-30 2015-12-03 Advanced Micro Devices, Inc. Verfahren zur Schwellwerteinstellung für MOS-Bauelemente
JP5435720B2 (ja) * 2009-12-21 2014-03-05 パナソニック株式会社 半導体装置
US8354719B2 (en) * 2010-02-18 2013-01-15 GlobalFoundries, Inc. Finned semiconductor device with oxygen diffusion barrier regions, and related fabrication methods
JP5605182B2 (ja) 2010-11-17 2014-10-15 富士通セミコンダクター株式会社 半導体装置の製造方法及び半導体装置
US9076848B2 (en) * 2013-03-12 2015-07-07 International Business Machines Corporation Semiconductor device channels
US9111935B2 (en) 2013-03-12 2015-08-18 International Business Machines Corporation Multiple-patterned semiconductor device channels
US9099471B2 (en) 2013-03-12 2015-08-04 International Business Machines Corporation Semiconductor device channels
US20140353729A1 (en) * 2013-05-29 2014-12-04 United Microelectronics Corp. Semiconductor structure and method for forming the same
US9670972B2 (en) * 2014-04-28 2017-06-06 Twin Disc, Inc. Trimmed lock-up clutch
US10096596B2 (en) * 2015-12-15 2018-10-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure having a plurality of gate structures
KR102560699B1 (ko) * 2017-10-30 2023-07-27 삼성전자주식회사 이미지 센서

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63252459A (ja) * 1987-04-09 1988-10-19 Seiko Epson Corp 半導体装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01110761A (ja) 1987-10-23 1989-04-27 Nec Corp 半導体装置の製造方法
JP2859288B2 (ja) * 1989-03-20 1999-02-17 株式会社日立製作所 半導体集積回路装置及びその製造方法
JP3189284B2 (ja) 1991-02-14 2001-07-16 ソニー株式会社 半導体装置の製造方法
JPH05267595A (ja) 1992-03-19 1993-10-15 Fujitsu Ltd 半導体装置の製造方法
US5502009A (en) 1995-02-16 1996-03-26 United Microelectronics Corp. Method for fabricating gate oxide layers of different thicknesses
US5567638A (en) * 1995-06-14 1996-10-22 National Science Council Method for suppressing boron penetration in PMOS with nitridized polysilicon gate
KR970013402A (ko) * 1995-08-28 1997-03-29 김광호 플래쉬 메모리장치 및 그 제조방법
US5719425A (en) * 1996-01-31 1998-02-17 Micron Technology, Inc. Multiple implant lightly doped drain (MILDD) field effect transistor
US5987487A (en) * 1996-03-11 1999-11-16 Cirrus Logic, Inc. Methods and apparatus for the processing of digital signals
TW328147B (en) * 1996-05-07 1998-03-11 Lucent Technologies Inc Semiconductor device fabrication
TW301032B (en) * 1996-06-27 1997-03-21 Winbond Electronics Corp Structure of self-aligned salicide device with double sidewall spacers and fabrication method thereof
US5721167A (en) * 1997-02-10 1998-02-24 Motorola, Inc. Process for forming a semiconductor device and a static-random-access memory cell
US6015997A (en) * 1997-02-19 2000-01-18 Micron Technology, Inc. Semiconductor structure having a doped conductive layer
US5885877A (en) * 1997-04-21 1999-03-23 Advanced Micro Devices, Inc. Composite gate electrode incorporating dopant diffusion-retarding barrier layer adjacent to underlying gate dielectric
US5736446A (en) * 1997-05-21 1998-04-07 Powerchip Semiconductor Corp. Method of fabricating a MOS device having a gate-side air-gap structure
US6578597B2 (en) * 2001-03-08 2003-06-17 Stant Manufacturing Inc. Fuel tank vent system with liquid fuel filter

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63252459A (ja) * 1987-04-09 1988-10-19 Seiko Epson Corp 半導体装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
SILICON PROCESSING FOR THE VLSI ERA, VOLUME3, P648-P661 *

Also Published As

Publication number Publication date
KR19990006429A (ko) 1999-01-25
US20030151099A1 (en) 2003-08-14
US6541823B1 (en) 2003-04-01
TW405252B (en) 2000-09-11
JPH1167927A (ja) 1999-03-09
US20050062099A1 (en) 2005-03-24
US6853030B2 (en) 2005-02-08

Similar Documents

Publication Publication Date Title
KR100335579B1 (ko) 복수의전계효과형트랜지스터를구비하는반도체장치및그의제조방법
US6607959B2 (en) Integrated circuit devices having trench isolation structures and methods of fabricating the same
KR100259097B1 (ko) 반도체 소자 및 그의 제조 방법
US6919606B2 (en) Semiconductor device comprising an insulating mask formed on parts of a gate electrode and semiconductor layer crossing an active region
US6271064B2 (en) Thin film transistor and method of manufacturing the same
KR100233286B1 (ko) 반도체 장치 및 그 제조방법
KR100265526B1 (ko) 반도체 장치의 제조방법
KR100255151B1 (ko) 플래쉬 이이피롬 셀 제조 방법
KR100940440B1 (ko) 반도체 소자의 제조 방법
KR100265370B1 (ko) 디램제조방법
KR920000637B1 (ko) Mosfet 제조방법 및 그 소자
KR100261188B1 (ko) 반도체 소자의 제조 방법
KR100361861B1 (ko) 에스.오.아이.소자의제조방법
KR100281889B1 (ko) 필드 실드 분리영역을 갖는 반도체장치 및 그 제조방법
KR0166506B1 (ko) 반도체 소자의 제조방법
KR960002079B1 (ko) 반도체장치의 제조방법
KR0176148B1 (ko) 고전압 반도체장치의 제조방법 및 그 구조
JPH03188637A (ja) 半導体装置の製造方法
JP2000021970A (ja) 半導体装置の製造方法
KR100307540B1 (ko) 반도체소자의 제조방법
KR0167231B1 (ko) 반도체장치의 격리방법
KR20010066382A (ko) 듀얼 게이트절연막을 갖는 반도체장치의 제조방법
KR20030089976A (ko) 반도체소자의 트랜지스터 형성 방법
KR19980019809A (ko) 씨모스(cmos) 반도체장치의 제조방법
KR20000027815A (ko) 모스 트랜지스터의 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120418

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee