KR102560699B1 - 이미지 센서 - Google Patents

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Abstract

본 발명의 기술적 사상은, 고속 이미지 센서의 구현을 위하여, 매우 짧은 시간에 출력 전압을 안정화할 수 있는 구조를 갖는 이미지 센서를 제공한다. 그 이미지 센서는 포토다이오드(Photo-Diode: PD), 및 상기 PD에 축적된 전하를 플로팅 확산(Floating Diffusion: FD) 영역으로 전송하는 전송(transfer) Tr을 구비한 픽셀이 배치된 픽셀 영역; 및 상기 픽셀 영역에 인접하여 배치되고, 제1 Tr, 제2 Tr, 및 제3 Tr이 배치된 Tr 영역;을 포함하고, 상기 제1 Tr의 제1 게이트 전극의 하부에 배치된 제1 게이트 산화막과 상기 제2 Tr의 제2 게이트 전극의 하부에 배치된 제2 게이트 산화막은, 상기 전송 Tr의 게이트 산화막보다 얇은 채널 산화막을 포함한다.

Description

이미지 센서{Image Sensor}
본 발명의 기술적 사상은 이미지 센서에 관한 것으로, 특히 이미지 센서의 안정화(settling) 타임을 감소시킬 수 있는 이미지 센서에 관한 것이다.
이미지 센서는 복수 개의 단위 픽셀들이 2차원 어레이 배열되어 구성된다. 일반적으로 단위 픽셀은 하나의 포토다이오드(photo-diode)와 복수의 픽셀 트랜지스터들로 구성될 수 있다. 여기서, 픽셀 트랜지스터들은 예컨대, 전송 트랜지스터(Transfer Transistor: TG Tr), 리셋 트랜지스터(Reset Transistor: RG Tr), 소스 팔로워 트랜지스터(Source Follower transistor: SF Tr), 및 선택 트랜지스터(Selection transistor: SEL Tr)를 포함할 수 있다. 최근에 픽셀 사이즈의 미세화에 따라, 공유 픽셀 구조가 이미지 센서에 채용되고 있고, 또한, 고속으로 이미지를 촬영할 수 있는 고속 이미지 센서가 개발되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 고속 이미지 센서의 구현을 위하여, 매우 짧은 시간에 출력 전압을 안정화시킬 수 있는 구조를 갖는 이미지 센서를 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은 포토다이오드(Photo-Diode: PD), 및 상기 PD에 축적된 전하를 플로팅 확산(Floating Diffusion: FD) 영역으로 전송하는 전송(transfer) Tr이 배치된 픽셀 영역; 및 상기 픽셀 영역에 인접하여 배치되고, 제1 TR, 제2 Tr, 및 제3 Tr이 배치된 Tr 영역;을 포함하고, 상기 제1 Tr의 제1 게이트 전극의 하부에 배치된 제1 게이트 산화막과 상기 제2 Tr의 제2 게이트 전극의 하부에 배치된 제2 게이트 산화막은, 상기 전송 Tr의 게이트 산화막보다 얇은 채널 산화막을 포함하는, 이미지 센서를 제공한다.
또한, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 하나의 FD 영역을 적어도 2개씩의 PD가 공유하는 구조의 공유 픽셀과 상기 PD에 대응하는 전송 Tr이 배치된 픽셀 영역; 및 상기 픽셀 영역에 인접하여 배치되고, 상기 공유 픽셀에 대응하는 제1 Tr, 제2 Tr, 및 제3 Tr이 배치된 Tr 영역;을 포함하고, 상기 제1 Tr의 제1 게이트 전극의 하부에 배치된 제1 게이트 산화막은, 상기 전송 Tr의 게이트 산화막보다 얇은 제1 채널 산화막을 포함하는, 이미지 센서를 제공한다.
더 나아가, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 복수의 PD들이 하나의 FD 영역을 공유하는 구조의 공유 픽셀; 및 상기 공유 픽셀에 대응하고, 전송 Tr, 제1 Tr, 제2 Tr, 및 제3 Tr을 구비한 픽셀 Tr들;을 포함하고, 상기 제1 Tr의 제1 게이트 전극의 하부에 배치된 제1 게이트 산화막은, 상기 전송 Tr의 게이트 산화막보다 얇은 제1 채널 산화막을 포함하는, 이미지 센서를 제공한다.
본 발명의 기술적 사상에 의한 이미지 센서는, 소스 팔로워 Tr의 게이트 산화막이 다른 픽셀 Tr들의 게이트 산화막보다 얇은 채널 산화막을 포함할 수 있다. 그에 따라, 본 발명의 기술적 사상에 의한 이미지 센서는 소스 팔로워 Tr의 얇은 채널 산화막에 기초하여, 출력 전압(Vout)의 안정화(settling) 타임이 짧아지도록 할 수 있고, 결과적으로, 고속으로 동작할 수 있는 고속 이미지 센서를 구현할 수 있도록 한다.
도 1a는 본 발명의 일 실시예에 따른 이미지 센서의 단위 픽셀에 대한 회로도이다.
도 1b는 도 1a의 회로도에서 소스 팔로워 Tr 부분에 대한 회로도이다.
도 1c는 도 1a의 회로도에서 출력 전압의 안정화 타임의 개념을 보여주는 신호 파형도이다.
도 2a는 본 발명의 일 실시예에 따른 이미지 센서의 공유 단위 픽셀에 대한 회로도이다.
도 2b는 도 2a의 회로도에 대응하는 공유 단위 픽셀에 대한 개략적인 평면도이다.
도 2c는 도 2b의 I-I'과 Ⅱ-Ⅱ'의 부분을 절단하여 보여주는 단면도이다.
도 2d는 도 2c의 소스 팔로워 Tr 부분을 좀더 확대하여 보여주는 단면도이다.
도 3a 내지 도 3e는, 본 발명의 일 실시예들에 따른 이미지 센서들에서, 다양한 형태의 게이트 산화막이 적용된 소스 팔로워 Tr 부분에 대한 평면도들이다.
도 4a는 본 발명의 일 실시예에 따른 공유 픽셀 구조의 이미지 센서에 대한 회로도이다.
도 4b는 도 4a의 회로도에 대응하는 공유 단위 픽셀에 대한 개략적인 평면도이다.
도 4c는 도 4b의 Ⅲ-Ⅲ'의 부분을 절단하여 보여주는 단면도이다.
도 5a 및 도 5b는 본 발명의 일 실시예들에 따른 이미지 센서들에서, Tr 영역을 절단하여 보여주는 단면도들로서, 각각 도 2b 및 도 4b의 I-I'의 부분을 절단한 단면도들에 대응할 수 있다.
도 6a 내지 도 6e는 도 3a의 소스 팔로워 Tr의 구조를 제조하는 과정을 보여주는 단면도들이다.
도 7a 내지 도 7d는 도 3c의 소스 팔로워 Tr의 구조를 제조하는 과정을 보여주는 단면도들이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1a는 본 발명의 일 실시예에 따른 이미지 센서의 단위 픽셀에 대한 회로도이고, 도 1b는 도 1a의 회로도에서 소스 팔로워 Tr 부분에 대한 회로도이며, 도 1c는 도 1a의 회로도에서 출력 전압의 안정화 타임의 개념을 보여주는 신호 파형도이다.
도 1a 내지 도 1c를 참조하면, 본 실시예의 이미지 센서(100)는 단위 픽셀 내에 픽셀 영역(도 2b의 PA 참조)과 Tr 영역(도 2b의 TA 참조)을 포함할 수 있다. 픽셀 영역에는 포토다이오드(110, PD), 전송 Tr(130, TG), 및 플로팅 확산(Floating Diffusion: FD) 영역(120)이 배치되고, Tr 영역에는 리셋 Tr(140, RG), 소스 팔로워 Tr(150, SF), 및 선택 Tr(160, SEL)이 배치될 수 있다. 본 실시예의 이미지 센서(100)는 다수의 단위 픽셀들을 포함하며, 단위 픽셀들은 제1 방향(x 방향) 및 제2 방향(y 방향)을 따라 2차원 어레이 구조로 배치될 수 있다. 한편, 전송 Tr(130), 리셋 Tr(140), 소스 팔로워 Tr(150), 및 선택 Tr(160, SEL)은 픽셀 Tr들이라고 한다.
포토다이오드(110)는 P-N 접합 다이오드로서, 입사된 광량에 비례하여 전하, 예컨대, 음의 전하인 전자와 양의 전하인 정공을 생성할 수 있다. 전송 Tr(130)은 포토다이오드(110)에서 생성된 전하를 플로팅 확산(Floating Diffusion: FD) 영역(120)으로 전송하고, 리셋 Tr(140)은 FD 영역(120)에 저장되어 있는 전하를 주기적으로 리셋(reset)시킬 수 있다. 또한, 소스 팔로워 Tr(150)은 버퍼 증폭기(buffer amplifier)로서 FD 영역(120)에 충전된 전하에 따른 신호를 버퍼링(buffering)하며, 선택 Tr(160)은 스위치 역할을 하는 Tr로서 해당 픽셀을 선택할 수 있다.
본 실시예의 이미지 센서(100)는 씨모스 이미지 센서(CMOS Image Sensor: CIS)일 수 있다. 그러나 본 실시예의 이미지 센서(100)가 CIS에 한정되는 것은 아니다. 본 실시예의 이미지 센서(100)에서, 소스 팔로워 Tr(150)의 게이트 산화막(도 2d의 256 참조)은 다른 픽셀 Tr들(130, 140, 160)의 게이트 산화막보다 얇은 채널 산화막(도 2c 또는 도 2d의 도 256ch 참조)을 포함할 수 있다. 따라서, 본 실시예의 이미지 센서(100)는 소스 팔로워 Tr(150)의 얇은 채널 산화막에 기초하여, 출력 전압(Vout)의 안정화(settling) 타임이 짧아지도록 할 수 있고, 결과적으로, 고속으로 동작할 수 있는 고속 이미지 센서를 구현할 수 있도록 한다.
좀더 구체적으로 설명하면, 소스 팔로워 Tr(150)은 게이트 전극에 게이트 전압(Vin)이 인가되면, 게이트 전압(Vin)에 따라 소스 전압(Vs)이 변하는 식으로 동작하게 된다. 한편, PD 영역(120)이 소스 팔로워 Tr(150)의 게이트 전극으로 연결되므로, 게이트 전압(Vin)은 PD 영역(120)의 전압과 실질적으로 동일할 수 있다. 참고로, 단위 픽셀의 출력 전압(Vout)은 선택 Tr(160)의 소스 쪽 전압에 해당하나, 도 1b에서 선택 Tr(160)은 생략되고 바로 출력 전압(Vout)이 도시되고 있다.
소스 팔로워 Tr(150)에서, 소스 전압(Vs)은 게이트 전압(Vin)과 다음 식(1)과 같은 관계를 가질 수 있다.
Vs = 0.9 * (Vin - 0.5)............................... 식(1)
식(1)에 근거하여, 게이트 전극과 소스 사이의 전압인 게이트-소스 전압(Vgs)이 바로 구해질 수 있다. 예컨대, 게이트 전압(Vin)이 2.5V인 경우, 소스 전압(Vs)는 식(1)에 의해 1.8V가 되고, 따라서 게이트-소스 전압(Vgs)은 0.7V가 될 수 있다.
일반적으로 Tr을 제조할 때, 최대 게이트-소스 전압에 기초하여 게이트 산화막이 두께가 결정될 수 있다. 한편, 기존의 이미지 센서의 경우, 모든 픽셀 Tr들에서 게이트 산화막이 동일한 두께로 형성되고, 그에 따라, 게이트 산화막은 최대 게이트-소스 전압을 갖는 Tr, 예컨대, 전송 Tr(130)의 게이트-소스 전압에 맞춰 게이트 산화막의 두께가 형성된다. 그러나 앞서 식(1)의 설명 부분에서 알 수 있듯이, 소스 팔로워 Tr(150)의 게이트-소스 전압(Vgs)은 전송 Tr(130)의 게이트-소스 전압에 비해 상당히 낮을 수 있다. 예컨대, 전송 Tr(130)의 게이트-소스 전압은 3V 이상일 수 있으나, 소스 팔로워 Tr(150)의 게이트-소스 전압(Vgs)은 1.5V 이하일 수 있다. 물론, 전송 Tr(130)과 소스 팔로워 Tr(150)의 게이트-소스 전압이 상기 수치들에 한정되는 것은 아니다.
한편, 고속 이미지 센서를 구현하기 위해서는 출력 전압(Vout)의 안정화(settling) 타임이 짧아야 한다. 이러한 출력 전압(Vout)의 안정화 타임은 출력 전압(Vout) 라인의 RC 딜레이에 의해 결정되는데, 커패시턴스 성분에는 출력 전압(Vout) 라인 자체가 갖는 커패시턴스에 의한 영향이 가장 크고, 저항 성분에는 소스 팔로워 Tr(150)의 출력 저항에 의한 영향이 가장 클 수 있다. 출력 전압(Vout) 라인 자체의 커패시턴스는 어느 정도 일정하다고 가정하면, RC 딜레이를 감소시키기 위해서 소스 팔로워 Tr(150)의 출력 저항을 감소시켜야 한다. 일반적으로 Tr의 출력 저항은 트랜스컨덕턱스(transconductance, gm)의 역수에 비례하고, 그에 따라, Tr의 출력 저항을 감소시키기 위해서는 gm을 증가시켜야 한다. 한편, gm은 Tr의 게이트 산화막의 두께에 반비례한다.
정리하면, 소스 팔로워 Tr(150)의 게이트 산화막의 두께를 얇게 할수록, 소스 팔로워 Tr(150)의 출력 저항이 감소하여 출력 전압(Vout) 라인의 RC 딜레이가 감소하고, 그에 따라, 출력 전압(Vout)의 안정화 타임이 짧아지게 할 수 있다. 참고로, 최종적으로 출력되는 출력 전압(Vout)은 안정화 타임에서 측정된 전압으로, 안정화 타임이 짧을수록 출력 전압(Vout)이 빠르게 출력되므로, 이미지 센서의 동작 속도가 빨라지게 된다. 결국, 본 실시예의 이미지 센서(100)는, 소스 팔로워 Tr(150)의 채널 영역 상의 게이트 산화막의 두께를 감소시킴으로써, 출력 전압(Vout)의 안정화 타임이 짧아지도록 할 수 있고, 그에 따라, 고속 이미지 센서를 구현할 수 있도록 한다.
출력 전압(Vout)의 안정화 타임에 대하여, 도 1c의 신호 파형도를 가지고 간단히 설명하면 다음과 같다. 전송 Tr(130)이 온-타임(Ton)에서 턴-온 되고, 오프-타임(Toff)에서 턴-오프 될 때, 드레인 쪽의 전압, 즉, FD 영역(120)의 전압 또는 소스 팔로워 Tr(150)의 게이트 전압(Vin)은 중간의 신호 파형도에 도시된 바와 같이 비교적 작은 RC 딜레이를 가질 수 있다. 그에 반해, 최하부의 신호 파형도에서 알 수 있듯이, 출력 전압(Vout)은 상당히 큰 RC 딜레이를 가질 수 있다. 전술한 바와 같이, 출력 전압(Vout)의 RC 딜레이는 소스 팔로워 Tr(150)의 출력 저항에 의해 크게 영향을 받을 수 있다.
한편, 안정화 타임은, 출력 전압(Vout)을 최종 정상상태 값과 비교하여 그 차이가 요구되는 % 범위 내에 들어오는 시간을 의미할 수 있다. 예컨대, 차이가 1%의 범위 내에 들어오기를 요구하는 경우에 안정화 타임은 시정수(τ=RC)의 5배 정도로 설정될 수 있다. 최하부의 신호 파형도의 실선으로 나타난 바와 같이, RC 딜레이가 큰 경우에는 안정화 타임(Tset1)은 길어질 수 있다. 그에 반해, 점선으로 나타난 바와 같이 RC 딜레이가 작아지면 안정화 타임(Tset2)도 짧아지게 된다. 결국, 소스 팔로워 Tr(150)의 게이트 산화막을 얇게 하여 출력 저항을 감소시킴으로써, 출력 전압(Vout)의 RC 딜레이를 감소시킬 수 있고, 그에 따라, 출력 전압(Vout)의 안정화 타임이 짧아지도록 할 수 있다.
참고로, 다수의 Tr들을 형성할 때, 게이트 산화막의 두께를 2가지 종류로 형성하는 기술을 듀얼 게이트 산화막 기술(dual gate oxide scheme)이라고 하고, 3가지 종류로 형성하는 기술을 트리플(triple) 게이트 산화막 기술이라고 한다. 본 실시예의 이미지 센서(100)는, 소스 팔로워 Tr(150)이 다른 픽셀 Tr들(130, 140, 160)의 게이트 산화막의 두께와 다른 두께의 채널 산화막을 포함하므로, 일종의 듀얼 게이트 산화막 기술이 적용된 구조라고 볼 수 있다.
도 2a는 본 발명의 일 실시예에 따른 이미지 센서의 공유 단위 픽셀에 대한 회로도이고, 도 2b는 도 2a의 회로도에 대응하는 공유 단위 픽셀에 대한 개략적인 평면도이며, 도 2c는 도 2b의 I-I'과 Ⅱ-Ⅱ'의 부분을 절단하여 보여주는 단면도이며, 도 2d는 도 2c의 소스 팔로워 Tr 부분을 좀더 확대하여 보여주는 단면도이다. 도 1a 및 도 1b의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 2a 내지 도 2d를 참조하면, 본 실시예의 이미지 센서(200)는 픽셀 영역(PA)과 Tr 영역(TA)을 포함할 수 있다. 픽셀 영역(PA)에는 4개의 픽셀들이 배치되고, Tr 영역(TA)에는 전송 Tr들(230)을 제외한 Tr들(240, 250, 260)이 배치될 수 있다. 본 실시예의 이미지 센서(200)에서, 하나의 PD(210)가 하나의 픽셀에 대응하는 것으로 볼 수 있다. 그에 따라, 이하에서, 특별히 언급하지 않으면, PD(210)와 픽셀을 동일 개념으로 취급한다.
본 실시예의 이미지 센서(200)에서, 4개의 픽셀들이 하나의 4-공유(4-shared) 픽셀(SP)을 구성할 수 있다. 예컨대, 4-공유 픽셀(SP)은 4개의 PD들(210, PD1 ~ PD4)이 하나의 FD 영역(220)을 둘러싸면서 공유하는 구조를 가질 수 있다. 도 2b에서, 하나의 4-공유 픽셀(SP)만이 도시되고 있지만, 본 실시예의 이미지 센서(200)는 다수의 4-공유 픽셀들(SP)을 포함하며, 4-공유 픽셀들(SP)은 제1 방향(x 방향) 및 제2 방향(y 방향)을 따라 2차원 어레이 구조로 배치될 수 있다.
4-공유 픽셀(SP)에서, 4개의 PD들(210)에 의한 하나의 FD 영역(220)의 공유는, 도 2a의 회로도를 통해 알 수 있듯이, PD들(210) 각각에 대응하는 전송 Tr들(230)을 통해 이루어질 수 있다. 구체적으로, 제1 PD(210-1, PD1)에 대응하는 제1 전송 Tr(230-1, TG1), 제2 PD(210-2, PD2)에 대응하는 제2 전송 Tr(230-2, TG2), 제3 PD(210-3, PD3)에 대응하는 제3 전송 Tr(230-3, TG3), 및 제4 PD(210-4, PD4)에 대응하는 제4 전송 Tr(230-4, TG4)은 FD 영역(220)을 공통 드레인 영역으로 공유할 수 있다.
한편, 4-공유 픽셀(SP)에서의 공유의 개념은 4개의 PD들(210)이 하나의 FD 영역(220)을 공유한다는 의미뿐만 아니라, 4개의 PD들(210)이 전송 Tr들(230)을 제외한 픽셀 Tr들(240, 250, 260)을 공유한다는 의미를 포함할 수 있다. 즉, 4-공유 픽셀(SP)을 구성하는 4개의 PD들(210)은 리셋 Tr(240), 소스 팔로워 Tr(250) 및 선택 Tr(260)을 공유할 수 있다. 리셋 Tr(240), 소스 팔로워 Tr(250), 및 선택 Tr(260)은 Tr 영역(TA)에서 제2 방향(y 방향)을 따라 배치될 수 있다. 그러나 픽셀 영역(PA) 내의 PD들(210) 및 전송 Tr들(230)의 배치 구조에 따라, 리셋 Tr(240), 소스 팔로워 Tr(250) 및 선택 Tr(260)은 Tr 영역(TA)에서 제1 방향(x 방향)을 따라 배치될 수 있다.
리셋 Tr(240), 소스 팔로워 Tr(250) 및 선택 Tr(260)이 4개의 PD들(210)에 의해 공유된다는 점을 제외하고, 그 구조나 동작 등은, 기본적으로, 도 1a의 이미지 센서(100)의 픽셀들 각각에 배치된 리셋 Tr(140), 소스 팔로워 Tr(150) 및 선택 Tr(160)과 실질적으로 동일할 수 있다.
좀더 구체적으로 설명하면, 도 2c 및 도 2d에서 도시된 바와 같이, 리셋 Tr(240)은 게이트 전극(242), 소스/드레인 영역(SD), 및 채널 영역(CH)을 포함할 수 있다. 게이트 전극(242)의 양 측벽으로 스페이서(244)가 배치될 수 있다. 도시하지는 않았지만, 게이트 전극(242)의 상면 상에 캡핑 절연막이 배치될 수 있다. 소스/드레인 영역(SD)은 기판(201)의 상부 영역에 배치되고, 저농도 불순물 영역(202)과 고농도 불순물 영역(204)을 포함할 수 있다. 채널 영역(CH)은 게이트 전극(242)의 하부의 기판(201)의 상부 영역에 배치될 수 있다. 채널 영역(CH)과 게이트 전극(242) 사이에는 게이트 산화막이 개재될 수 있다. 예컨대, 기판(201) 상에 배치된 산화막(206) 중에 게이트 전극(242)의 하부에 배치된 부분이 게이트 산화막에 포함될 수 있다.
선택 Tr(260)은 게이트 전극(262), 소스/드레인 영역(SD), 및 채널 영역(CH)을 포함할 수 있다. 게이트 전극(262), 소스/드레인 영역(SD), 및 채널 영역(CH)의 구조는 리셋 Tr(240)에서 설명한 바와 같다.
소스 팔로워 Tr(250)은 게이트 전극(252), 소스/드레인 영역(SD), 및 채널 영역(CH)을 포함할 수 있다. 소스 팔로워 Tr(250)의 사이즈는 다른 픽셀 Tr들(230, 240, 260)의 사이즈에 비해 클 수 있다. 예컨대, 소스 팔로워 Tr(250)의 게이트 전극(252)의 길이가 다른 픽셀 Tr들(230, 240, 260)의 게이트 전극(232, 242, 262)의 길이보다 클 수 있다. 여기서, 게이트 전극의 길이는 소스 영역과 드레인 영역 사이의 거리로 정의될 수 있다.
소스 팔로워 Tr(250)의 게이트 산화막(256)은 다른 픽셀 Tr들(230, 240, 260)의 게이트 산화막보다 얇은 채널 산화막(256ch)을 포함할 수 있다. 예컨대, 게이트 산화막(256)은 채널 산화막(256ch)과, 채널 산화막(256ch)을 둘러싸는 외곽 산화막(256out)을 포함할 수 있다. 채널 산화막(256ch)의 제1 두께(t1)는 외곽 산화막(256out)의 제2 두께(t2)보다 얇을 수 있다. 한편, 외곽 산화막(256out)의 제2 두께(t2)는 다른 픽셀 Tr들(230, 240, 260)의 게이트 산화막의 두께와 실질적으로 동일할 수 있다.
한편, 도 2d에서 알 수 있듯이, 채널 산화막(256ch)이 배치된 채널 영역(CH)의 상면(S1)은 산화막(206)이 배치된 소스/드레인 영역(SD)의 상면(S2)보다 낮을 수 있다. 예컨대, 채널 영역(CH)의 상면(S1)은 제1 높이(H1)를 가지며, 소스/드레인 영역(SD)의 상면(S2)은 제1 높이(H1)보다 높은 제2 높이(H2)를 가질 수 있다. 이는, 채널 산화막(256ch)을 형성하는 과정에서 나타나는 결과로 그에 대해서는 도 6a 내지 도 6e의 설명 부분에서 좀더 상세히 설명한다.
소스 팔로워 Tr(250)의 게이트 산화막(256)의 구조에 기초하여, 게이트 전극(252)은 채널 산화막(256ch)에 대응하는 부분이 하부로 돌출된 구조를 가질 수 있다. 예컨대, 게이트 전극(252)은 채널 산화막(256ch)에 대응하는 부분에서 두껍고, 외곽 산화막(256out)에 대응하는 부분에서 상대적으로 얇을 수 있다.
한편, 픽셀 영역(PA)의 제2 전송 Tr(230-2)은 게이트 전극(232), 제2 PD(210-2), FD 영역(220), 및 채널 영역(CH)을 포함할 수 있다. 제2 PD(210-2)와 FD 영역(220)은 제2 전송 Tr(230-2)의 소스 영역과 드레인 영역에 해당할 수 있다. 제2 PD(210-2)은 기판(201)의 상부 영역의 p형 반도체 영역(212)과 하부의 n형 반도체 영역(214)을 포함할 수 있다. 제2 전송 Tr(230-2)의 게이트 산화막은 외곽 산화막(256out)과 실질적으로 동일한 제2 두께(t2)를 가질 수 있다. 다른 전송 Tr들(230-1, 230-3, 230-4)은 제2 전송 Tr(230-2)과 실질적으로 동일한 구조를 가질 수 있다.
한편, 도 2a의 회로도를 통해 픽셀 Tr들(230, 240, 250, 260)의 연결관계를 간단히 살펴 보면, 4개의 PD들(210)은 각각 대응하는 4개의 전송 Tr들(230)의 소스 영역을 구성할 수 있다. FD 영역(220)은 전송 Tr들(230)의 공통 드레인 영역을 구성하며, 배선(280)에 의해 리셋 Tr(240)의 소스 영역에 연결될 수 있다. 또한, FD 영역(220)은 배선(280)을 통해 소스 팔로워 Tr(250)의 게이트 전극에도 연결될 수 있다. 리셋 Tr(240)의 드레인 영역과 소스 팔로워 Tr(250)의 드레인 영역이 공유되고 전원 전압(Vpix)으로 연결될 수 있다. 소스 팔로워 Tr(250)의 소스 영역과 선택 Tr(260)의 드레인 영역이 서로 공유될 수 있다. 선택 Tr(260)의 소스 영역에는 출력 전압(Vout)이 연결될 수 있다. 즉, 선택 Tr(260)의 소스 영역의 전압이 출력 전압(Vout)으로서 컬럼 라인을 통해 출력될 수 있다.
본 실시예의 이미지 센서(200)에서, 단위 공유 픽셀은 하나의 4-공유 픽셀(SP)과 그에 대응한 Tr 영역(TA)의 TR들(240, 250, 260)로 구성될 수 있고, 4-공유 픽셀(SP)에는 공유된 PD들(210)의 개수에 대응하는 전송 Tr들(230)이 배치될 수 있다. 본 실시예의 이미지 센서(200)는, 예컨대, CIS일 수 있다.
한편, 지금까지 4개의 픽셀들이 하나의 4-공유 픽셀(SP)을 구성한 구조를 가지고 설명하였지만, 본 실시예의 이미지 센서의 공유 픽셀 구조가 그에 한정되는 것은 아니다. 예컨대, 본 실시예의 이미지 센서에서, 공유 픽셀은 2개의 픽셀들이 하나의 2-공유 픽셀을 구성하거나, 8개의 픽셀들이 하나의 8-공유 픽셀을 구성한 구조를 가질 수도 있다.
전술한 바와 같이, 본 실시예의 이미지 센서(200)는, 소스 팔로워 Tr(250)의 게이트 산화막(256)이 다른 픽셀 Tr들(230, 240, 260)의 게이트 산화막보다 얇은 채널 산화막(256ch)을 포함할 수 있다. 그에 따라, 본 실시예의 이미지 센서(200)는 짧은 출력 전압(Vout)의 안정화 타임을 가지고 고속으로 동작할 수 있는 고속 이미지 센서를 구현할 수 있도록 한다.
도 3a 내지 도 3e는, 본 발명의 일 실시예들에 따른 이미지 센서들에서, 다양한 형태의 게이트 산화막이 적용된 소스 팔로워 Tr 부분에 대한 평면도들이다. 도 1a 내지 도 2d의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 3a를 참조하면, 본 실시예의 이미지 센서(200a)에서, 소스 팔로워 Tr(250a)은 게이트 산화막이 채널 산화막(256ch-a)을 포함하되, 점선의 네모로 도시된 바와 같이 채널 산화막(256ch-a)은 전체가 게이트 전극(252)에 의해 덮이고, 또한, 소스 영역과 드레인 영역 사이에만 배치될 수 있다. 여기서, 게이트 산화막은 게이트 전극(252)과 실질적으로 동일한 사이즈를 갖는 것으로 볼 수 있고, 이하의 실시예들에서도 동일한 개념이 적용될 수 있다.
도 3b를 참조하면, 본 실시예의 이미지 센서(200b)에서, 소스 팔로워 Tr(250b)은 게이트 산화막이 채널 산화막(256ch-b)을 포함하되, 점선의 네모로 도시된 바와 같이 채널 산화막(256ch-b)은 전체가 게이트 전극(252)에 의해 덮이고, 소스 영역과 드레인 영역 사이에 배치될 수 있다. 또한, 채널 산화막(256ch-b)은 도 3a에서의 채널 산화막(256ch-a)과 비교하여 게이트 전극(252)의 폭 방향으로 좀더 확장될 수 있다.
도 3c를 참조하면, 본 실시예의 이미지 센서(200c)에서, 소스 팔로워 Tr(250c)은 채널 산화막(256ch-c)을 포함하되, 점선의 네모로 도시된 바와 같이 채널 산화막(256ch-c)은 게이트 전극(252)의 길이 방향으로 게이트 전극(252)의 양 측면에서 확장하여 돌출될 수 있다. 그에 따라, 소스 팔로워 Tr(250c)의 게이트 산화막은 채널 산화막(256ch-c)의 중심 부분만을 포함할 수 있다. 한편, 채널 산화막(256ch-c)은 게이트 전극(252)의 폭 방향으로 소스 영역과 드레인 영역 사이에만 배치될 수 있다.
도 3d를 참조하면, 본 실시예의 이미지 센서(200d)에서, 소스 팔로워 Tr(250d)은 채널 산화막(256ch-d)을 포함하되, 점선의 네모로 도시된 바와 같이 채널 산화막(256ch-d)은 게이트 전극(252)의 폭 방향으로 게이트 전극(252)의 양 측면에서 확장하여 돌출될 수 있다. 그에 따라, 소스 팔로워 Tr(250d)의 게이트 산화막은 채널 산화막(256ch-d)의 중심 부분만을 포함할 수 있다. 한편, 채널 산화막(256ch-d)은 게이트 전극(252)의 길이 방향으로 소스 영역과 드레인 영역 사이에만 배치될 수 있다.
도 3e를 참조하면, 본 실시예의 이미지 센서(200e)에서, 소스 팔로워 Tr(250e)은 채널 산화막(256ch-e)을 포함하되, 점선의 네모로 도시된 바와 같이 채널 산화막(256ch-e)은 게이트 전극(252)의 길이 방향과 폭 방향으로 게이트 전극(252)의 네 측면에서 모두 확장하여 돌출될 수 있다. 채널 산화막(256ch-e)의 수평 단면적은 게이트 전극(252)의 수평 단면적보다 크고, 게이트 전극(252) 전체가 채널 산화막(256ch-e) 내부 상부에 배치될 수 있다. 또한, 소스 팔로워 Tr(250e)의 게이트 산화막이 채널 산화막(256ch-e)에 포함될 수 있다.
한편, 채널 산화막((256ch)이 넓을수록 소스 팔로워 Tr(250)의 고속 동작, 노이즈 감소 등 Tr 특성의 측면에서 유리할 수 있다. 그러나 PD(210)와 함께 고려할 때, 채널 산화막((256ch)이 넓어지면 PD(210)에서의 누설 전류가 증가할 가능성이 있다. 따라서, Tr 특성과 PD(210)의 누설 전류 등을 함께 고려하여 적절한 사이즈 및 구조의 채널 산화막이 소스 팔로워 Tr(250)에 적용될 수 있다.
덧붙여, 도 3a 내지 도 3e에서 5가지의 채널 산화막의 형태가 예시되고 있지만, 채널 산화막의 형태가 그에 한정되는 것은 아니다. 예컨대, 채널 산화막의 적어도 일부가 소스 팔로워 Tr의 게이트 전극(252)의 하부에 배치되는 한 채널 산화막은 다양한 형태로 변경되어 배치될 수 있다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 공유 픽셀 구조의 이미지 센서에 대한 회로도, 그에 대응하는 공유 단위 픽셀에 대한 개략적인 평면도, 및 도 4b의 Ⅲ-Ⅲ'의 부분을 절단하여 보여주는 단면도이다. 도 1a 내지 도 2d의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 4a 내지 도 4c를 참조하면, 본 실시예의 이미지 센서(200f)는 2개의 소스 팔로워 Tr(250-1, 250-2)을 포함한다는 측면에서, 도 2a의 이미지 센서(200)와 다를 수 있다. 구체적으로, 본 실시예의 이미지 센서(200f)는 서로 인접하는 제1 소스 팔로워 Tr(250-1, SF1)과 제2 소스 팔로워 Tr(250-2, SF2)을 포함할 수 있다. 또한, 본 실시예의 이미지 센서(200f)가 2개의 소스 팔로워 Tr(250-1, 250-2)을 포함함에 따라, 배선 연결관계가 도 2a의 이미지 센서(200)와 다를 수 있다.
예컨대, 도 4a의 회로도를 통해 픽셀 Tr들(230, 240, 250-1, 250-2, 260)의 연결관계를 간단히 살펴 보면, 픽셀 영역(PA) 내의 PD들(210), 전송 Tr들(230), 및 FD 영역(220)의 연결관계는 도 2a의 회로도에서와 실질적으로 동일할 수 있다. 한편, FD 영역(220)은 제1 배선(280a)을 통해 제1 소스 팔로워 Tr(250-1)과 제2 소스 팔로워 Tr(250-2)의 게이트 전극, 및 리셋 Tr(240)의 소스 영역에 연결될 수 있다.
제2 소스 팔로워 Tr(250-2)과 리셋 Tr(240)의 드레인 영역은 서로 공유되고, 제2 배선(280b)을 통해 제1 소스 팔로워 Tr(250-1)의 드레인 영역에 연결되며, 또한, 전원 전압(Vpix)으로 연결될 수 있다. 제1 소스 팔로워 Tr(250-1)과 제2 소스 팔로워 Tr(250-2)의 소스 영역이 서로 공유되고, 제3 배선(280c)을 통해 선택 Tr(260)의 드레인 영역에 연결될 수 있다. 선택 Tr(260)의 소스 영역에는 출력 전압(Vout)이 연결될 수 있다. 즉, 선택 Tr(260)의 소스 영역의 전압이 출력 전압(Vout)으로서 컬럼 라인을 통해 출력될 수 있다.
한편, 도 2b 및 2c에서 리셋 Tr(240)과 선택 Tr(260)이 소스 팔로워 Tr(250)의 양쪽에 각각 배치되었으나, 본 실시예의 이미지 센서(200f)에서는, 도 4b 및 도 4c에서 확인할 수 있듯이, 리셋 Tr(240)과 선택 Tr(260)은 2개의 소스 팔로워 Tr(250-1, 250-2)의 한쪽에 배치될 수 있다. 이는 2개의 소스 팔로워 Tr(250-1, 250-2)의 소스/드레인 영역의 공유를 위한 결과일 수 있다. 일반적으로, 소스 팔로워 Tr이 홀수개 배치된 경우에는 리셋 Tr과 선택 Tr이 소스 팔로워 Tr의 양쪽으로 배치되고, 소스 팔로워 Tr이 짝수개 배치된 경우에는 리셋 Tr과 선택 Tr이 소스 팔로워 Tr의 한쪽으로 배치될 수 있다. 또한, 도 4c에서 확인할 수 있듯이, 리셋 Tr(240)과 선택 Tr(260)이 2개의 소스 팔로워 Tr(250-1, 250-2)의 한쪽으로 배치된 경우에는, 리셋 Tr(240)과 선택 Tr(260) 사이에 소자 분리막(208)이 배치될 수 있다.
본 실시예의 이미지 센서(200f)에서도, 2개의 소스 팔로워 Tr(250-1, 250-2)의 게이트 산화막은 각각 얇은 채널 산화막(256ch-1, 256ch-2)을 포함할 수 있다. 구체적으로, 제1 소스 팔로워 Tr(250-1)의 게이트 산화막은 제1 채널 산화막(256ch-1)과 외곽 산화막을 포함하고, 제2 소스 팔로워 Tr(250-2)의 게이트 산화막은 제2 채널 산화막(256ch-2)과 외곽 산화막을 포함할 수 있다. 또한, 제1 채널 산화막(256ch-1)과 제2 채널 산화막(256ch-2)은, 외곽 산화막 또는 다른 픽셀 Tr들(230, 240, 260)의 게이트 산화막보다 얇을 수 있다. 여기서, 외곽 산화막은, 도 2c 및 도 2d의 설명 부분에서 설명한 바와 같이, 게이트 산화막 중 채널 산화막(256ch-1, 256ch-2) 외곽에 배치되되 게이트 전극의 하부에 배치된 산화막(206)의 부분으로 정의될 수 있다. 본 실시예의 이미지 센서(200f)에서, 2개의 소스 팔로워 Tr(250-1, 250-2)의 채널 산화막(256ch-1, 256ch-2) 각각의 형태는 도 3a 내지 도 3e의 설명 부분에서 설명한 바와 같이 다양한 형태를 가질 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시예들에 따른 이미지 센서들에서, Tr 영역을 절단하여 보여주는 단면도들로서, 각각 도 2b 및 도 4b의 I-I'의 부분을 절단한 단면도들에 대응할 수 있다. 도 1a 내지 도 2d의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 5a를 참조하면, 본 실시예의 이미지 센서(200g)는 선택 Tr(260a)의 게이트 산화막이 채널 산화막(266ch)을 포함한다는 측면에서, 도 2a의 이미지 센서(200)와 다를 수 있다. 구체적으로, 본 실시예의 이미지 센서(200g)에서, 소스 팔로워 Tr(250)의 게이트 산화막이 채널 산화막(256ch)을 포함하고, 또한, 선택 Tr(260a)의 게이트 산화막이 채널 산화막(266ch)을 포함할 수 있다. 소스 팔로워 Tr(250)과 선택 Tr(260a)의 채널 산화막(256ch, 266ch)은, 외곽 산화막 또는 다른 픽셀 Tr들(230, 240)의 게이트 산화막보다 얇을 수 있다. 본 실시예의 이미지 센서(200g)에서, 선택 Tr(260a)의 채널 산화막(266ch)의 형태는 도 3a 내지 도 3e의 설명 부분에서 설명한 바와 같이 다양한 형태를 가질 수 있다.
본 실시예의 이미지 센서(200g)에서, 소스 팔로워 Tr(250)과 선택 Tr(260a)이 얇은 채널 산화막(256ch, 266ch)을 포함함으로써, 소스 팔로워 Tr(250)의 출력 저항이 좀더 감소할 수 있다. 결과적으로, 본 실시예의 이미지 센서(200g)는 출력 전압(Vout) 라인의 RC 딜레이, 및 출력 전압(Vout)의 안정화 타임이 더욱 짧아질 수 있고, 그에 따라, 고속 이미지 센서 구현에 보다 기여할 수 있다.
덧붙여, 본 실시예의 이미지 센서(200)에서, 선택 Tr(260a)이 채널 산화막(266ch)을 포함하되, 선택 Tr(260a)의 채널 산화막(266ch)이 소스 팔로워 Tr(250)의 채널 산화막(256ch)보다는 두껍게 형성될 수 있다. 그러한 구조로 형성된 경우, 본 실시예의 이미지 센서(200)는, 일종의 트리플 게이트 산화막 기술이 적용된 구조라고 할 수 있다.
도 5b를 참조하면, 본 실시예의 이미지 센서(200h)는 선택 Tr(260a)의 게이트 산화막이 채널 산화막(266ch)을 포함한다는 측면에서, 도 4c의 이미지 센서(200f)와 다를 수 있다. 구체적으로, 본 실시예의 이미지 센서(200h)에서, 2개의 소스 팔로워 Tr(250-1, 250-2)의 게이트 산화막은 각각 채널 산화막(256ch-1, 256ch-2)을 포함하고, 또한, 선택 Tr(260a)의 게이트 산화막이 채널 산화막(266ch)을 포함할 수 있다. 2개의 소스 팔로워 Tr(250-1, 250-2)과 선택 Tr(260a)의 채널 산화막(256ch-1, 256ch-2, 266ch)은, 외곽 산화막 또는 다른 픽셀 Tr들(230, 240)의 게이트 산화막보다 얇을 수 있다. 본 실시예의 이미지 센서(200f)에서, 선택 Tr(260a)의 채널 산화막(266ch)의 형태는 도 3a 내지 도 3e의 설명 부분에서 설명한 바와 같이 다양한 형태를 가질 수 있다.
도 6a 내지 도 6e는 도 3a의 소스 팔로워 Tr의 구조를 제조하는 과정을 보여주는 단면도들이다. 도 1a 내지 도 2d의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 6a를 참조하면, 기판(201) 상에 제1 산화막(206a)을 형성한다. 기판(201)은 실리콘 웨이퍼, 또는 에피택셜 웨이퍼, 또는 SOI(Silicon On Insulator) 웨이퍼일 수 있다. 물론, 기판(201)이 상기 웨이퍼들에 한정되는 것은 아니다. 한편, 기판(201)에는, 예컨대, p형의 불순물이 포함될 수 있다. 예컨대, 기판(201)은 p형 기판일 수 있다. 그러나 기판(201)이 p형 기판에 한정되는 것은 아니다.
도시하지 않았지만 기판(201)에 이온 주입 공정이 진행되어 포토다이오드와 웰 영역이 형성될 수 있다. 포토다이오드 및/또는 웰 영역은 차후에 형성되는 셀 분리 구조체를 형성한 후에 형성될 수도 있다. 셀 분리 구조체는, 예컨대 DTI(Deep Trench Isolation) 구조로 형성될 수 있다.
또한, 기판(201)의 상면 상에 마스크 패턴을 형성하고, 마스크 패턴을 식각 마스크로 이용하여 기판(201)의 상부 부분을 식각하여 트렌치를 형성할 수 있다. 이후, 트렌치를 채우는 절연층을 형성하고 CMP(Chemical Mechanical Polishing) 및/또는 에치백(etch back) 등을 이용한 평탄화 공정을 진행할 수 있다. 평탄화 공정을 통해 기판(201)의 상면이 노출되고, STI(Shallow Trench Isolation)층(도 2c의 208 참조)이 형성될 수 있다.
이후, 기판(201)의 상면 전체에 제1 산화막(206a)을 형성한다. 제1 산화막(206a)은 예컨대, 실리콘산화막일 수 있다. 물론, 제1 산화막(206a)의 재질이 실리콘산화막에 한정되는 것은 아니다. 제1 산화막(206a)은 수십 내지 수백Å 정도의 두께로 형성될 수 있다. 물론, 제1 산화막(206a)의 두께가 상기 수치에 한정되는 것은 아니다. 한편, 제1 산화막(206a)은 열산화(thermal oxidation) 방법을 통해 형성될 수 있다. 제1 산화막(206a)이 열산화 방법을 통해 형성됨에 따라, 기판(201)의 실리콘 일부가 소비될 수 있고, 따라서, 제1 산화막(206a)이 형성된 이후의 기판(201)의 상면은 처음 기판(201)의 상면보다 낮을 수 있다.
도 6b를 참조하면, 이후, 제1 산화막(206a) 상에 마스크 패턴을 형성하고, 마스크 패턴을 식각 마스크로 이용하여 제1 산화막(206a)을 식각하여 제1 트렌치(T1)를 형성한다. 제1 산화막(206b)에 형성된 제1 트렌치(T1)는 도시된 바와 같이 기판(201)의 상면을 노출시키고 제1 폭(W1)을 가질 수 있다.
도 6c를 참조하면, 제1 트렌치(T1) 형성 후, 다시 열산화 방법을 이용하여 제2 산화막(206th)을 형성한다. 제2 산화막(206th)이 열산화 방법을 통해 형성되므로 기판(201)이 노출된 제1 트렌치(T1') 부분에서 제2 산화막(206th)이 두껍게 형성되고, 제1 산화막(206a)에 의해 덮인 부분에서 제2 산화막(206th)은 상대적으로 얇게 형성될 수 있다. 한편, 제1 트렌치(T1') 부분의 제2 산화막(206th)의 두께는 제1 산화막(206b)보다는 얇을 수 있다. 예컨대, 제1 트렌치(T1') 부분의 제2 산화막(206th)의 두께는 제1 산화막(206b) 두께의 2/3 이하일 수 있다. 그러나 제2 산화막(206th)의 두께가 그에 한정되는 것은 아니다.
전술한 바와 같이, 열산화 방법의 경우, 기판(201)의 실리콘을 소비하고, 그에 따라, 제2 산화막(206th)의 형성에 의해 기판(201)의 상면이 낮아질 수 있다. 예컨대, 제2 산화막(206th)이 형성되기 전의 기판(201)의 상면이 점선으로 표시되어 있다. 또한, 제1 트렌치(T1') 부분에서 제2 산화막(206th)이 두껍게 형성되어 실리콘이 많이 소비되므로, 제1 트렌치(T1') 부분의 기판(201)의 상면이 다른 부분의 기판(201)의 상면보다 더 낮아짐을 확인할 수 있다.
한편, 제1 산화막(206a)과 제2 산화막(206th)의 재질은 실질적으로 동일하므로, 제1 산화막(206a)과 제2 산화막(206th)은 서로 구별이 되지 않을 수 있다. 그에 따라, 이하의 도면에서는 제1 산화막(206a)과 제2 산화막(206th)의 구별없이 도시한다. 또한, 도 6d에 표시된 바와 같이, 제1 트렌치(T1') 부분에서 제2 산화막(206th)이 채널 산화막(256ch)을 구성하고, 그 외의 부분에서 제1 산화막(206a)과 제2 산화막(206th)이 함께 하나의 산화막(206)을 구성할 수 있다.
도 6d를 참조하면, 산화막(206)과 채널 산화막(256ch) 상에 게이트 전극용 도전막(252l)을 형성한다. 게이트 전극용 도전막(252l)은 메탈 또는 폴리실리콘으로 형성될 수 있다. 게이트 전극용 도전막(252l)은 수백Å 이상으로 비교적 두껍게 형성될 수 있다. 한편, 도시된 바와 같이, 게이트 전극용 도전막(252l)의 상면에는 제1 트렌치(T1') 부분에 대응하여 리세스(R)가 형성될 수 있다. 다만, 제2 산화막(206th)이 형성된 후에 남은 제1 트렌치(T1')의 깊이는 매우 얇으므로, 게이트 전극용 도전막(252l) 상면의 리세스(R)은 거의 나타나지 않을 수 있다.
도 6e를 참조하면, 게이트 전극용 도전막(252l) 상에 마스크 패턴을 형성하고, 마스크 패턴을 식각 마스크로 이용하여 게이트 전극용 도전막(252l)을 식각하여 게이트 전극들(232, 242, 252, 262)을 형성한다. 채널 산화막(256ch)이 배치된 부분에 소스 팔로워 Tr(도 2c의 250 참조)의 게이트 전극(252)이 형성될 수 있다.
한편, 소스 팔로워 Tr의 게이트 전극(252)의 길이(L)는 제1 폭(W1)보다 클 수 있다. 그에 따라, 게이트 전극(252)은 채널 산화막(256ch)을 완전히 덮고, 그 외곽의 산화막(206)의 일부를 덮을 수 있다. 채널 산화막(256ch)의 외곽으로 게이트 전극(252)에 의해 덮인 부분은 외곽 산화막(256out)에 해당하고, 채널 산화막(256ch)과 함께 소스 팔로워 Tr의 게이트 산화막(256)을 구성할 수 있다.
이러한 소스 팔로워 Tr의 채널 산화막(256ch)의 구조는 도 3a, 도 3b, 및 도 3d의 이미지 센서(200a, 200b, 200d)의 소스 팔로워 Tr(250a, 250b, 250d)의 채널 산화막(256ch-a, 256ch-b, 256ch-d)의 구조에 대응할 수 있다. 한편, 다른 픽셀 Tr들(230, 240, 260)의 게이트 전극(232, 242, 262)은 산화막(206) 상에 형성되고, 따라서, 다른 픽셀 Tr들(230, 240, 260)의 게이트 산화막은 산화막(206)과 실질적으로 동일한 두께를 가질 수 있다.
도 7a 내지 도 7d는 도 3c의 소스 팔로워 Tr의 구조를 제조하는 과정을 보여주는 단면도들이다. 도 1a 내지 도 2d의 설명 부분 및 도 6a 내지 도 6e의 설명 부분에서 이미 설명한 내용은 간단히 설명하거나 생략한다.
도 7a를 참조하면, 도 6a 및 도 6b의 설명 부분에서 설명한 바와 같이, 기판(201) 상에 열산화 방법을 이용하여 산화막을 형성하고, 마스크를 이용하여 산화막을 식각하여 산화막(206a')에 기판(201)의 상면을 노출시키는 제2 트렌치(T2)를 형성한다. 다만, 제2 트렌치(T2)는 제2 폭(W2)을 가질 수 있고, 제2 폭(W2)은 도 6b에서의 제1 트렌치(T1)의 제1 폭(W1)보다 클 수 있다.
도 7b를 참조하면, 제2 트렌치(T2) 형성 후, 도 6c의 설명 부분에서 설명한 바와 같이, 다시 열산화 방법을 이용하여 제2 산화막을 형성한다. 제2 산화막 형성에 의해, 제2 트렌치(T2') 부분에 채널 산화막(256ch')이 형성될 수 있다. 한편, 채널 산화막(256ch') 이외의 부분은 제1 산화막과 제2 산화막이 함께 합쳐서 하나의 산화막(206')을 구성할 수 있다.
도 7c를 참조하면, 이후, 도 6d의 설명 부분에서 설명한 바와 같이, 산화막(206')과 채널 산화막(256ch') 상에 게이트 전극용 도전막(252l')을 형성한다. 한편, 도 7c에 도시된 바와 같이, 게이트 전극용 도전막(252l')의 상면에는 리세스(R')가 형성될 수 있다. 그러나 제2 산화막이 형성된 후에 남은 제2 트렌치(T2')의 깊이는 매우 얇으므로, 게이트 전극용 도전막(252l') 상면의 리세스(R')은 거의 나타나지 않을 수 있다.
도 7d를 참조하면, 게이트 전극용 도전막(252l') 상에 마스크 패턴을 형성하고, 마스크 패턴을 식각 마스크로 이용하여 게이트 전극용 도전막(252l')을 식각하여 게이트 전극들(232, 242, 252, 262)을 형성한다. 채널 산화막(256ch')이 배치된 부분에 소스 팔로워 Tr(도 2c의 250 참조)의 게이트 전극(252)이 형성될 수 있다.
한편, 소스 팔로워 Tr의 게이트 전극(252)의 길이(L)는 제2 폭(W2)보다 작을 수 있다. 게이트 전극(252)은 채널 산화막(256ch')의 일부만을 덮을 수 있고, 그에 따라, 게이트 전극(252)에 의해 덮인 채널 산화막(256ch')의 중심 부분이 소스 팔로워 Tr의 게이트 산화막을 구성할 수 있다.
이러한 소스 팔로워 Tr의 채널 산화막(256ch')의 구조는 도 3c, 및 도 3e의 이미지 센서(200c, 200e)의 소스 팔로워 Tr(250c, 250e)의 채널 산화막(256ch-c, 256ch-e)의 구조에 대응할 수 있다. 한편, 다른 픽셀 Tr들(230, 240, 260)의 게이트 전극(232, 242, 262)은, 도 6e의 설명 부분에서 설명한 바와 같이, 산화막(206') 상에 형성되고, 따라서, 다른 픽셀 Tr들(230, 240, 260)의 게이트 산화막은 산화막(206')과 실질적으로 동일한 두께를 가질 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 200, 200a ~ 200h: 이미지 센서, 110, 210: 포토다이오드(PD), 220: 플로팅 디퓨젼(FD) 영역, 130, 230: 전송 Tr, 140, 240: 리셋 Tr, 150, 250, 250a ~ 250e: 소스 팔로워 Tr, 160, 260: 선택 Tr, 210: 기판, 202: 저농도 불순물 영역, 204: 고농도 불순물 영역, 206, 206', 206a, 206a', 206b: 산화막, 208: STI, 212: p형 반도체 영역, 214: n형 반도체 영역, 232, 242, 252, 262: 게이트 전극, 234, 244, 254, 264: 스페이서, 252l, 252l': 게이트 전극용 도전막, 256: 게이트 산화막, 256ch, 256ch', 256ch-a, 256ch-b, 256ch-c, 256ch-d, 256ch-e, 266ch: 채널 산화막, 256out: 외곽 산화막

Claims (10)

  1. 포토다이오드(Photo-Diode: PD), 및 상기 PD에 축적된 전하를 플로팅 확산(Floating Diffusion: FD) 영역으로 전송하는 전송(transfer) Tr이 배치된 픽셀 영역; 및
    상기 픽셀 영역에 인접하여 배치되고, 제1 Tr, 제2 Tr, 및 제3 Tr이 배치된 Tr 영역;을 포함하고,
    상기 제1 Tr의 제1 게이트 전극의 하부에 배치된 제1 게이트 산화막과 상기 제2 Tr의 제2 게이트 전극의 하부에 배치된 제2 게이트 산화막은, 상기 전송 Tr의 게이트 산화막보다 얇은 채널 산화막을 포함하고,
    상기 제1 Tr은, 상기 제1 게이트 전극의 양 측면으로 기판의 상부 영역에 배치된 소스 영역과 드레인 영역, 및 상기 제1 게이트 전극의 하부의 상기 기판의 상부 영역에 배치된 채널 영역을 포함하며,
    상기 제1 Tr의 상기 채널 산화막은 상기 소스 영역에서 상기 드레인 영역으로 향하는 길이 방향으로 상기 제1 게이트 전극의 양 측면에서 돌출된 형태, 상기 길이 방향에 수직하는 폭 방향으로 상기 제1 게이트 전극의 양 측면에서 돌출된 형태, 및 상기 길이 방향과 폭 방향 각각으로 상기 제1 게이트 전극의 양 측면에서 돌출된 형태 중 어느 하나의 형태를 갖는 것을 특징으로 하는 이미지 센서.
  2. 제1 항에 있어서,
    상기 제1 Tr의 상기 채널 산화막은, 상기 제1 게이트 전극에 의해 완전히 덮인 것을 특징으로 하는 이미지 센서.
  3. 삭제
  4. 제1 항에 있어서,
    상기 제1 Tr은, 상기 제1 게이트 전극의 양 측면으로 기판의 상부 영역에 배치된 소스 영역과 드레인 영역, 및 상기 제1 게이트 전극의 하부의 상기 기판의 상부 영역에 배치된 채널 영역을 포함하고,
    상기 채널 영역의 상면은 상기 소스 및 드레인 영역의 상면보다 낮은 것을 특징으로 하는 이미지 센서.
  5. 제1 항에 있어서,
    상기 제1 게이트 전극은, 상기 제1 Tr의 상기 채널 산화막에 대응하는 부분이 하부로 돌출된 것을 특징으로 하는 이미지 센서.
  6. 하나의 FD 영역을 적어도 2개씩의 PD가 공유하는 구조의 공유 픽셀과 상기 PD에 대응하는 전송 Tr이 배치된 픽셀 영역; 및
    상기 픽셀 영역에 인접하여 배치되고, 상기 공유 픽셀에 대응하는 제1 Tr, 제2 Tr, 및 제3 Tr이 배치된 Tr 영역;을 포함하고,
    상기 제1 Tr의 제1 게이트 전극의 하부에 배치된 제1 게이트 산화막은, 상기 전송 Tr의 게이트 산화막보다 얇은 제1 채널 산화막을 포함하고,
    상기 제2 Tr의 제2 게이트 전극의 하부에 배치된 제2 게이트 산화막은, 상기 제1 채널 산화막과 실질적으로 동일한 두께를 갖는 제2 채널 산화막을 포함하는 것을 특징으로 하는 이미지 센서.
  7. 제6 항에 있어서,
    상기 제1 채널 산화막은, 상기 제1 게이트 전극에 의해 완전히 덮이고, 상기 제1 Tr의 채널 영역 상에 배치된 것을 특징으로 하는 이미지 센서.
  8. 삭제
  9. 제6 항에 있어서,
    상기 제1 Tr은, 상기 제1 게이트 전극의 양 측면으로 기판의 상부 영역에 배치된 소스 영역과 드레인 영역, 및 상기 제1 게이트 전극의 하부의 상기 기판의 상부 영역에 배치된 채널 영역을 포함하고,
    상기 채널 영역의 상면은 상기 소스 및 드레인 영역의 상면보다 낮은 것을 특징으로 하는 이미지 센서.
  10. 복수의 PD들이 하나의 FD 영역을 공유하는 구조의 공유 픽셀; 및
    상기 공유 픽셀에 대응하고, 전송 Tr, 제1 Tr, 제2 Tr, 및 제3 Tr을 구비한 픽셀 Tr들;을 포함하고,
    상기 제1 Tr의 제1 게이트 전극의 하부에 배치된 제1 게이트 산화막은, 상기 전송 Tr의 게이트 산화막보다 얇은 제1 채널 산화막을 포함하고,
    상기 제1 Tr은, 상기 제1 게이트 전극의 양 측면으로 기판의 상부 영역에 배치된 소스 영역과 드레인 영역, 및 상기 제1 게이트 전극의 하부의 상기 기판의 상부 영역에 배치된 채널 영역을 포함하고,
    상기 채널 영역의 상면은 상기 소스 및 드레인 영역의 상면보다 낮은 것을 특징으로 하는 이미지 센서.
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