JPH1167927A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH1167927A
JPH1167927A JP9244245A JP24424597A JPH1167927A JP H1167927 A JPH1167927 A JP H1167927A JP 9244245 A JP9244245 A JP 9244245A JP 24424597 A JP24424597 A JP 24424597A JP H1167927 A JPH1167927 A JP H1167927A
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gate insulating
insulating film
gate electrode
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Kenji Yoshiyama
健司 吉山
Motoshige Igarashi
元繁 五十嵐
Keiichi Yamada
圭一 山田
Katsuya Okada
克也 岡田
Keiichi Higashiya
恵市 東谷
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 ゲート絶縁膜の膜質の劣化を防止して電気的
特性の劣化を防止し得る半導体装置およびその製造方法
を提供する。 【解決手段】 複数の電界効果型トランジスタを備える
半導体装置において、一方のゲート電極１９の側面に、
酸化防止膜２１を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、より特定的には、複数の電界効果
型トランジスタを備える半導体装置およびその製造方法
に関する。
【０００２】
【従来の技術】近年、半導体装置の高集積化、微細構造
化の進展に伴い、外部電圧は従来どおりの値とし、半導
体装置の内部電圧のみを低電圧化した、２電源半導体装
置が知られている。
【０００３】図７９は、従来の複数の電界効果型トラン
ジスタを備える２電源半導体装置の断面構造図である。
【０００４】図７９を参照して、従来の複数の電界効果
型トランジスタを備える２電源半導体装置では、ｐ型の
半導体基板１０１の主表面上に、第１の電源電圧（ｌｏ
ｗＶｄｄ）を印加される第１の電界効果型トランジスタ
と、ｌｏｗ Ｖｄｄより高い第２の電源電圧（ｈｉｇｈ
Ｖｄｄ）を印加される第２の電界効果型トランジスタ
とが間隔を隔てて形成されている。第１および第２の電
界効果型トランジスタの間には、分離酸化膜１０２が形
成されている。
【０００５】ｌｏｗ Ｖｄｄ領域では、半導体基板１０
１の主表面に、第１のチャネル領域を挟むように、間隔
を隔てて１対の第１のソース／ドレイン領域１０８、１
１０が形成されている。この第１のソース／ドレイン領
域１０８、１１０は、第１のチャネル領域に隣接して形
成された低濃度のｎ型不純物拡散層１０８と、ｎ型不純
物拡散層１０８に隣接して形成された高濃度のｎ型不純
物拡散層１１０とからなるＬＤＤ（Lightly Doped Drai
n ）構造を有する。上記第１のチャネル領域上には、第
１のゲート絶縁膜１０６が形成されている。第１のゲー
ト絶縁膜１０６上には、第１のゲート電極１１８が形成
されている。第１のゲート電極１１８の側面には、サイ
ドウォール酸化膜１０９が形成されている。第１のソー
ス／ドレイン領域１０８、１１０と、第１のゲート絶縁
膜１０６と、第１のゲート電極１１８とによって、ｌｏ
ｗ Ｖｄｄが印加される第１の電界効果型トランジスタ
が構成されている。
【０００６】ｈｉｇｈ Ｖｄｄ領域では、半導体基板１
０１の主表面に、第２のチャネル領域を挟むように、間
隔を隔てて１対の第２のソース／ドレイン領域１１６、
１１７が形成されている。この第２のソース／ドレイン
領域１１６、１１７は、上記第２のチャネル領域に隣接
して形成された低濃度のｎ型不純物拡散層１１６と、ｎ
型不純物拡散層１１６に隣接して形成された高濃度のｎ
型不純物拡散層１１７とからなるＬＤＤ構造を有する。
第２のチャネル領域上には、第２のゲート絶縁膜１０４
が形成されている。第２のゲート絶縁膜１０４上には、
第１のゲート絶縁膜１０６が形成されている。第１のゲ
ート絶縁膜１０６上には、第２のゲート電極１１９が形
成されている。第２のゲート電極１１９の側面には、サ
イドウォール酸化膜１２０が形成されている。第２のソ
ース／ドレイン領域１１６、１１７と、第２のゲート絶
縁膜１０４と、第１のゲート絶縁膜１０６と、第１のゲ
ート電極１１９とによって、ｈｉｇｈ Ｖｄｄが印加さ
れる第２の電界効果型トランジスタが構成されている。
このように、ｈｉｇｈ Ｖｄｄが印加される第２の電界
効果型トランジスタのゲート絶縁膜１０４、１０６の膜
厚は、耐圧を考慮して、ｌｏｗ Ｖｄｄが印加される第
１の電界効果型トランジスタの第１のゲート絶縁膜１０
６の膜厚よりも、厚くする必要がある。
【０００７】図８０〜８６を参照して、以下に従来の複
数の電界効果型トランジスタを備える２電源半導体装置
の製造工程を説明する。
【０００８】まず、半導体基板１０１の主表面上に、活
性領域を囲むように分離酸化膜１０２を形成する。そし
て、半導体基板１０１の主表面の活性領域上に、第２の
ゲート絶縁膜１０４を形成する。その後、ｈｉｇｈ Ｖ
ｄｄ領域に位置する第２のゲート絶縁膜１０４上と分離
酸化膜１０２上とにレジストパターン１０５ａを形成す
る。このようにして、図８０に示すような構造が得られ
る。
【０００９】次に、レジストパターン１０５ａをマスク
として用いた等方性エッチングによって、ｌｏｗ Ｖｄ
ｄ領域に位置する第２のゲート絶縁膜１０４を除去し、
図８１に示すような構造を得る。その後、レジストパタ
ーン１０５ａを除去する。
【００１０】次に、図８２に示すように、半導体基板１
０１の主表面上と第２のゲート絶縁膜１０４上とに、第
１のゲート絶縁膜１０６を形成する。
【００１１】次に、第１のゲート絶縁膜１０６と分離酸
化膜１０２との上に、第１のドープトポリシリコン膜１
０３（図８３参照）を堆積する。第１のドープトポリシ
リコン膜１０３の、第１および第２のゲート電極１１
８、１１９（図７９参照）となる領域上に、レジストパ
ターン１０５ｂ，１０５ｃを形成する。このようにし
て、図８３に示すような構造を得る。
【００１２】次に、レジストパターン１０５ｂ，１０５
ｃをマスクとして用いた異方性エッチングを行ない、第
１のドープトポリシリコン膜１０３の一部を除去するこ
とにより、第１のゲート電極１１８と第２のゲート電極
１１９とを形成する。その後、レジストパターン１０５
ｂ，１０５ｃを除去する。このようにして、図８４に示
すような構造を得る。ここで、第２の電界効果型トラン
ジスタのゲート絶縁膜は、第１のゲート絶縁膜１０６と
第２のゲート絶縁膜１０４とにより構成されるので、第
１の電界効果型トランジスタの第１のゲート絶縁膜１０
６より、第２の電界効果型トランジスタのゲート絶縁膜
の膜厚を厚くすることができる。それにより、第２の電
界効果型トランジスタの耐圧を第１の電界効果型トラン
ジスタの耐圧よりも大きくすることができ、その結果、
第２の電界効果型トランジスタに対して、第１の電界効
果型トランジスタより高い電圧を印加することができ
る。
【００１３】そして、図８５に示すように、半導体基板
１０１の主表面の所定領域に、ｎ型の不純物を導入する
ことにより、低濃度のｎ型不純物拡散層１０８、１１６
を形成する。
【００１４】次に、第１および第２のゲート電極１１
８、１１９の側面にサイドウォール酸化膜１０９、１２
０（図８６参照）を形成する。そして、半導体基板１０
１の主表面の所定領域に、ｎ型の不純物を導入すること
により、図８６に示すように、高濃度のｎ型不純物拡散
層１１０、１１７を形成する。
【００１５】このようにして、従来の複数の電界効果型
トランジスタを備える２電源半導体装置は製造されてい
た。
【００１６】ここで、従来の複数の電界効果型トランジ
スタを備える２電源半導体装置の製造工程では、図８０
に示すように、レジストパターン１０５ａを、ｈｉｇｈ
Ｖｄｄ領域に位置する第２のゲート絶縁膜１０４上に
直接塗布している。そのため、その後のレジストパター
ン１０５ａを除去する処理において、第２のゲート絶縁
膜１０４の表面に欠陥（局所的な凹凸）が発生すること
がある。また、レジストパターン１０５ａを除去する際
のライトエッチ処理において、第２のゲート絶縁膜１０
４表面で直接ライトエッチ処理が実施されるので、第２
のゲート絶縁膜１０４の膜厚の減少なども発生すること
がある。これら第２のゲート絶縁膜１０４の表面におけ
る欠陥の発生および膜厚の減少は、第２のゲート絶縁膜
１０４の絶縁耐圧の低下を招き、その結果電界効果型ト
ランジスタを備える半導体装置の電気的特性が劣化する
といった問題が発生していた。
【００１７】このような問題に対する対策として、従
来、図８７〜９３に示すような製造工程が提案されてい
る。
【００１８】図８７〜９３を参照して、以下に従来の提
案された複数の電界効果型トランジスタを備える２電源
半導体装置の製造工程を説明する。
【００１９】まず、ｐ型半導体基板１０１の主表面上
に、活性領域を囲むように分離酸化膜１０２を形成す
る。そして、ｐ型半導体基板１０１の主表面の活性領域
上に、第２のゲート絶縁膜１０４を形成する。第２のゲ
ート絶縁膜１０４と分離酸化膜１０２との上に第１のド
ープトポリシリコン膜１０３を形成する。そして、ｈｉ
ｇｈ Ｖｄｄ領域に位置する第１のドープトポリシリコ
ン膜１０３の、第２のゲート電極１１９（図７９参照）
となる領域上にレジストパターン１０５ａを形成するこ
とにより、図８７に示すような構造を得る。
【００２０】次に、レジストパターン１０５ａをマスク
として用いた異方性エッチングを行ない、第１のドープ
トポリシリコン膜１０３の一部を除去することにより、
図８８に示すような第２のゲート電極１１９を形成す
る。その後、レジストパターン１０５ａを除去する。そ
して、ｈｉｇｈ Ｖｄｄ領域に位置する第２のゲート絶
縁膜１０４と第２のゲート電極１１９との上にレジスト
パターン１０５ｂを形成することにより、図８８に示す
ような構造を得る。
【００２１】ここで、この製造工程では、第２のゲート
絶縁膜１０４上に第２のゲート電極１１９を形成した
後、レジストパターン１０５ｂを形成するので、第２の
ゲート絶縁膜１０４の表面の、第２のゲート電極１１９
と接触する領域上に、レジストパターン１０５ｂが直接
塗布されることを防止できる。これにより、図８０〜８
６に示した製造工程のような第２のゲート絶縁膜１０４
の表面における欠陥の発生を防止することが可能とな
る。
【００２２】この後、図８９に示すように、等方性エッ
チングを用いて、ｌｏｗ Ｖｄｄ領域に位置する第２の
ゲート絶縁膜１０４を除去する。その後、レジストパタ
ーン１０５ｂを除去する。
【００２３】次に、図９０に示すように、第１のゲート
絶縁膜１０６となるシリコン酸化膜を、ｌｏｗ Ｖｄｄ
領域に位置するｐ型半導体基板１０１の主表面上と第２
のゲート絶縁膜１０４上と第２のゲート電極１１９の表
面上とに形成する。
【００２４】次に、第１のゲート絶縁膜１０６と分離酸
化膜１０２との上に、第２のドープトポリシリコン膜１
０７（図９１参照）をＣＶＤ法を用いて形成する。そし
て、第２のドープトポリシリコン膜１０７の、第１のゲ
ート電極１１８（図９３参照）となる領域上に、レジス
トパターン１０５ｃ（図９１参照）を形成する。このよ
うにして、図９１に示すような構造を得る。
【００２５】次に、レジストパターン１０５ｃをマスク
として用いる異方性エッチングを行ない、第２のドープ
トポリシリコン膜１０７の一部を除去することにより、
第１のゲート電極１１８（図９２参照）を形成する。こ
の異方性エッチングの際、第２のゲート電極１１９の側
面にも、第２のドープトポリシリコン膜１０７の一部が
残存している。その後、レジストパターン１０５ｃを除
去する。そして、ｌｏｗ Ｖｄｄ領域に位置する第１の
ゲート絶縁膜１０６と第１のゲート電極１１８との上に
レジストパターン１０５ｄ（図９２参照）を形成する。
このようにして、図９２に示すような構造を得る。
【００２６】次に、等方性エッチングにより第２のゲー
ト電極の側面に残存している第２のドープトポリシリコ
ン膜１０７を除去した後、レジストパターン１０５ｄを
除去する。そして、不純物の導入による低濃度のｎ型不
純物拡散層１０８、１１６（図９３参照）の形成、サイ
ドウォール酸化膜１０９、１２０（図９３参照）の形
成、高濃度のｎ型不純物拡散層１１０、１１７（図９３
参照）の形成などを実施し、図９３に示すような半導体
装置を得る。
【００２７】
【発明が解決しようとする課題】上記のように、図８７
〜９３に示した、従来の提案された２電源半導体装置の
製造工程では、第２のゲート絶縁膜１０４の表面におけ
る欠陥の発生を防止するために、図８８に示すように、
レジストパターン１０５ｂの形成前に第２のゲート電極
１１９を形成している。しかし、この２電源半導体装置
の製造工程では、図９０に示す工程において、第１のゲ
ート絶縁膜１０６を形成する際、図９４に示すように、
第２のゲート電極１１９と第２のゲート絶縁膜１０４と
の接触部の端部１２３において、ドープトポリシリコン
からなるゲート電極１１９が酸化される。そのため、シ
リコン酸化膜１２４が第２のゲート絶縁膜１０４と第２
のゲート電極１１９との接触面に沿って成長する。以
下、この成長したシリコン酸化膜をゲートバーズビーク
という。ここで、図９４は、図９０に示した領域１１０
の拡大図である。ゲートバーズビークで生じたゲート酸
化膜は、ポリシリコンから形成された酸化膜なので、膜
質も悪く、膜厚の制御も困難である。その結果、電界効
果型トランジスタを備える半導体装置の電気的特性が劣
化するといった問題が発生していた。
【００２８】この発明は、上記のような課題を解決する
ためになされたものであり、この発明の１つの目的は、
ゲート絶縁膜の膜質の劣化を防止して電気的特性の劣化
を防止し得る、半導体装置を提供することである。
【００２９】この発明のもう１つの目的は、ゲートバー
ズビークの発生を防止し得る半導体装置を提供すること
である。
【００３０】この発明のさらにもう１つの目的は、ゲー
ト絶縁膜の膜質の低下を防止し得る半導体装置の製造方
法を提供することである。
【００３１】
【課題を解決するための手段】請求項１における半導体
装置は、複数の電界効果型トランジスタを備える半導体
装置であって、第１の電界効果型トランジスタと、第２
の電界効果型トランジスタとを備えている。
【００３２】上記第１の電界効果型トランジスタは、１
対の第１のソース／ドレイン領域と、第１のゲート絶縁
膜と、第１のゲート電極とを含んでいる。上記第２の電
界効果型トランジスタは、１対の第２のソース／ドレイ
ン領域と、第２のゲート絶縁膜と、第２のゲート電極と
を含んでいる。第１のソース／ドレイン領域は、半導体
基板の主表面に第１のチャネル領域を挟むように、間隔
を隔てて形成されている。第１のゲート絶縁膜は、第１
の膜厚を有するように、上記第１のチャネル領域上に形
成されている。第２のソース／ドレイン領域は、半導体
基板の主表面に第２のチャネル領域を挟むように、間隔
を隔てて形成されている。第２のゲート絶縁膜は、第１
の膜厚より厚い第２の膜厚を有するように、上記第２の
チャネル領域上に形成されている。第２のゲート電極
は、第２のゲート絶縁膜上に形成されている。そして、
第１および第２のゲート電極のいずれか一方の側面に
は、上記ゲート電極の酸化を防止する酸化防止膜を形成
している。請求項１に記載の発明では、このように、第
１および第２のゲート電極のいずれか一方の側面に、ゲ
ート電極の酸化を防止する酸化防止膜を形成することに
より、後述する製造工程において、この一方のゲート電
極の側面に酸化防止膜を形成した状態で、他の一方の電
界効果型トランジスタのゲート絶縁膜を形成する酸化工
程を実施することができる。そのため、上記ゲート電極
の側面下部が酸化されることを防止することができ、ゲ
ートバーズビークの発生を防止することができる。それ
により、電界効果型トランジスタのしきい値電圧の上昇
を防止でき、その結果、複数の電界効果型トランジスタ
を備える半導体装置の電気的特性の劣化を防止すること
ができる。
【００３３】請求項２における半導体装置は、請求項１
の構成において、上記酸化防止膜が、シリコン窒化膜か
らなるサイドウォールである。シリコン窒化膜はシリコ
ン酸化膜などに比べると、酸素原子の拡散を阻止する能
力が高い。そのため、上記他の一方の電界効果型トラン
ジスタのゲート絶縁膜を形成する酸化工程を実施する
際、上記ゲート電極の側面におけるゲートバーズビーク
の発生をより確実に防止することが可能となる。その結
果、複数の電界効果型トランジスタを備える半導体装置
の電気的特性の劣化をより確実に防止することができ
る。
【００３４】請求項３における半導体装置は、請求項１
または２の構成において、上記第２のソース／ドレイン
領域が、低不純物濃度領域と中不純物濃度領域と高不純
物濃度領域とを含んでいる。低不純物濃度領域を、上記
第２のチャネル領域に隣接するように形成する。中不純
物濃度領域を、低不純物濃度領域に隣接するように形成
する。高不純物濃度領域を、中不純物濃度領域に隣接す
るように形成する。請求項３に記載の発明では、このよ
うに、第２のチャネル領域に隣接する第２のソース／ド
レイン領域の不純物濃度を３段階に徐々に低減させるこ
とにより、第２のチャネル領域と第２のソース／ドレイ
ン領域との境界領域近傍における高電界を有効に低減す
ることができる。そのため、高いエネルギを持つ電子の
発生を防止することが可能となる。それにより、この高
いエネルギを持つ電子が第２のゲート絶縁膜に導入され
ることに起因する電界効果型トランジスタのしきい値電
圧の変動を防止することができる。その結果、複数の電
界効果型トランジスタを備える半導体装置の電気的特性
が劣化することを防止することができる。
【００３５】請求項４おける半導体装置は、複数の電界
効果型トランジスタを備える半導体装置であって、第１
の電界効果型トランジスタと、第２の電界効果型トラン
ジスタとを備えている。
【００３６】上記第１の電界効果型トランジスタは、１
対の第１のソース／ドレイン領域と、第１のゲート絶縁
膜と、第１のゲート電極とを含んでいる。上記第２の電
界効果型トランジスタは、１対の第２のソース／ドレイ
ン領域と、第２のゲート絶縁膜と、第２のゲート電極と
を含んでいる。第１のソース／ドレイン領域は、半導体
基板の主表面に第１のチャネル領域を挟むように、間隔
を隔てて形成されている。第１のゲート絶縁膜は、第１
の膜厚を有し、酸化窒化膜を含むように、第１のチャネ
ル領域上に形成されている。第１のゲート電極は第１の
ゲート絶縁膜上に形成されている。第２のソース／ドレ
イン領域は、半導体基板の主表面に第２のチャネル領域
を挟むように、間隔を隔てて形成されている。第２のゲ
ート絶縁膜は、第１の膜厚より厚い第２の膜厚を有する
ように、第２のチャネル領域上に形成されている。第２
のゲート電極は、第２のゲート絶縁膜上に形成されてい
る。
【００３７】請求項４に記載の発明では、このように、
第１のゲート絶縁膜を酸化窒化膜を含むように形成する
ため、後述する製造工程において、第２のゲート電極が
形成された状態で、第１のゲート絶縁膜となる酸化窒化
膜を形成する際、第２のゲート電極の側面下部と第２の
ゲート絶縁膜との接合部において、第２のゲート電極の
端部が過剰に酸化されることを抑制することがてきる。
それにより、第２のゲート電極においてゲートバーズビ
ークの発生を抑制することが可能となる。そのため、電
界効果型トランジスタのしきい値電圧の上昇を防止で
き、その結果、複数の電界効果型トランジスタを備える
半導体装置の電気的特性の劣化を防止することができ
る。また、第１のゲート絶縁膜を酸化窒化膜を含むよう
に形成するため、第１のゲート絶縁膜の膜厚を、所定の
絶縁耐圧を維持したまま従来のシリコン酸化膜などを使
用した場合より薄くすることが可能となる。その結果、
第１の電界効果型トランジスタの駆動電圧を低減するこ
とが可能となる。
【００３８】請求項５における半導体装置は、複数の電
界効果型トランジスタを備える半導体装置であって、第
１の電界効果型トランジスタと、第２の電界効果型トラ
ンジスタとを備えている。上記第１の電界効果型トラン
ジスタは、１対の第１のソース／ドレイン領域と、第１
のゲート絶縁膜と、第１のゲート電極とを含んでいる。
上記第２の電界効果型トランジスタは、１対の第２のソ
ース／ドレイン領域と、第２のゲート絶縁膜と、第２の
ゲート電極とを含んでいる。第１のソース／ドレイン領
域は、半導体基板の主表面に第１のチャネル領域を挟む
ように、間隔を隔てて形成されている。第１のゲート絶
縁膜は、第１の膜厚を有するように、上記第１のチャネ
ル領域上に形成されている。第１のゲート電極は上記第
１のゲート絶縁膜上に形成されている。第２のソース／
ドレイン領域は、半導体基板の主表面に第２のチャネル
領域を挟むように、間隔を隔てて形成されている。第２
のゲート絶縁膜は、第１の膜厚より厚い第２の膜厚を有
するように、第２のチャネル領域上に形成されている。
第２のゲート電極は、第２のゲート絶縁膜上に形成され
ている。そして、少なくとも第１および第２のゲート絶
縁膜のいずれか一方上に、耐酸化導電体膜が形成されて
いる。
【００３９】請求項５に記載の発明では、このように、
第１および第２のゲート絶縁膜のいずれか一方上に耐酸
化導電体膜を形成するので、後の製造工程において、第
１および第２のゲート絶縁膜のいずれか一方の表面に直
接レジストパターンを形成する必要がない。また、第１
および第２のゲート電極のいずれか一方を形成する前に
上記耐酸化導電体膜をマスクとして第１および第２のゲ
ート絶縁膜のいずれか他の一方を形成するための酸化工
程を実施することができる。それにより、ゲート絶縁膜
の酸化工程において、第１および第２のゲート電極のい
ずれか一方の側面下部が酸化されるという不都合は生じ
ず、それにより、ゲートバーズビークの発生を防止する
ことができる。そのため、電界効果型トランジスタのし
きい値電圧の上昇を防止することができる。その結果、
複数の電界効果型トランジスタを備える半導体装置の電
気的特性の劣化を防止することができる。
【００４０】また、第１および第２のゲート絶縁膜のい
ずれか一方上に耐酸化導電体膜を形成するので、後の製
造工程において、第１および第２のゲート絶縁膜のいず
れか一方上に直接レジストパターンを形成することを防
止できる。その結果、レジストパターンを除去する際の
処理などに起因する局所的な凹凸などの欠陥が上記ゲー
ト絶縁膜において発生することを防止することができ
る。このため、電界効果型トランジスタのしきい値電圧
の変動を防止することができる。その結果、複数の電界
効果型トランジスタを備える半導体装置の電気的特性の
劣化を防止することができる。
【００４１】請求項６における半導体装置は、請求項５
の構成において、上記耐酸化導電体膜と、第１および第
２のゲート絶縁膜の少なくともいずれか一方との間に位
置するように、導電性不純物を有する半導体膜が形成さ
れている。
【００４２】請求項６に記載の発明では、このため、上
記導電性不純物を有する半導体膜が形成されている第１
および第２のゲート電極のいずれか一方に電圧を印加し
た際、第１および第２のゲート絶縁膜のいずれか一方の
近傍において導電性の不純物の濃度が低下することによ
る空乏層の形成を抑制することができる。この結果、こ
のような空乏層が形成されることによる、電界効果型ト
ランジスタのしきい値電圧の変動といった問題の発生を
防止することができる。これにより、複数の電界効果型
トランジスタを備える半導体装置の電気的特性が劣化す
ることを防止することができる。
【００４３】請求項７における半導体装置は、複数の電
界効果型トランジスタを備える半導体装置であって、第
１の電界効果型トランジスタと、第２の電界効果型トラ
ンジスタとを備えている。
【００４４】上記第１の電界効果型トランジスタは、１
対の第１のソース／ドレイン領域と、第１のゲート絶縁
膜と、第１のゲート電極とを含んでいる。上記第２の電
界効果型トランジスタは、１対の第２のソース／ドレイ
ン領域と、第２のゲート絶縁膜と、第２のゲート電極と
を含んでいる。
【００４５】第１のソース／ドレイン領域は、半導体基
板の主表面に第１のチャネル領域を挟むように、間隔を
隔てて形成されている。第１のゲート絶縁膜は、第１の
膜厚を有するように第１のチャネル領域上に形成されて
いる。第１のゲート電極は、第１のゲート絶縁膜上に形
成されている。第２のソース／ドレインは、半導体基板
の主表面に第２のチャネル領域を挟むように、間隔を隔
てて形成されている。第２のゲート絶縁膜は、第２の膜
厚を有するように、第２のチャネル領域上に形成されて
いる。第２のゲート電極は、第２のゲート絶縁膜上に形
成されている。そして、少なくとも上記第１および第２
のゲート絶縁膜のいずれか一方上に接触するように、導
電性不純物を有する半導体膜が形成されている。上記導
電性不純物を有する半導体膜の酸化を防止する耐酸化絶
縁膜が、上記導電性不純物を有する半導体膜上に形成さ
れている。
【００４６】請求項７に記載の発明では、このように、
第１および第２のゲート絶縁膜のいずれか一方上に接触
するように導電性不純物を有する半導体膜を形成するの
で、この半導体装置の製造工程において、第１および第
２のゲート絶縁膜のいずれか一方の表面に直接レジスト
パターンを形成する必要がない。また、第１および第２
のゲート電極のいずれか一方を形成する前に上記耐酸化
絶縁膜をマスクとして第１および第２のゲート絶縁膜の
いずれか他の一方を形成するための酸化工程を実施する
ことができる。それにより、ゲート絶縁膜の酸化工程に
おいて、第１および第２のゲート電極のいずれか一方の
側面下部が酸化されるという不都合は生じず、それによ
り、ゲートバーズビークの発生を防止することができ
る。そのため、電界効果型トランジスタのしきい値電圧
の上昇を防止することができる。その結果、複数の電界
効果型トランジスタを備える半導体装置の電気的特性の
劣化を防止することができる。
【００４７】また、第１および第２のゲート絶縁膜のい
ずれか一方上に接触するように導電性不純物を有する半
導体膜を形成するので、第１および第２のゲート絶縁膜
のいずれか一方上に直接レジストパターンを形成するこ
とを防止できる。この結果、レジストパターンを除去す
る際の処理などに起因する局所的な凹凸などの欠陥が上
記ゲート絶縁膜において発生することを防止することが
できる。このため、電界効果型トランジスタのしきい値
電圧の変動を防止することができる。その結果、複数の
電界効果型トランジスタを備える半導体装置の電気的特
性の劣化を防止することができる。
【００４８】また、請求項７に記載の発明では、このた
め、上記導電性不純物を有する半導体膜が形成されてい
る第１および第２のゲート電極のいずれか一方に電圧を
印加した際、第１および第２のゲート絶縁膜のいずれか
一方の近傍において導電性の不純物の濃度が低下するこ
とによる空乏層の形成を抑制することができる。この結
果、このような空乏層が形成されることによる、電界効
果型トランジスタのしきい値電圧の変動といった問題の
発生を防止することができる。これにより、複数の電界
効果型トランジスタを備える半導体装置の電気的特性が
劣化することを防止することができる。
【００４９】請求項８における半導体装置は、複数の電
界効果型トランジスタを備える半導体装置であって、第
１の電界効果型トランジスタと、第２の電界効果型トラ
ンジスタとを備えている。
【００５０】上記第１の電界効果型トランジスタは、１
対の第１のソース／ドレイン領域と、第１のゲート絶縁
膜と、第１のゲート電極とを含んでいる。上記第２の電
界効果型トランジスタは、１対の第２のソース／ドレイ
ン領域と、第２のゲート絶縁膜と、第２のゲート電極と
を含んでいる。第２のゲート電極は、第１の導電体膜
と、絶縁膜と、第２の導電体膜とを有する。第１のソー
ス／ドレイン領域は、半導体基板の主表面に第１のチャ
ネル領域を挟むように、間隔を隔てて形成されている。
第１のゲート絶縁膜は、第１の膜厚を有するように、第
１のチャネル領域上に形成されている。第１のゲート電
極は、上記第１のゲート絶縁膜上に形成されている。第
２のソース／ドレイン領域は、半導体基板の主表面に第
２のチャネル領域を挟むように、間隔を隔てて形成され
ている。第２のゲート絶縁膜は、第２の膜厚を有するよ
うに、上記第２のチャネル領域上に形成されている。第
２のゲート電極の一部となる第１の導電体膜は、第２の
ゲート絶縁膜上に形成されている。第２のゲート電極の
一部となる絶縁膜は、第１の導電体膜上に形成されてい
る。第２のゲート電極の一部となる第２の導電体膜は、
絶縁膜上に形成されている。
【００５１】請求項８に記載の発明では、このように、
第２のゲート電極を、第１の導電体膜と、絶縁膜と、第
２の導電体膜とを有するように形成するので、後述する
製造工程において、第２のゲート絶縁膜の表面に直接レ
ジストパターンを形成することなく、第２のゲート電極
を形成する前に第１のゲート絶縁膜を形成するための酸
化工程を実施することができる。そのため、第２のゲー
ト電極の側面が酸化されることに起因するゲートバーズ
ビークの発生を防止することができる。それにより、電
界効果型トランジスタのしきい値電圧の上昇を防止で
き、その結果、複数の電界効果型トランジスタを備える
半導体装置の電気的特性の劣化を防止することができ
る。
【００５２】請求項９における半導体装置は、請求項８
の構成において、上記絶縁膜と、第１および第２のゲー
ト絶縁膜とが、実質的に同一の材料により形成されてい
る。そして、第１の膜厚をｔ1 、第２の膜厚をｔ2 、絶
縁膜の膜厚をｔ3 、第１のゲート電極に印加される電圧
をＶ1 、第２のゲート電極に印加される電圧をＶ2 とし
た場合、ｔ1 ／（ｔ2 ＋ｔ3 ）とＶ1 ／Ｖ2 とが、ほぼ
等しくなるような条件を満たす。請求項９に記載の発明
では、このように、上記絶縁膜と第１および第２のゲー
ト絶縁膜との膜厚を調整することにより、第１および第
２の電界効果型トランジスタの静特性をほぼ等しくなる
ように調整することが可能となる。
【００５３】請求項１０における半導体装置は、請求項
１、４、５、７および８のいずれか１項に記載の構成に
おいて、少なくとも第１および第２のゲート絶縁膜のい
ずれか一方上に接触するように、保護導電体膜が形成さ
れている。請求項１０に記載の発明では、このため、上
記半導体装置の製造工程において、第１および第２のゲ
ート絶縁膜のいずれか一方の表面に直接レジストパター
ンを形成する必要がない。また、第１および第２のゲー
ト電極のいずれか一方を形成する前に上記保護導電体膜
をマスクとして第１および第２のゲート絶縁膜のいずれ
か他の一方を形成するための酸化工程を実施することが
できる。それにより、ゲート絶縁膜の酸化工程におい
て、第１および第２のゲート電極のいずれか一方の側面
下部が酸化されるという不都合は生じず、それにより、
ゲートバーズビークの発生を防止することができる。そ
のため、電界効果型トランジスタのしきい値電圧の上昇
を防止することができる。その結果、複数の電界効果型
トランジスタを備える半導体装置の電気的特性の劣化を
防止することができる。
【００５４】請求項１１における半導体装置は、複数の
電界効果型トランジスタを備える半導体装置であって、
第１の電界効果型トランジスタと、第２の電界効果型ト
ランジスタとを備えている。
【００５５】上記第１の電界効果型トランジスタは、１
対の第１のソース／ドレイン領域と、第１のゲート絶縁
膜と、第１のゲート電極とを含んでいる。上記第２の電
界効果型トランジスタは、１対の第２のソース／ドレイ
ン領域と、第２のゲート絶縁膜と、第２のゲート電極と
を含んでいる。第１のソース／ドレイン領域は、半導体
基板の主表面に第１のチャネル領域を挟むように、間隔
を隔てて形成されている。第１のゲート絶縁膜は、第１
の膜厚を有するように、第１のチャネル領域上に形成さ
れている。第１のゲート電極は、第１のゲート絶縁膜上
に形成されている。第２のソース／ドレイン領域は、半
導体基板の主表面に第２のチャネル領域を挟むように、
間隔を隔てて形成されている。第２のゲート絶縁膜は、
上記第１の膜厚より厚い第２の膜厚を有するように、第
２のチャネル領域上に形成されている。第２のゲート電
極は、第２のゲート絶縁膜上に形成されている。そし
て、少なくとも第１および第２のゲート絶縁膜のいずれ
か一方上に接触するように、保護導電体膜が形成されて
いる。
【００５６】請求項１１に記載の発明では、このよう
に、第１および第２のゲート絶縁膜のいずれか一方上に
接触するように保護導電体膜を形成するので、後の製造
工程において、第１および第２のゲート絶縁膜のいずれ
か一方の表面に直接レジストパターンを形成する必要が
ない。また、第１および第２のゲート電極のいずれか一
方を形成する前に上記保護導電体膜をマスクとして第１
および第２のゲート絶縁膜のいずれか他の一方を形成す
るための酸化工程を実施することができる。それによ
り、ゲート絶縁膜の酸化工程において、第１および第２
のゲート電極のいずれか一方の側面下部が酸化されると
いう不都合は生じず、それにより、ゲートバーズビーク
の発生を防止することができる。そのため、電界効果型
トランジスタのしきい値電圧の上昇を防止することがで
きる。その結果、複数の電界効果型トランジスタを備え
る半導体装置の電気的特性の劣化を防止することができ
る。
【００５７】請求項１２における半導体装置は、請求項
１１の構成において、第１の保護導電体膜が上記第１の
ゲート絶縁膜上に接触するように形成されている。第２
の保護導電体膜は、上記第２のゲート絶縁膜上に接触す
るように形成されている。そして、第１の保護導電体膜
の膜厚と第２の保護導電体膜の膜厚とが実質的に同一で
ある。
【００５８】請求項１２に記載の発明では、このため、
第１および第２のゲート電極を形成するために第１およ
び第２の保護導電体膜をエッチングする際、エッチング
により除去される上記第１および第２の保護導電体膜の
膜厚を、第１および第２のゲート電極を形成する領域に
おいて実質的に同じにすることができる。このため、第
１および第２のゲート電極を形成するためのエッチング
において、第１のゲート電極の形成のためのエッチング
量と第２のゲート電極の形成のためのエッチング量とを
ほぼ同じにすることができる。その結果、第１および第
２のゲート電極の形成時のオーバーエッチング量を少な
くすることができる。これにより、エッチングにより除
去される保護導電体膜の下に位置する半導体基板など
が、オーバーエッチングにより損傷を受けることを防止
することができる。その結果、複数の電界効果型トラン
ジスタを備える半導体装置の電気的特性の劣化を防止す
ることができる。
【００５９】請求項１３における半導体装置は、請求項
１１または１２に記載の構成において、アモルファス構
造を有する膜を堆積することにより形成される保護導電
体膜をさらに含んでいる。請求項１３に記載の発明で
は、このように、保護導電体膜をアモルファス構造を有
する膜を堆積させることにより形成する。上記アモルフ
ァス構造を有する膜には、結晶粒界が存在しないため、
半導体装置の製造工程において、保護導電体膜上を等方
性エッチングする場合、等方性エッチング液が結晶粒界
を伝わり、保護導電体膜下に位置するゲート絶縁膜に損
傷を与えるというような問題の発生を防止することがで
きる。このため、電界効果型トランジスタのしきい値電
圧の変動を防止することができる。その結果、複数の電
界効果型トランジスタを備える半導体装置の電気的特性
の劣化を防止することができる。
【００６０】請求項１４における半導体装置は、請求項
１１、１２および１３のいずれか１項に記載の構成にお
いて、耐酸化膜を、保護導電体膜上に接触するように形
成している。請求項１４に記載の発明では、このため、
半導体装置の製造工程において、保護導電体膜上に膜厚
などの管理が困難な自然酸化膜が形成されることを防止
することができる。このため、第１および第２のゲート
電極を形成するためのエッチング工程において、このエ
ッチングにより除去される保護導電体膜の膜厚が上記自
然酸化膜の形成などにより変動するといったことを防止
することができる。このため、第１および第２のゲート
電極を形成するためのエッチングにおいて、エッチング
により除去される保護導電体膜の膜厚のばらつきを小さ
くできることにより、オーバーエッチング量を少なくす
ることができる。これにより、上記エッチングにより除
去される上記保護導電体膜の下に位置する半導体基板な
どがオーバーエッチングにより損傷を受けることを防止
することができる。
【００６１】請求項１５における半導体装置の製造方法
では、半導体基板の主表面上に、第１の膜厚を有する第
１のゲート絶縁膜を形成する。この第１のゲート絶縁膜
上に第１のゲート電極を形成する。第１のゲート電極を
マスクとして、上記半導体基板の主表面に不純物を導入
することにより、第１のチャネル領域を挟むように、間
隔を隔てて１対の第１のソース／ドレイン領域を形成す
る。また、半導体基板の主表面上に、第１の膜厚より厚
い第２の膜厚を有する第２のゲート絶縁膜を形成する。
この第２のゲート絶縁膜上に第２のゲート電極を形成す
る。第２のゲート電極をマスクとして、半導体基板の主
表面に不純物を導入することにより、第２のチャネル領
域を挟むように、間隔を隔てて１対の第２のソース／ド
レイン領域を形成する。第１および第２のゲート電極の
いずれか一方の側面にはゲート電極の酸化を防止する酸
化防止膜を形成する。また、上記第１および第２のゲー
ト絶縁膜のいずれか一方が形成された後、この第１およ
び第２のゲート絶縁膜のいずれか一方の上に形成された
ゲート電極の側面に上記酸化防止膜が存在する状態で、
第１および第２のゲート絶縁膜のいずれか他の一方を形
成する。
【００６２】請求項１５に記載の発明では、このよう
に、第１および第２のゲート絶縁膜のいずれか一方の上
にゲート電極が形成された状態で、第１および第２のゲ
ート絶縁膜のいずれか他の一方を形成するので、上記ゲ
ート絶縁膜の上に直接レジストパターンを塗布すること
が防止できる。そのため、その後にレジストパターンを
除去する際、このゲート絶縁膜の表面上において、直接
ライトエッチ処理などが行なわれることを防止すること
が可能となる。それにより、このライトエッチ処理など
に起因する上記ゲート絶縁膜の表面での欠陥の発生を防
止することが可能となる。また、第１および第２のゲー
ト電極のいずれか一方の側面にゲート電極の酸化を防止
する酸化防止膜が存在する状態で、上記第１および第２
のゲート絶縁膜のいずれか他の一方を形成するための酸
化工程を実施するので、この酸化工程の際、上記ゲート
電極の側面下部が酸化されることを防止することができ
る。そのため、ゲートバーズビークの発生を防止するこ
とができる。それにより、電界効果型トランジスタのし
きい値電圧の上昇を防止でき、その結果、複数の電界効
果型トランジスタを備える半導体装置の電気的特性の劣
化を防止することができる。
【００６３】請求項１６における半導体装置の製造方法
では、請求項１５の構成において、シリコン窒化膜を第
１および第２のゲート電極のいずれか一方の側面上に形
成する。このシリコン窒化膜を異方性エッチングするこ
とにより、上記第１および第２のゲート電極のいずれか
一方の側面に、ゲート電極の酸化を防止する酸化防止膜
としての、シリコン窒化膜からなるサイドウォールを形
成する。シリコン窒化膜はシリコン酸化膜などと比べる
と、酸素原子の拡散を阻止する能力が高い。そのため、
上記第１および第２のゲート絶縁膜のいずれか他の一方
を形成するための酸化工程を実施する際、上記ゲート絶
縁膜の側面におけるゲートバーズビークの発生をより確
実に防止することが可能となる。その結果、複数の電界
効果型トランジスタを備える半導体装置の電気的特性の
劣化をより確実に防止することができる。
【００６４】請求項１７における半導体装置の製造方法
では、上記半導体基板の主表面の、第２のチャネル領域
に隣接する領域へ、低濃度の不純物を導入する。第２の
ゲート電極の側面に、第１のサイドウォールを形成す
る。第１のサイドウォールが存在する状態で、半導体基
板の主表面に、中濃度の不純物を導入する。第１のサイ
ドウォールの側面に、第２のサイドウォールを形成す
る。第２のサイドウォールが存在する状態で、半導体基
板の主表面に、高濃度の不純物を導入する。
【００６５】請求項１７に記載の発明では、このよう
に、第２のチャネル領域に隣接する第２のソース／ドレ
イン領域を３つの異なる濃度の不純物領域により形成す
る工程を含むことにより、第２のチャネル領域と第２の
ソース／ドレイン領域との境界領域近傍における高電界
を有効に低減することができる。そのため、高いエネル
ギを持つ電子の発生を防止することが可能となる。それ
により、この高いエネルギを持つ電子が第２のゲート絶
縁膜に導入されることに起因する電界効果型トランジス
タのしきい値電圧の変動を防止することができる。その
結果、複数の電界効果型トランジスタを備える半導体装
置の電気的特性が劣化することを防止することができ
る。
【００６６】請求項１８における半導体装置の製造方法
では、半導体基板主表面上に、酸化窒化膜を含む第１の
膜厚を有する第１のゲート絶縁膜を形成する。この第１
のゲート絶縁膜上に第１のゲート電極を形成する。第１
のゲート電極をマスクとして、半導体基板の主表面に不
純物を導入することにより、第１のチャネル領域を挟む
ように、間隔を隔てて１対の第１のソース／ドレイン領
域を形成する。また、半導体基板の主表面上に、第１の
膜厚より厚い第２の膜厚を有する第２のゲート絶縁膜を
形成する。この第２のゲート絶縁膜上に第２のゲート電
極を形成する。第２のゲート電極をマスクとして、半導
体基板の主表面に不純物を導入することにより、第２の
チャネル領域を挟むように、間隔を隔てて１対の第２の
ソース／ドレイン領域を形成する。また、上記第２のゲ
ート絶縁膜上に第２のゲート電極が形成された状態で、
第１のゲート絶縁膜を形成する。
【００６７】請求項１８に記載の発明では、このよう
に、第２のゲート絶縁膜上に第２のゲート電極を形成し
た状態で、第１のゲート絶縁膜を形成するので、第２の
ゲート絶縁膜の上に直接レジストパターンを塗布するこ
とが防止できる。そのため、その後にレジストパターン
を除去する際、第２のゲート絶縁膜の表面において、直
接ライトエッチ処理などが行なわれることを防止するこ
とが可能となる。それにより、上記ライトエッチ処理に
起因する第２のゲート絶縁膜の表面での欠陥の発生を防
止することが可能となる。
【００６８】また、第１のゲート絶縁膜を、酸化窒化膜
を含むように形成する工程を備えるため、第２のゲート
電極が形成された状態で、第１のゲート絶縁膜となる酸
化窒化膜を形成する際、第２のゲート電極の側面下部と
第２のゲート絶縁膜との接合部において、第２のゲート
電極の端部が過剰に酸化されることを抑制することがで
きる。それにより、ゲートバーズビークの発生を抑制す
ることが可能となる。そのため、電界効果型トランジス
タのしきい値電圧の上昇を防止でき、その結果、複数の
電界効果型トランジスタ備える半導体装置の電気的特性
の劣化を防止することができる。さらに、酸化窒化膜を
含むように第１のゲート絶縁膜を形成するため、第１の
ゲート絶縁膜の膜厚を、所定の絶縁耐圧を維持したま
ま、従来のシリコン酸化膜などを使用した場合より薄く
することが可能となる。その結果、第１の電界効果型ト
ランジスタの駆動電圧を低減することが可能となる。
【００６９】請求項１９における半導体装置の製造方法
は、半導体基板の主表面上に、第１の膜厚を有する第１
のゲート絶縁膜を形成する。この第１のゲート絶縁膜上
に第１のゲート電極を形成する。第１のゲート電極をマ
スクとして、半導体基板の主表面に不純物を導入するこ
とにより、第１のチャネル領域を挟むように、間隔を隔
てて１対の第１のソース／ドレイン領域を形成する。ま
た、半導体基板の主表面上に、第１の膜厚より厚い第２
の膜厚を有する第２のゲート絶縁膜を形成する。第２の
ゲート絶縁膜上に第２のゲート電極を形成する。第２の
ゲート電極をマスクとして、半導体基板の主表面に不純
物を導入することにより、第２のチャネル領域を挟むよ
うに、間隔を隔てて１対の第２のソース／ドレイン領域
を形成する。また、少なくとも第１および第２のゲート
絶縁膜のいずれか一方上に、酸化防止導電体膜を形成す
る。そして、この第１および第２のゲート絶縁膜のいず
れか一方上に耐酸化導電体膜が形成された状態で、第１
および第２のゲート絶縁膜のいずれか他の一方を形成す
る。
【００７０】請求項１９に記載の発明では、このよう
に、すなわち第１および第２のゲート絶縁膜のいずれか
一方上に耐酸化導電体膜を形成するので、第１および第
２のゲート絶縁膜のいずれか一方の表面に直接レジスト
パターンを形成する必要がない。また、第１および第２
のゲート電極のいずれか一方を形成する前に、上記耐酸
化導電体膜をマスクとして第１および第２のゲート絶縁
膜のいずれか他の一方を形成するための酸化工程を実施
することができる。それにより、ゲート絶縁膜の酸化工
程において、第１および第２のゲート電極のいずれか一
方の側面下部が酸化されるという不都合は生じず、それ
により、ゲートバーズビークの発生を防止することがで
きる。そのため、電界効果型トランジスタのしきい値電
圧の上昇を防止することができる。その結果、複数の電
界効果型トランジスタを備える半導体装置の電気的特性
の劣化を防止することができる。
【００７１】また、第１および第２のゲート絶縁膜のい
ずれか一方上に耐酸化導電体膜を形成するので、第１お
よび第２のゲート絶縁膜のいずれか一方上に直接レジス
トパターンを形成することを防止できる。その結果、レ
ジストパターンを除去する際の処理などに起因する局所
的な凹凸などの欠陥が上記ゲート絶縁膜において発生す
ることを防止することができる。このため、電界効果型
トランジスタのしきい値電圧の変動を防止することがで
きる。その結果、複数の電界効果型トランジスタを備え
る半導体装置の電気的特性の劣化を防止することができ
る。
【００７２】請求項２０における半導体装置の製造方法
は、請求項１９に記載の構成において、上記耐酸化導電
体膜と、上記第１および第２のゲート絶縁膜の少なくと
もいずれか一方との間に位置するように、導電性不純物
を有する半導体膜を形成する工程をさらに含む。請求項
２０に記載の発明では、このため、上記導電性不純物を
有する半導体膜が形成されている第１および第２のゲー
ト電極のいずれか一方に電圧を印加した際、第１および
第２のゲート絶縁膜のいずれか一方の近傍において導電
性の不純物の濃度が低下することによる空乏層の形成を
抑制することができる。この結果、このような空乏層が
形成されることによる、電界効果型トランジスタのしき
い値電圧の変動といった問題の発生を防止することがで
きる。これにより、複数の電界効果型トランジスタを備
える半導体装置の電気的特性が劣化することを防止する
ことができる。
【００７３】請求項２１における半導体装置の製造方法
は、請求項１９または２０に記載の構成において、半導
体基板の主表面上の、上記第１および第２のゲート絶縁
膜のいずれか一方を形成する領域に、基板保護膜を形成
する。上記基板保護膜が存在する状態で、上記第１およ
び第２のゲート絶縁膜のいずれか他の一方および上記耐
酸化導電体膜を形成する。
【００７４】請求項２１に記載の発明では、このよう
に、基板保護膜が存在する状態で、第１および第２のゲ
ート絶縁膜のいずれか他の一方および耐酸化導電体膜を
形成するので、第１および第２のゲート絶縁膜のいずれ
か他の一方を構成する絶縁膜が、第１および第２のゲー
ト絶縁膜のいずれか一方を形成する領域に位置する半導
体基板の主表面に接触するように形成されることを防止
することができる。
【００７５】このため、上記耐酸化導電体膜および上記
絶縁膜を第１および第２のゲート絶縁膜のいずれか一方
が形成される領域からエッチングにより除去する際、こ
の第１および第２のゲート絶縁膜のいずれか一方が形成
される領域に位置する半導体基板の主表面が直接エッチ
ングされることを防止できる。このため、上記半導体基
板の主表面がエッチングによる損傷を受けることを防止
することができる。これにより、第１および第２のゲー
ト絶縁膜のいずれか一方が形成される際、このゲート絶
縁膜が形成される半導体基板の主表面に上記エッチング
による損傷が存在することに起因して、この第１および
第２のゲート絶縁膜のいずれか一方の膜質が劣化するこ
とを防止することができる。そのため、電界効果型トラ
ンジスタのしきい値電圧の変動を防止することができ
る。この結果、複数の電界効果型トランジスタを備える
半導体装置の電気的特性の劣化を防止することができ
る。
【００７６】請求項２２における半導体装置の製造方法
は、請求項１９、２０および２１のいずれか１項に記載
の構成において、上記第１および第２のゲート絶縁膜の
いずれか一方を形成する前に、第１および第２のゲート
絶縁膜のいずれか一方が形成される領域に位置する半導
体基板の主表面の一部を除去する工程をさらに備えてい
る。
【００７７】請求項２２に記載の発明では、このため、
半導体装置の製造工程におけるエッチングなどによりこ
の第１および第２のゲート絶縁膜のいずれか一方が形成
される領域に位置する半導体基板の主表面において、局
所的な凹凸などの損傷が発生している場合でも、この損
傷を受けた半導体基板の主表面の部分を除去することが
できる。そのため、上記損傷を受けた部分が除去された
欠陥のない半導体基板の主表面に、第１および第２のゲ
ート絶縁膜のいずれか一方を形成することができる。こ
のため、上記ゲート絶縁膜の膜質が上記半導体基板の主
表面における損傷に起因して劣化することを防止するこ
とができる。そのため、電界効果型トランジスタのしき
い値電圧の変動を防止することができる。その結果、複
数の電界効果型トランジスタを備える半導体装置の電気
的特性の劣化を防止することができる。
【００７８】請求項２３における半導体装置の製造方法
では、半導体基板主表面上に、第１の膜厚を有する第１
のゲート絶縁膜を形成する。この第１のゲート絶縁膜上
に第１のゲート電極を形成する。第１のゲート電極をマ
スクとして、半導体基板の主表面に不純物を導入するこ
とにより、第１のチャネル領域を挟むように、間隔を隔
てて１対の第１のソース／ドレイン領域を形成する。ま
た、半導体基板の主表面上に、第１の膜厚より厚い第２
の膜厚を有する第２のゲート絶縁膜を形成する。この第
２のゲート絶縁膜上に第２のゲート電極の一部となる第
１の導電体膜を形成する。第１の導電体膜上に第２のゲ
ート電極の一部となる絶縁膜を形成する。この絶縁膜上
に、第２のゲート電極の一部となる第２の導電体膜を形
成する。第１および第２の導電体膜と上記絶縁膜とを異
方性エッチングすることにより、第２のゲート電極を形
成する。第２のゲート電極をマスクとして、半導体基板
の主表面に不純物を導入することにより、第２のチャネ
ル領域を挟むように、間隔を隔てて１対の第２のソース
／ドレイン領域を形成する。ここで、上記第１のゲート
絶縁膜は、第１の導電体膜が形成された状態で形成す
る。
【００７９】請求項２３に記載の発明では、このよう
に、第２のゲート絶縁膜上に第２のゲート電極の一部と
なる第１の導電体膜を形成した後、第１のゲート絶縁膜
を形成するので、第２のゲート絶縁膜の表面に直接レジ
ストパターンを形成することなく、第１のゲート絶縁膜
を形成するための酸化工程を実施することができる。こ
のため、その後にレジストパターンを除去する際、第２
のゲート絶縁膜の表面において、直接ライトエッチ処理
などが行なわれることを防止することができる。それに
より、上記ライトエッチ処理などに起因する第２のゲー
ト絶縁膜の表面での欠陥の発生を防止することが可能と
なる。
【００８０】また、上記第１の導電体膜を形成した状態
で、第１のゲート絶縁膜を形成し、さらに上記絶縁膜と
第２の導電体膜とを形成した後、第１および第２の導電
体膜と上記絶縁膜とを異方性エッチングすることによ
り、第２のゲート電極を形成するので、第１のゲート絶
縁膜を形成するための酸化工程において、第２のゲート
電極の側面が酸化されることを防止することが可能とな
る。そのため、ゲートバーズビークの発生を防止するこ
とができる。これにより、電界効果型トランジスタのし
きい値電圧の上昇を防止でき、その結果、複数の電界効
果型トランジスタを備える半導体装置の電気的特性の劣
化を防止することができる。さらに、上記絶縁膜が存在
することにより、第２のゲート電極に電圧を印加した場
合、上記絶縁膜において電圧が降下するので、第２のゲ
ート絶縁膜にかかる電圧を低減することが可能となる。
【００８１】請求項２４における半導体装置の製造方法
では、請求項２３の構成において、上記絶縁膜と第１お
よび第２のゲート絶縁膜とを、実質的に同一の材料によ
り形成する。そして、第１の膜厚をｔ1 、第２の膜厚を
ｔ2 、絶縁膜の膜厚をｔ3 、第１のゲート電極に印加さ
れる電圧をＶ1 、第２のゲート電極に印加される電圧を
Ｖ2 とした場合、ｔ1 ／（ｔ2 ＋ｔ3 ）とＶ1 ／Ｖ2 と
が、ほぼ等しくなるような膜厚を有するように、上記絶
縁膜と第１および第２のゲート絶縁膜とを形成する。請
求項２４に記載の発明では、このように、絶縁膜と第１
および第２のゲート絶縁膜との膜厚を調整することによ
り、第１および第２の電界効果型トランジスタの静特性
をほぼ等しくなるように調整することが可能となる。
【００８２】請求項２５における半導体装置の製造方法
では、半導体基板の主表面上に、第１の膜厚を有する第
１のゲート絶縁膜を形成する。この第１のゲート絶縁膜
上に第１のゲート電極を形成する。第１のゲート電極を
マスクとして、半導体基板の主表面に不純物を導入する
ことによって、第１のチャネル領域を挟むように、間隔
を隔てて１対の第１のソース／ドレイン領域を形成す
る。また、半導体基板の主表面上に、第１の膜厚より厚
い第２の膜厚を有する第２のゲート絶縁膜を形成する。
第２のゲート絶縁膜上に第２のゲート電極を形成する。
第２のゲート電極をマスクとして、半導体基板の主表面
に不純物を導入することにより、第２のチャネル領域を
挟むように、間隔を隔てて１対の第２のソース／ドレイ
ン領域を形成する。そして、少なくとも第１および第２
のゲート絶縁膜のいずれか一方上に接触するようにゲー
ト絶縁膜を保護するための保護導電体膜を形成する。ま
た、保護導電体膜が形成された状態で、第１および第２
のゲート絶縁膜のいずれか他の一方を形成する。
【００８３】請求項２５に記載の発明では、このよう
に、第１および第２のゲート絶縁膜のいずれか一方上に
接触するように保護導電体膜を形成するので、後の製造
工程において、第１および第２のゲート絶縁膜のいずれ
か一方の表面に直接レジストパターンを形成する必要が
ない。また、第１および第２のゲート電極のいずれか一
方を形成する前に上記保護導電体膜をマスクとして第１
および第２のゲート絶縁膜のいずれか他の一方を形成す
るための酸化工程を実施することができる。それによ
り、ゲート絶縁膜の酸化工程において、第１および第２
のゲート電極のいずれか一方の側面下部が酸化されると
いう不都合は生じず、それにより、ゲートバーズビーク
の発生を防止することができる。そのため、電界効果型
トランジスタのしきい値電圧の上昇を防止することがで
きる。その結果、複数の電界効果型トランジスタを備え
る半導体装置の電気的特性の劣化を防止することができ
る。
【００８４】請求項２６における半導体装置の製造方法
では、請求項２５に記載の構成において、第１および第
２のゲート絶縁膜のいずれか他の一方上に接触するよう
に導電体膜を形成する。上記導電体膜と上記保護導電体
膜との上に接触するようにレジストパターンを形成す
る。このレジストパターンをマスクとして、上記導電体
膜と上記保護導電体膜との一部を異方性エッチングによ
り除去することにより、第１のゲート電極と第２のゲー
ト電極を同時に形成する。
【００８５】請求項２６に記載の発明では、このよう
に、上記保護導電体膜と、上記導電体膜との上に接触す
るようにレジストパターンを形成し、このレジストパタ
ーンをマスクとして上記導電体膜と上記保護導電体膜と
の一部を異方性エッチングにより除去するので、第１お
よび第２のゲート電極をそれぞれ、上記導電体膜と上記
保護導電体膜とのみにより形成することができる。この
ため、保護導電体膜上に上記ゲート電極の一部となる導
電体膜をさらに形成する必要がないため、半導体装置の
製造工程を簡略化することができる。
【００８６】請求項２７における半導体装置の製造方法
は、第１および第２の電界効果トランジスタを形成する
領域に位置する半導体基板の主表面上に絶縁膜を形成す
る。第２の電界効果トランジスタを形成する領域に位置
する上記絶縁膜上にレジストパターンを形成する。この
レジストパターンをマスクとして、第１の電界効果型ト
ランジスタを形成する領域に位置する上記絶縁膜の一部
を等方性エッチングにより除去する。そして、上記レジ
ストパターンを除去する。上記絶縁膜の表面の一部を等
方性エッチングにより除去することにより、第１および
第２のゲート絶縁膜を形成する。第１のゲート絶縁膜上
に第１のゲート電極を形成する。第１のゲート電極をマ
スクとして、半導体基板の主表面に不純物を導入するこ
とにより、第１のチャネル領域を挟むように、間隔を隔
てて１対の第１のソース／ドレイン領域を形成する。第
２のゲート絶縁膜上に第２のゲート電極を形成する。第
２のゲート電極をマスクとして、半導体基板の主表面に
不純物を導入することにより、第２のチャネル領域を挟
むように、間隔を隔てて１対の第２のソース／ドレイン
領域を形成する。
【００８７】請求項２７に記載の発明では、このよう
に、第１および第２のゲート絶縁膜を１つの絶縁膜から
形成するので、第１および第２のゲート絶縁膜を形成す
るための酸化工程数を１回にすることができる。そのた
め、第１および第２のゲート絶縁膜を形成した後、第１
および第２のゲート電極を形成するので、第１および第
２のゲート電極が第１および第２のゲート絶縁膜のいず
れかを形成するための酸化を受けるという不都合は生じ
ない。それにより、第１および第２のゲート電極のいず
れか一方の側面下部が酸化されることに起因するゲート
バーズビークの発生を防止することができる。そのた
め、電界効果型トランジスタのしきい値電圧の上昇を防
止することができる。その結果、複数の電界効果型トラ
ンジスタを備える半導体装置の電気的特性の劣化を防止
することができる。また、第１および第２のゲート絶縁
膜を形成するための酸化工程を１回にすることができる
ので、従来に比べて絶縁膜形成のための酸化工程数を１
回削減することができ、半導体装置の製造工程を簡略化
することができる。
【００８８】さらに、第１および第２のゲート絶縁膜を
形成するため、等方性エッチングを用いるので、第１お
よび第２のゲート絶縁膜となる上記絶縁膜の表面にレジ
ストパターンを除去するためのアッシング工程などに起
因する局所的な凹凸などの欠陥が発生していても、この
欠陥部を上記等方性エッチングにより除去することがで
きる。この結果、欠陥のない信頼性の高いゲート絶縁膜
を得ることができ、電界効果型トランジスタのしきい値
電圧の変動を防止することができる。その結果、複数の
電界効果型トランジスタを備える半導体装置の電気的特
性の劣化を防止することができる。
【００８９】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。
【００９０】（実施の形態１）図１は、本発明の実施の
形態１による、複数の電界効果型トランジスタを備える
２電源半導体装置の断面構造図である。図１を参照し
て、本発明の実施の形態１による複数の電界効果型トラ
ンジスタを備える２電源半導体装置では、ｐ型半導体基
板１の主表面上に、第１の電源電圧（ｌｏｗ Ｖｄｄ）
を印加される第１の電界効果型トランジスタと、ｌｏｗ
Ｖｄｄより高い第２の電源電圧（ｈｉｇｈ Ｖｄｄ）
を印加される第２の電界効果型トランジスタとが間隔を
隔て形成されている。第１および第２の電界効果型トラ
ンジスタの間には、分離酸化膜２が形成されている。
【００９１】ｌｏｗ Ｖｄｄ領域では、半導体基板１の
主表面に、第１のチャネル領域を挟むように、間隔を隔
てて１対の第１のソース／ドレイン領域８、１０が形成
されている。この第１のソース／ドレイン領域８、１０
は、第１のチャネル領域に隣接して形成された低濃度の
ｎ型不純物拡散層８と、ｎ型不純物拡散層８に隣接して
形成された高濃度のｎ型不純物拡散層１０とからなるＬ
ＤＤ構造を有する。第１のチャネル領域上には、第１の
ゲート絶縁膜６が形成されている。第１のゲート絶縁膜
６上には、第１のゲート電極１８が形成されている。第
１のゲート電極１８の側面には、サイドウォール酸化膜
９が形成されている。第１のソース／ドレイン領域８、
１０と、第１のゲート絶縁膜６と、第１のゲート電極１
８とによって、第１の電界効果型トランジスタが構成さ
れている。
【００９２】ｈｉｇｈ Ｖｄｄ領域では、半導体基板１
の主表面に、第２のチャネル領域を挟むように、間隔を
隔てて１対の第２のソース／ドレイン領域１６、１７が
形成されている。この第２のソース／ドレイン領域１
６、１７は、第２のチャネル領域に隣接して形成された
低濃度のｎ型不純物拡散層１６と、ｎ型不純物拡散層１
６に隣接して形成された高濃度のｎ型不純物拡散層１７
とからなるＬＤＤ構造を有する。この第２のチャネル領
域上には、第２のゲート絶縁膜４が形成されている。第
２のゲート絶縁膜上には、第２のゲート電極１９が形成
されている。第２のゲート電極１９の側面には、第２の
ゲート電極１９の酸化を防止する酸化防止膜として作用
するシリコン窒化膜からなるサイドウォール窒化膜２１
が形成されている。サイドウォール窒化膜２１の側面に
は、サイドウォール酸化膜２０が形成されている。第２
のソース／ドレイン領域１６、１７と、第２のゲート絶
縁膜４と、第２のゲート電極１９とによって、第２の電
界効果型トランジスタが構成される。ここで、ｈｉｇｈ
Ｖｄｄが印加される第２の電界効果型トランジスタの
ゲート絶縁膜４の膜厚は、耐圧を考慮して、ｌｏｗ Ｖ
ｄｄが印加される第１の電界効果型トランジスタのゲー
ト絶縁膜６の膜厚よりも、厚くする必要がある。
【００９３】このように、第２のゲート電極１９の側面
に、第２のゲート電極１９の酸化を防止する酸化防止膜
として作用するサイドウォール窒化膜２１を形成するこ
とにより、後述する製造工程において、この第２のゲー
ト電極１９の側面にサイドウォール窒化膜２１を形成し
た状態で、第１の電界効果型トランジスタの第１のゲー
ト絶縁膜６を形成する酸化工程を実施することができ
る。そのため、第２のゲート電極１９の側面下部が酸化
されることを防止することができ、ゲートバーズビーク
の発生を防止することができる。その結果、複数の電界
効果型トランジスタを備える半導体装置の電気的特性の
劣化を防止することが可能となる。
【００９４】図２〜１０は、図１に示した本発明の実施
の形態１による、複数の電界効果型トランジスタを備え
る２電源半導体装置の製造工程を説明するための断面構
造図である。図２〜１０を参照して、以下に本発明の実
施の形態１による、複数の電界効果型トランジスタを備
える２電源半導体装置の製造工程を説明する。
【００９５】まず、図２に示すように、ｐ型半導体基板
１の主表面上に、活性領域を囲むように分離酸化膜２を
形成する。そして、ｐ型半導体基板１の主表面の活性領
域上に、第２のゲート絶縁膜４を形成する。第２のゲー
ト絶縁膜４と分離酸化膜２との上に第１のドープトポリ
シリコン膜３を形成する。そして、ｈｉｇｈ Ｖｄｄ領
域に位置する第１のドープトポリシリコン膜３の、第２
のゲート電極１９（図１参照）となる領域上にレジスト
パターン５ａを形成する。
【００９６】次に、レジストパターン５ａをマスクとし
て用いた異方性エッチングにより、第１のドープトポリ
シリコン膜３の一部を除去することにより、図３に示す
ような、第２のゲート電極１９を形成する。その後、レ
ジストパターン５ａ（図２参照）を除去する。そして、
第２のゲート絶縁膜４と第２のゲート電極１９と分離酸
化膜２との上に、シリコン窒化膜１１を形成する。
【００９７】次に、シリコン窒化膜１１を異方性エッチ
ングすることにより、図４に示すような、第２のゲート
電極１９の側面に第２のゲート電極１９の酸化を防止す
る酸化防止膜として作用するシリコン窒化膜からなるサ
イドウォール窒化膜２１を形成する。そして、ｈｉｇｈ
Ｖｄｄ領域を覆うように、第２のゲート絶縁膜４と第
２のゲート電極１９とサイドウォール窒化膜２１との上
に、レジストパターン５ｂを形成する。
【００９８】ここで、第２のゲート絶縁膜４上に、第２
のゲート電極１９が形成された状態で、レジストパター
ン５ｂを形成しているので、第２のゲート絶縁膜４の表
面の、第２のゲート電極１９が位置する領域上に、直接
レジストパターン５ｂが形成されることを防止すること
ができる。そのため、レジストパターン５ｂを除去する
際、第２のゲート絶縁膜４の表面の上記領域において、
レジスト除去処理やライトエッチ処理が行なわれること
を防止することが可能となる。それにより、第２のゲー
ト絶縁膜４の表面の上記領域における欠陥の発生を防止
することが可能となる。また、シリコン窒化膜１１に対
する異方性エッチングの条件を調節することにより、酸
化防止膜として作用するサイドウォール窒化膜２１を任
意の膜厚を有するように形成することができる。これに
より、後述する製造工程において、第２のソース／ドレ
イン領域１６，１７を形成する際、ソース領域とドレイ
ン領域との間隔（チャネル領域の長さ）を調節すること
が可能となり、それにより、容易にオフセット構造の第
２のソース／ドレイン領域１６，１７を形成することが
できる。そのため、第２のチャネル領域と第２のソース
／ドレイン領域１６，１７の境界領域近傍における高電
界を低減することが可能となる。これにより、高いエネ
ルギを持つ電子の発生を防止することが可能となる。こ
のため、高いエネルギを持つ電子が第２のゲート絶縁膜
１４に導入されることに起因する第２の電界効果型トラ
ンジスタのしきい値電圧の変動を防止するこができ、そ
の結果、複数の電界効果型トランジスタを備える半導体
装置の電気的特性の劣化を防止することが可能となる。
【００９９】図４に示した工程の後、等方性エッチング
を用いて、ｌｏｗ Ｖｄｄ領域に存在する第２のゲート
絶縁膜４を除去することにより、図５に示すような構造
を得る。その後、レジストパターン５ｂを除去する。
【０１００】次に、熱酸化法を用いて、ｐ型半導体基板
１の主表面のｌｏｗ Ｖｄｄ領域に位置する部分上と、
第２のゲート絶縁膜４の表面上と、第２のゲート電極１
９上とに、第１のゲート絶縁膜６を形成する。このよう
にして、図６に示すような構造を得る。ここで、第２の
ゲート電極１９の側面に、酸化防止膜として作用するサ
イドウォール窒化膜２１が形成されている状態で、第１
のゲート絶縁膜６を形成するための熱酸化を行なうこと
ができる。そのため、第２のゲート電極１９の側面下部
が酸化されることを防止することができ、ゲートバーズ
ビークの発生を防止することが可能となる。その結果、
複数の電界効果型トランジスタを備える半導体装置の電
気的特性の劣化を防止することができる。
【０１０１】次に、全体を覆うように、第２のドープト
ポリシリコン膜７を形成する。そして、第２のドープト
ポリシリコン膜７の、第１のゲート電極（図１参照）と
なる領域上に、レジストパターン５ｃを形成する。この
ようにして、図７に示すような構造を得る。
【０１０２】次に、レジストパターン５ｃをマスクとし
て用いた異方性エッチングにより、第２のドープトポリ
シリコン膜７の一部を除去することによって、第１のゲ
ート電極１８（図１参照）を形成する。ここで、第２の
ゲート電極１９上には、第１のゲート絶縁膜６を形成す
る際の熱酸化によって形成されたシリコン酸化膜６が形
成されている。そのため、第１のゲート電極１８を形成
するための異方性エッチングを行なう際、このシリコン
酸化膜６がストッパとして作用するので、第２のゲート
電極１９が上記異方性エッチングによって一部除去され
るというような損傷を受けることが防止できる。また、
第１のゲート絶縁膜６上に第２のドープトポリシリコン
膜７を形成するので、この実施の形態１による製造工程
においては、第１のゲート絶縁膜６の上に直接レジスト
パターン５ｄ（図８参照）が形成されることも防止する
ことが可能である。このため、前述した第２のゲート絶
縁膜４の場合と同様に、第１のゲート絶縁膜６の表面に
おける、レジストパターンを除去するためのレジスト除
去処理などに起因する欠陥の発生を防止することが可能
となる。その後、レジストパターン５ｃ（図７参照）を
除去する。そして、ｌｏｗ Ｖｄｄ領域を覆うように、
レジストパターン５ｄ（図８参照）を形成する。このよ
うにして、図８に示すような構造を得る。このとき、サ
イドウォール窒化膜２１の側面にも、第２のドープトポ
リシリコン膜７が残存している。
【０１０３】次に、等方性エッチングを用いて、サイド
ウォール窒化膜２１の側面から、第２のドープトポリシ
リコン膜７を除去する。その後、レジストパターン５ｄ
を除去する。そして、ｐ型半導体基板１の主表面の所定
領域に、ｎ型不純物を導入することにより、図９に示す
ように、低濃度のｎ型不純物拡散層８、１６を形成す
る。ｎ型不純物としては、リンやヒ素などを用いる。
【０１０４】次に、第１のゲート電極１８とサイドウォ
ール窒化膜２１との側面にサイドウォール酸化膜９、２
０を形成する。そして、第１および第２のゲート電極１
８、１９とサイドウォール酸化膜９、２０とサイドウォ
ール窒化膜２１との下に位置する領域以外の第１および
第２のゲート絶縁膜４、６をエッチングにより除去す
る。そして、ｐ型半導体基板１の主表面の所定領域に、
ｎ型不純物を導入することにより、図１０に示すよう
に、高濃度のｎ型不純物拡散層１０、１７を形成する。
【０１０５】このように、本発明の実施の形態１による
複数の電界効果型トランジスタを備える２電源半導体装
置は製造される。
【０１０６】なお、この実施の形態１による複数の電界
効果型トランジスタを備える２電源半導体装置では、第
２のゲート電極１９の側面に酸化防止膜として作用する
サイドウォール窒化膜２１を形成したが、第１のゲート
電極１８の側面に、酸化防止膜として作用するサイドウ
ォール窒化膜２１を形成しても、同様の効果が得られ
る。
【０１０７】（実施の形態２）図１１は、本発明の実施
の形態２による、複数の電界効果型トランジスタを備え
る２電源半導体装置の断面構造図である。図１１を参照
して、本発明の実施の形態２による、複数の電界効果型
トランジスタを備える２電源半導体装置では、ｐ型半導
体基板１の主表面上に、第１の電源電圧（ｌｏｗ Ｖｄ
ｄ）を印加される第１の電界効果型トランジスタと、ｌ
ｏｗ Ｖｄｄより高い第２の電源電圧（ｈｉｇｈ Ｖｄ
ｄ）を印加される第２の電界効果型トランジスタとが間
隔を隔て形成されている。第１および第２の電界効果型
トランジスタの間には、分離酸化膜２が形成されてい
る。
【０１０８】ｌｏｗ Ｖｄｄ領域では、半導体基板１の
主表面に、第１のチャネル領域を挟むように間隔を隔て
て、１対の第１のソース／ドレイン領域２６、１０が形
成されている。この第１のソース／ドレイン領域２６、
１０は、第１のチャネル領域に隣接して形成された中濃
度のｎ型不純物拡散層２６と、ｎ型不純物拡散層２６に
隣接して形成された高濃度のｎ型不純物拡散層１０とか
らなるＬＤＤ構造を有する。第１のチャネル領域上に
は、第１のゲート絶縁膜６が形成されている。第１のゲ
ート絶縁膜６上には、第１のゲート電極１８が形成され
ている。第１のゲート電極１８の側面には、サイドウォ
ール酸化膜９が形成されている。第１のソース／ドレイ
ン領域２６、１０と、第１のゲート絶縁膜６と、第１の
ゲート電極１８とによって、第１の電界効果型トランジ
スタが形成されている。
【０１０９】ｈｉｇｈ Ｖｄｄ領域では、半導体基板１
の主表面に、第２のチャネル領域を挟むように、間隔を
隔てて１対の第２のソース／ドレイン領域１６、１２、
１７が形成されている。この第２のソース／ドレイン領
域１６、１２、１７は、第２のチャネル領域に隣接して
形成された低濃度のｎ型不純物拡散層１６と、ｎ型不純
物拡散層１６に隣接して形成された中濃度のｎ型不純物
拡散層１２と、ｎ型不純物拡散層１２に隣接して形成さ
れた高濃度のｎ型不純物拡散層１７とからなるＬＤＤ構
造を有する。そして、第２のチャネル領域上には、第２
のゲート絶縁膜４が形成されている。第２のゲート絶縁
膜４上には、第２のゲート電極１９が形成されている。
第２のゲート電極１９の側面には、第２のゲート電極１
９の酸化を防止する酸化防止膜として作用するサイドウ
ォール窒化膜２１が形成されている。サイドウォール窒
化膜２１の側面には、サイドウォール酸化膜２０が形成
されている。第２のソース／ドレイン領域１６、１２、
１７と、第２のゲート絶縁膜４と、第２のゲート電極１
９とによって、第２の電界効果型トランジスタが構成さ
れている。ここで、ｈｉｇｈ Ｖｄｄが印加される第２
の電界効果型トランジスタの第２のゲート絶縁膜４の膜
厚は、耐圧を考慮して、ｌｏｗ Ｖｄｄが印加される第
１の電界効果型トランジスタの第１のゲート絶縁膜６の
膜厚よりも厚くする必要がある。
【０１１０】このように、第２のゲート電極１９の側面
に、第２のゲート電極１９の酸化を防止する酸化防止膜
として作用するサイドウォール窒化膜２１を形成するこ
とにより、後述する製造工程において、この第２のゲー
ト電極１９の側面にサイドウォール窒化膜２１を形成し
た状態で、第１の電界効果型トランジスタの第１のゲー
ト絶縁膜６を形成する酸化工程を実施することができ
る。そのため、実施の形態１と同様に、第２のゲート電
極１９におけるゲートバーズビークの発生を防止するこ
とが可能となる。その結果、複数の電界効果型トランジ
スタを備える半導体装置の電気的特性の劣化を防止する
ことが可能となる。さらに、ｈｉｇｈ Ｖｄｄが印加さ
れる第２の電界効果型トランジスタの第２のソース／ド
レイン領域１６、１２、１７が、３層からなるＬＤＤ構
造を有することにより、第２のチャネル領域と第２のソ
ース／ドレイン領域１６、１２、１７との境界領域にお
ける高電界をさらに有効に低減することが可能となる。
そのため、高いエネルギを有する電子の発生をより有効
に防止することができ、それにより、第２の電界効果型
トランジスタのしきい値電圧の変動を防止することがで
きる。その結果、複数の電界効果型トランジスタを備え
る半導体装置の電気的特性の劣化を防止することが可能
となる。
【０１１１】図１２〜２１は、図１１に示した本発明の
実施の形態２による複数の電界効果型トランジスタを備
える２電源半導体装置の製造工程を説明するための断面
構造図である。図１２〜２１を参照して、以下に本発明
の実施の形態２による、複数の電界効果型トランジスタ
を備える２電源半導体装置の製造工程を説明する。
【０１１２】まず、図１２に示すように、ｐ型半導体基
板１の主表面上に、活性領域を囲むように分離酸化膜２
を形成する。そして、半導体基板１の主表面の活性領域
上に、第２のゲート絶縁膜４を形成する。第２のゲート
絶縁膜４と分離酸化膜２との上に第１のドープトポリシ
リコン膜３を形成する。そして、ｈｉｇｈ Ｖｄｄ領域
に位置する第１のドープトポリシリコン膜３の、第２の
ゲート電極１９（図１１参照）となる領域上にレジスト
パターン５ａを形成する。
【０１１３】次に、レジストパターン５ａをマスクとし
て用いた異方性エッチングにより、第１のドープトポリ
シリコン膜３の一部を除去することにより、第２のゲー
ト電極１９（図１１参照）を形成する。その後、レジス
トパターン５ａを除去する。そして、ｌｏｗ Ｖｄｄ領
域に位置する第２のゲート絶縁膜４と分離酸化膜２との
上に、レジストパターン５ｂを形成する。そして、半導
体基板１の所定領域に、ｎ型不純物を導入することによ
り、図１３に示すような、低濃度のｎ型不純物拡散領域
１６を形成する。このときのｎ型不純物にはリンを用
い、導入エネルギは２０ｋｅＶ、ドーズ量は２Ｅ１３ｃ
ｍ-2とする。このとき、導入エネルギは１０〜３０ｋｅ
Ｖでもよい。ここで、第２のゲート絶縁膜４上に第２の
ゲート電極１９が形成されているので、後述する製造工
程において、第２のゲート絶縁膜４の表面の、第２のゲ
ート電極１９が位置する領域には、直接レジストパター
ンが形成されることを防止することができる。そのた
め、レジストパターンを除去するための処理やライトエ
ッチ処理に起因する、第２のゲート絶縁膜４の表面の上
記領域における欠陥の発生を防止することが可能とな
る。その後、レジストパターン５ｂを除去する。
【０１１４】次に、第２のゲート絶縁膜４と第２のゲー
ト電極１９と分離酸化膜２との上に、シリコン窒化膜１
１を形成する。このようにして、図１４に示すような構
造を得る。
【０１１５】次に、シリコン窒化膜１１を異方性エッチ
ングすることにより、第２のゲート電極１９の側面に第
２のゲート電極１９の酸化を防止する酸化防止膜として
作用するサイドウォール窒化膜２１（図１１参照）を形
成する。そして、ｈｉｇｈＶｄｄ領域を覆うように、第
２のゲート絶縁膜４と第２のゲート電極１９とサイドウ
ォール窒化膜２１との上に、レジストパターン５ｃを形
成することにより、図１５に示すような構造を得る。
【０１１６】次に、等方性エッチングを用いて、ｌｏｗ
Ｖｄｄ領域に存在する第２のゲート絶縁膜４を除去す
ることにより、図１６に示すような構造を得る。その
後、レジストパターン５ｃを除去する。
【０１１７】次に、熱酸化法を用いて、半導体基板１の
主表面のｌｏｗ Ｖｄｄ領域に位置する部分上と、第２
のゲート絶縁膜４の表面上と、第２のゲート電極１９上
とに、第１のゲート絶縁膜６を形成する。このようにし
て、図１７に示すような構造を得る。ここで、第２のゲ
ート電極１９の側面に、第２のゲート電極１９の酸化を
防止する酸化防止膜として作用するサイドウォール窒化
膜２１が形成されている状態で、第１のゲート絶縁膜６
を形成するための熱酸化を行なうことができる。そのた
め、第２のゲート電極１９の側面下部が酸化されること
を防止することができ、その結果、ゲートバーズビーク
の発生を防止することが可能となる。
【０１１８】次に、全体を覆うように第２のドープトポ
リシリコン膜７を形成する。そして、第２のドープトポ
リシリコン膜７の、第１のゲート電極（図１１参照）と
なる領域上に、レジストパターン５ｄを形成する。この
ようにして、図１８に示すような構造を得る。
【０１１９】次に、レジストパターン５ｄをマスクとし
て用いた異方性エッチングを行ない、第２のドープトポ
リシリコン膜７の一部を除去することにより、第１のゲ
ート電極１８（図１１参照）を形成する。ここで、第２
のゲート電極１９上には、第１のゲート絶縁膜６を形成
する際の熱酸化によって形成されたシリコン酸化膜６が
存在する。そのため、第１のゲート電極１８を形成する
ための異方性エッチングを行なう際、このシリコン酸化
膜６がストッパとして作用するので、第２のゲート電極
１９が上記異方性エッチングによって一部除去されると
いうような損傷を受けることを防止することができる。
その後、レジストパターン５ｄ（図１８参照）を除去す
る。そして、ｌｏｗ Ｖｄｄ領域を覆うように、レジス
トパターン５ｅ（図１９参照）を形成する。このように
して、図１９に示すような構造を得る。このとき、サイ
ドウォール窒化膜２１の側面に、第２のドープトポリシ
リコン膜７が残存している。
【０１２０】次に、等方性エッチングを用いて、サイド
ウォール窒化膜２１の側面から、第２のドープトポリシ
リコン膜７を除去する。その後、レジストパターン５ｅ
（図１９参照）を除去する。そして、半導体基板１の主
表面の所定領域に、ｎ型不純物を導入することにより、
図２０に示すように、中濃度のｎ型不純物拡散層２６、
１２を形成する。ここで、ｎ型不純物としては、ヒ素を
用い、その導入エネルギは６０ｋｅＶ、ドーズ量は２Ｅ
１３ｃｍ-2とする。導入エネルギは３０〜８０ｋｅＶと
してもよい。
【０１２１】次に、第１のゲート電極１８とサイドウォ
ール窒化膜２１との側面にサイドウォール酸化膜９、２
０を形成する。そして、第１および第２のゲート電極１
８、１９とサイドウォール酸化膜９、２０とサイドウォ
ール窒化膜２１との下に位置する領域以外の第１および
第２のゲート絶縁膜４、６をエッチングにより除去す
る。そして、半導体基板１の主表面の所定領域に、ｎ型
不純物を導入することにより、図２１に示すように、高
濃度のｎ型不純物拡散層１０、１７を形成する。ここ
で、ｎ型不純物としてはヒ素を用い、その導入エネルギ
は４０ｋｅＶ、ドーズ量は５Ｅ１３ｃｍ-2とする。ま
た、上記導入エネルギとしては３０〜６０ｋｅＶとして
もよい。
【０１２２】このようにして、本発明の実施の形態２に
よる複数の電界効果型トランジスタを備える２電源半導
体装置は製造される。
【０１２３】（実施の形態３）図２２は、本発明の実施
の形態３による、複数の電界効果型トランジスタを備え
る２電源半導体装置の断面構造図である。図２２を参照
して、本発明の実施の形態３による、複数の電界効果型
トランジスタを備える２電源半導体装置では、ｐ型の半
導体基板１の主表面上に、第１の電源電圧（ｌｏｗ Ｖ
ｄｄ）を印加される第１の電界効果型トランジスタと、
ｌｏｗ Ｖｄｄより高い第２の電源電圧（ｈｉｇｈ Ｖ
ｄｄ）を印加される第２の電界効果型トランジスタとが
間隔を隔てて形成されている。第１および第２の電界効
果型トランジスタの間には、分離酸化膜２が形成されて
いる。
【０１２４】ｌｏｗ Ｖｄｄ領域では、半導体基板１の
主表面に、第１のチャネル領域を挟むように、間隔を隔
てて１対の第１のソース／ドレイン領域８、１０が形成
されている。この第１のソース／ドレイン領域８、１０
は、第１のチャネル領域に隣接して形成された低濃度の
ｎ型不純物拡散層８と、ｎ型不純物拡散層８に隣接して
形成された高濃度のｎ型不純物拡散層１０とからなるＬ
ＤＤ構造を有する。第１のチャネル領域上には、ゲート
絶縁膜として作用する酸化窒化膜１３が形成されてい
る。酸化窒化膜１３上には、第１のゲート電極１８が形
成されている。第１のゲート電極１８の側面には、サイ
ドウォール酸化膜９が形成されている。第１のソース／
ドレイン領域８、１０と、酸化窒化膜１３と、第１のゲ
ート電極１８とによって、第１の電界効果型トランジス
タが形成されている。
【０１２５】ｈｉｇｈ Ｖｄｄ領域では、半導体基板１
の主表面に、第２のチャネル領域を挟むように間隔を隔
てて、１対の第２のソース／ドレイン領域１６、１７が
形成されている。この第２のソース／ドレイン領域１
６、１７は、第２のチャネル領域に隣接して形成された
低濃度のｎ型不純物拡散層１６と、ｎ型不純物拡散層１
６に隣接して形成された高濃度のｎ型不純物拡散層１７
とからなるＬＤＤ構造を有する。第２のチャネル領域上
には、第２のゲート絶縁膜４が形成されている。第２の
ゲート絶縁膜４上には、第２のゲート電極１９が形成さ
れている。第２のゲート電極１９の側面と第２のゲート
絶縁膜４との上には、酸化窒化膜１３が形成されてい
る。酸化窒化膜１３上には、サイドウォール酸化膜２０
が形成されている。第２のソース／ドレイン領域１６、
１７と、第２のゲート絶縁膜４と、第２のゲート電極１
９とによって、第２の電界効果型トランジスタが構成さ
れている。このように、第１の電界効果型トランジスタ
の第１のゲート絶縁膜１３を、酸化窒化膜により形成す
るので、後述する製造工程において、第２のゲート電極
１９の側面下部と第２のゲート絶縁膜４との接合部にお
いて、第２のゲート電極１９の端部が過剰に酸化される
ことを抑制することができる。それにより、ゲートバー
ズビークの発生を抑制することが可能となる。そのた
め、複数の電界効果型トランジスタを備える半導体装置
の電気的特性の劣化を防止することができる。また、第
１のゲート絶縁膜を、酸化窒化膜１３により形成するた
め、従来のシリコン酸化膜などに比べ同じ膜厚換算で、
トランジスタの駆動能力を向上することが可能である。
【０１２６】図２３、２４は、本発明の実施の形態３に
よる、複数の電界効果型トランジスタを備える２電源半
導体装置の第１および第２の変形例の断面構造図であ
る。図２３を参照して、この実施の形態３による複数の
電界効果型トランジスタを備える２電源半導体装置の第
１の変形例は、基本的には図１に示した本発明の実施の
形態１による２電源半導体装置と同一の構造を備える。
ただし、この図２３に示した実施の形態３の第１の変形
例では、第１のゲート絶縁膜が酸化窒化膜１３により形
成されている。また、図２４に示した実施の形態３の第
２の変形例は、基本的には、図１１に示した本発明の実
施の形態２による半導体装置と同様の構造を備える。た
だし、図２４に示すように、この本発明の実施の形態３
の第２の変形例による半導体装置でも、図２２，２３に
示した例と同様に、第１のゲート絶縁膜を酸化窒化膜１
３により形成する。このように、第１のゲート絶縁膜
を、酸化窒化膜１３により形成するため、本発明の実施
の形態１および２に示した効果に加えて、従来のシリコ
ン酸化膜などに比べ同じ膜厚換算で、トランジスタの駆
動能力を向上することが可能である。
【０１２７】図２５〜３２は、図２２に示した本発明の
実施の形態３による、複数の電界効果型トランジスタを
備える２電源半導体装置の製造工程を説明するための断
面構造図である。図２５〜３２を参照して、以下に本発
明の実施の形態３による、図２２に示した複数の電界効
果型トランジスタを備える２電源半導体装置の製造工程
を説明する。
【０１２８】図２５に示す製造工程は、図２に示した実
施の形態１による製造工程と同一である。
【０１２９】次に、レジストパターン５ａ（図２５参
照）をマスクとして用いた異方性エッチングによって、
第１のドープトポリシリコン膜３の一部を除去すること
により、第２のゲート電極１９（図２２参照）を形成す
る。その後、レジストパターン５ａ（図２５参照）を除
去する。そして、ｈｉｇｈ Ｖｄｄ領域を覆うように、
第２のゲート絶縁膜４と第２のゲート電極１９との上
に、レジストパターン５ｂを形成することにより、図２
６に示すような構造を得る。ここで、第２のゲート絶縁
膜４上に第２のゲート電極１９が形成された状態で、レ
ジストパターン５ｂを形成したので、第２のゲート絶縁
膜４の表面の、第２のゲート電極１９が位置する領域
に、直接レジストパターン５ｂが形成されることを防止
することができる。そのため、このレジストパターン５
ｂを除去するための処理やライトエッチ処理に起因す
る、第２のゲート絶縁膜４の表面の上記領域における欠
陥の発生を防止することが可能となる。
【０１３０】次に、等方性エッチングを用いて、ｌｏｗ
Ｖｄｄ領域に存在する第２のゲート絶縁膜４を除去す
ることにより、図２７に示すような構造を得る。その
後、レジストパターン５ｂを除去する。
【０１３１】次に、雰囲気ガスにＮ2 Ｏ、Ｏ2 などを用
いた熱酸化法により、半導体基板１の主表面のｌｏｗ
Ｖｄｄ領域に位置する部分上と、第２のゲート絶縁膜４
の表面上と第２のゲート電極１９上とに、第１のゲート
絶縁膜となる酸化窒化膜１３を形成する。このようにし
て、図２８に示すような構造を得る。ここで、第１のゲ
ート絶縁膜として、酸化窒化膜１３を形成するので、第
２のゲート電極１９の側面下部と第２のゲート絶縁膜４
との接合部において、第２のゲート電極１９の端部が過
剰に酸化されることを抑制することができる。それによ
り、ゲートバーズビークの発生を抑制することが可能と
なる。また、第１のゲート絶縁膜として酸化窒化膜１３
を形成するため、第１のゲート絶縁膜としての酸化窒化
膜１３の膜厚を、所定の絶縁耐圧を維持したまま、従来
のシリコン酸化膜などを使用した場合より薄くすること
が可能となる。その結果、第１の電界効果型トランジス
タの駆動電圧を低減することが可能となる。
【０１３２】次に、図２９〜３２に示す製造工程は、図
７〜１０に示した実施の形態１による製造工程と実質的
に同一である。
【０１３３】このようにして、図２２に示した本発明の
実施の形態３による複数の電界効果型トランジスタを備
える２電源半導体装置は製造される。
【０１３４】（実施の形態４）図３３は、本発明の実施
の形態４による、複数の電界効果型トランジスタを備え
る２電源半導体装置の断面構造図である。図３３を参照
して、本発明の実施の形態４による、複数の電界効果型
トランジスタを備える２電源半導体装置では、ｐ型の半
導体基板１の主表面上に、第１の電源電圧（ｌｏｗ Ｖ
ｄｄ）を印加される第１の電界効果型トランジスタと、
ｌｏｗ Ｖｄｄより高い第２の電源電圧（ｈｉｇｈ Ｖ
ｄｄ）を印加される第２の電界効果型トランジスタとが
間隔を隔てて形成されている。第１および第２の電界効
果型トランジスタの間には、分離酸化膜２が形成されて
いる。
【０１３５】ｌｏｗ Ｖｄｄ領域では、半導体基板１の
主表面に、第１のチャネル領域を挟むように、間隔を隔
てて１対の第１のソース／ドレイン領域８、１０が形成
されている。この第１のソース／ドレイン領域８、１０
は、第１のチャネル領域に隣接して形成された低濃度の
ｎ型不純物拡散層８と、ｎ型不純物拡散層８に隣接して
形成された高濃度のｎ型不純物拡散層１０とからなるＬ
ＤＤ構造を有する。第１のチャネル領域上には、第１の
ゲート絶縁膜６が形成されている。第１のゲート絶縁膜
６上には、第１のゲート電極１８が形成されている。第
１のゲート電極１８の側面には、サイドウォール酸化膜
９が形成されている。第１のソース／ドレイン領域８、
１０と、第１のゲート絶縁膜６と、第１のゲート電極１
８とによって、第１の電界効果型トランジスタが構成さ
れている。
【０１３６】ｈｉｇｈ Ｖｄｄ領域では、半導体基板１
の主表面に、第２のチャネル領域を挟むように、間隔を
隔てて１対の第２のソース／ドレイン領域１６、１７が
形成されている。この第２のソース／ドレイン領域１
６、１７は、第２のチャネル領域に隣接して形成された
低濃度のｎ型不純物拡散層１６と、ｎ型不純物拡散層１
６に隣接して形成された高濃度のｎ型不純物拡散層１７
とからなるＬＤＤ構造を有する。第２のチャネル領域上
には、第２のゲート絶縁膜４が形成されている。第２の
ゲート絶縁膜４上には、耐酸化導電体膜として作用する
窒素ドープトポリシリコン膜１４が形成されている。窒
素ドープトポリシリコン膜１４上には、通常のｐ型また
はｎ型の不純物がドープされた第１のドープトポリシリ
コン膜３が形成されている。窒素ドープトポリシリコン
膜１４と、第１のドープトポリシリコン膜３とから、第
２のゲート電極１９が構成されている。第２のゲート電
極１９の側面には、サイドウォール酸化膜２０が形成さ
れている。第２のソース／ドレイン領域１６、１７と、
第２のゲート絶縁膜４と、第２のゲート電極１９とによ
って、第２の電界効果型トランジスタは構成されてい
る。ここで、第２の電界効果型トランジスタの第２のゲ
ート絶縁膜４の膜厚は、耐圧を考慮して、第１の電界効
果型トランジスタの第１のゲート絶縁膜６の膜厚よりも
厚くする必要がある。
【０１３７】このように、第２のゲート絶縁膜４上に、
耐酸化導電体膜として作用する窒素ドープトポリシリコ
ン膜１４を形成するので、後の製造工程において、第２
のゲート絶縁膜４の表面に直接レジストパターンを形成
する必要がない。また、第２のゲート電極１９を形成す
る前に、窒素ドープトポリシリコン膜１４をマスクとし
て第１のゲート絶縁膜６を形成するので、窒素ドープト
ポリシリコン上がほとんど酸化されずに酸化工程を実施
することができる。そのため、ゲート絶縁膜６を形成す
るための酸化工程において、第２のゲート電極１９の側
面下部が酸化されるという不都合は生じず、それによ
り、ゲートバーズビークの発生を防止することができ
る。これによって、第２の電界効果型トランジスタのし
きい値電圧の上昇を防止することができ、その結果、複
数の電界効果型トランジスタを備える半導体装置の電気
的特性の劣化を防止することができる。
【０１３８】また、こうして第１および第２のゲート絶
縁膜６、４を形成することができるので、この後導電層
を第１および第２のゲート絶縁膜４、６の上に位置する
領域に形成し、１回のパターニングで第１および第２の
ゲート電極１８、１９を形成することができる。この結
果、半導体装置の製造工程数を削減することが可能とな
る。
【０１３９】また、第２のゲート絶縁膜４上に窒素ドー
プトポリシリコン膜１４を形成するので、第２のゲート
絶縁膜４上に直接レジストパターンを形成することを防
止できる。その結果、レジストパターンを除去する際の
処理などに起因する局所的な凹凸などの欠陥が、第２の
ゲート絶縁膜４において発生することを防止することが
できる。このため、電界効果型トランジスタのしきい値
電圧の変動を防止することができる。これにより、複数
の電界効果型トランジスタを備える半導体装置の電気的
特性の劣化を防止することができる。
【０１４０】図３４〜３７は、図３３に示した本発明の
実施の形態４による、複数の電界効果型トランジスタを
備える２電源半導体装置の製造工程を説明するための断
面構造図である。図３４〜３７を参照して、以下に本発
明の実施の形態４による、複数の電界効果型トランジス
タを備える２電源半導体装置の製造工程を説明する。
【０１４１】まず、ｐ型半導体基板１の主表面上に、活
性領域を囲むように分離酸化膜２を形成する。そして、
半導体基板１の主表面の活性領域上に、第２のゲート絶
縁膜４を形成する。第２のゲート絶縁膜４と分離酸化膜
２との上に、耐酸化導電体膜となる窒素ドープトポリシ
リコン膜１４を形成する。そして、ｈｉｇｈ Ｖｄｄ領
域に位置する窒素ドープトポリシリコン膜１４上に、レ
ジストパターン５ａを形成することにより、図３４に示
すような構造を得る。ここで、第２のゲート絶縁膜４上
には、窒素ドープトポリシリコン膜１４が形成されてお
り、この状態で、レジストパターン５ａを形成するの
で、第２のゲート絶縁膜４の表面に、直接レジストパタ
ーン５ａが形成されることが防止できる。そのため、レ
ジストパターン５ａを除去するための処理やライトエッ
チ処理に起因する欠陥が、第２のゲート絶縁膜４の表面
において発生することを防止することが可能となる。こ
のため、電界効果型トランジスタのしきい値電圧の変動
を防止することができる。これにより、複数の電界効果
型トランジスタを備える半導体装置の電気的特性の劣化
を防止することができる。
【０１４２】次に、等方性エッチングを用いて、ｌｏｗ
Ｖｄｄ領域に存在する窒素ドープトポリシリコン膜１
４と第２のゲート絶縁膜４とを除去することにより、図
３５に示すような構造を得る。その後、レジストパター
ン５ａを除去する。
【０１４３】次に、図３６に示すように、熱酸化法を用
いて、半導体基板１の主表面のｌｏｗ Ｖｄｄ領域に位
置する部分上に第１のゲート絶縁膜６を形成する。この
とき、窒素ドープトポリシリコン膜１４の表面は、窒素
が導入されていることにより、ほとんど酸化されない。
【０１４４】次に、第１のゲート絶縁膜６と、窒素ドー
プトポリシリコン膜１４と、分離酸化膜２との上に、第
１のドープトポリシリコン膜３を形成する。そして、第
１のドープトポリシリコン膜３の、第１および第２のゲ
ート電極１８、１９（図３３参照）となる領域上に、レ
ジストパターン５ｂ，５ｃを形成することにより、図３
７に示すような構造を得る。
【０１４５】その後、レジストパターン５ｂ，５ｃをマ
スクとして用いた異方性エッチングにより、第１のドー
プトポリシリコン膜３の一部を除去することにより、第
１および第２のゲート電極１８、１９（図３３参照）を
形成する。このように、第２のゲート絶縁膜４上に耐酸
化導電体膜として作用する窒素ドープトポリシリコン膜
１４を形成するので、第１および第２のゲート絶縁膜
６、４を形成した後に、第１および第２のゲート電極１
８、１９を１回のエッチング工程により形成することが
できる。また、第１のゲート電極１８と第２のゲート電
極１９とを１回の異方性エッチングにより形成できるの
で、半導体装置の製造工程の工程数を削減することがで
きる。さらに、第２のゲート絶縁膜４上に窒素ドープト
ポリシリコン膜１４が形成されているため、第２のソー
ス／ドレイン領域１６、１７（図３３参照）を形成する
ための不純物導入の際、窒素ドープトポリシリコン膜１
４が不純物に対する障壁として作用する。そのため、第
２のチャネル領域への不純物の導入をより効果的に防止
することができる。その結果、第２のチャネル領域への
不純物の導入に起因する、第２の電界効果型トランジス
タの誤動作の発生をより効果的に防止することができ
る。
【０１４６】この後、半導体基板１の主表面の所定領域
への不純物の導入と、第１および第２のゲート電極１
８、１９（図３３参照）の側面におけるサイドウォール
酸化膜９、２０（図３３参照）の形成などを行ない、図
３３に示すような半導体装置を形成する。
【０１４７】このようにして、本発明の実施の形態４に
よる複数の電界効果型トランジスタを備える２電源半導
体装置は製造される。
【０１４８】図３８〜４１は、図３３に示した本発明の
実施の形態４による、複数の電界効果型トランジスタを
備える２電源半導体装置の第１の変形例による製造工程
を説明するための断面構造図である。図３８〜４１を参
照して、以下に本発明の実施の形態４の第１の変形例に
よる、複数の電界効果型トランジスタを備える２電源半
導体装置の製造工程を説明する。
【０１４９】まず、ｐ型半導体基板１の主表面上に、活
性領域を囲むように分離酸化膜２を形成する。そして、
半導体基板１の主表面の活性領域上に、酸化膜（図示せ
ず）を形成する。そして、ｌｏｗ Ｖｄｄ領域に位置す
るこの酸化膜上にレジストパターンを形成する。このレ
ジストパターンをマスクとして、ｈｉｇｈ Ｖｄｄ領域
に位置する半導体基板１の主表面に不純物を導入する。
そして、このレジストパターンをマスクとして、ｈｉｇ
ｈ Ｖｄｄ領域に位置する酸化膜を等方性エッチングに
より除去する。その後、レジストパターンを除去するこ
とにより、図３８に示すような構造を得る。
【０１５０】次に、図３９および４０に示した製造工程
は、図３４および３５に示した本発明の実施の形態４に
よる、複数の電界効果型トランジスタを備える２電源半
導体装置の製造工程と実質的に同一である。ただし、図
３９に示すように、ｌｏｗＶｄｄ領域に位置する半導体
基板１の主表面上には、基板保護膜として作用する酸化
膜２８が形成されている。これにより、第２のゲート絶
縁膜４を形成するための酸化工程において、ｌｏｗ Ｖ
ｄｄ領域に位置する半導体基板１の主表面が直接酸化さ
れることはない。そして、酸化膜２８上に酸化膜４と窒
素ドープトポリシリコン膜１４とが形成されているた
め、図４０に示すように、ｌｏｗ Ｖｄｄ領域から窒素
ドープトポリシリコン膜１４を除去するための等方性エ
ッチングを行なう際、酸化膜２８が十分な膜厚を有する
ので、この等方性エッチングによりｌｏｗ Ｖｄｄ領域
に位置する半導体基板１の主表面が直接上記等方性エッ
チングによる損傷を受けることを防止することができ
る。これにより、ｌｏｗ Ｖｄｄ領域に形成される第１
のゲート絶縁膜６（図３３参照）が形成される際、半導
体基板１の主表面にエッチングによる損傷が存在するこ
とに起因して、この第１のゲート絶縁膜６の膜質が劣化
するという問題の発生を防止することができる。そのた
め、第１の電界効果型トランジスタのしきい値電圧の変
動を防止することができる。この結果、複数の電界効果
型トランジスタを備える半導体装置の電気的特性の劣化
を防止することができる。
【０１５１】次に、図４１に示した本発明の実施の形態
４の第１の変形例による製造工程は、図３７に示した本
発明の実施の形態４による製造工程と実質的に同一であ
る。この後、半導体基板１の主表面の所定領域への不純
物の導入と、第１および第２のゲート電極１８、１９
（図３３参照）の側面におけるサイドウォール酸化膜
９、２０（図３３参照）の形成などを行ない、図３３に
示すような半導体装置を形成する。
【０１５２】図４２および４３は、図３３に示した本発
明の実施の形態４による、複数の電界効果型トランジス
タを備える２電源半導体装置の第２の変形例による製造
工程を説明するための断面構造図である。図４２および
４３を参照して、以下に本発明の実施の形態４の第２の
変形例による、複数の電界効果型トランジスタを備える
２電源半導体装置の製造工程を説明する。
【０１５３】まず、本発明の実施の形態４による複数の
電界効果型トランジスタを備える２電源半導体装置の製
造工程のうち、図３４および３５に示した工程を実施し
た後、レジストパターン５ａ（図３５参照）を除去す
る。次に、半導体基板１の全面を酸化することにより、
ｌｏｗ Ｖｄｄ領域に位置する半導体基板１の主表面上
に酸化膜２９を形成する。このようにして、図４２に示
すような構造を得る。
【０１５４】次に、図４３に示すように、酸化膜２９
（図４２参照）を、等方性エッチングにより除去する。
このように、本発明の実施の形態４の第２の変形例によ
る製造工程では、ｌｏｗ Ｖｄｄ領域に位置する半導体
基板１の主表面を酸化した後、酸化膜２９（図４２参
照）を等方性エッチングにより除去するので、ｌｏｗ
Ｖｄｄ領域に位置する半導体基板１の主表面から酸化膜
４（図３４参照）と窒素ドープトポリシリコン膜１４
（図３４参照）とを除去するエッチングにより、半導体
基板１の主表面のｌｏｗ Ｖｄｄ領域に位置する主表面
にエッチングによる損傷が発生していた場合でも、この
損傷を受けた半導体基板１の主表面の一部を上記等方性
エッチングにより除去することができる。そのため、第
１のゲート絶縁膜６（図３３参照）を形成する際、半導
体基板１の主表面における局所的な凹凸などのエッチン
グによる損傷に起因して、第１のゲート絶縁膜６の膜質
が劣化することを防止することができる。そのため、電
界効果型トランジスタのしきい値電圧の変動を防止する
ことができ、その結果、複数の電界効果型トランジスタ
を備える半導体装置の電気的特性の劣化を防止すること
ができる。
【０１５５】このように、図４３に示した工程の後、図
３６および３７に示した本発明の実施の形態４による、
複数の電界効果型トランジスタを備える２電源半導体装
置の製造工程を実施することにより、図３３に示すよう
な半導体装置を得る。
【０１５６】図４４は、本発明の実施の形態４の第３の
変形例による、複数の電界効果型トランジスタを備える
２電源半導体装置の断面構造図である。図４４を参照し
て、本発明の実施の形態４の第３の変形例による、複数
の電界効果型トランジスタを備える２電源半導体装置
は、基本的には、図３３に示した本発明の実施の形態４
による複数の電界効果型トランジスタを備える２電源半
導体装置と実質的に同一の構造を有している。ただし、
図４４を参照して、本発明の実施の形態４の第３の変形
例による半導体装置では、第２のゲート絶縁膜４と窒素
ドープトポリシリコン膜１４との間に、導電性の不純物
を有するドープトポリシリコン膜３２が形成されてい
る。このため、本発明の実施の形態４の第３の変形例に
よる、複数の電界効果型トランジスタを備える２電源半
導体装置では、本発明の実施の形態４による半導体装置
において得られる効果に加えて、ゲート電極１９に電圧
を印加した際、第２のゲート絶縁膜４近傍において、導
電性の不純物の密度が低下することによる空乏層の形成
を抑制することができる。この結果、このような空乏層
が形成されることによる、第２の電界効果型トランジス
タのしきい値電圧の変動といった問題の発生を防止する
ことができる。このため、複数の電界効果型トランジス
タを備える２電源半導体装置の電気的特性が劣化するこ
とを防止することができる。
【０１５７】図４５および４６は、図４４に示した本発
明の実施の形態４の第３の変形例による、複数の電界効
果型トランジスタを備える２電源半導体装置の製造工程
を説明するための断面構造図である。図４５および４６
を参照して、以下に本発明の実施の形態４の第３の変形
例による、複数の電界効果型トランジスタを備える２電
源半導体装置の製造工程を説明する。
【０１５８】まず、図４５に示すように、ｐ型半導体基
板１の主表面上に、活性領域を囲むように分離酸化膜２
を形成する。そして、半導体基板１の主表面の活性領域
上に、第２のゲート絶縁膜４を形成する。そして、第２
のゲート絶縁膜４と分離酸化膜２との上に、導電性不純
物を有するドープトポリシリコン膜３２を形成する。ド
ープトポリシリコン膜３２上に、窒素ドープトポリシリ
コン膜１４を形成する。
【０１５９】次に、図３４〜３６に示した本発明の実施
の形態４による製造工程と実質的に同一の工程を実施し
た後、図４６に示すように、半導体装置の全体を覆うよ
うにポリシリコン膜７を形成する。このポリシリコン膜
７上に、レジストパターン５ｇ、５ｈを形成する。
【０１６０】その後、レジストパターン５ｇ、５ｈをマ
スクとして用いた異方性エッチングにより、ドープトポ
リシリコン膜７と窒素ドープトポリシリコン膜１４とド
ープトポリシリコン膜３２との一部を除去することによ
り、第１および第２のゲート電極１８、１９（図４４参
照）を形成する。このように、第２のゲート絶縁膜４
（図４４参照）上に導電性の不純物を有するドープトポ
リシリコン膜３２が形成されているので、第２のゲート
電極１９に電圧を印加した際、第２のゲート絶縁膜４近
傍において、導電性の不純物の密度が低下することによ
る空乏層の形成を抑制することができる。この結果、こ
のような空乏層が形成されることによる、第２の電界効
果型トランジスタのしきい値電圧の変動といった問題の
発生を防止することができる。これにより、複数の電界
効果型トランジスタを備える半導体装置の電気的特性が
劣化することを防止することができる。
【０１６１】この後、半導体基板１の主表面の所定領域
への不純物の導入と、第１および第２のゲート電極１
８、１９（図４４参照）の側面におけるサイドウォール
酸化膜９（図４４参照）の形成などを行ない、図４４に
示すような半導体装置を形成する。
【０１６２】なお、この実施の形態４による複数の電界
効果型トランジスタを備える２電源半導体装置では、ｈ
ｉｇｈ Ｖｄｄ領域において窒素ドープトポリシリコン
膜１４を形成したが、ｌｏｗ Ｖｄｄ領域において窒素
ドープトポリシリコン膜１４を形成しても、同様の効果
が得られる。
【０１６３】（実施の形態５）図４７は、本発明の実施
の形態５による、複数の電界効果型トランジスタを備え
る２電源半導体装置の断面構造図である。図４７を参照
し、本発明の実施の形態５による、複数の電界効果型ト
ランジスタを備える２電源半導体装置では、ｐ型半導体
基板１の主表面上に、第１の電源電圧（ｌｏｗ Ｖｄ
ｄ）を印加される第１の電界効果型トランジスタと、ｌ
ｏｗ Ｖｄｄより高い第２の電源電圧（ｈｉｇｈ Ｖｄ
ｄ）を印加される第２の電界効果型トランジスタとが間
隔を隔てて形成されている。第１および第２の電界効果
型トランジスタの間には、分離酸化膜２が形成されてい
る。
【０１６４】ｌｏｗ Ｖｄｄ領域では、半導体基板１の
主表面に、第１のチャネル領域を挟むように、間隔を隔
てて１対の第１のソース／ドレイン領域８、１０が形成
されている。第１のソース／ドレイン領域８、１０は、
第１のチャネル領域に隣接して形成された低濃度のｎ型
不純物拡散層８と、ｎ型不純物拡散層８に隣接して形成
された高濃度のｎ型不純物拡散層１０とからなるＬＤＤ
構造を有する。第１のチャネル領域上には、第１のゲー
ト絶縁膜６が形成されている。第１のゲート絶縁膜６上
には、第１のゲート電極１８が形成されている。第１の
ゲート電極１８の側面には、サイドウォール酸化膜９が
形成されている。第１のソース／ドレイン領域８、１０
と、第１のゲート絶縁膜６と、第１のゲート電極１８と
によって、第１の電界効果型トランジスタが構成されて
いる。
【０１６５】ｈｉｇｈ Ｖｄｄ領域では、半導体基板１
の主表面に、第２のチャネル領域を挟むように、間隔を
隔てて１対の第２のソース／ドレイン領域１６、１７が
形成されている。この第２のソース／ドレイン領域１
６、１７は、第２のチャネル領域に隣接して形成された
低濃度のｎ型不純物拡散層１６と、ｎ型不純物拡散層１
６に隣接して形成された高濃度のｎ型不純物拡散層１７
とからなるＬＤＤ構造を有する。第２のチャネル領域上
には、第２のゲート絶縁膜４が形成されている。第２の
ゲート絶縁膜４上には、導電性の不純物を有するドープ
トポリシリコン膜３２が形成されている。ドープトポリ
シリコン膜３２上には、窒化膜２７が形成されている。
窒化膜２７上には、ドープトポリシリコン膜７が形成さ
れている。このドープトポリシリコン膜３２と窒化膜２
７とドープトポリシリコン膜７とによって、第２のゲー
ト電極１９は構成されている。第２のゲート電極１９の
側面には、サイドウォール酸化膜９が形成されている。
ここで、窒化膜２７は、後述する製造工程に示すよう
に、ドープトポリシリコン膜３２の表面をランプアニー
ルを用いて窒化することにより得られ、ゲート電極１９
に電圧を印加した場合、電流が流れることができるトン
ネル絶縁膜となっている。そして、第２のソース／ドレ
イン領域１６、１７と、第２のゲート絶縁膜４と、第２
のゲート電極１９とによって、第２の電界効果型トラン
ジスタが構成されている。
【０１６６】このように、第２のゲート絶縁膜４上に、
ドープトポリシリコン膜３２と、窒化膜２７とを形成す
るので、第２のゲート絶縁膜４の表面に直接レジストパ
ターンを形成する必要がない。また、第２のゲート電極
１９を形成する前に窒化膜２７をマスクとして第１のゲ
ート絶縁膜６を形成するための酸化工程を実施すること
ができる。それにより、第１のゲート絶縁膜６の酸化工
程において、第２のゲート電極１９の側面下部が酸化さ
れるという不都合は生じず、それにより、ゲートバーズ
ビークの発生を防止することができる。そのため、電界
効果型トランジスタのしきい値電圧の上昇を防止するこ
とができる。その結果、複数の電界効果型トランジスタ
を備える半導体装置の電気的特性の劣化を防止すること
ができる。
【０１６７】また、第２のゲート絶縁膜４上にドープト
ポリシリコン膜３２を形成するので、第２のゲート絶縁
膜４上に直接レジストパターンを形成することを防止で
きる。この結果、レジストパターンを除去するための処
理などに起因する局所的な凹凸などの欠陥が第２のゲー
ト絶縁膜４において発生することを防止することができ
る。このため、電界効果型トランジスタのしきい値電圧
の変動を防止することができる。その結果、複数の電界
効果型トランジスタを備える半導体装置の電気的特性の
劣化を防止することができる。
【０１６８】また、このように、第２のゲート電極１９
を形成する前に、第１および第２のゲート絶縁膜６、４
を形成することができるので、この後、導電層を第１お
よび第２のゲート絶縁膜４、６の上に位置する領域に形
成し、１回のパターニングで第１および第２のゲート電
極１８、１９を形成することができる。この結果、半導
体装置の製造工程数を削減することが可能となる。
【０１６９】また、第２のゲート絶縁膜４上に導電性の
不純物を含むドープトポリシリコン膜３２が形成されて
いるので、ゲート電極１９に電圧を印加した際、第２の
ゲート絶縁膜４近傍において導電性の不純物の濃度が低
下することによる空乏層の形成を抑制することができ
る。この結果、このような空乏層が形成されることによ
る、電界効果型トランジスタのしきい値電圧の変動とい
った問題の発生を防止することができる。これにより、
複数の電界効果型トランジスタを備える２電源半導体装
置の電気的特性が劣化することを防止することができ
る。
【０１７０】図４８は、図４７に示した本発明の実施の
形態５による、複数の電界効果型トランジスタを備える
２電源半導体装置の製造工程を説明するための断面構造
図である。図４８を参照して、以下に本発明の実施の形
態５による、複数の電界効果型トランジスタを備える２
電源半導体装置の製造工程を説明する。
【０１７１】まず、図４８に示すように、ｐ型半導体基
板１の主表面上に、活性領域を囲むように分離酸化膜２
を形成する。そして、半導体基板１の主表面の活性領域
上に、第２のゲート絶縁膜４を形成する。そして、第２
のゲート絶縁膜４と分離酸化膜２との上に、導電性の不
純物を含むドープトポリシリコン膜３２を形成する。こ
のドープトポリシリコン膜３２の表面を、ランプアニー
ルを用いて窒化することにより、窒化膜２７を形成す
る。
【０１７２】図４８に示した工程の後、本発明の発明の
実施の形態４による複数の電界効果型トランジスタを備
える２電源半導体装置の図３４〜３７に示した製造工程
と実質的に同一の工程を実施する。このようにして、図
４７に示すような半導体装置を得る。ここで、図４８に
示すように、第２のゲート絶縁膜４上に導電性の不純物
を含むドープトポリシリコン膜３２を形成するので、こ
のドープトポリシリコン膜３２を含む第２のゲート電極
１９（図４７参照）を形成した後、この第２のゲート電
極１９に電圧を印加した際、第２のゲート絶縁膜４近傍
において導電性の不純物の密度が低下することによる空
乏層の形成を抑制することができる。このため、このよ
うな空乏層が形成されることによる、電界効果型トラン
ジスタのしきい値電圧の変動といった問題の発生を防止
することができる。その結果、複数の電界効果型トラン
ジスタを備える２電源半導体装置の電気的特性が劣化す
ることを防止することができる。
【０１７３】また、図３６に示した工程に対応する工程
において、第２のゲート絶縁膜４上にドープトポリシリ
コン膜３２と窒化膜２７とを形成しているので、第２の
ゲート絶縁膜４の表面に直接レジストパターンを形成す
る必要がない。また、第２のゲート電極１９を形成する
前に窒化膜２７をマスクとして第１のゲート絶縁膜６を
形成するための酸化工程を実施することができる。それ
により、第１のゲート絶縁膜６の酸化工程において、第
２のゲート電極１９の側面下部が酸化されるという不都
合は生じず、それにより、ゲートバーズビークの発生を
防止することができる。そのため、電界効果型トランジ
スタのしきい値電圧の上昇を防止することができる。そ
の結果、複数の電界効果型トランジスタを備える半導体
装置の電気的特性の劣化を防止することができる。
【０１７４】さらに、このように第１および第２のゲー
ト絶縁膜６、４を形成することができるので、この後、
図３７に示した工程に対応する工程において、ドープト
ポリシリコン膜７（図４７参照）を第１および第２のゲ
ート絶縁膜６、４上に位置する領域に形成し、１回のパ
ターニングで第１および第２のゲート電極１８、１９を
形成することができる。この結果、半導体装置の製造工
程数を削減することが可能となる。
【０１７５】（実施の形態６）図４９は、本発明の実施
の形態６による、複数の電界効果型トランジスタを備え
る２電源半導体装置の断面構造図である。図４９を参照
し、本発明の実施の形態５による、複数の電界効果型ト
ランジスタを備える２電源半導体装置では、ｐ型半導体
基板１の主表面上に、第１の電源電圧（ｌｏｗ Ｖｄ
ｄ）を印加される第１の電界効果型トランジスタと、ｌ
ｏｗ Ｖｄｄより高い第２の電源電圧（ｈｉｇｈ Ｖｄ
ｄ）を印加される第２の電界効果型トランジスタとが間
隔を隔てて形成されている。第１および第２の電界効果
型トランジスタの間には、分離酸化膜２が形成されてい
る。
【０１７６】ｌｏｗ Ｖｄｄ領域では、半導体基板１の
主表面に、第１のチャネル領域を挟むように、間隔を隔
てて１対の第１のソース／ドレイン領域８、１０が形成
されている。第１のソース／ドレイン領域８、１０は、
第１のチャネル領域に隣接して形成された低濃度のｎ型
不純物拡散層８と、ｎ型不純物拡散層８に隣接して形成
された高濃度のｎ型不純物拡散層１０とからなるＬＤＤ
構造を有する。第１のチャネル領域上には、第１のゲー
ト絶縁膜６が形成されている。第１のゲート絶縁膜６上
には、第１のゲート電極１８が形成されている。第１の
ゲート電極１８の側面には、サイドウォール酸化膜９が
形成されている。第１のソース／ドレイン領域８、１０
と、第１のゲート絶縁膜６と、第１のゲート電極１８と
によって、第１の電界効果型トランジスタが構成されて
いる。
【０１７７】ｈｉｇｈ Ｖｄｄ領域では、半導体基板１
の主表面に、第２のチャネル領域を挟むように、間隔を
隔てて１対の第２のソース／ドレイン領域１６、１７が
形成されている。この第２のソース／ドレイン領域１
６、１７は、第２のチャネル領域に隣接して形成された
低濃度のｎ型不純物拡散層１６と、ｎ型不純物拡散層１
６に隣接して形成された高濃度のｎ型不純物拡散層１７
とからなるＬＤＤ構造を有する。第２のチャネル領域上
には、第２のゲート絶縁膜４が形成されている。第２の
ゲート絶縁膜４上には、第１のドープトポリシリコン膜
３を形成する。第１のドープトポリシリコン膜３上に
は、第１のゲート絶縁膜６と同じ材質からなる絶縁膜６
を形成する。絶縁膜６上には、第２のドープトポリシリ
コン膜２２を形成する。この第１のドープトポリシリコ
ン膜３と絶縁膜６と第２のドープトポリシリコン膜２２
とによって、第２のゲート電極１９は構成される。第２
のゲート電極１９の側面には、サイドウォール酸化膜２
０が形成されている。第２のソース／ドレイン領域１
６、１７と、第２のゲート絶縁膜４と、第２のゲート電
極１９とによって、第２の電界効果型トランジスタが構
成されている。
【０１７８】このように、第２のゲート電極１９を、第
１のドープトポリシリコン膜３と、絶縁膜６と、第２の
ドープトポリシリコン膜２２とを有するように形成する
ので、後述する製造工程において、第２のゲート絶縁膜
４の表面に直接レジストパターンを形成することなく、
第２のゲート電極１９を形成する前に第１のゲート絶縁
膜６を形成するための酸化工程を実施することができ
る。そのため、第２のゲート電極１９の側面が酸化され
ることに起因するゲートバーズビークの発生を防止する
ことができる。また、第２のゲート電極１９に、ｈｉｇ
ｈ Ｖｄｄが印加されるとき、絶縁膜６において電圧が
降下することにより、第２のゲート絶縁膜４にかかる電
圧を低減することができる。
【０１７９】なお、第１のゲート絶縁膜６の膜厚を
ｔ1 、第２のゲート絶縁膜４の膜厚をｔ 2 、絶縁膜６の
膜厚をｔ3 、第１のゲート電極１８に印加される電圧を
Ｖ1 、第２のゲート電極１９に印加される電圧をＶ2 と
した場合、ｔ1 ／（ｔ2 ＋ｔ3 ）とＶ1 ／Ｖ2 とがほぼ
等しくなるような条件を満たすように、上記絶縁膜６と
第１のゲート絶縁膜６と第２のゲート絶縁膜４との膜厚
を調整することにより、第１および第２の電界効果型ト
ランジスタの静特性をほぼ等しくなるように調整するこ
とも可能となる。
【０１８０】図５０〜５５は、図４９に示した本発明の
実施の形態５による、複数の電界効果型トランジスタを
備える２電源半導体装置の製造工程を説明するための断
面構造図である。図５０〜５５を参照して、以下に本発
明の実施の形態５による、複数の電界効果型トランジス
タを備える２電源半導体装置の製造工程を説明する。
【０１８１】まず、図５０に示すように、ｐ型半導体基
板１の主表面上に、活性領域を囲むように分離酸化膜２
を形成する。そして、半導体基板１の主表面の活性領域
上に、第２のゲート絶縁膜４を形成する。そして、第２
のゲート絶縁膜４と分離酸化膜２との上に、第１のドー
プトポリシリコン膜３を形成する。その後、ｈｉｇｈＶ
ｄｄ領域に位置する第１のドープトポリシリコン膜３上
にレジストパターン５ａを形成する。
【０１８２】次に、等方性エッチングを用いて、ｌｏｗ
Ｖｄｄ領域に存在する第１のドープトポリシリコン膜
３と第２のゲート絶縁膜４とを除去する。その後、レジ
ストパターン５ａを除去する。このようにして、図５１
に示すような構造を得る。
【０１８３】次に、熱酸化法を用いて、半導体基板１の
主表面のｌｏｗ Ｖｄｄ領域に位置する部分上と、第１
のドープトポリシリコン膜３上とに、第１のゲート絶縁
膜６を形成する。このようにして、図５２に示すような
構造を得る。ここで、第２のゲート電極１９（図４９参
照）を形成する前に、第１のゲート絶縁膜６を形成する
ための酸化工程を実施するので、第２のゲート電極１９
の側面が酸化されることによ起因するゲートバーズビー
クの発生を防止することができる。また、第２のゲート
絶縁膜４上に、第１のドープトポリシリコン膜３が形成
されているので、第２のゲート絶縁膜４の表面上にレジ
ストパターンを直接塗布することを防止することができ
る。このため、このレジストパターンを除去するための
処理などを第２のゲート絶縁膜４の表面上で直接実施す
ることが防止でき、それにより、第２のゲート絶縁膜４
の表面における欠陥の発生を防止することが可能とな
る。
【０１８４】次に、第１のゲート絶縁膜６と分離酸化膜
２との上に、第２のドープトポリシリコン膜７を形成す
る。そして、第２のドープトポリシリコン膜７のｌｏｗ
Ｖｄｄ領域に位置する部分上と、第２のゲート電極１
９（図４９参照）となる領域上に、レジストパターン５
ｂ，５ｃを形成することにより、図５３に示すような構
造を得る。
【０１８５】次に、レジストパターン５ｂ，５ｃをマス
クとして用いた異方性エッチングにより、第２のドープ
トポリシリコン膜７と第１のゲート絶縁膜６と第１のド
ープトポリシリコン膜３との一部を除去することによ
り、第２のゲート電極１９（図４９参照）を形成する。
その後、レジストパターン５ｂ，５ｃ（図５３参照）を
除去する。そして、第２のゲート絶縁膜４と第２のゲー
ト電極１９と第２のドープトポリシリコン膜７の第１の
ゲート電極１８（図４９参照）となる領域との上に、レ
ジストパターン５ｄ，５ｅを形成する。このようにし
て、図５４に示すような構造を得る。
【０１８６】次に、レジストパターン５ｄ，５ｅをマス
クとして用いた異方性エッチングを行ない、第２のドー
プトポリシリコン膜７の一部を除去することにより、第
１のゲート電極１８（図４９参照）を形成する。その
後、レジストパターン５ｄ，５ｅを除去することによ
り、図５５に示すような構造を得る。
【０１８７】この後、半導体基板１の主表面の所定領域
への不純物の導入、第１および第２のゲート電極１８、
１９の側面へのサイドウォール酸化膜９、２０（図４９
参照）の形成などを行ない、図４９に示すような半導体
装置を形成する。
【０１８８】（実施の形態７）図５６は、本発明の実施
の形態７による、複数の電界効果型トランジスタを備え
る２電源半導体装置の断面構造図である。図５６を参照
し、本発明の実施の形態７による、複数の電界効果型ト
ランジスタを備える２電源半導体装置では、ｐ型半導体
基板１の主表面上に、第１の電源電圧（ｌｏｗ Ｖｄ
ｄ）を印加される第１の電界効果型トランジスタと、ｌ
ｏｗ Ｖｄｄより高い第２の電源電圧（ｈｉｇｈ Ｖｄ
ｄ）を印加される第２の電界効果型トランジスタとが間
隔を隔てて形成されている。第１および第２の電界効果
型トランジスタの間には、分離酸化膜２が形成されてい
る。
【０１８９】ｌｏｗ Ｖｄｄ領域では、半導体基板１の
主表面に、第１のチャネル領域を挟むように、間隔を隔
てて１対の第１のソース／ドレイン領域８、１０が形成
されている。第１のソース／ドレイン領域８、１０は、
第１のチャネル領域に隣接して形成された低濃度のｎ型
不純物拡散層８と、ｎ型不純物拡散層８に隣接して形成
された高濃度のｎ型不純物拡散層１０とからなるＬＤＤ
構造を有する。第１のチャネル領域上には、第１のゲー
ト絶縁膜６が形成されている。第１のゲート絶縁膜６上
には、ドープトポリシリコン膜３１が形成されている。
このドープトポリシリコン膜３１は、比較的薄い膜厚、
例えば５００Å程度の膜厚を有する。ドープトポリシリ
コン膜３１上には、自然酸化膜３０が形成されている。
自然酸化膜３０上には、ドープトポリシリコン膜７が形
成されている。ドープトポリシリコン３１と自然酸化膜
３０とドープトポリシリコン膜７とから、第１のゲート
電極１８が構成されている。第１のゲート電極１８の側
面には、サイドウォール酸化膜９が形成されている。第
１のソース／ドレイン領域８、１０と、第１のゲート絶
縁膜６と、第１のゲート電極１８とによって、第１の電
界効果型トランジスタが構成されている。
【０１９０】ｈｉｇｈ Ｖｄｄ領域では、半導体基板１
の主表面に、第２のチャネル領域を挟むように、間隔を
隔てて１対の第２のソース／ドレイン領域１６、１７が
形成されている。この第２のソース／ドレイン領域１
６、１７は、第２のチャネル領域に隣接して形成された
低濃度のｎ型不純物拡散層１６と、ｎ型不純物拡散層１
６に隣接して形成された高濃度のｎ型不純物拡散層１７
とからなるＬＤＤ構造を有する。第２のチャネル領域上
には、第２のゲート絶縁膜４が形成されている。第２の
ゲート絶縁膜４上には、ドープトポリシリコン膜３２が
形成されている。このドープトポリシリコン膜３２は、
比較的薄い膜厚、例えば５００Å程度の膜厚を有する。
ドープトポリシリコン膜３２上には、自然酸化膜３０が
形成されている。自然酸化膜３０上には、ドープトポリ
シリコン膜７が形成されている。ドープトポリシリコン
膜３２と自然酸化膜３０とドープトポリシリコン膜７と
から、第２のゲート電極１９が構成されている。第２の
ゲート電極１９の側面には、サイドウォール酸化膜９が
形成されている。第２のソース／ドレイン領域１６、１
７と、第２のゲート絶縁膜４と、第２のゲート電極１９
とによって、第２の電界効果型トランジスタが構成され
ている。
【０１９１】このように、第１および第２のゲート絶縁
膜６、４上にドープトポリシリコン膜３１、３２を形成
するので、後の製造工程において、第１および第２のゲ
ート絶縁膜６、４の表面に直接レジストパターンを形成
する必要がない。また、第２のゲート電極１９を形成す
る前にドープトポリシリコン膜３２をマスクとして第１
のゲート絶縁膜６を形成するための酸化工程を実施する
ことができる。それにより、ゲート絶縁膜６の酸化工程
において、第２のゲート電極１９の側面下部が酸化され
るという不都合は生じず、それにより、ゲートバーズビ
ークの発生を防止することができる。そのため、電界効
果型トランジスタのしきい値電圧の上昇を防止すること
ができる。その結果、複数の電界効果型トランジスタを
備える半導体装置の電気的特性の劣化を防止することが
できる。
【０１９２】また、第１および第２のゲート絶縁膜６、
４上に形成されるドープトポリシリコン膜３１、３２の
それぞれの膜厚を実質的に同じにすることにより、後述
する製造工程において、第１および第２のゲート電極１
８、１９を形成するためにドープトポリシリコン膜３
１、３２をエッチングする際、エッチングにより除去さ
れるドープトポリシリコン膜３１、３２の膜厚を、第１
および第２のゲート電極１８、１９を形成する領域にお
いて実質的に同じにすることができる。このため、第１
および第２のゲート電極１８、１９を形成するためのエ
ッチングにおいて、第１のゲート電極１８の形成のため
のエッチング量と第２のゲート電極１９の形成のための
エッチング量とをほぼ同じにすることができる。その結
果、第１および第２のゲート電極１８、１９の形成時の
オーバーエッチング量を少なくすることができる。これ
により、エッチングにより除去されるドープトポリシリ
コン膜３１、３２の下に位置する半導体基板１などが、
オーバーエッチングにより損傷を受けることを防止する
ことができる。その結果、複数の電界効果型トランジス
タを備える半導体装置の電気的特性の劣化を防止するこ
とができる。
【０１９３】また、このように、第１および第２のゲー
ト絶縁膜６、４上にドープトポリシリコン膜３１、３２
を形成するので、第１および第２のゲート絶縁膜６、４
上に直接レジストパターンを形成することを防止でき
る。これにより、レジストパターンを除去するためのア
ッシング工程などに起因する局所的な凹凸といった欠陥
が第１および第２のゲート絶縁膜６、４に発生すること
を防止することができる。
【０１９４】図５７〜６０は、図５６に示した本発明の
実施の形態７による、複数の電界効果型トランジスタを
備える２電源半導体装置の製造工程を説明するための断
面構造図である。図５７〜６０を参照して、以下に本発
明の実施の形態７による、複数の電界効果型トランジス
タを備える２電源半導体装置の製造工程を説明する。
【０１９５】まず、図５７に示すように、ｐ型半導体基
板１の主表面上に、活性領域を囲むように分離酸化膜２
を形成する。そして、半導体基板１の主表面の活性領域
上に、第２のゲート絶縁膜４を形成する。そして、第２
のゲート絶縁膜４と分離酸化膜２との上に、ドープトポ
リシリコン膜３２を形成する。その後、ｈｉｇｈ Ｖｄ
ｄ領域に位置するドープトポリシリコン膜３２上にレジ
ストパターン５ｆを形成する。
【０１９６】次に、レジストパターン５ｆをマスクとし
て、ｌｏｗ Ｖｄｄ領域に位置する第２のゲート絶縁膜
４とドープトポリシリコン膜３２とをエッチングにより
除去する。その後、レジストパターン５ｆを除去する。
ここで、第２のゲート絶縁膜４上にドープトポリシリコ
ン膜３２を形成しているので、レジストパターン５ｆが
第２のゲート絶縁膜４上に直接形成されることを防止で
きる。そのため、レジストパターン５ｆを除去するため
の処理などにより、第２のゲート絶縁膜４の表面に微小
な凹凸といった欠陥が発生することを防止できる。
【０１９７】そして、図５８に示すように、ｌｏｗ Ｖ
ｄｄ領域に位置する半導体基板１の主表面上とドープト
ポリシリコン膜３２上とに、第１のゲート絶縁膜６を形
成する。そして、第１のゲート絶縁膜６と分離酸化膜２
との上に、ドープトポリシリコン膜３１を形成する。ｌ
ｏｗ Ｖｄｄ領域に位置するドープトポリシリコン膜３
１上にレジストパターン５ｉを形成する。
【０１９８】ここで、第２のゲート絶縁膜４上にドープ
トポリシリコン膜３２を形成するので、第２のゲート電
極１９（図５６参照）を形成する前にドープトポリシリ
コン膜３２をマスクとして第１のゲート絶縁膜６を形成
するための酸化工程を実施することができる。それによ
り、ゲート絶縁膜６の酸化工程において、第２のゲート
電極１９の側面下部が酸化されるという不都合は生じ
ず、それにより、ゲートバーズビークの発生を防止する
ことができる。そのため、電界効果型トランジスタのし
きい値電圧の上昇を防止することができる。その結果、
複数の電界効果型トランジスタを備える半導体装置の電
気的特性の劣化を防止することができる。
【０１９９】また、ドープトポリシリコン膜３１、３２
のそれぞれの膜厚を実質的に同一になるようにすれば、
第１および第２のゲート電極１８、１９（図５６参照）
を形成するためのエッチング工程において、第１のゲー
ト電極１８の形成のためのエッチング量と第２のゲート
電極１９の形成のためのエッチング量とをほぼ同じにす
ることができる。その結果、第１および第２のゲート電
極１８、１９の形成時のオーバーエッチング量を少なく
することができる。これにより、エッチングにより除去
されるドープトポリシリコン膜３１、３２の下に位置す
る半導体基板１などが、オーバーエッチングにより損傷
を受けることを防止することができる。その結果、複数
の電界効果型トランジスタを備える半導体装置の電気的
特性の劣化を防止することができる。
【０２００】次に、レジストパターン５ｉをマスクとし
て、ｈｉｇｈ Ｖｄｄ領域に位置するドープトポリシリ
コン膜３１と第１のゲート絶縁膜６とをエッチングによ
り除去する。その後、レジストパターン５ｉを除去す
る。このようにして、図５９に示すような構造を得る。
ここで、ドープトポリシリコン膜３１および３２が半導
体基板１の主表面および分離酸化膜２上において、重な
って存在する位置が発生しないようにレイアウトを行な
う。これにより、半導体装置の製造工程において、エッ
チングにより除去されるドープトポリシリコン膜の膜厚
がドープトポリシリコン膜３１とドープトポリシリコン
膜３２との膜厚の合計となるような領域を発生させるこ
とを防止できる。これにより、局所的にドープトポリシ
リコン膜の膜厚が厚くなる領域が発生することを防止す
ることができるので、ゲート電極１８、１９を形成する
際のエッチングにおけるエッチングマージンを向上させ
ることができる。
【０２０１】次に、第１および第２のドープトポリシリ
コン膜３１および３２の表面の一部を等方性エッチング
により除去する。その後、半導体基板１の全面にドープ
トポリシリコン膜７を例えば１５００Å程度の膜厚を有
するように形成する。このとき、ドープトポリシリコン
膜３１、３２の表面には、自然酸化膜３０が形成されて
いる。そして、ドープトポリシリコン膜７上にレジスト
パターン５ｇ、５ｈを形成する。このようにして、図６
０に示すような構造を得る。
【０２０２】この後、レジストパターン５ｇ、５ｈをマ
スクとして、ドープトポリシリコン膜７、３１、３２と
自然酸化膜３０との一部をエッチングにより除去するこ
とにより、第１および第２のゲート電極１８、１９（図
５６参照）を形成する。そして、半導体基板１の主表面
の所定領域への不純物の導入と、第１および第２のゲー
ト電極１８、１９の側面におけるサイドウォール酸化膜
９（図５６参照）の形成などを行ない、図５６に示すよ
うな半導体装置を形成する。またここで、ドープトポリ
シリコン膜３１、３２の膜厚をたとえば１００Å以上に
すれば、第１および第２のゲート電極１８、１９を形成
するためのエッチングにおいて、自然酸化膜３０を除去
するためのエッチングを行なっても、ドープトポリシリ
コン膜３１および３２が十分な膜厚を有するので、この
自然酸化膜３０を除去するためのエッチングによりドー
プトポリシリコン膜３１、３２の一部が除去され、ドー
プトポリシリコン膜３１および３２の下に位置する第１
および第２のゲート絶縁膜６、４および半導体基板１の
主表面にエッチングによる損傷を与えるなどの問題の発
生を防止することができる。このため、第１および第２
のゲート電極１８、１９を形成するためのエッチングに
おいて、自然酸化膜３０を除去するためのエッチングを
行なうことが容易となり、ドープトポリシリコンに対す
るエッチングによって自然酸化膜３０をも除去する場合
に比べてよりエッチングマージンを向上させることがで
きる。
【０２０３】図６１は、本発明の実施の形態７の第１の
変形例による複数の電界効果型トランジスタを備える２
電源半導体装置の断面構造図である。図６１を参照し
て、本発明の実施の形態７の第１の変形例による、複数
の電界効果型トランジスタを備える２電源半導体装置
は、基本的には図５６に示した本発明の実施の形態７に
よる複数の電界効果型トランジスタを備える２電源半導
体装置と同様の構造を有している。ただし、本発明の実
施の形態７の第１の変形例による２電源半導体装置で
は、第１および第２のゲート絶縁膜６、４上に、アモル
ファス構造を有するシリコン膜３３、３４が形成されて
いる。ここで、第１および第２のゲート絶縁膜６、４上
に形成されているシリコン膜３３、３４がアモルファス
構造を有するので、製造工程においてこのシリコン膜３
３、３４上を等方性エッチングする場合、等方性エッチ
ング液がシリコン膜３３、３４内部を伝わって第１およ
び第２のゲート絶縁膜６、４に到達することを防止する
ことができる。これは、図６２に示すように、多数の結
晶を含むポリシリコン膜３２の場合、この結晶粒界を伝
わって上記等方性エッチング液がゲート絶縁膜４に到達
するのに対して、図６３に示すように、アモルファス構
造を有するシリコン膜３４の場合、アモルファス構造に
おいては結晶粒界が存在しないため、等方性エッチング
液が結晶粒界を伝わってゲート絶縁膜４に到達するとい
うことが発生しないからである。このため、ゲート絶縁
膜４にいて、等方性エッチング液による損傷が発生する
ことを防止することができ、このゲート絶縁膜の損傷に
起因する電界効果型トランジスタのしきい値電圧の変動
を防止することができる。その結果、複数の電界効果型
トランジスタを備える２電源半導体装置の電気的特性の
劣化を防止することができる。
【０２０４】図６４は、本発明の実施の形態７の第２の
変形例による、複数の電界効果型トランジスタを備える
２電源半導体装置の断面構造図である。図６４を参照し
て、本発明の実施の形態７の第２の変形例による、複数
の電界効果型トランジスタを備える２電源半導体装置
は、基本的には図５６に示した本発明の実施の形態７に
よる２電源半導体装置と同様の構造を備えている。ただ
し、本発明の実施の形態７の第２の変形例においては、
図６４に示すように、第１のゲート電極がドープトポリ
シリコン膜３１のみによって形成され、第２のゲート電
極はドープトポリシリコン膜３２のみによって形成され
ている。このように、第１および第２のゲート電極をそ
れぞれドープトポリシリコン膜３１および３２のみによ
って形成するので、実施の形態７における２電源半導体
装置におけるドープトポリシリコン膜７（図５６参照）
を形成する工程を省略することができる。これにより、
実施の形態７による２電源半導体装置よりもより製造工
程を簡略化することができる。
【０２０５】図６５〜７０は、図６４に示した本発明の
実施の形態７の第２の変形例による、複数の電界効果型
トランジスタを備える２電源半導体装置の製造工程を説
明するための断面構造図である。図６５〜７０を参照し
て、以下に本発明の実施の形態７の第２の変形例によ
る、複数の電界効果型トランジスタを備える２電源半導
体装置の製造工程を説明する。
【０２０６】まず、ｐ型半導体基板１の主表面上に、活
性領域を囲むように分離酸化膜２を形成する。そして、
半導体基板１の主表面の活性領域上に、第２のゲート絶
縁膜４を形成する。第２のゲート絶縁膜４と分離酸化膜
２との上に、ドープトポリシリコン膜３２を形成する。
ｈｉｇｈ Ｖｄｄ領域に位置するドープトポリシリコン
膜３２上に、レジストパターン５ｆを形成することによ
り、図６５に示すような構造を得る。
【０２０７】次に、レジストパターン５ｆをマスクとし
て、ドープトポリシリコン膜３２および第２のゲート絶
縁膜４の一部を除去する。その後、レジストパターン５
ｆを除去する。このようにして、図６６に示すような構
造を得る。ここで、ドープトポリシリコン膜３２の膜厚
は、ゲート電極として使用できる程度の膜厚を有するよ
うに形成される。
【０２０８】次に、半導体基板１の主表面上とドープト
ポリシリコン膜３２上とに、第１のゲート絶縁膜６（図
６７参照）を形成する。第１のゲート絶縁膜６上に、ド
ープトポリシリコン膜３１を形成する。ドープトポリシ
リコン膜３１上のｌｏｗ Ｖｄｄ領域に位置する部分に
レジストパターン５ｊを形成する。このようにして、図
６７に示すような構造を得る。
【０２０９】このように、第２のゲート絶縁膜４上にド
ープトポリシリコン膜３２を形成するので、第２のゲー
ト電極３２（図６４参照）を形成する前にドープトポリ
シリコン膜３２をマスクとして第１のゲート絶縁膜６を
形成するための酸化工程を実施することができる。それ
により、ゲート絶縁膜６の酸化工程において、第２のゲ
ート電極３２の側面下部が酸化されるという不都合は生
じず、それにより、ゲートバーズビークの発生を防止す
ることができる。そのため、電界効果型トランジスタの
しきい値電圧の上昇を防止することができる。その結
果、複数の電界効果型トランジスタを備える半導体装置
の電気的特性の劣化を防止することができる。
【０２１０】次に、レジストパターン５ｊをマスクとし
て、ｈｉｇｈ Ｖｄｄ領域に位置するドープトポリシリ
コン膜３１および第１のゲート絶縁膜６をエッチングに
より除去する。その後、レジストパターン７ｊを除去す
ることにより、図６８に示すような構造を得る。
【０２１１】次に、図６９に示すように、ドープトポリ
シリコン膜３１および３２上にレジストパターン５ｇ、
５ｈを形成する。
【０２１２】次に、レジストパターン５ｇ、５ｈをマス
クとして、ドープトポリシリコン膜３１、３２の一部を
異方性エッチングにより除去することにより、第１およ
び第２のゲート電極３１、３２を形成する。このよう
に、保護導電体膜として作用するドープトポリシリコン
膜３１、３２のみによって第１および第２のゲート電極
を形成するので、図５７〜６０に示した本発明の実施の
形態７による２電源半導体装置の製造工程よりも、ドー
プトポリシリコン膜の形成工程を削減することができ
る。
【０２１３】この後、半導体基板１の主表面の所定領域
の不純物の導入と、第１および第２のゲート電極３１、
３２（図６４参照）の側面におけるサイドウォール酸化
９（図６４参照）の形成などを行ない、図６４に示すよ
うな半導体装置を形成する。
【０２１４】なお、実施の形態４の第２の変形例を適用
して、第１のゲート絶縁膜６の形成前に、ｌｏｗ Ｖｄ
ｄ領域に位置する半導体基板１の主表面を酸化後、等方
性エッチングによりその一部を除去することにより、ゲ
ート絶縁膜６の膜質の劣化を防止することも可能であ
る。また、実施の形態１〜３について、第１および第２
のゲート絶縁膜６、４上にゲート絶縁膜を保護する保護
導電体膜となるドープトポリシリコン膜３１、３２を形
成してもよい。
【０２１５】（実施の形態８）図７１は、本発明の実施
の形態８による、複数の電界効果型トランジスタを２電
源半導体装置の断面構造図である。図７１を参照して、
本発明の実施の形態８による、複数の電界効果型トラン
ジスタを備える２電源半導体装置では、ｐ型半導体基板
１の主表面上に、第１の電源電圧（ｌｏｗ Ｖｄｄ）を
印加される第１の電界効果型トランジスタと、ｌｏｗ
Ｖｄｄより高い第２の電源電圧（ｈｉｇｈ Ｖｄｄ）を
印加される第２の電界効果型トランジスタとが間隔を隔
てて形成されている。第１および第２の電界効果型トラ
ンジスタの間には、分離酸化膜２が形成されている。
【０２１６】ｌｏｗ Ｖｄｄ領域では、半導体基板１の
主表面に、第１のチャネル領域を挟むように、間隔を隔
てて１対の第１のソース／ドレイン領域８、１０が形成
されている。第１のソース／ドレイン領域８、１０は、
第１のチャネル領域に隣接して形成された低濃度のｎ型
不純物拡散層８と、ｎ型不純物拡散層８に隣接して形成
された高濃度のｎ型不純物拡散層１０とからなるＬＤＤ
構造を有する。第１のチャネル領域上には、第１のゲー
ト絶縁膜６が形成されている。第１のゲート絶縁膜６上
には、ドープトポリシリコン膜３１が形成されている。
ドープトポリシリコン膜３１上には、窒化膜２７が形成
されている。窒化膜２７上には、ドープトポリシリコン
膜７が形成されている。ドープトポリシリコン膜３１お
よび７と窒化膜２７とから、第１のゲート電極１８が構
成されている。第１のゲート電極１８の側面には、サイ
ドウォール酸化膜９が形成されている。第１のソース／
ドレイン領域８、１０と、第１のゲート絶縁膜６と、第
１のゲート電極１８とによって、第１の電界効果型トラ
ンジスタが構成されている。
【０２１７】ｈｉｇｈ Ｖｄｄ領域では、半導体基板１
の主表面に、第２のチャネル領域を挟むように、間隔を
隔てて１対の第２のソース／ドレイン領域１６、１７が
形成されている。この第２のソース／ドレイン領域１
６、１７は、第２のチャネル領域に隣接して形成された
低濃度のｎ型不純物拡散層１６と、ｎ型不純物拡散層１
６に隣接して形成された高濃度のｎ型不純物拡散層１７
とからなるＬＤＤ構造を有する。第２のチャネル領域上
には、第２のゲート絶縁膜４が形成されている。第２の
ゲート絶縁膜４上には、ドープトポリシリコン膜３２が
形成されている。ドープトポリシリコン膜３２上には、
窒化膜２７が形成されている。窒化膜２７上には、ドー
プトポリシリコン膜７が形成されている。ドープトポリ
シリコン膜７、３２および窒化膜２７とにより、第２の
ゲート電極１９が構成されている。第２のゲート電極１
９の側面には、サイドウォール酸化膜９が形成されてい
る。第２のソース／ドレイン領域１６、１７と、第２の
ゲート絶縁膜４と、第２のゲート電極１９とから、第２
の電界効果型トランジスタが構成されている。
【０２１８】このように、第２のゲート絶縁膜４上にド
ープトポリシリコン膜３２を形成するので、この半導体
装置の製造工程において、第２のゲート電極１９を形成
する前にドープトポリシリコン膜３２をマスクとして第
１のゲート絶縁膜６を形成するための酸化工程を実施す
ることができる。それにより、ゲート絶縁膜６の酸化工
程において、第２のゲート電極１９の側面下部が酸化さ
れるという不都合は生じず、それにより、ゲートバーズ
ビークの発生を防止することができる。そのため、電界
効果型トランジスタのしきい値電圧の上昇を防止するこ
とができる。その結果、複数の電界効果型トランジスタ
を備える半導体装置の電気的特性の劣化を防止すること
ができる。
【０２１９】また、保護導電体膜として作用するドープ
トポリシリコン膜３１、３２上に窒化膜２７を形成する
ので、このドープトポリシリコン膜３１、３２上に膜厚
などの管理が困難な自然酸化膜が形成されることを防止
することができる。このため、自然酸化膜が形成される
ことによるドープトポリシリコン膜３１、３２、７など
の膜厚の変動を防止することができる。その結果、第１
および第２のゲート電極１８、１９を形成するためのエ
ッチングにおいて、オーバーエッチング量を少なくする
ことこができる。これにより、エッチングにより除去さ
れるドープトポリシリコン膜３１、３２下に位置する半
導体基板１などがオーバーエッチングにより損傷を受け
るというような問題の発生を防止することができる。
【０２２０】図７２は、図７１に示した本発明の実施の
形態８による、複数の電界効果型トランジスタを備える
２電源半導体装置の製造工程を説明するための断面構造
図である。図７２を参照して、以下に本発明の実施の形
態８による、複数の電界効果型トランジスタを備える２
電源半導体装置の製造工程を説明する。
【０２２１】まず、図５７〜５９に示した、本発明の実
施の形態７による２電源半導体装置の製造工程を実施し
た後、図７２に示すように、ドープトポリシリコン膜３
１、３２上をランプアニールにより窒化することによ
り、酸化防止膜として作用する窒化膜２７を形成する。
ここで、図５８に示すように、第２のゲート絶縁膜４上
にドープトポリシリコン膜３２を形成するので、第２の
ゲート電極１９を形成する前にドープトポリシリコン膜
３２をマスクとして第１のゲート絶縁膜６を形成するた
めの酸化工程を実施することができる。それにより、ゲ
ート絶縁膜６の酸化工程において、第２のゲート電極１
９の側面下部が酸化されるという不都合は生じず、それ
により、ゲートバーズビークの発生を防止することがで
きる。そのため、電界効果型トランジスタのしきい値電
圧の上昇を防止することができる。その結果、複数の電
界効果型トランジスタを備える半導体装置の電気的特性
の劣化を防止することができる。
【０２２２】また、ドープトポリシリコン膜３１、３２
の表面に窒化膜２７を形成するので、このドープトポリ
シリコン膜３１、３２上に膜厚などの管理が困難な自然
酸化膜が形成されることを防止することができる。この
ため、自然酸化膜が形成されることによるドープトポリ
シリコン膜３１、３２、７などの膜厚の変動を防止する
ことができる。その結果、第１および第２のゲート電極
１８、１９を形成するためのエッチングにおいて、オー
バーエッチング量を少なくすることこができる。これに
より、エッチングにより除去されるドープトポリシリコ
ン膜３１、３２下に位置する半導体基板１などがオーバ
ーエッチングにより損傷を受けるというような問題の発
生を防止することができる。
【０２２３】次に、図６０に示した本発明の実施の形態
７の２電源半導体装置と同様に、ｌｏｗ Ｖｄｄ領域と
ｈｉｇｈ Ｖｄｄ領域とにドープトポリシリコン膜７を
形成する。その後、ドープトポリシリコン膜７上にレジ
ストパターンを形成し、そのレジストパターンをマスク
として異方性エッチングを行なうことにより、第１およ
び第２のゲート電極１８、１９（図７１参照）を形成す
る。その後、半導体基板１の主表面に不純物を導入する
工程および第１および第２のゲート電極１８、１９の側
面にサイドウォール酸化膜９（図７１参照）を形成する
工程などを実施し、図７１に示すような半導体装置を得
る。
【０２２４】（実施の形態９）図７３は、本発明の実施
の形態９による、複数の電界効果型トランジスタを備え
る２電源半導体装置の断面構造図である。図７３を参照
して、本発明の実施の形態９による、複数の電界効果型
トランジスタを備える２電源半導体装置では、ｐ型半導
体基板１の主表面上に、第１の電源電圧（ｌｏｗ Ｖｄ
ｄ）を印加される第１の電界効果型トランジスタと、ｌ
ｏｗ Ｖｄｄより高い第２の電源電圧（ｈｉｇｈ Ｖｄ
ｄ）を印加される第２の電界効果型トランジスタとが間
隔を隔てて形成されている。第１および第２の電界効果
型トランジスタの間には、分離酸化膜２が形成されてい
る。
【０２２５】ｌｏｗ Ｖｄｄ領域では、半導体基板１の
主表面に、第１のチャネル領域を挟むように、間隔を隔
てて１対の第１のソース／ドレイン領域８、１０が形成
されている。第１のソース／ドレイン領域８、１０は、
第１のチャネル領域に隣接して形成された低濃度のｎ型
不純物拡散層８と、ｎ型不純物拡散層８に隣接して形成
された高濃度のｎ型不純物拡散層１０とからなるＬＤＤ
構造を有する。第１のチャネル領域上には、第１のゲー
ト絶縁膜２５が形成されている。第１のゲート絶縁膜２
５上には、第１のゲート電極１８が形成されている。第
１のゲート電極１８の側面には、サイドウォール酸化膜
９が形成されている。第１のソース／ドレイン領域８、
１０と、第１のゲート絶縁膜２５と、第１のゲート電極
１８とによって、第１の電界効果型トランジスタが構成
されている。
【０２２６】ｈｉｇｈ Ｖｄｄ領域では、半導体基板１
の主表面に、第２のチャネル領域を挟むように、間隔を
隔てて１対の第２のソース／ドレイン領域１６、１７が
形成されている。この第２のソース／ドレイン領域１
６、１７は、第２のチャネル領域に隣接して形成された
低濃度のｎ型不純物拡散層１６と、ｎ型不純物拡散層１
６に隣接して形成された高濃度のｎ型不純物拡散層１７
とからなるＬＤＤ構造を有する。第２のチャネル領域上
には、第２のゲート絶縁膜４が形成されている。第２の
ゲート絶縁膜４上には、第２のゲート電極１９が形成さ
れている。第２のゲート電極１９の側面には、サイドウ
ォール酸化膜９が形成されている。第２のソース／ドレ
イン領域１６、１７と、第２のゲート絶縁膜４と、第２
のゲート電極１９とから、第２の電界効果型トランジス
タが構成されている。
【０２２７】ここで、本発明の実施の形態９による２電
源半導体装置では、後述する製造工程において示すよう
に、第１および第２のゲート絶縁膜２５、４を、実質的
に同一の絶縁膜から、第１のゲート絶縁膜２５の部分に
ついてのみ等方性エッチングにより膜厚を減少させるこ
とにより形成している。このため、第２のゲート電極１
９を形成する前に、第１のゲート絶縁膜２５を形成する
ことができ、それにより、第２のゲート電極１９の側面
下部が第１のゲート絶縁膜２５を形成するための酸化工
程により酸化されることに起因するゲートバーズビーク
の発生を防止することができる。そのため、電界効果型
トランジスタのしきい値電圧が上昇することを防止する
ことができる。
【０２２８】また、第１および第２のゲート絶縁膜２
５、４を１つの絶縁膜から形成するので、第１および第
２のゲート絶縁膜２５、４を形成するための酸化工程数
を１回にすることができる。このため、従来に比べて酸
化工程数を１回削減することができ、半導体装置の製造
工程を簡略化することができる。
【０２２９】また、第１および第２のゲート絶縁膜２
５、４を形成するため、等方性エッチングを用いるの
で、第１および第２のゲート絶縁膜２５、４となる上記
絶縁膜の表面にレジストパターンを直接形成しても、上
記レジストパターンを第１および第２のゲート絶縁膜２
５、４表面から除去する際のアッシング工程などに起因
する局所的な凹凸といった欠陥を上記等方性エッチング
により除去することができる。この結果、信頼性の高い
第１および第２のゲート絶縁膜２５、４を得ることがで
き、電界効果型トランジスタのしきい値電圧の変動を防
止することができる。
【０２３０】図７４〜７８は、図７３に示した本発明の
実施の形態９による、複数の電界効果型トランジスタを
備える２電源半導体装置の製造工程を説明するための断
面構造図である。図７４〜７８を参照して、以下に本発
明の実施の形態９による、複数の電界効果型トランジス
タを備える２電源半導体装置の製造工程を説明する。
【０２３１】まず、図７４に示すように、ｐ型半導体基
板１の主表面上に活性領域を囲むように分離酸化膜２を
形成する。そして、半導体基板１の主表面の活性領域上
に、第２のゲート絶縁膜４を形成する。そして、ｈｉｇ
ｈ Ｖｄｄ領域に位置する第２のゲート絶縁膜４と分離
酸化膜２との上に、レジストパターン５ｆを形成する。
【０２３２】次に、レジストパターン５ｆをマスクとし
て、ｌｏｗ Ｖｄｄ領域に位置する第２のゲート絶縁膜
４の表面の一部を等方性エッチングにより除去すること
により、ｈｉｇｈ Ｖｄｄ領域に位置する第２のゲート
絶縁膜４よりも膜厚の薄い第１のゲート絶縁膜２５（図
７５参照）を形成する。このとき、第１および第２のゲ
ート絶縁膜２５、４の膜厚は、最終的な電界効果型トラ
ンジスタのゲート絶縁膜として使用されるときの膜厚よ
りも厚くなるように設定される。そして、第２のゲート
絶縁膜４の膜厚と第１のゲート絶縁膜２５の膜厚との差
は、最終的に電界効果型トランジスタにおいて用いられ
る第１および第２のゲート絶縁膜の膜厚差と実質的に同
一となるように設定される。その後、レジストパターン
５ｆを除去することにより、図７５に示すような構造を
得る。
【０２３３】このとき、ｈｉｇｈ Ｖｄｄ領域に位置す
る第２のゲート絶縁膜４の表面は、レジストパターンを
除去するための処理により、局所的な凹凸などの欠陥が
発生している場合がある。そのため、第１および第２の
ゲート絶縁膜２５、４の表面を、等方性エッチングによ
り除去することにより、レジストパターンの除去のため
の処理により形成されている欠陥を除去する。また、こ
の等方性エッチングにより、第１および第２のゲート絶
縁膜２５、４の膜厚を、最終的な第１および第２の電界
効果型トランジスタで使用されるゲート絶縁膜の膜厚と
なるように制御する。
【０２３４】ここで、第１および第２のゲート絶縁膜２
５、４を１つの絶縁膜から形成するので、第１および第
２のゲート絶縁膜２５、４を形成するための酸化工程を
１回にすることができる。このため、従来に比べて酸化
工程を１回削減することができ、半導体装置の製造工程
を簡略化することができる。また、第１および第２のゲ
ート絶縁膜を形成するため、等方性エッチングを用いる
ので、第２のゲート絶縁膜４の表面にレジストパターン
５ｆ（図７４参照）を除去するための処理などに起因す
る局所的な凹凸などの欠陥が存在する場合でも、この欠
陥部を等方性エッチングにより除去することができる。
この結果、信頼性の高い第１および第２のゲート絶縁膜
２５、４を得ることができ、電界効果型トランジスタの
しきい値電圧の変動を防止することができる。
【０２３５】次に、図７６に示すように、第１および第
２のゲート絶縁膜２５、４と分離酸化膜２との上に、ド
ープトポリシリコン膜３を形成する。ドープトポリシリ
コン膜３上にレジストパターン５ｇ、５ｈを形成する。
【０２３６】次に、レジストパターン５ｇ、５ｈをマス
クとして、ドープトポリシリコン膜３の一部を異方性エ
ッチングにより除去することにより、第１および第２の
ゲート電極１８、１９（図７７参照）を形成する。その
後、レジストパターン５ｇ、５ｈを除去する。そして、
図７７に示すように、第１および第２のゲート電極１
８、１９をマスクとして、半導体基板１の主表面に不純
物を導入することにより、半導体基板１の主表面にｎ型
不純物拡散層８、１６を形成する。
【０２３７】ここで、このように第２のゲート電極１９
を形成する前に第１および第２のゲート絶縁膜２５、４
を形成するための酸化工程を実施することができるの
で、第２のゲート電極１９の側面下部が上記酸化工程に
おいて酸化されるという不都合は生じず、それにより、
ゲートバーズビークの発生を防止することができる。そ
のため、電界効果型トランジスタのしきい値電圧の上昇
を防止することができる。その結果、複数の電界効果型
トランジスタを備える半導体装置の電気的特性の劣化を
防止することができる。
【０２３８】次に、図７８に示すように、第１および第
２のゲート電極１８、１９の側面に、サイドウォール酸
化膜９を形成する。そして、第１および第２のゲート電
極１８、１９とサイドウォール酸化膜９とをマスクとし
て、半導体基板１の主表面に不純物イオンを導入するこ
とにより、高濃度のｎ型不純物拡散層１０、１７を形成
する。このようにして、図７３に示すような半導体装置
を得る。
【０２３９】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて、
特許請求の範囲によって示され、特許請求の範囲と均等
の意味および範囲内でのすべての変更が含まれることが
意図される。
【０２４０】
【発明の効果】以上のように、請求項１〜２７に記載の
発明によれば、複数の電界効果型トランジスタを備える
半導体装置において、ゲート電極の側面における酸化が
抑制されるので、ゲートバーズビークの発生を防止する
ことができる。その結果、ゲート絶縁膜の膜質の劣化を
防止することができ、電界効果型トランジスタの電気的
特性の劣化を防止することが可能な半導体装置およびそ
の製造方法を提供することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１による複数の電界効果
型トランジスタを備える２電源半導体装置を示した断面
構造図である。
【図２】 図１に示した実施の形態１による複数の電界
効果型トランジスタを備える２電源半導体装置の製造工
程の第１工程を説明するための断面構造図である。
【図３】 図１に示した実施の形態１による複数の電界
効果型トランジスタを備える２電源半導体装置の製造工
程の第２工程を説明するための断面構造図である。
【図４】 図１に示した実施の形態１による複数の電界
効果型トランジスタを備える２電源半導体装置の製造工
程の第３工程を説明するための断面構造図である。
【図５】 図１に示した実施の形態１による複数の電界
効果型トランジスタを備える２電源半導体装置の製造工
程の第４工程を説明するための断面構造図である。
【図６】 図１に示した実施の形態１による複数の電界
効果型トランジスタを備える２電源半導体装置の製造工
程の第５工程を説明するための断面構造図である。
【図７】 図１に示した実施の形態１による複数の電界
効果型トランジスタを備える２電源半導体装置の製造工
程の第６工程を説明するための断面構造図である。
【図８】 図１に示した実施の形態１による複数の電界
効果型トランジスタを備える２電源半導体装置の製造工
程の第７工程を説明するための断面構造図である。
【図９】 図１に示した実施の形態１による複数の電界
効果型トランジスタをえる２電源半導体装置の製造工程
の第８工程を説明するための断面構造図である。
【図１０】 図１に示した実施の形態１による複数の電
界効果型トランジスタを備える２電源半導体装置の製造
工程の第９工程を説明するための断面構造図である。
【図１１】 本発明の実施の形態２による複数の電界効
果型トランジスタを備える２電源半導体装置を示した断
面構造図である。
【図１２】 図１１に示した実施の形態２による複数の
電界効果型トランジスタを備える２電源半導体装置の製
造工程の第１工程を説明するための断面構造図である。
【図１３】 図１１に示した実施の形態２による複数の
電界効果型トランジスタを備える２電源半導体装置の製
造工程の第２工程を説明するための断面構造図である。
【図１４】 図１１に示した実施の形態２による複数の
電界効果型トランジスタを備える２電源半導体装置の製
造工程の第３工程を説明するための断面構造図である。
【図１５】 図１１に示した実施の形態２による複数の
電界効果型トランジスタを備える２電源半導体装置の製
造工程の第４工程を説明するための断面構造図である。
【図１６】 図１１に示した実施の形態２による複数の
電界効果型トランジスタを備える２電源半導体装置の製
造工程の第５工程を説明するための断面構造図である。
【図１７】 図１１に示した実施の形態２による複数の
電界効果型トランジスタを備える２電源半導体装置の製
造工程の第６工程を説明するための断面構造図である。
【図１８】 図１１に示した実施の形態２による複数の
電界効果型トランジスタを備える２電源半導体装置の製
造工程の第７工程を説明するための断面構造図である。
【図１９】 図１１に示した実施の形態２による複数の
電界効果型トランジスタを備える２電源半導体装置の製
造工程の第８工程を説明するための断面構造図である。
【図２０】 図１１に示した実施の形態２による複数の
電界効果型トランジスタを備える２電源半導体装置の製
造工程の第９工程を説明するための断面構造図である。
【図２１】 図１１に示した実施の形態２による複数の
電界効果型トランジスタを備える２電源半導体装置の製
造工程の第１０工程を説明するための断面構造図であ
る。
【図２２】 本発明の実施の形態３による複数の電界効
果型トランジスタを備える２電源半導体装置を示した断
面構造図である。
【図２３】 本発明の実施の形態３による複数の電界効
果型トランジスタを備える２電源半導体装置の第１の変
形例を示した断面構造図である。
【図２４】 本発明の実施の形態３による複数の電界効
果型トランジスタを備える２電源半導体装置の第２の変
形例を示した断面構造図である。
【図２５】 図２２に示した実施の形態３による複数の
電界効果型トランジスタを備える２電源半導体装置の製
造工程の第１工程を説明するための断面構造図である。
【図２６】 図２２に示した実施の形態３による複数の
電界効果型トランジスタを備える２電源半導体装置の製
造工程の第２工程を説明するための断面構造図である。
【図２７】 図２２に示した実施の形態３による複数の
電界効果型トランジスタを備える２電源半導体装置の製
造工程の第３工程を説明するための断面構造図である。
【図２８】 図２２に示した実施の形態３による複数の
電界効果型トランジスタを備える２電源半導体装置の製
造工程の第４工程を説明するための断面構造図である。
【図２９】 図２２に示した実施の形態３による複数の
電界効果型トランジスタを備える２電源半導体装置の製
造工程の第５工程を説明するための断面構造図である。
【図３０】 図２２に示した実施の形態３による複数の
電界効果型トランジスタを備える２電源半導体装置の製
造工程の第６工程を説明するための断面構造図である。
【図３１】 図２２に示した実施の形態３による複数の
電界効果型トランジスタを備える２電源半導体装置の製
造工程の第７工程を説明するための断面構造図である。
【図３２】 図２２に示した実施の形態３による複数の
電界効果型トランジスタを備える２電源半導体装置の製
造工程の第８工程を説明するための断面構造図である。
【図３３】 本発明の実施の形態４による複数の電界効
果型トランジスタを備える２電源半導体装置を示した断
面構造図である。
【図３４】 図３３に示した実施の形態４による複数の
電界効果型トランジスタを備える２電源半導体装置の製
造工程の第１工程を説明するための断面構造図である。
【図３５】 図３３に示した実施の形態４による複数の
電界効果型トランジスタを備える２電源半導体装置の製
造工程の第２工程を説明するための断面構造図である。
【図３６】 図３３に示した実施の形態４による複数の
電界効果型トランジスタを備える２電源半導体装置の製
造工程の第３工程を説明するための断面構造図である。
【図３７】 図３３に示した実施の形態４による複数の
電界効果型トランジスタを備える２電源半導体装置の製
造工程の第４工程を説明するための断面構造図である。
【図３８】 本発明の実施の形態４の第１の変形例によ
る複数の電界効果型トランジスタを備える２電源半導体
装置の製造工程の第１工程を説明するための断面構造図
である。
【図３９】 本発明の実施の形態４の第１の変形例によ
る複数の電界効果型トランジスタを備える２電源半導体
装置の製造工程の第２工程を説明するための断面構造図
である。
【図４０】 本発明の実施の形態４の第１の変形例によ
る複数の電界効果型トランジスタを備える２電源半導体
装置の製造工程の第３工程を説明するための断面構造図
である。
【図４１】 本発明の実施の形態４の第１の変形例によ
る複数の電界効果型トランジスタを備える２電源半導体
装置の製造工程の第４工程を説明するための断面構造図
である。
【図４２】 本発明の実施の形態４の第２の変形例によ
る複数の電界効果型トランジスタを備える２電源半導体
装置の製造工程の第１工程を説明するための断面構造図
である。
【図４３】 本発明の実施の形態４の第２の変形例によ
る複数の電界効果型トランジスタを備える２電源半導体
装置の製造工程の第２工程を説明するための断面構造図
である。
【図４４】 本発明の実施の形態４の第３の変形例によ
る複数の電界効果型トランジスタを備える２電源半導体
装置を示した断面構造図である。
【図４５】 図４４に示した実施の形態４の第３の変形
例による複数の電界効果型トランジスタを備える２電源
半導体装置の製造工程の第１工程を説明するための断面
構造図である。
【図４６】 図４４に示した実施の形態４の第３の変形
例による複数の電界効果型トランジスタを備える２電源
半導体装置の製造工程の第２工程を説明するための断面
構造図である。
【図４７】 本発明の実施の形態５による複数の電界効
果型トランジスタを備える２電源半導体装置を示した断
面構造図である。
【図４８】 図４７に示した実施の形態５による複数の
電界効果型トランジスタを備える２電源半導体装置の製
造工程の第１工程を説明するための断面構造図である。
【図４９】 本発明の実施の形態６による複数の電界効
果型トランジスタを備える２電源半導体装置を示した断
面構造図である。
【図５０】 図４９に示した実施の形態６による複数の
電界効果型トランジスタを備える２電源半導体装置の製
造工程の第１工程を説明するための断面構造図である。
【図５１】 図４９に示した実施の形態６による複数の
電界効果型トランジスタを備える２電源半導体装置の製
造工程の第２工程を説明するための断面構造図である。
【図５２】 図４９に示した実施の形態６による複数の
電界効果型トランジスタを備える２電源半導体装置の製
造工程の第３工程を説明するための断面構造図である。
【図５３】 図４９に示した実施の形態６による複数の
電界効果型トランジスタを備える２電源半導体装置の製
造工程の第４工程を説明するための断面構造図である。
【図５４】 図４９に示した実施の形態６による複数の
電界効果型トランジスタを備える２電源半導体装置の製
造工程の第５工程を説明するための断面構造図である。
【図５５】 図４９に示した実施の形態６による複数の
電界効果型トランジスタを備える２電源半導体装置の製
造工程の第６工程を説明するための断面構造図である。
【図５６】 本発明の実施の形態７による複数の電界効
果型トランジスタを備える２電源半導体装置を示した断
面構造図である。
【図５７】 図５６に示した実施の形態７による複数の
電界効果型トランジスタを備える２電源半導体装置の製
造工程の第１工程を説明するための断面構造図である。
【図５８】 図５６に示した実施の形態７による複数の
電界効果型トランジスタを備える２電源半導体装置の製
造工程の第２工程を説明するための断面構造図である。
【図５９】 図５６に示した実施の形態７による複数の
電界効果型トランジスタを備える２電源半導体装置の製
造工程の第３工程を説明するための断面構造図である。
【図６０】 図５６に示した実施の形態７による複数の
電界効果型トランジスタを備える２電源半導体装置の製
造工程の第４工程を説明するための断面構造図である。
【図６１】 本発明の実施の形態７の第１の変形例によ
る複数の電界効果型トランジスタを備える２電源半導体
装置を示した断面構造図である。
【図６２】 図５６に示したドープトポリシリコン膜３
２が等方性エッチングを受ける際、等方性エッチング液
がドープトポリシリコン膜３２の内部の結晶粒界を伝わ
って第２のゲート絶縁膜４に到達しているようすを示す
模式図である。
【図６３】 図６１に示すアモルファス構造を有するシ
リコン膜３４が、製造工程中においてその表面を等方性
エッチングされる際、シリコン膜２１の内部には結晶粒
界が存在しないために等方性エッチング液が第２のゲー
ト絶縁膜４にまで到達しないことを示した模式図であ
る。
【図６４】 本発明の実施の形態７の第２の変形例によ
る複数の電界効果型トランジスタを備える２電源半導体
装置を示した断面構造図である。
【図６５】 図６４に示した実施の形態７の第２の変形
例による複数の電界効果型トランジスタを備える２電源
半導体装置の製造工程の第１工程を説明するための断面
構造図である。
【図６６】 図６４に示した実施の形態７の第２の変形
例による複数の電界効果型トランジスタを備える２電源
半導体装置の製造工程の第２工程を説明するための断面
構造図である。
【図６７】 図６４に示した実施の形態７の第２の変形
例による複数の電界効果型トランジスタを備える２電源
半導体装置の製造工程の第３工程を説明するための断面
構造図である。
【図６８】 図６４に示した実施の形態７の第２の変形
例による複数の電界効果型トランジスタを備える２電源
半導体装置の製造工程の第４工程を説明するための断面
構造図である。
【図６９】 図６４に示した実施の形態７の第２の変形
例による複数の電界効果型トランジスタを備える２電源
半導体装置の製造工程の第５工程を説明するための断面
構造図である。
【図７０】 図６４に示した実施の形態７の第２の変形
例による複数の電界効果型トランジスタを備える２電源
半導体装置の製造工程の第６工程を説明するための断面
構造図である。
【図７１】 本発明の実施の形態８による複数の電界効
果型トランジスタを備える２電源半導体装置を示した断
面構造図である。
【図７２】 図７１に示した実施の形態８による複数の
電界効果型トランジスタを備える２電源半導体装置の製
造工程の第１工程を説明するための断面構造図である。
【図７３】 本発明の実施の形態９による複数の電界効
果型トランジスタを備える２電源半導体装置を示した断
面構造図である。
【図７４】 図７３に示した実施の形態９による複数の
電界効果型トランジスタを備える２電源半導体装置の製
造工程の第１工程を説明するための断面構造図である。
【図７５】 図７３に示した実施の形態９による複数の
電界効果型トランジスタを備える２電源半導体装置の製
造工程の第２工程を説明するための断面構造図である。
【図７６】 図７３に示した実施の形態９による複数の
電界効果型トランジスタを備える２電源半導体装置の製
造工程の第３工程を説明するための断面構造図である。
【図７７】 図７３に示した実施の形態９による複数の
電界効果型トランジスタを備える２電源半導体装置の製
造工程の第４工程を説明するための断面構造図である。
【図７８】 図７３に示した実施の形態９による複数の
電界効果型トランジスタを備える２電源半導体装置の製
造工程の第５工程を説明するための断面構造図である。
【図７９】 従来の複数の電界効果型トランジスタを備
える２電源半導体装置を示した断面構造図である。
【図８０】 図７９に示した従来の複数の電界効果型ト
ランジスタを備える２電源半導体装置の製造工程の第１
工程を説明するための断面構造図である。
【図８１】 図７９に示した従来の複数の電界効果型ト
ランジスタを備える２電源半導体装置の製造工程の第２
工程を説明するための断面構造図である。
【図８２】 図７９に示した従来の複数の電界効果型ト
ランジスタを備える２電源半導体装置の製造工程の第３
工程を説明するための断面構造図である。
【図８３】 図７９に示した従来の複数の電界効果型ト
ランジスタを備える２電源半導体装置の製造工程の第４
工程を説明するための断面構造図である。
【図８４】 図７９に示した従来の複数の電界効果型ト
ランジスタを備える２電源半導体装置の製造工程の第５
工程を説明するための断面構造図である。
【図８５】 図７９に示した従来の複数の電界効果型ト
ランジスタを備える２電源半導体装置の製造工程の第６
工程を説明するための断面構造図である。
【図８６】 図７９に示した従来の複数の電界効果型ト
ランジスタを備える２電源半導体装置の製造工程の第７
工程を説明するための断面構造図である。
【図８７】 従来のもう１つの複数の電界効果型トラン
ジスタを備える２電源半導体装置の製造工程の第１工程
を説明するための断面構造図である。
【図８８】 従来のもう１つの複数の電界効果型トラン
ジスタを備える２電源半導体装置の製造工程の第２工程
を説明するための断面構造図である。
【図８９】 従来のもう１つの複数の電界効果型トラン
ジスタを備える２電源半導体装置の製造工程の第３工程
を説明するための断面構造図である。
【図９０】 従来のもう１つの複数の電界効果型トラン
ジスタを備える２電源半導体装置の製造工程の第４工程
を説明するための断面構造図である。
【図９１】 従来のもう１つの複数の電界効果型トラン
ジスタを備える２電源半導体装置の製造工程の第５工程
を説明するための断面構造図である。
【図９２】 従来のもう１つの複数の電界効果型トラン
ジスタを備える２電源半導体装置の製造工程の第６工程
を説明するための断面構造図である。
【図９３】 従来のもう１つの複数の電界効果型トラン
ジスタを備える２電源半導体装置の製造工程の第７工程
を説明するための断面構造図である。
【図９４】 図９０に示した領域１００の拡大図であ
る。
【符号の説明】
１ 半導体基板、２ 分離酸化膜、３ 第１のドープト
ポリシリコン膜、４第２のゲート絶縁膜、５ａ，５ｂ，
５ｃ，５ｄ，５ｅ レジストパターン、６第１のゲート
絶縁膜、７，２２ 第２のドープトポリシリコン膜、
８，１６ 低濃度の不純物拡散層、９，２０ サイドウ
ォール酸化膜、１０，１７ 高濃度の不純物拡散層、１
１ シリコン窒化膜、１２，２６ 中濃度の不純物拡散
層、１３ 酸化窒化膜、１４ 窒素ドープトポリシリコ
ン膜、１５ シリコン酸化膜、１８，１９ ゲート電
極、２３ ゲート電極とゲート絶縁膜との接触部の端
部、２１ サイドウォール窒化膜、２８，２９ 酸化
膜、３０ 自然酸化膜、３１，３２ ドープトポリシリ
コン膜、３３，３４ アモルファス構造を有するシリコ
ン膜、１００ ゲート電極とゲート絶縁膜との接触部、
２００ 酸化膜形成工程前のゲート電極側面の位置。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡田 克也 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 東谷 恵市 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内

Claims (27)

    【特許請求の範囲】
  1. 【請求項１】 複数の電界効果型トランジスタを備える
    半導体装置であって、 第１の電界効果型トランジスタと、 第２の電界効果型トランジスタとを備え、 前記第１の電界効果型トランジスタは、 半導体基板の主表面に第１のチャネル領域を挟むよう
    に、間隔を隔てて形成された１対の第１のソース／ドレ
    イン領域と、 前記第１のチャネル領域上に形成された、第１の膜厚を
    有する第１のゲート絶縁膜と、 前記第１のゲート絶縁膜上に形成された第１のゲート電
    極とを含み、 前記第２の電界効果型トランジスタは、 前記半導体基板の主表面に第２のチャネル領域を挟むよ
    うに、間隔を隔てて形成された１対の第２のソース／ド
    レイン領域と、 前記第２のチャネル領域上に形成された、前記第１の膜
    厚より厚い第２の膜厚を有する第２のゲート絶縁膜と、 前記第２のゲート絶縁膜上に形成された第２のゲート電
    極とを含み、 前記第１および第２のゲート電極のいずれか一方の側面
    には前記ゲート電極の酸化を防止する酸化防止膜が形成
    されている、半導体装置。
  2. 【請求項２】 前記酸化防止膜が、シリコン窒化膜から
    なるサイドウォールである、請求項１に記載の半導体装
    置。
  3. 【請求項３】 前記第２のソース／ドレイン領域は、 前記第２のチャネル領域に隣接する低不純物濃度領域
    と、 前記低不純物濃度領域に隣接する中不純物濃度領域と、 前記中不純物濃度領域に隣接する高不純物濃度領域とを
    含む、請求項１または２に記載の半導体装置。
  4. 【請求項４】 複数の電界効果型トランジスタを備える
    半導体装置であって、 第１の電界効果型トランジスタと、 第２の電界効果型トランジスタとを備え、 前記第１の電界効果型トランジスタは、 半導体基板の主表面に第１のチャネル領域を挟むよう
    に、間隔を隔てて形成された１対の第１のソース／ドレ
    イン領域と、 前記第１のチャネル領域上に形成された、酸化窒化膜を
    含む第１の膜厚を有する第１のゲート絶縁膜と、 前記第１のゲート絶縁膜上に形成された第１のゲート電
    極とを含み、 前記第２の電界効果型トランジスタは、 前記半導体基板の主表面に第２のチャネル領域を挟むよ
    うに、間隔を隔てて形成された１対の第２のソース／ド
    レイン領域と、 前記第２のチャネル領域上に形成された、前記第１の膜
    厚より厚い第２の膜厚を有する第２のゲート絶縁膜と、 前記第２のゲート絶縁膜上に形成された第２のゲート電
    極とを含む、半導体装置。
  5. 【請求項５】 複数の電界効果型トランジスタを備える
    半導体装置であって、 第１の電界効果型トランジスタと、 第２の電界効果型トランジスタとを備え、 前記第１の電界効果型トランジスタは、 半導体基板の主表面に第１のチャネル領域を挟むよう
    に、間隔を隔てて形成された１対の第１のソース／ドレ
    イン領域と、 前記第１のチャネル領域上に形成された、第１の膜厚を
    有する第１のゲート絶縁膜と、 前記第１のゲート絶縁膜上に形成された第１のゲート電
    極とを含み、 前記第２の電界効果型トランジスタは、 前記半導体基板の主表面に第２のチャネル領域を挟むよ
    うに、間隔を隔てて形成された１対の第２のソース／ド
    レイン領域と、 前記第２のチャネル領域上に形成された、前記第１の膜
    厚より厚い第２の膜厚を有する第２のゲート絶縁膜と、 前記第２のゲート絶縁膜上に形成された第２のゲート電
    極とを含み、 少なくとも前記第１および第２のゲート絶縁膜のいずれ
    か一方上に、耐酸化導電体膜が形成されている、半導体
    装置。
  6. 【請求項６】 前記耐酸化導電体膜と、前記第１および
    第２のゲート絶縁膜の少なくともいずれか一方との間に
    位置するように形成された導電性不純物を有する半導体
    膜をさらに含む、請求項５に記載の半導体装置。
  7. 【請求項７】 複数の電界効果型トランジスタを備える
    半導体装置であって、 第１の電界効果型トランジスタと、 第２の電界効果型トランジスタとを備え、 前記第１の電界効果型トランジスタは、 半導体基板の主表面に第１のチャネル領域を挟むよう
    に、間隔を隔てて形成された１対の第１のソース／ドレ
    イン領域と、 前記第１のチャネル領域上に形成された、第１の膜厚を
    有する第１のゲート絶縁膜と、 前記第１のゲート絶縁膜上に形成された第１のゲート電
    極とを含み、 前記第２の電界効果型トランジスタは、 前記半導体基板の主表面に第２のチャネル領域を挟むよ
    うに、間隔を隔てて形成された１対の第２のソース／ド
    レイン領域と、 前記第２のチャネル領域上に形成された、前記第１の膜
    厚より厚い第２の膜厚を有する第２のゲート絶縁膜と、 前記第２のゲート絶縁膜上に形成された第２のゲート電
    極とを含み、 少なくとも前記第１および第２のゲート絶縁膜のいずれ
    か一方上に接触するように、導電性不純物を有する半導
    体膜が形成され、 前記導電性不純物を有する半導体膜上に、前記導電性不
    純物を含む半導体膜の酸化を防止する耐酸化絶縁膜が形
    成されている、半導体装置。
  8. 【請求項８】 複数の電界効果型トランジスタを備える
    半導体装置であって、 第１の電界効果型トランジスタと、 第２の電界効果型トランジスタとを備え、 前記第１の電界効果型トランジスタは、 半導体基板の主表面に第１のチャネル領域を挟むよう
    に、間隔を隔てて形成された１対の第１のソース／ドレ
    イン領域と、 前記第１のチャネル領域上に形成された、第１の膜厚を
    有する第１のゲート絶縁膜と、 前記第１のゲート絶縁膜上に形成された第１のゲート電
    極とを含み、 前記第２の電界効果型トランジスタは、 前記半導体基板の主表面に第２のチャネル領域を挟むよ
    うに、間隔を隔てて形成された１対の第２のソース／ド
    レイン領域と、 前記第２のチャネル領域上に形成された、第２の膜厚を
    有する第２のゲート絶縁膜と、 前記第２のゲート絶縁膜上に形成された第１の導電体膜
    と、前記第１の導電体膜上に形成された絶縁膜と、前記
    絶縁膜上に形成された第２の導電体膜とを有する第２の
    ゲート電極とを含む、半導体装置。
  9. 【請求項９】 前記絶縁膜と、前記第１および第２のゲ
    ート絶縁膜とは、 実質的に同一の材料により形成され、 前記第１の膜厚をｔ1 、前記第２の膜厚をｔ2 、前記絶
    縁膜の膜厚をｔ3 、前記第１のゲート電極に印加される
    電圧をＶ1 、前記第２のゲート電極に印加される電圧を
    Ｖ2 とした場合、ｔ1 ／（ｔ2 ＋ｔ3 ）とＶ1 ／Ｖ2 と
    が、ほぼ等しくなる、請求項８に記載の半導体装置。
  10. 【請求項１０】 少なくとも前記第１および第２のゲー
    ト絶縁膜のいずれか一方上に接触するように形成され
    た、保護導電体膜をさらに含む、請求項１、４、５、７
    および８のいずれか１項に記載の半導体装置。
  11. 【請求項１１】 複数の電界効果型トランジスタを備え
    る半導体装置であって、 第１の電界効果型トランジスタと、 第２の電界効果型トランジスタとを備え、 前記第１の電界効果型トランジスタは、 半導体基板の主表面に第１のチャネル領域を挟むよう
    に、間隔を隔てて形成された１対の第１のソース／ドレ
    イン領域と、 前記第１のチャネル領域上に形成された、第１の膜厚を
    有する第１のゲート絶縁膜と、 前記第１のゲート絶縁膜上に形成された第１のゲート電
    極とを含み、 前記第２の電界効果型トランジスタは、 前記半導体基板の主表面に第２のチャネル領域を挟むよ
    うに、間隔を隔てて形成された１対の第２のソース／ド
    レイン領域と、 前記第２のチャネル領域上に形成された、前記第１の膜
    厚より厚い第２の膜厚を有する第２のゲート絶縁膜と、 前記第２のゲート絶縁膜上に形成された第２のゲート電
    極とを含み、 少なくとも前記第１および第２のゲート絶縁膜のいずれ
    か一方上に接触するように、保護導電体膜が形成されて
    いる、半導体装置。
  12. 【請求項１２】 前記保護導電体膜は、 前記第１のゲート絶縁膜上に接触するように形成され
    た、第１の保護導電体膜と、 前記第２のゲート絶縁膜上に接触するように形成され
    た、第２の保護導電体膜とを含み、 前記第１の保護導電体膜の膜厚と前記第２の保護導電体
    膜の膜厚とが実質的に同一である、請求項１１に記載の
    半導体装置。
  13. 【請求項１３】 アモルファス構造を有する膜を堆積さ
    せることにより形成される前記保護導電体膜をさらに含
    む、請求項１１または１２に記載の半導体装置。
  14. 【請求項１４】 前記保護導電体膜上に接触するように
    形成された耐酸化膜をさらに含む、請求項１１、１２お
    よび１３のいずれか１項に記載の半導体装置。
  15. 【請求項１５】 複数の電界効果型トランジスタを備え
    る半導体装置の製造方法であって、 半導体基板の主表面上に第１の膜厚を有する第１のゲー
    ト絶縁膜を形成する工程と、 前記第１のゲート絶縁膜上に第１のゲート電極を形成す
    る工程と、 前記第１のゲート電極をマスクとして、前記半導体基板
    の主表面に不純物を導入することによって、第１のチャ
    ネル領域を挟むように、間隔を隔てて１対の第１のソー
    ス／ドレイン領域を形成する工程と、 前記半導体基板の主表面上に第１の膜厚より厚い第２の
    膜厚を有する第２のゲート絶縁膜を形成する工程と、 前記第２のゲート絶縁膜上に第２のゲート電極を形成す
    る工程と、 前記第２のゲート電極をマスクとして、前記半導体基板
    の主表面に不純物を導入することによって、第２のチャ
    ネル領域を挟むように、間隔を隔てて１対の第２のソー
    ス／ドレイン領域を形成する工程と、 前記第１および第２のゲート電極のいずれか一方の側面
    に前記ゲート電極の酸化を防止する酸化防止膜を形成す
    る工程とを備え、 前記第１および第２のゲート絶縁膜のいずれか一方が形
    成された後、前記第１および第２のゲート絶縁膜のいず
    れか一方の上に形成されたゲート電極の側面に前記酸化
    防止膜が存在する状態で、前記第１および第２のゲート
    絶縁膜のいずれか他の一方を形成する、半導体装置の製
    造方法。
  16. 【請求項１６】 前記酸化防止膜を形成する工程は、 シリコン窒化膜を前記第１および第２のゲート電極の少
    なくともいずれか一方の側面上に形成する工程と、 前記シリコン窒化膜を異方性エッチングすることによ
    り、前記第１および第２のゲート電極のいずれか一方の
    側面に、酸化防止膜としての、シリコン窒化膜からなる
    サイドウォールを形成する工程とを含む、請求項１５に
    記載の半導体装置の製造方法。
  17. 【請求項１７】 前記第２のソース／ドレイン領域の形
    成工程は、 前記半導体基板の主表面の、前記第２のチャネル領域に
    隣接する領域へ、低濃度の不純物を導入する工程と、 前記第２のゲート電極の側面に、第１のサイドウォール
    を形成する工程と、 前記第１のサイドウォールが存在する状態で、前記半導
    体基板の主表面に、中濃度の不純物を導入する工程と、 前記第１のサイドウォールの側面に、第２のサイドウォ
    ールを形成する工程と、 前記第２のサイドウォールが存在する状態で、前記半導
    体基板の主表面に、高濃度の不純物を導入する工程とを
    含む、請求項１５または１６に記載の半導体装置の製造
    方法。
  18. 【請求項１８】 複数の電界効果型トランジスタを備え
    る半導体装置の製造方法であって、 半導体基板の主表面上に酸化窒化膜を含む第１の膜厚を
    有する第１のゲート絶縁膜を形成する工程と、 前記第１のゲート絶縁膜上に第１のゲート電極を形成す
    る工程と、 前記第１のゲート電極をマスクとして、前記半導体基板
    の主表面に不純物を導入することによって、第１のチャ
    ネル領域を挟むように、間隔を隔てて１対の第１のソー
    ス／ドレイン領域を形成する工程と、 前記半導体基板の主表面上に第１の膜厚より厚い第２の
    膜厚を有する第２のゲート絶縁膜を形成する工程と、 前記第２のゲート絶縁膜上に第２のゲート電極を形成す
    る工程と、 前記第２のゲート電極をマスクとして、前記半導体基板
    の主表面に不純物を導入することによって、第２のチャ
    ネル領域を挟むように、間隔を隔てて１対の第２のソー
    ス／ドレイン領域を形成する工程とを備え、 前記第２のゲート絶縁膜上に第２のゲート電極が形成さ
    れた状態で、前記第１のゲート絶縁膜を形成する、半導
    体装置の製造方法。
  19. 【請求項１９】 複数の電界効果型トランジスタを備え
    る半導体装置の製造方法であって、 半導体基板の主表面上に第１の膜厚を有する第１のゲー
    ト絶縁膜を形成する工程と、 前記第１のゲート絶縁膜上に第１のゲート電極を形成す
    る工程と、 前記第１のゲート電極をマスクとして、前記半導体基板
    の主表面に不純物を導入することによって、第１のチャ
    ネル領域を挟むように、間隔を隔てて１対の第１のソー
    ス／ドレイン領域を形成する工程と、 前記半導体基板の主表面上に前記第１の膜厚より厚い第
    ２の膜厚を有する第２のゲート絶縁膜を形成する工程
    と、 前記第２のゲート絶縁膜上に第２のゲート電極を形成す
    る工程と、 前記第２のゲート電極をマスクとして、前記半導体基板
    の主表面に不純物を導入することによって、第２のチャ
    ネル領域を挟むように、間隔を隔てて１対の第２のソー
    ス／ドレイン領域を形成する工程と、 少なくとも前記第１および第２のゲート絶縁膜のいずれ
    か一方上に、耐酸化導電体膜を形成する工程とを備え、 前記耐酸化導電体膜が形成された状態で、第１および第
    ２のゲート絶縁膜のいずれか他の一方を形成する、半導
    体装置の製造方法。
  20. 【請求項２０】 前記耐酸化導電体膜と、前記第１およ
    び第２のゲート絶縁膜の少なくともいずれか一方との間
    に位置するように、導電性不純物を含む半導体膜を形成
    する工程を含む、請求項１９に記載の半導体装置の製造
    方法。
  21. 【請求項２１】 前記半導体基板の主表面上の、前記第
    １および第２のゲート絶縁膜のいずれか一方を形成する
    領域に、基板保護膜を形成する工程と、 前記基板保護膜が存在する状態で、前記第１および第２
    のゲート絶縁膜のいずれか他の一方および前記耐酸化導
    電体膜を形成する工程とをさらに備える、請求項１９ま
    たは２０に記載の半導体装置の製造方法。
  22. 【請求項２２】 前記第１および第２のゲート絶縁膜の
    いずれか一方を形成する前に、前記第１および第２のゲ
    ート絶縁膜のいずれか一方が形成される領域に位置する
    前記半導体基板の主表面の一部を除去する工程をさらに
    備える、請求項１９、２０および２１のいずれか１項に
    記載の半導体装置の製造方法。
  23. 【請求項２３】 複数の電界効果型トランジスタを備え
    る半導体装置の製造方法であって、 半導体基板の主表面上に第１の膜厚を有する第１のゲー
    ト絶縁膜を形成する工程と、 前記第１のゲート絶縁膜上に第１のゲート電極を形成す
    る工程と、 前記第１のゲート電極をマスクとして、前記半導体基板
    の主表面に不純物を導入することによって、第１のチャ
    ネル領域を挟むように、間隔を隔てて１対の第１のソー
    ス／ドレイン領域を形成する工程と、 前記半導体基板の主表面上に第２の膜厚を有する第２の
    ゲート絶縁膜を形成する工程と、 前記第２のゲート絶縁膜上に第２のゲート電極の一部と
    なる第１の導電体膜を形成する工程と、 前記第１の導電体膜上に、前記第２のゲート電極の一部
    となる絶縁膜を形成する工程と、 前記絶縁膜上に前記第２のゲート電極の一部となる第２
    の導電体膜を形成する工程と、 前記第１および第２の導電体膜と前記絶縁膜とを異方性
    エッチングすることにより、第２のゲート電極を形成す
    る工程と、 前記第２のゲート電極をマスクとして、前記半導体基板
    の主表面に不純物を導入することによって、第２のチャ
    ネル領域を挟むように、間隔を隔てて１対の第２のソー
    ス／ドレイン領域を形成する工程とを備え、 前記第１の導電体膜が形成された状態で、前記第１のゲ
    ート絶縁膜を形成することを特徴とする、半導体装置の
    製造方法。
  24. 【請求項２４】 前記絶縁膜と前記第１および第２のゲ
    ート絶縁膜とを、実質的に同一の材料により形成し、 前記第１の膜厚をｔ1 、前記第２の膜厚をｔ2 、前記絶
    縁膜の膜厚をｔ3 、前記第１のゲート電極に印加される
    電圧をＶ1 、前記第２のゲート電極に印加される電圧を
    Ｖ2 とした場合、ｔ1 ／（ｔ2 ＋ｔ3 ）とＶ1 ／Ｖ2 と
    が、ほぼ等しくなるような膜厚を有する前記絶縁膜と第
    １および第２のゲート絶縁膜とを形成する、請求項２３
    に記載の半導体装置の製造方法。
  25. 【請求項２５】 複数の電界効果型トランジスタを備え
    る半導体装置の製造方法であって、 半導体基板の主表面上に第１の膜厚を有する第１のゲー
    ト絶縁膜を形成する工程と、 前記第１のゲート絶縁膜上に第１のゲート電極を形成す
    る工程と、 前記第１のゲート電極をマスクとして、前記半導体基板
    の主表面に不純物を導入することによって、第１のチャ
    ネル領域を挟むように、間隔を隔てて１対の第１のソー
    ス／ドレイン領域を形成する工程と、 前記半導体基板の主表面上に第１の膜厚より厚い第２の
    膜厚を有する第２のゲート絶縁膜を形成する工程と、 前記第２のゲート絶縁膜上に第２のゲート電極を形成す
    る工程と、 前記第２のゲート電極をマスクとして、前記半導体基板
    の主表面に不純物を導入することによって、第２のチャ
    ネル領域を挟むように、間隔を隔てて１対の第２のソー
    ス／ドレイン領域を形成する工程と、 少なくとも前記第１のゲート絶縁膜および第２のゲート
    絶縁膜のいずれか一方上に接触するように、保護導電体
    膜を形成する工程とを備え、 前記保護導電体膜が形成された状態で、第１および第２
    のゲート絶縁膜のいずれか他の一方を形成する、半導体
    装置の製造方法。
  26. 【請求項２６】 前記第１および第２のゲート絶縁膜の
    いずれか他の一方上に接触するように導電体膜を形成す
    る工程と、 前記導電体膜と前記保護導電体膜との上に接触するよう
    にレジストパターンを形成する工程とをさらに備え、 前記レジストパターンをマスクとして、前記導電体膜と
    前記保護導電体膜との一部を異方性エッチングにより除
    去することにより、前記第１のゲート電極と第２のゲー
    ト電極とを同時に形成することを特徴とする、請求項２
    ５に記載の半導体装置の製造方法。
  27. 【請求項２７】 複数の電界効果型トランジスタを備え
    る半導体装置の製造方法であって、 第１および第２の電界効果トランジスタを形成する領域
    に位置する半導体基板の主表面上に絶縁膜を形成する工
    程と、 前記第２の電界効果トランジスタを形成する領域に位置
    する前記絶縁膜上にレジストパターンを形成する工程
    と、 前記レジストパターンをマスクとして、前記第１の電界
    効果型トランジスタを形成する領域に位置する前記絶縁
    膜の一部を等方性エッチングにより除去する工程と、 前記レジストパターンを除去する工程と、 前記絶縁膜の表面の一部を等方性エッチングにより除去
    することにより、第１および第２のゲート絶縁膜を形成
    する工程と、 前記第１のゲート絶縁膜上に第１のゲート電極を形成す
    る工程と、 前記第１のゲート電極をマスクとして、前記半導体基板
    の主表面に不純物を導入することによって、第１のチャ
    ネル領域を挟むように、間隔を隔てて１対の第１のソー
    ス／ドレイン領域を形成する工程と、 前記第２のゲート絶縁膜上に第２のゲート電極を形成す
    る工程と、 前記第２のゲート電極をマスクとして、前記半導体基板
    の主表面に不純物を導入することによって、第２のチャ
    ネル領域を挟むように、間隔を隔てて１対の第２のソー
    ス／ドレイン領域を形成する工程とを備える、半導体装
    置の製造方法。
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US10/370,762 US6853030B2 (en) 1997-06-09 2003-02-24 Semiconductor device including multiple field effect transistors, with first FETs having oxide spacers and the second FETs having oxide nitride oxidation protection
US10/981,537 US20050062099A1 (en) 1997-06-09 2004-11-05 Semiconductor device including multiple field effect transistors, with first fets having oxide spacers and the second fets having oxide nitride oxidation protection

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1047127A2 (en) * 1999-04-22 2000-10-25 Lucent Technologies Inc. A method of forming a multi-layered dual-polysilicon structure
EP1164640A1 (en) * 2000-01-24 2001-12-19 Sony Corporation Semiconductor device and manufacture thereof
JP2006261161A (ja) * 2005-03-15 2006-09-28 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2009302574A (ja) * 2001-03-01 2009-12-24 Hynix Semiconductor Inc 非常に短いゲート形状を有するトランジスタとメモリセルの製造方法
US8497170B2 (en) 2010-11-17 2013-07-30 Fujitsu Semiconductor Limited Semiconductor device manufacture method and semiconductor device

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3700708B2 (ja) * 2003-03-26 2005-09-28 ソニー株式会社 半導体装置の製造方法
JP4406540B2 (ja) * 2003-03-28 2010-01-27 シャープ株式会社 薄膜トランジスタ基板およびその製造方法
US6943077B2 (en) * 2003-04-07 2005-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Selective spacer layer deposition method for forming spacers with different widths
US20040238896A1 (en) * 2003-06-02 2004-12-02 Marie Mochizuki Semiconductor device
US7157341B2 (en) * 2004-10-01 2007-01-02 International Business Machines Corporation Gate stacks
US7518196B2 (en) * 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
JP4718894B2 (ja) * 2005-05-19 2011-07-06 株式会社東芝 半導体装置の製造方法
US20060270127A1 (en) * 2005-05-24 2006-11-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming dual gate variable VT device
DE102005046403A1 (de) * 2005-09-28 2007-04-05 Infineon Technologies Ag Halbleiterschaltungsanordnung und Verfahren zu deren Herstellung
US7776695B2 (en) * 2006-01-09 2010-08-17 International Business Machines Corporation Semiconductor device structure having low and high performance devices of same conductive type on same substrate
JP4714065B2 (ja) * 2006-03-31 2011-06-29 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
DE102008030856B4 (de) * 2008-06-30 2015-12-03 Advanced Micro Devices, Inc. Verfahren zur Schwellwerteinstellung für MOS-Bauelemente
JP5435720B2 (ja) * 2009-12-21 2014-03-05 パナソニック株式会社 半導体装置
US8354719B2 (en) * 2010-02-18 2013-01-15 GlobalFoundries, Inc. Finned semiconductor device with oxygen diffusion barrier regions, and related fabrication methods
US9099471B2 (en) 2013-03-12 2015-08-04 International Business Machines Corporation Semiconductor device channels
US9076848B2 (en) * 2013-03-12 2015-07-07 International Business Machines Corporation Semiconductor device channels
US9111935B2 (en) 2013-03-12 2015-08-18 International Business Machines Corporation Multiple-patterned semiconductor device channels
US20140353729A1 (en) * 2013-05-29 2014-12-04 United Microelectronics Corp. Semiconductor structure and method for forming the same
US9670972B2 (en) * 2014-04-28 2017-06-06 Twin Disc, Inc. Trimmed lock-up clutch
US10096596B2 (en) * 2015-12-15 2018-10-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure having a plurality of gate structures
KR102560699B1 (ko) * 2017-10-30 2023-07-27 삼성전자주식회사 이미지 센서

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63252459A (ja) 1987-04-09 1988-10-19 Seiko Epson Corp 半導体装置
JPH01110761A (ja) 1987-10-23 1989-04-27 Nec Corp 半導体装置の製造方法
JP2859288B2 (ja) * 1989-03-20 1999-02-17 株式会社日立製作所 半導体集積回路装置及びその製造方法
JP3189284B2 (ja) 1991-02-14 2001-07-16 ソニー株式会社 半導体装置の製造方法
JPH05267595A (ja) 1992-03-19 1993-10-15 Fujitsu Ltd 半導体装置の製造方法
US5502009A (en) 1995-02-16 1996-03-26 United Microelectronics Corp. Method for fabricating gate oxide layers of different thicknesses
US5567638A (en) * 1995-06-14 1996-10-22 National Science Council Method for suppressing boron penetration in PMOS with nitridized polysilicon gate
KR970013402A (ko) * 1995-08-28 1997-03-29 김광호 플래쉬 메모리장치 및 그 제조방법
US5719425A (en) * 1996-01-31 1998-02-17 Micron Technology, Inc. Multiple implant lightly doped drain (MILDD) field effect transistor
US5987487A (en) * 1996-03-11 1999-11-16 Cirrus Logic, Inc. Methods and apparatus for the processing of digital signals
TW328147B (en) * 1996-05-07 1998-03-11 Lucent Technologies Inc Semiconductor device fabrication
TW301032B (en) * 1996-06-27 1997-03-21 Winbond Electronics Corp Structure of self-aligned salicide device with double sidewall spacers and fabrication method thereof
US5721167A (en) * 1997-02-10 1998-02-24 Motorola, Inc. Process for forming a semiconductor device and a static-random-access memory cell
US6015997A (en) * 1997-02-19 2000-01-18 Micron Technology, Inc. Semiconductor structure having a doped conductive layer
US5885877A (en) * 1997-04-21 1999-03-23 Advanced Micro Devices, Inc. Composite gate electrode incorporating dopant diffusion-retarding barrier layer adjacent to underlying gate dielectric
US5736446A (en) * 1997-05-21 1998-04-07 Powerchip Semiconductor Corp. Method of fabricating a MOS device having a gate-side air-gap structure
US6578597B2 (en) * 2001-03-08 2003-06-17 Stant Manufacturing Inc. Fuel tank vent system with liquid fuel filter

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1047127A2 (en) * 1999-04-22 2000-10-25 Lucent Technologies Inc. A method of forming a multi-layered dual-polysilicon structure
EP1047127A3 (en) * 1999-04-22 2004-08-25 Lucent Technologies Inc. A method of forming a multi-layered dual-polysilicon structure
EP1164640A1 (en) * 2000-01-24 2001-12-19 Sony Corporation Semiconductor device and manufacture thereof
EP1164640B1 (en) * 2000-01-24 2011-03-23 Sony Corporation Semiconductor device and manufacture thereof
JP2010004070A (ja) * 2001-03-01 2010-01-07 Hynix Semiconductor Inc 非常に短いゲート形状を有するトランジスタとメモリセルの製造方法
JP2009302575A (ja) * 2001-03-01 2009-12-24 Hynix Semiconductor Inc 非常に短いゲート形状を有するトランジスタとメモリセルの製造方法
JP2009302574A (ja) * 2001-03-01 2009-12-24 Hynix Semiconductor Inc 非常に短いゲート形状を有するトランジスタとメモリセルの製造方法
JP2010004069A (ja) * 2001-03-01 2010-01-07 Hynix Semiconductor Inc 非常に短いゲート形状を有するトランジスタとメモリセルの製造方法
US8288219B2 (en) 2001-03-01 2012-10-16 Hynix Semiconductor, Inc. Method of forming a non-volatile memory cell using off-set spacers
US8946003B2 (en) 2001-03-01 2015-02-03 SK Hynix Inc. Method of forming transistors with ultra-short gate feature
JP4551795B2 (ja) * 2005-03-15 2010-09-29 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
JP2006261161A (ja) * 2005-03-15 2006-09-28 Oki Electric Ind Co Ltd 半導体装置の製造方法
US8497170B2 (en) 2010-11-17 2013-07-30 Fujitsu Semiconductor Limited Semiconductor device manufacture method and semiconductor device

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