JP3016340B2

JP3016340B2 - 半導体装置及びその製造方法

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Publication number: JP3016340B2
Application number: JP6261921A
Authority: JP
Inventors: 正紀舟木
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1994-09-30
Filing date: 1994-09-30
Publication date: 2000-03-06
Anticipated expiration: 2015-03-06
Also published as: JPH08107206A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置とその製造
方法に係り、特にＭＯＳＦＥＴ（Metal Oxide Semicond
uctor Field Effect Transistor ）に関するものであ
る。

【０００２】

【従来の技術】ＭＯＳＦＥＴは、微細化するにしたがっ
て信頼性の維持や消費電力の減少などの理由により電源
電圧を下げる傾向にあり、それに伴ってしきい値電圧も
下げる必要がある。ところが、パンチスルー現象を防止
するために基板の不純物濃度を上げると、しきい値電圧
も上がってしまうので、基板と逆の導電型の不純物を基
板の表面に導入して、見掛上のしきい値電圧を下げるよ
うにしていた。しかしながらこの場合、見掛上のしきい
値電圧は下がるが、ゲート電圧が０Ｖの時のドレイン電
流（リーク電流）値は増大してしまうという課題があっ
た。

【０００３】そこで本発明者は、特願平５−２０８８６
７号出願にて、ウェルの導電型とは反対の導電型を有す
る領域をゲートの下に埋め込むことにより、しきい値電
圧以下の領域でドレイン電流を一桁下げるのに必要なゲ
ート電圧を示すＳ係数を下げた半導体装置及びその製造
方法を提案した。そして、本発明者は、これをさらに改
良して、ＬＤＤ（Lightly Doped Drain）構造とした半
導体装置及びその製造方法を特願平５−３０３３６７号
出願にて提案した。

【０００４】このＬＤＤ構造のＭＯＳＦＥＴを図６に示
し、簡単に説明する。このＭＯＳＦＥＴは、ゲート電極
５の両側には、非導電性のサイドスペーサ６があり、ゲ
ート酸化膜４を介したゲート電極５下に基板１と同じ導
電型を有する領域Ｉがある。そして、その下には、基板
１と反対の導電型を有する領域IIがある。また、この領
域IIとソース領域２との間及び領域IIとドレイン領域３
との間には、それぞれ基板１と同じ導電型を有する領域
III がある。さらに、領域Ｉとソース領域２との間及び
領域Ｉとドレイン領域３との間には、ＬＤＤ領域７が形
成されている。なお、基板１を領域IVとする。したがっ
て、基板１をｐ型とすると、領域Ｉ、III 、IVはｐ型と
なり、領域II、ソース領域２、ドレイン領域３、ＬＤＤ
領域７はｎ型となる。また、基板１がｎ型の場合には、
それぞれ逆の導電型となる。

【０００５】次に、このようなＭＯＳＦＥＴの製造方法
を図７（Ａ）〜（Ｅ）と共に簡単に説明する。なお、同
図に示したＭＯＳＦＥＴはｎ型である。同図（Ａ）に示
すように、ｐ^-型の基板１の表面にバッファー酸化膜８
を形成した後、Ｓｉ₃Ｎ₄膜９を成膜する。そして、後
工程で形成するフィールド酸化膜１０を形成する部分
（他のＭＯＳＦＥＴとの境界部分）のＳｉ₃Ｎ₄膜９を
除去する。

【０００６】同図（Ｂ）に示すように、ＬＯＣＯＳ法
（局所酸化法）によってフィールド酸化膜１０を形成し
た後、残りのＳｉ₃Ｎ₄膜９とバッファー酸化膜８を除
去してから、犠牲酸化膜１１を形成する。そして、同図
（Ｃ）に示すように、この犠牲酸化膜１１を通して基板
１にＢ（ボロン）とＰ（リン）を注入すると、犠牲酸化
膜１１の下に、領域ＩとなるＢの注入された層１２が形
成され、さらにその下に、領域IIとなるＰの注入された
層１３が形成される。

【０００７】さらに、同図（Ｄ）に示すように、Ｂ，Ｐ
の注入後に犠牲酸化膜１１を除去して、ゲート酸化膜４
をつけ直し、ポリシリコン薄膜を成膜、エッチングして
ゲート電極５を形成する。そして、ゲート電極５をマス
クとして、領域IIの形成された深さ位置に領域IIに注入
したＰよりも多くのＢを注入して領域III の層１４を形
成し、同じくゲート電極５をマスクとしてＡｓを注入し
て、Ｂの注入された領域III の層１４の表面側にＬＤＤ
領域７となるｎ^-層１５を形成する。

【０００８】同図（Ｅ）に示すように、ＳｉＯ₂膜を全
面に成膜してからＲＩＥ法などの異方性エッチングを行
って、サイドスペーサ６を形成し、ゲート電極５及びサ
イドスペーサ６をマスクとして、Ａｓを注入して、ｎ^-
層１５及びＢの注入された領域III の層１４のサイドス
ペーサ６の下側よりも外側にソース領域２とドレイン領
域３とを形成する。最後に、熱処理を行うことにより、
図６に示すようなＭＯＳＦＥＴを製造することができ
る。

【０００９】なお、以上説明したＭＯＳＦＥＴの製造方
法は、先に出願した特願平５−３０３３６７号のもの
に、前工程であるフィールド酸化膜１０を形成する工程
も加えている。また、先の出願の説明では、ゲート酸化
膜４をつけ直さずにＢ，Ｐなどの不純物を注入していた
が、ゲート酸化膜４を通して不純物の注入を行うと、ゲ
ート酸化膜４の信頼性が低下し、ゲート電極５と基板１
との間の耐圧が低下することが判っているので、通常は
上記したように、犠牲酸化膜１１を通して不純物の注入
を行い、その後でゲート酸化膜４をつけ直すようにして
いる。

【００１０】

【発明が解決しようとする課題】このような構造の半導
体装置を実際に製造してみると、図８（Ａ），（Ｂ）に
示すように、同一ウエハ内で製造されるＭＯＳＦＥＴの
リーク電流値やＳ係数の値に非常に大きなばらつきが生
じていることが判った。

【００１１】そして、この構造のＭＯＳＦＥＴは、その
特性が領域Ｉと領域IIの不純物濃度とその深さ方向幅に
依存するので、同一ウエハ内の全てのＭＯＳＦＥＴにお
いて、これらの領域を均一に形成する必要があるが、実
際に製造したものは、図９に示すようなＭＯＳＦＥＴの
エッジ部分（ゲート電極５下のフィールド酸化膜１０の
端部分）Ｃで電流がリークしているものがあった。な
お、図９はＭＯＳＦＥＴを上から見た図である。

【００１２】これは、製造工程において、図１０（Ａ）
〜（Ｅ）に示すような状態になることが原因と考えられ
る。なお、各図は、図９におけるＢ−Ｂ断面のフィール
ド酸化膜１０の端部分を拡大したものであり、図７
（Ａ）〜（Ｅ）にて説明した従来のＭＯＳＦＥＴの製造
方法と同じ製造方法を示している。図１０（Ａ）は図７
（Ｂ）に示したものと同じ状態を示しており、ｐ^-型の
基板１上にフィールド酸化膜１０と犠牲酸化膜１１とを
形成したものである。そして、図１０（Ｂ）及び図７
（Ｃ）に示すように、この犠牲酸化膜１１を通して基板
１にＢ（ボロン）とＰ（リン）を注入すると、犠牲酸化
膜１１の下に、領域ＩとなるＢの注入された層１２が形
成され、さらにその下に、領域IIとなるＰの注入された
層１３が形成される。このとき、フィールド酸化膜１０
のエッジ部分では、フィールド酸化膜１０の厚さに応じ
て、Ｂの注入された層１２及びＰの注入された層１３が
図１０（Ｂ）に示すような浅い位置に形成される。

【００１３】さらに、Ｂ，Ｐの注入後に犠牲酸化膜１１
を除去すると、図１０（Ｃ）に示すように、フィールド
酸化膜１０の表面も同時に削られる。そして、図１０
（Ｄ）に示すようにゲート酸化膜４をつけ直してから、
図１０（Ｅ）に示すようにポリシリコン薄膜を成膜し、
以降、図７（Ｄ），（Ｅ）で説明した処理を行うが、図
１０（Ｄ），（Ｅ）からも判るように、フィールド酸化
膜１０のエッジ部分では、Ｂの注入された層（領域Ｉ）
１２の厚さが薄くなっており、この部分のしきい値電圧
が他の部分よりも低くなってしまい、ＭＯＳＦＥＴのリ
ーク電流が増えてＳ係数が悪化する原因となっていた。

【００１４】また、フィールド酸化膜１０の表面がさら
に削られて、Ｐの注入された層（領域II）１３が表面に
出てしまうと、ソース領域２とドレイン領域３とがＰの
注入された層１３を通して導通してしまうという問題点
があった。そこで本発明は、上記課題を解決した半導体
装置とその製造方法を提供することを目的とする。

【００１５】

【課題を解決するための手段】上記目的を達成するため
の手段として、第１の導電型を有する半導体基板上に薄
いゲート絶縁膜を挟んで形成されたゲート電極と、この
ゲート絶縁膜の下方でこのゲート電極の両側に設けられ
た第２の導電型を有するソース領域及びドレイン領域
と、前記ゲート絶縁膜の下方で前記ゲート絶縁膜と前記
ソース領域及び前記ドレイン領域に接しないようにして
前記基板内に形成された第２の導電型を有する第２の領
域と、第１の導電型を有して前記ゲート絶縁膜とこの第
２の領域との間に形成され、前記ゲート電極に電圧をか
けた時に形成される空乏層の幅と、前記第２の領域との
ｐｎ接合による空乏層の幅とを合計した幅よりも小さい
幅の第１の領域と、第１の導電型を有して前記第２の領
域と前記ソース領域及び前記ドレイン領域との間にそれ
ぞれ形成され、前記ドレイン領域による空乏層の幅と、
前記第２の領域とのｐｎ接合による空乏層の幅とを合計
した幅よりも大きい幅の第３の領域とを備え、隣接する
素子と絶縁膜によって隔離されている半導体装置におい
て、前記第１の領域と前記絶縁膜とが接する部分に前記
第１の領域及び前記半導体基板よりも高い導電性を有す
る第１の導電型の第４の領域を備えたことを特徴とする
半導体装置とその製造方法を提供しようとするものであ
る。

【００１６】

【作用】上述したように、Ｓ係数の悪化の原因となるリ
ーク電流の増大は、フィールド酸化膜１０のエッジ部分
でしきい値電圧が低下することに起因している。したが
って、フィールド酸化膜１０のエッジ部分でのしきい値
電圧を高くするような構造にすれば良い。しきい値電圧
を高くするには、アクセプタ濃度を高くすれば良く、フ
ィールド酸化膜１０のエッジ部分でのアクセプタ濃度を
高くすることにより、リーク電流を防止してＳ係数特性
を改善させることができる。

【００１７】

【実施例】まず、本発明の半導体装置の一実施例である
ＭＯＳＦＥＴの構造を図１（Ａ），（Ｂ）に示して以下
に説明する。なお、図１（Ａ）は図９におけるＡ−Ａ方
向の断面図、図１（Ｂ）は図９におけるＢ−Ｂ方向の断
面図である。

【００１８】このＭＯＳＦＥＴは、ゲート電極５の両側
には、非導電性のサイドスペーサ６があり、ゲート酸化
膜４を介したゲート電極５下に基板１と同じ導電型を有
する領域Ｉがある。そして、その下には、基板１と反対
の導電型を有する領域IIがある。また、この領域IIとソ
ース領域２との間及び領域IIとドレイン領域３との間に
は、それぞれ基板１と同じ導電型を有する領域III があ
る。さらに、領域Ｉとソース領域２との間及び領域Ｉと
ドレイン領域３との間には、ＬＤＤ領域７が形成されて
いる。なお、基板１を領域IVとする。したがって、基板
１をｐ型とすると、領域Ｉ、III 、IVはｐ型となり、領
域II、ソース領域２、ドレイン領域３、ＬＤＤ領域７は
ｎ型となる。また、基板１がｎ型の場合には、それぞれ
逆の導電型となる。

【００１９】そして、このような構造の本実施例のＭＯ
ＳＦＥＴでは、図１（Ｂ）に示すように、フィールド酸
化膜１０近傍において、領域Ｉと同じ導電型で不純物濃
度が実質的に濃くなった領域Ｖを有しており、リーク電
流の発生を防止している。

【００２０】次に、このような構造のＭＯＳＦＥＴの製
造方法のいくつかの実施例を図面と共に説明する。本発
明の半導体装置の製造方法の第１の実施例を行うことに
より得られたＭＯＳＦＥＴの主要部の断面図を図２に示
し、以下に説明する。なお、同図に示したＭＯＳＦＥＴ
はｎ型である。

【００２１】まず、従来例の図７（Ａ）に示したよう
に、ｐ^-型の基板１の表面にバッファー酸化膜８を形成
した後、Ｓｉ₃Ｎ₄膜９を成膜する。そして、後工程で
形成するフィールド酸化膜１０を形成する部分（他のＭ
ＯＳＦＥＴとの境界部分）のＳｉ₃Ｎ₄膜９を除去す
る。

【００２２】次に、素子の分離度を高めるために、残っ
たＳｉ₃Ｎ₄膜９をマスクとして、ボロン（Ｂ）等のｐ
型不純物を注入してから、ＬＯＣＯＳ法（局所酸化法）
によってフィールド酸化膜１０を形成する。このとき、
ｐ型不純物の注入量を通常よりも多くすることにより、
図２に示すように、領域Ｉ及び領域IIとフィールド酸化
膜１０との間にｐ+ の領域Ｖが形成されて、フィールド
酸化膜１０の近傍の実質的な不純物濃度を高くすること
ができる。そして、以降の工程は従来と同様であるの
で、その説明は省略する。

【００２３】ＭＯＳＦＥＴの製造方法の第２の実施例の
製造工程を図３（Ａ）〜（Ｆ）に示し、以下に説明す
る。なお、同図に示したＭＯＳＦＥＴはｎ型である。同
図（Ａ）に示すように、ｐ^-型の基板１の表面にバッフ
ァー酸化膜８を形成した後、Ｓｉ₃Ｎ₄膜９を成膜す
る。そして、後工程で形成するフィールド酸化膜１０を
形成する部分（他のＭＯＳＦＥＴとの境界部分）のＳｉ
₃Ｎ₄膜９を除去する。

【００２４】同図（Ｂ）に示すように、ＬＯＣＯＳ法
（局所酸化法）によってフィールド酸化膜１０を形成し
た後、残りのＳｉ₃Ｎ₄膜９とバッファー酸化膜８を除
去してから、犠牲酸化膜１１を形成する。そして、同図
（Ｃ）に示すように、この犠牲酸化膜１１を通して基板
１にＢ（ボロン）とＰ（リン）を注入すると、犠牲酸化
膜１１の下に、領域ＩとなるＢの注入された層１２が形
成され、さらにその下に、領域IIとなるＰの注入された
層１３が形成される。このとき、フィールド酸化膜１０
のエッジ部分では、フィールド酸化膜１０の厚さに応じ
て、Ｂの注入された層１２及びＰの注入された層１３が
同図（Ｃ）に示すような浅い位置に形成される。

【００２５】その後、同図（Ｄ）に示すように、フィー
ルド酸化膜１０のエッジ部分に窓を開けたレジスト１６
を形成し、同図（Ｅ）に示すように、この窓部分にＢ
（ボロン）等のｐ型不純物を注入して、領域Ｉ及び領域
IIとフィールド酸化膜１０との間にｐ+ の領域Ｖを形成
する。そして、レジスト１６を除去してから、図１０
（Ｃ）〜（Ｅ）で説明した工程と同様の工程を行うこと
により、図３（Ｆ）に示すような構造のＭＯＳＦＥＴを
製造することができる。

【００２６】ＭＯＳＦＥＴの製造方法の第３の実施例の
製造工程を図４（Ａ）〜（Ｃ）に示し、以下に説明す
る。図１０（Ａ）で説明した工程と同様の工程により、
フィールド酸化膜１０を形成した後、図４（Ａ）に示す
ように、犠牲酸化膜１１を通して、まず、基板１にＢ
（ボロン）を注入して、犠牲酸化膜１１の下に領域Ｉと
なるＢの注入された層１２を形成する。

【００２７】そして、同図（Ｂ）に示すように、フィー
ルド酸化膜１０とそのエッジ部分を残して窓を開けたレ
ジスト１６を形成し、このレジスト１６をマスクとして
Ｐ（リン）を注入して、Ｂの注入された層１２の下に、
領域IIとなるＰの注入された層１３を形成する。このと
き、領域IIとなるＰの注入された層１３とフィールド酸
化膜１０との間はｐ^-型の領域Ｉのままであり、フィー
ルド酸化膜１０とＰの注入された層１３とが直接に接し
ない。しかも、フィールド酸化膜１０のエッジ部分のア
クセプタ濃度は、Ｐが注入されていない分高くなってお
り、この部分の不純物濃度が実効的に高くなった領域Ｖ
となっている。

【００２８】それ以降、図１０（Ｃ）〜（Ｅ）で説明し
た工程と同様の工程を行うことにより、図４（Ｃ）に示
すような構造のＭＯＳＦＥＴが製造される。そして、こ
の場合、フィールド酸化膜１０のエッジ部分は従来と同
様に削られているが、エッジ部分では、領域Ｉの下の部
分もｐ^-型の領域となっているので、領域Ｉの厚さとし
ては薄くならず、しきい値電圧が下がることはない。

【００２９】そして、この第３の実施例に示した方法を
用いて、領域IIとなるＰの注入された層１３をフィール
ド酸化膜１０のエッジから２μｍ後退させ、他は従来と
同様にして製造した同一ウェハ内の各ＭＯＳＦＥＴの特
性を調べた結果、図５（Ａ），（Ｂ）に示すようなリー
ク電流分布、Ｓ係数特性分布となり、製品ごとの特性の
ばらつきが少なくなっていることが判る。

【００３０】

【発明の効果】本発明の半導体装置は、絶縁膜近傍に第
１の領域よりも高い導電性を有する第１の導電型の第４
の領域を備えたので、リーク電流を防止してＳ係数特性
を改善させることができるという効果がある。また、本
発明の半導体装置の製造方法により、上記のような半導
体装置を簡単に製造することができる。

【図面の簡単な説明】

【図１】（Ａ），（Ｂ）は共に本発明の半導体装置の一
実施例を示す構成図である。

【図２】本発明の半導体装置の製造方法の第１の実施例
を行うことにより得られたＭＯＳＦＥＴの主要部の断面
図である。

【図３】（Ａ）〜（Ｆ）は本発明の半導体装置の製造方
法の第２の実施例を説明するための工程図である。

【図４】（Ａ）〜（Ｃ）は本発明の半導体装置の製造方
法の第３の実施例を説明するための工程図である。

【図５】（Ａ）は本発明の半導体装置の製造方法の第３
の実施例により製造されたＭＯＳＦＥＴのリーク電流分
布を示すグラフ、（Ｂ）は同Ｓ係数特性分布を示すグラ
フである。

【図６】従来例を示す構成図である。

【図７】（Ａ）〜（Ｅ）は従来の製造方法を説明するた
めの工程図である。

【図８】（Ａ）は従来の製造方法により製造されたＭＯ
ＳＦＥＴのリーク電流分布を示すグラフ、（Ｂ）は同Ｓ
係数特性分布を示すグラフである。

【図９】ＭＯＳＦＥＴの上面図である。

【図１０】（Ａ）〜（Ｅ）は従来の製造方法の課題を説
明するための工程図である。

【符号の説明】

１基板２ソース領域３ドレイン領域４ゲート絶縁膜５ゲート電極６サイドスペーサ７ＬＤＤ領域８バッファ酸化膜９Ｓｉ₃Ｎ₄膜１０フィールド酸化膜（絶縁膜）１１犠牲酸化膜１２Ｂの注入された層（領域Ｉ）１３Ｐの注入された層（領域II）１４領域III の層１５ｎ^-層１６レジスト

Claims

(57)【特許請求の範囲】

【請求項１】第１の導電型を有する半導体基板上に薄い
ゲート絶縁膜を挟んで形成されたゲート電極と、このゲ
ート絶縁膜の下方でこのゲート電極の両側に設けられた
第２の導電型を有するソース領域及びドレイン領域と、前記ゲート絶縁膜の下方で前記ゲート絶縁膜と前記ソー
ス領域及び前記ドレイン領域に接しないようにして前記
基板内に形成された第２の導電型を有する第２の領域
と、第１の導電型を有して前記ゲート絶縁膜とこの第２の領
域との間に形成され、前記ゲート電極に電圧をかけた時
に形成される空乏層の幅と、前記第２の領域とのｐｎ接
合による空乏層の幅とを合計した幅よりも小さい幅の第
１の領域と、第１の導電型を有して前記第２の領域と前記ソース領域
及び前記ドレイン領域との間にそれぞれ形成され、前記
ドレイン領域による空乏層の幅と、前記第２の領域との
ｐｎ接合による空乏層の幅とを合計した幅よりも大きい
幅の第３の領域とを備え、隣接する素子と絶縁膜によって隔離されている半導体装
置において、前記第１の領域と前記絶縁膜とが接する部分に前記第１
の領域よりも高い導電性を有する第１の導電型の第４の
領域を備えたことを特徴とする半導体装置。
【請求項２】請求項１記載の半導体装置を製造する半導
体装置の製造方法であって、絶縁膜を形成する前に、前記絶縁膜形成領域に第１の領
域と同じ第１の導電型を有する不純物を注入して第４の
領域を形成することを特徴とする半導体装置の製造方
法。
【請求項３】請求項１記載の半導体装置を製造する半導
体装置の製造方法であって、絶縁膜と第１及び第２の領域形成後に、前記絶縁膜近傍
に前記第１の領域と同じ第１の導電型を有する不純物を
選択的に注入して第４の領域を形成することを特徴とす
る半導体装置の製造方法。
【請求項４】請求項１記載の半導体装置を製造する半導
体装置の製造方法であって、絶縁膜と第１の領域を順次形成した後、前記絶縁膜近傍をマスクして第２の領域を形成するため
の不純物を注入することを特徴とする半導体装置の製造
方法。