JPH1145999A - 半導体装置およびその製造方法ならびに画像表示装置 - Google Patents
半導体装置およびその製造方法ならびに画像表示装置Info
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- JPH1145999A JPH1145999A JP19803497A JP19803497A JPH1145999A JP H1145999 A JPH1145999 A JP H1145999A JP 19803497 A JP19803497 A JP 19803497A JP 19803497 A JP19803497 A JP 19803497A JP H1145999 A JPH1145999 A JP H1145999A
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Abstract
(57)【要約】
【課題】 ドレイン端での電界を緩和し、アバランシェ
降伏、ホットキャリアの発生を抑制する。オーバラップ
容量の低減による高速化。 【解決手段】 絶縁基板の一面に設けられた半導体層
（多結晶シリコン薄膜）上にゲート絶縁膜を介して設け
たゲート電極と、前記半導体層に設けたソース・ドレイ
ン領域を有するＭＩＳ型電界効果トランジスタを有する
半導体装置であって、前記ゲート電極は第１の導電体と
前記第１の導電体の側面に設けられたソース側の第２の
導電体とドレイン側の第３の導電体で構成され、前記第
１・第２・第３の導電体は互いに導通があり、前記ソー
ス・ドレイン領域のうち少なくともドレイン領域は前記
ゲート電極から離れる方向に沿って設けられた低濃度不
純物領域と高濃度不純物領域で構成され、前記低濃度不
純物領域は前記ゲート絶縁膜を介して前記第２・第３の
導電体の直下に設けられている。
降伏、ホットキャリアの発生を抑制する。オーバラップ
容量の低減による高速化。 【解決手段】 絶縁基板の一面に設けられた半導体層
（多結晶シリコン薄膜）上にゲート絶縁膜を介して設け
たゲート電極と、前記半導体層に設けたソース・ドレイ
ン領域を有するＭＩＳ型電界効果トランジスタを有する
半導体装置であって、前記ゲート電極は第１の導電体と
前記第１の導電体の側面に設けられたソース側の第２の
導電体とドレイン側の第３の導電体で構成され、前記第
１・第２・第３の導電体は互いに導通があり、前記ソー
ス・ドレイン領域のうち少なくともドレイン領域は前記
ゲート電極から離れる方向に沿って設けられた低濃度不
純物領域と高濃度不純物領域で構成され、前記低濃度不
純物領域は前記ゲート絶縁膜を介して前記第２・第３の
導電体の直下に設けられている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法ならびに画像表示装置に関わり、たとえば絶
縁性基板上の多結晶シリコン薄膜に形成されるＭＩＳ型
電界効果トランジタの高耐圧化と高速化ならびに画像表
示装置における伝送信号の高速化を実現するに好適な技
術に関する。
の製造方法ならびに画像表示装置に関わり、たとえば絶
縁性基板上の多結晶シリコン薄膜に形成されるＭＩＳ型
電界効果トランジタの高耐圧化と高速化ならびに画像表
示装置における伝送信号の高速化を実現するに好適な技
術に関する。
【０００２】
【従来の技術】ＭＩＳ型電界効果トランジスタ（ＭＩＳ
ＦＥＴ）の耐圧を向上させる技術としてＬＤＤ（Lightl
y Doped Drain)構造が知られている。
ＦＥＴ）の耐圧を向上させる技術としてＬＤＤ（Lightl
y Doped Drain)構造が知られている。
【０００３】一方、トランジスタの一つとして、絶縁性
基板上に設けた多結晶シリコン薄膜にＦＥＴを形成した
ＴＦＴ（Thin Film Transistor) が知られている。
基板上に設けた多結晶シリコン薄膜にＦＥＴを形成した
ＴＦＴ（Thin Film Transistor) が知られている。
【０００４】ＬＤＤ構造を採用したＴＦＴについては、
SID'90 Technical Digest,PP311-314 に記載されてい
る。
SID'90 Technical Digest,PP311-314 に記載されてい
る。
【０００５】
【発明が解決しようとする課題】前記文献で示されるよ
うなＬＤＤ構造のＴＦＴ（半導体装置）１は、図１２に
示すように、絶縁性基板１０の表面に設けられた多結晶
シリコン薄膜層９にソース領域２０，ドレイン領域１
９，チャネル領域１３を設けた構造になっている。
うなＬＤＤ構造のＴＦＴ（半導体装置）１は、図１２に
示すように、絶縁性基板１０の表面に設けられた多結晶
シリコン薄膜層９にソース領域２０，ドレイン領域１
９，チャネル領域１３を設けた構造になっている。
【０００６】すなわち、ＭＩＳＦＥＴ１は、図１２に示
すように、絶縁性基板１０上に設けられた多結晶シリコ
ン薄膜層９に、所定長さのｐ型のチャネル領域１３と、
このチャネル領域１３の両端側に設けられたｎ~ 型の低
濃度不純物領域１４，１５と、前記低濃度不純物領域１
４，１５の外側に設けられたｎ+ 型の高濃度不純物領域
４，５とを有する構造になっている。
すように、絶縁性基板１０上に設けられた多結晶シリコ
ン薄膜層９に、所定長さのｐ型のチャネル領域１３と、
このチャネル領域１３の両端側に設けられたｎ~ 型の低
濃度不純物領域１４，１５と、前記低濃度不純物領域１
４，１５の外側に設けられたｎ+ 型の高濃度不純物領域
４，５とを有する構造になっている。
【０００７】また、前記低濃度不純物領域１４，１５は
低濃度ドレイン領域１４と低濃度ソース領域１５であ
り、前記高濃度不純物領域４，５は高濃度ドレイン領域
４と高濃度ソース領域５である。そして、低濃度ドレイ
ン領域１４と高濃度ドレイン領域４によってドレイン領
域１９を構成し、高濃度ソース領域５と低濃度ソース領
域１５によってソース領域２０を構成している。これら
の領域は多結晶シリコン薄膜層９の深さ全域に亘って形
成されている。
低濃度ドレイン領域１４と低濃度ソース領域１５であ
り、前記高濃度不純物領域４，５は高濃度ドレイン領域
４と高濃度ソース領域５である。そして、低濃度ドレイ
ン領域１４と高濃度ドレイン領域４によってドレイン領
域１９を構成し、高濃度ソース領域５と低濃度ソース領
域１５によってソース領域２０を構成している。これら
の領域は多結晶シリコン薄膜層９の深さ全域に亘って形
成されている。
【０００８】前記チャネル領域１３上にはゲート絶縁膜
１７を介してゲート電極１８が設けられている。前記ゲ
ート絶縁膜１７の両端には絶縁膜からなる側壁２５が設
けられている。
１７を介してゲート電極１８が設けられている。前記ゲ
ート絶縁膜１７の両端には絶縁膜からなる側壁２５が設
けられている。
【０００９】一方、前記チャネル領域１３の両端側に
は、ｎ~ 型の低濃度不純物領域１４，１５がそれぞれ設
けられている。これら低濃度不純物領域１４，１５は、
前記ゲート電極１８の両端部分から各側壁２５に及ぶ領
域に亘って設けられている。
は、ｎ~ 型の低濃度不純物領域１４，１５がそれぞれ設
けられている。これら低濃度不純物領域１４，１５は、
前記ゲート電極１８の両端部分から各側壁２５に及ぶ領
域に亘って設けられている。
【００１０】さらに、前記ゲート電極１８や側壁２５等
は絶縁膜３で被われている。また、前記ソース領域２０
およびドレイン領域１９には前記絶縁膜３を貫通して設
けられるソース（Ｓ）電極７およびドレイン（Ｄ）電極
６が電気的に接続されている。
は絶縁膜３で被われている。また、前記ソース領域２０
およびドレイン領域１９には前記絶縁膜３を貫通して設
けられるソース（Ｓ）電極７およびドレイン（Ｄ）電極
６が電気的に接続されている。
【００１１】従来のＬＤＤ構造のＴＦＴでは、低濃度不
純物領域１４，１５が、電圧印加時のソース・ドレイン
間の横方向の広がり電界を緩和し、アバランシェ降伏、
ホットキャリアの発生を抑制する働きをする。
純物領域１４，１５が、電圧印加時のソース・ドレイン
間の横方向の広がり電界を緩和し、アバランシェ降伏、
ホットキャリアの発生を抑制する働きをする。
【００１２】しかし、このような従来のＬＤＤ構造にお
いては、低濃度不純物領域１４，１５が設けられている
ことから、ドレイン領域とチャネル領域の間の直列抵抗
が大きくなり、トランジスタの電流供給能力すなわち伝
達コンダクタンス（相互コンダクタンス）ｇm が低下す
る。
いては、低濃度不純物領域１４，１５が設けられている
ことから、ドレイン領域とチャネル領域の間の直列抵抗
が大きくなり、トランジスタの電流供給能力すなわち伝
達コンダクタンス（相互コンダクタンス）ｇm が低下す
る。
【００１３】また、ドレイン領域とは別にチャネル領域
側に低濃度拡散領域を設ける必要があるため、トランジ
スタの微細化が困難になる。
側に低濃度拡散領域を設ける必要があるため、トランジ
スタの微細化が困難になる。
【００１４】一方、従来構造のＭＩＳ型電界効果トラン
ジスタでは、トランジスタの劣化にも課題があった。す
なわちドレイン領域での強電界によって発生したホット
キャリアが側壁２５に捕獲され、この捕獲キャリアによ
って伝達コンダクタンスｇmが劣化する。
ジスタでは、トランジスタの劣化にも課題があった。す
なわちドレイン領域での強電界によって発生したホット
キャリアが側壁２５に捕獲され、この捕獲キャリアによ
って伝達コンダクタンスｇmが劣化する。
【００１５】図１３は、本発明者等の実験に基づいて得
たＴＦＴの動作時のドレイン領域１９側のチャネル領域
１３での電界分布を示す図である。同図に示すように電
気力線４０から分かるように電界ピークがチャネル表面
に存在するため、ホットキャリアが前記側壁２５に捕獲
され、この捕獲キャリアによって伝達コンダクタンスｇ
m が劣化する。
たＴＦＴの動作時のドレイン領域１９側のチャネル領域
１３での電界分布を示す図である。同図に示すように電
気力線４０から分かるように電界ピークがチャネル表面
に存在するため、ホットキャリアが前記側壁２５に捕獲
され、この捕獲キャリアによって伝達コンダクタンスｇ
m が劣化する。
【００１６】本発明の目的は、ドレイン端での電界を緩
和し、アバランシェ降伏、ホットキャリアの発生を抑制
することにより高耐圧化・低リーク電流化を図り、信頼
性に優れた半導体装置およびその製造方法を提供するこ
とにある。
和し、アバランシェ降伏、ホットキャリアの発生を抑制
することにより高耐圧化・低リーク電流化を図り、信頼
性に優れた半導体装置およびその製造方法を提供するこ
とにある。
【００１７】本発明の他の目的は、高速で動作する半導
体装置およびその製造方法を提供することにある。
体装置およびその製造方法を提供することにある。
【００１８】本発明の他の目的は、素子寸法の微細化が
容易で高集積化に適した半導体装置およびその製造方法
を提供することにある。
容易で高集積化に適した半導体装置およびその製造方法
を提供することにある。
【００１９】本発明の他の目的は、伝送信号の高速化が
図れる画像表示装置を提供することにある。
図れる画像表示装置を提供することにある。
【００２０】本発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。
【００２１】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
【００２２】（１）基板の一面に設けられた半導体層
（多結晶シリコン薄膜）上にゲート絶縁膜を介して設け
たゲート電極と、前記半導体層に設けたソース・ドレイ
ン領域を有するＭＩＳ型電界効果トランジスタを有する
半導体装置であって、前記ゲート電極は第１の導電体と
前記第１の導電体の側面に設けられたソース側の第２の
導電体とドレイン側の第３の導電体で構成され、前記第
１・第２・第３の導電体は互いに導通があり、前記ソー
ス・ドレイン領域のうち少なくともドレイン領域は前記
ゲート電極から離れる方向に沿って設けられた低濃度不
純物領域と高濃度不純物領域で構成され、前記低濃度不
純物領域は前記ゲート絶縁膜を介して前記第２・第３の
導電体の直下に設けられている。前記半導体層は絶縁基
板上に設けられている。
（多結晶シリコン薄膜）上にゲート絶縁膜を介して設け
たゲート電極と、前記半導体層に設けたソース・ドレイ
ン領域を有するＭＩＳ型電界効果トランジスタを有する
半導体装置であって、前記ゲート電極は第１の導電体と
前記第１の導電体の側面に設けられたソース側の第２の
導電体とドレイン側の第３の導電体で構成され、前記第
１・第２・第３の導電体は互いに導通があり、前記ソー
ス・ドレイン領域のうち少なくともドレイン領域は前記
ゲート電極から離れる方向に沿って設けられた低濃度不
純物領域と高濃度不純物領域で構成され、前記低濃度不
純物領域は前記ゲート絶縁膜を介して前記第２・第３の
導電体の直下に設けられている。前記半導体層は絶縁基
板上に設けられている。
【００２３】このような半導体装置は以下の方法によっ
て製造される。
て製造される。
【００２４】第１導電型の半導体層（多結晶シリコン薄
膜）を有する基板を用意する工程と、前記半導体層上に
ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に
ゲート電極を形成する工程と、前記ゲート電極をマスク
として前記半導体層に不純物を注入して第２導電型から
なる低不純物濃度のソース領域およびドレイン領域を形
成する工程と、前記基板の一面に導体層を形成するとと
もに前記導体層をエッチングして前記ゲート電極のソー
ス側端面およびドレイン側端面のうち少なくともドレイ
ン側端面に側壁を形成して前記第２・第３の導電体を形
成する工程と、前記ゲート電極および前記側壁をマスク
として前記半導体層に不純物を注入していずれも第２導
電型からなる高不純物濃度のソース・ドレイン領域を形
成する工程とによって半導体装置を製造する。
膜）を有する基板を用意する工程と、前記半導体層上に
ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に
ゲート電極を形成する工程と、前記ゲート電極をマスク
として前記半導体層に不純物を注入して第２導電型から
なる低不純物濃度のソース領域およびドレイン領域を形
成する工程と、前記基板の一面に導体層を形成するとと
もに前記導体層をエッチングして前記ゲート電極のソー
ス側端面およびドレイン側端面のうち少なくともドレイ
ン側端面に側壁を形成して前記第２・第３の導電体を形
成する工程と、前記ゲート電極および前記側壁をマスク
として前記半導体層に不純物を注入していずれも第２導
電型からなる高不純物濃度のソース・ドレイン領域を形
成する工程とによって半導体装置を製造する。
【００２５】（２）前記手段（１）の構成において、前
記第２・第３の導電体のうち少なくとも第３の導電体の
直下のゲート絶縁膜は、前記第１の導電体の直下のゲー
ト絶縁膜に比べて膜厚が厚くまたは／および誘電率が小
さくなっている。
記第２・第３の導電体のうち少なくとも第３の導電体の
直下のゲート絶縁膜は、前記第１の導電体の直下のゲー
ト絶縁膜に比べて膜厚が厚くまたは／および誘電率が小
さくなっている。
【００２６】（３）基板の一面に設けられた半導体層
（多結晶シリコン薄膜）上にゲート絶縁膜を介して設け
たゲート電極と、前記半導体層に設けたソース・ドレイ
ン領域を有するＭＩＳ型電界効果トランジスタを有する
半導体装置であって、前記ゲート電極は下層導体層と、
前記下層導体層上に重ねて形成されかつ前記ソース領域
およびドレイン領域のうちの少なくともドレイン領域側
の端が前記下層導体層から所定長さ張り出した上層導体
層で構成され、前記下層導体層と上層導体層は互いに導
通があり、前記ソース・ドレイン領域のうち少なくとも
ドレイン領域は前記ゲート電極から離れる方向に沿って
設けられた低濃度不純物領域と高濃度不純物領域で構成
され、前記上層導体層の張出部分直下のゲート絶縁膜の
厚さは前記下層導体層の直下のゲート絶縁膜の厚さに比
較して厚くなり、前記低濃度不純物領域は前記ゲート絶
縁膜を介して前記張出部分の直下に設けられている。前
記半導体層は絶縁基板上に設けられている。
（多結晶シリコン薄膜）上にゲート絶縁膜を介して設け
たゲート電極と、前記半導体層に設けたソース・ドレイ
ン領域を有するＭＩＳ型電界効果トランジスタを有する
半導体装置であって、前記ゲート電極は下層導体層と、
前記下層導体層上に重ねて形成されかつ前記ソース領域
およびドレイン領域のうちの少なくともドレイン領域側
の端が前記下層導体層から所定長さ張り出した上層導体
層で構成され、前記下層導体層と上層導体層は互いに導
通があり、前記ソース・ドレイン領域のうち少なくとも
ドレイン領域は前記ゲート電極から離れる方向に沿って
設けられた低濃度不純物領域と高濃度不純物領域で構成
され、前記上層導体層の張出部分直下のゲート絶縁膜の
厚さは前記下層導体層の直下のゲート絶縁膜の厚さに比
較して厚くなり、前記低濃度不純物領域は前記ゲート絶
縁膜を介して前記張出部分の直下に設けられている。前
記半導体層は絶縁基板上に設けられている。
【００２７】このような半導体装置は以下の方法によっ
て製造される。
て製造される。
【００２８】第１導電型の半導体層を有する基板を用意
する工程と、前記半導体層上にゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜上に下層導体層とこの下層導
体層に重なりかつ酸化速度が前記下層導体層よりも速い
材質からなる上層導体層を選択的に形成して同一寸法の
ゲート電極を形成する工程と、前記ゲート電極をマスク
として前記半導体層に不純物を注入して第２導電型から
なる低不純物濃度のソース領域およびドレイン領域を形
成する工程と、熱酸化処理して前記ソース領域およびド
レイン領域のうちの少なくともドレイン領域側の前記上
層導体層の端を前記下層導体層から所定長さ張り出す構
造に形成する工程と、前記熱酸化処理によって酸化した
膜をエッチング除去するとともに前記ゲート電極の側面
に酸化膜からなる側壁を形成する工程と、前記ゲート電
極および側壁をマスクとして前記半導体層に不純物を注
入していずれも第２導電型からなる高不純物濃度のソー
ス領域およびドレイン領域を形成する工程とによって半
導体装置が製造される。前記第１の導電体および第２の
導電体は多結晶シリコン膜で形成するとともに、前記第
２の導電体よりも単結晶シリコン膜の不純物濃度が高く
なるように前記第１の導電体を形成する。
する工程と、前記半導体層上にゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜上に下層導体層とこの下層導
体層に重なりかつ酸化速度が前記下層導体層よりも速い
材質からなる上層導体層を選択的に形成して同一寸法の
ゲート電極を形成する工程と、前記ゲート電極をマスク
として前記半導体層に不純物を注入して第２導電型から
なる低不純物濃度のソース領域およびドレイン領域を形
成する工程と、熱酸化処理して前記ソース領域およびド
レイン領域のうちの少なくともドレイン領域側の前記上
層導体層の端を前記下層導体層から所定長さ張り出す構
造に形成する工程と、前記熱酸化処理によって酸化した
膜をエッチング除去するとともに前記ゲート電極の側面
に酸化膜からなる側壁を形成する工程と、前記ゲート電
極および側壁をマスクとして前記半導体層に不純物を注
入していずれも第２導電型からなる高不純物濃度のソー
ス領域およびドレイン領域を形成する工程とによって半
導体装置が製造される。前記第１の導電体および第２の
導電体は多結晶シリコン膜で形成するとともに、前記第
２の導電体よりも単結晶シリコン膜の不純物濃度が高く
なるように前記第１の導電体を形成する。
【００２９】（４）前記手段（３）の構成において、前
記上層導体層の張出部分の直下のゲート絶縁膜は前記下
層導体層の直下に形成された絶縁膜に連なる同一組成の
絶縁膜と、前記絶縁膜上に設けられた他の絶縁膜とで構
成され、かつ前記上層の絶縁膜の誘電率は前記下層の絶
縁膜の誘電率よりも小さくなっている。
記上層導体層の張出部分の直下のゲート絶縁膜は前記下
層導体層の直下に形成された絶縁膜に連なる同一組成の
絶縁膜と、前記絶縁膜上に設けられた他の絶縁膜とで構
成され、かつ前記上層の絶縁膜の誘電率は前記下層の絶
縁膜の誘電率よりも小さくなっている。
【００３０】（５）ガラス基板の一面に画像表示部と、
前記画像表示部を駆動制御する駆動手段とを少なくとも
有する画像表示装置であって、前記ガラス基板には前記
手段（１）〜手段（４）に記載された半導体装置を備え
ている。
前記画像表示部を駆動制御する駆動手段とを少なくとも
有する画像表示装置であって、前記ガラス基板には前記
手段（１）〜手段（４）に記載された半導体装置を備え
ている。
【００３１】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
【００３２】（実施形態１）本実施形態１では、絶縁性
基板上に設けた薄い多結晶シリコン薄膜にＭＩＳＦＥＴ
を形成した所謂ＴＦＴに本発明を適用した例について説
明する。
基板上に設けた薄い多結晶シリコン薄膜にＭＩＳＦＥＴ
を形成した所謂ＴＦＴに本発明を適用した例について説
明する。
【００３３】図１は本発明の実施形態１である半導体装
置におけるｎ型チャネルＭＩＳＦＥＴの要部を示す模式
的断面図である。
置におけるｎ型チャネルＭＩＳＦＥＴの要部を示す模式
的断面図である。
【００３４】ＭＩＳＦＥＴ１は、図１に示すように、絶
縁性基板１０上に設けられた多結晶シリコン薄膜層９
に、所定長さのＰ型のチャネル領域１３と、このチャネ
ル領域１３の両端側に設けられたｎ~ 型の低濃度不純物
領域１４，１５と、前記低濃度不純物領域１４，１５の
外側に設けられたｎ+ 型の高濃度不純物領域４，５を有
する構成になっている。
縁性基板１０上に設けられた多結晶シリコン薄膜層９
に、所定長さのＰ型のチャネル領域１３と、このチャネ
ル領域１３の両端側に設けられたｎ~ 型の低濃度不純物
領域１４，１５と、前記低濃度不純物領域１４，１５の
外側に設けられたｎ+ 型の高濃度不純物領域４，５を有
する構成になっている。
【００３５】また、前記低濃度不純物領域１４，１５は
低濃度ドレイン領域１４と低濃度ソース領域１５であ
り、前記高濃度不純物領域４，５は高濃度ドレイン領域
４と高濃度ソース領域５である。そして、低濃度ドレイ
ン領域１４と高濃度ドレイン領域４によってドレイン領
域１９を構成し、高濃度ソース領域５と低濃度ソース領
域１５によってソース領域２０を構成している。これら
の領域は多結晶シリコン薄膜層９の深さ全域に亘って形
成されている。
低濃度ドレイン領域１４と低濃度ソース領域１５であ
り、前記高濃度不純物領域４，５は高濃度ドレイン領域
４と高濃度ソース領域５である。そして、低濃度ドレイ
ン領域１４と高濃度ドレイン領域４によってドレイン領
域１９を構成し、高濃度ソース領域５と低濃度ソース領
域１５によってソース領域２０を構成している。これら
の領域は多結晶シリコン薄膜層９の深さ全域に亘って形
成されている。
【００３６】前記絶縁性基板１０は、たとえばガラス基
板で構成されている。前記多結晶シリコン薄膜層９は、
たとえば化学気相成長（ＣＶＤ）法によって形成された
厚さ５０ｎｍの多結晶シリコン薄膜層で形成されてい
る。
板で構成されている。前記多結晶シリコン薄膜層９は、
たとえば化学気相成長（ＣＶＤ）法によって形成された
厚さ５０ｎｍの多結晶シリコン薄膜層で形成されてい
る。
【００３７】前記チャネル領域１３上には、ゲート絶縁
膜１７を介して第１の導電体としてのゲート電極１８が
形成されている。前記ゲート絶縁膜１７はチャネル領域
１３の両端側の低濃度不純物領域１４，１５上に僅か張
り出している。これは、前記低濃度不純物領域１４，１
５を形成する際、前記ゲート絶縁膜１７上に設けられる
ゲート電極が不純物打ち込みのマスクとして使用される
結果であり、最終的には前記ゲート絶縁膜１７の長さは
一般にはゲート電極の長さで決まるからである。
膜１７を介して第１の導電体としてのゲート電極１８が
形成されている。前記ゲート絶縁膜１７はチャネル領域
１３の両端側の低濃度不純物領域１４，１５上に僅か張
り出している。これは、前記低濃度不純物領域１４，１
５を形成する際、前記ゲート絶縁膜１７上に設けられる
ゲート電極が不純物打ち込みのマスクとして使用される
結果であり、最終的には前記ゲート絶縁膜１７の長さは
一般にはゲート電極の長さで決まるからである。
【００３８】しかし、後述するように、本実施形態では
低濃度不純物領域１４，１５を形成する際の不純物打ち
込みのマスクとなるゲート電極（第１の導電体）よりも
実質的なゲート電極は長くなる。
低濃度不純物領域１４，１５を形成する際の不純物打ち
込みのマスクとなるゲート電極（第１の導電体）よりも
実質的なゲート電極は長くなる。
【００３９】ゲート絶縁膜１７は、たとえばＣＶＤＳｉ
Ｏ2 膜で形成され、２０ｎｍの厚さになっている。ま
た、前記ゲート電極１８の厚さは、たとえば２００ｎｍ
程度になっている。
Ｏ2 膜で形成され、２０ｎｍの厚さになっている。ま
た、前記ゲート電極１８の厚さは、たとえば２００ｎｍ
程度になっている。
【００４０】前記ゲート電極１８上には絶縁膜２６が形
成されている。この絶縁膜２６は、たとえば、ＣＶＤＳ
ｉＯ2 膜やＣＶＤＰＳＧ膜で形成され、厚さは１００ｎ
ｍ程度になっている。
成されている。この絶縁膜２６は、たとえば、ＣＶＤＳ
ｉＯ2 膜やＣＶＤＰＳＧ膜で形成され、厚さは１００ｎ
ｍ程度になっている。
【００４１】本実施形態１ではゲート絶縁膜１７は低濃
度不純物領域１４，１５および高濃度不純物領域４，５
上に亘って設けられている。
度不純物領域１４，１５および高濃度不純物領域４，５
上に亘って設けられている。
【００４２】一方、これが本発明の特徴の一つである
が、前記ゲート電極１８の両端面には導電性の側壁５０
が設けられている。この側壁５０はソース側の第２の導
電体と、ドレイン側の第３の導電体を構成する。
が、前記ゲート電極１８の両端面には導電性の側壁５０
が設けられている。この側壁５０はソース側の第２の導
電体と、ドレイン側の第３の導電体を構成する。
【００４３】絶縁膜へのホットキャリアの侵入を低減さ
せたり、ゲート電極端部分のオーバラップ容量を低減さ
せて素子の高速化を図るためには、前記ゲート電極１８
のソース側部分をマスキング等を施すことによって側壁
５０をドレイン側の第３の導電体のみに形成するように
してもよい。
せたり、ゲート電極端部分のオーバラップ容量を低減さ
せて素子の高速化を図るためには、前記ゲート電極１８
のソース側部分をマスキング等を施すことによって側壁
５０をドレイン側の第３の導電体のみに形成するように
してもよい。
【００４４】前記側壁５０の端は前記低濃度不純物領域
１４，１５を越えて僅かに高濃度不純物領域４，５上に
延在する。これは高濃度不純物領域４，５を形成する
際、前記絶縁膜２６や側壁５０が不純物打ち込みのマス
クとして使用される結果である。
１４，１５を越えて僅かに高濃度不純物領域４，５上に
延在する。これは高濃度不純物領域４，５を形成する
際、前記絶縁膜２６や側壁５０が不純物打ち込みのマス
クとして使用される結果である。
【００４５】前記側壁５０は、多結晶シリコン膜で形成
され、その製造においては前記ゲート電極１８やゲート
電極１８から外れたゲート絶縁膜１７上に形成した厚さ
２００ｎｍ程度の多結晶シリコン膜をエッチングするこ
とによって形成される。
され、その製造においては前記ゲート電極１８やゲート
電極１８から外れたゲート絶縁膜１７上に形成した厚さ
２００ｎｍ程度の多結晶シリコン膜をエッチングするこ
とによって形成される。
【００４６】側壁５０（ソース側の第２の導電体および
ドレイン側の第３の導電体）は導電体でありかつゲート
電極１８と接続状態にあることから、実質的にゲート電
極として作用する。
ドレイン側の第３の導電体）は導電体でありかつゲート
電極１８と接続状態にあることから、実質的にゲート電
極として作用する。
【００４７】本実施形態１の場合は、第１の導電体の両
端側の側壁５０が導電体であることから、実質的にゲー
ト電極は前記第１の導電体（ゲート電極１８）とその両
端の側壁５０によって構成されるため、ゲート電極の端
は低濃度ドレイン領域１４および低濃度ソース領域１５
まで延在した構造（オーバラップ構造）になっている。
端側の側壁５０が導電体であることから、実質的にゲー
ト電極は前記第１の導電体（ゲート電極１８）とその両
端の側壁５０によって構成されるため、ゲート電極の端
は低濃度ドレイン領域１４および低濃度ソース領域１５
まで延在した構造（オーバラップ構造）になっている。
【００４８】なお、前記ゲート電極１８や側壁５０の直
下の絶縁膜も高濃度不純物領域４，５上に形成される絶
縁膜も同一工程で形成されたものである。ゲート電極１
８および側壁５０の直下の絶縁膜がゲート絶縁膜１７に
なる。
下の絶縁膜も高濃度不純物領域４，５上に形成される絶
縁膜も同一工程で形成されたものである。ゲート電極１
８および側壁５０の直下の絶縁膜がゲート絶縁膜１７に
なる。
【００４９】他方、前記ゲート電極１８，側壁５０およ
び前記ゲート絶縁膜１７に連なる絶縁膜１７ａ上には絶
縁膜３が設けられている。
び前記ゲート絶縁膜１７に連なる絶縁膜１７ａ上には絶
縁膜３が設けられている。
【００５０】また、前記高濃度不純物領域４，５上の絶
縁膜１７ａおよび絶縁膜３には選択的にコンタクト穴が
設けられているとともに、このコンタクト穴には高濃度
ドレイン領域４および高濃度ソース領域５に電気的に繋
がるドレイン電極６およびソース電極７が形成されてい
る。
縁膜１７ａおよび絶縁膜３には選択的にコンタクト穴が
設けられているとともに、このコンタクト穴には高濃度
ドレイン領域４および高濃度ソース領域５に電気的に繋
がるドレイン電極６およびソース電極７が形成されてい
る。
【００５１】つぎに、このようなＭＩＳＦＥＴ１の製造
方法について、図２乃至図４を参照しながら説明する。
方法について、図２乃至図４を参照しながら説明する。
【００５２】図２に示すように、最初にガラス基板から
なる絶縁性基板１０を用意する。
なる絶縁性基板１０を用意する。
【００５３】つぎに、前記絶縁性基板１０の表面上に厚
さ５０ｎｍ程度のｐ型からなる多結晶シリコン薄膜層９
をＣＶＤ法によって形成する。
さ５０ｎｍ程度のｐ型からなる多結晶シリコン薄膜層９
をＣＶＤ法によって形成する。
【００５４】つぎに、図２に示すように、ＣＶＤ法によ
って前記多結晶シリコン薄膜層９上に厚さ２０ｎｍの厚
さのＳｉＯ2 膜からなる絶縁膜１７ａと膜厚２００ｎｍ
程度の導電性を有する多結晶シリコンからなるゲート電
極１８を積層し形成して加工した後、ゲート電極１８を
マスクとして自己整合的にｎ型の低濃度不純物を導入
し、低濃度不純物領域１４，１５を形成する。
って前記多結晶シリコン薄膜層９上に厚さ２０ｎｍの厚
さのＳｉＯ2 膜からなる絶縁膜１７ａと膜厚２００ｎｍ
程度の導電性を有する多結晶シリコンからなるゲート電
極１８を積層し形成して加工した後、ゲート電極１８を
マスクとして自己整合的にｎ型の低濃度不純物を導入
し、低濃度不純物領域１４，１５を形成する。
【００５５】つぎに、図３に示すように、ＣＶＤ法と異
方性エッチングによりゲート電極１８上に膜厚１００ｎ
ｍの絶縁膜２６を形成する。
方性エッチングによりゲート電極１８上に膜厚１００ｎ
ｍの絶縁膜２６を形成する。
【００５６】つぎに、ＣＶＤ法で膜厚２００ｎｍの導電
性を有する多結晶シリコンを、絶縁性基板１０の表面全
面に堆積した後、異方性エッチングによりゲート電極１
８側面に導電性の側壁５０を形成する（図４参照）。
性を有する多結晶シリコンを、絶縁性基板１０の表面全
面に堆積した後、異方性エッチングによりゲート電極１
８側面に導電性の側壁５０を形成する（図４参照）。
【００５７】つぎに、図４に示すように、絶縁膜２６お
よび側壁５０をマスクとして自己整合的にｎ型の高濃度
不純物を導入し、高濃度不純物領域４，５を形成する。
これによって、低濃度ドレイン領域１４，低濃度ソース
領域１５，高濃度ドレイン領域４および高濃度ソース領
域５が形成され、ドレイン領域１９およびソース領域２
０が形成される。
よび側壁５０をマスクとして自己整合的にｎ型の高濃度
不純物を導入し、高濃度不純物領域４，５を形成する。
これによって、低濃度ドレイン領域１４，低濃度ソース
領域１５，高濃度ドレイン領域４および高濃度ソース領
域５が形成され、ドレイン領域１９およびソース領域２
０が形成される。
【００５８】つぎに、絶縁性基板１０の表面全域に厚く
ＣＶＤ法によって絶縁膜３を形成した後、高濃度ドレイ
ン領域４および高濃度ソース領域５上の絶縁膜３を選択
的にエッチングしてコンタクト穴を形成するとともに、
このコンタクト穴に導電体を充填させてドレイン電極６
およびソース電極７を形成することによって、図１に示
すようなＭＩＳＦＥＴ１が形成される。
ＣＶＤ法によって絶縁膜３を形成した後、高濃度ドレイ
ン領域４および高濃度ソース領域５上の絶縁膜３を選択
的にエッチングしてコンタクト穴を形成するとともに、
このコンタクト穴に導電体を充填させてドレイン電極６
およびソース電極７を形成することによって、図１に示
すようなＭＩＳＦＥＴ１が形成される。
【００５９】本実施形態１の半導体装置およびその製造
方法によれば、以下の効果を奏する。
方法によれば、以下の効果を奏する。
【００６０】（１）第１・第２・第３の導電体によって
ゲート電極が形成され、このゲート電極のソース・ドレ
イン領域側の端はソース・ドレイン領域２０，１９の低
濃度不純物領域１４，１５上にゲート絶縁膜１７を介し
て重なるオーバラップ構造となっていることから、ドレ
イン近傍での電界を緩和することができる。
ゲート電極が形成され、このゲート電極のソース・ドレ
イン領域側の端はソース・ドレイン領域２０，１９の低
濃度不純物領域１４，１５上にゲート絶縁膜１７を介し
て重なるオーバラップ構造となっていることから、ドレ
イン近傍での電界を緩和することができる。
【００６１】すなわち、オーバラップ構造のため、電界
ピークは従来のように低濃度不純物層の表面に現われる
（図１３参照）ことなく、図５に示すように、低濃度不
純物領域の表面から深いところに現れ、表面部分でのホ
ットキャリアの発生が抑止されるため、厚いゲート絶縁
膜へのホットキャリアの注入を抑制できる。この結果、
伝達コンダクタンスｇm の低下を抑制でき、高速動作を
維持しながら信頼性の高い高耐圧トランジスタを実現で
きることになる。なお、図５において、４０は電気力線
である。
ピークは従来のように低濃度不純物層の表面に現われる
（図１３参照）ことなく、図５に示すように、低濃度不
純物領域の表面から深いところに現れ、表面部分でのホ
ットキャリアの発生が抑止されるため、厚いゲート絶縁
膜へのホットキャリアの注入を抑制できる。この結果、
伝達コンダクタンスｇm の低下を抑制でき、高速動作を
維持しながら信頼性の高い高耐圧トランジスタを実現で
きることになる。なお、図５において、４０は電気力線
である。
【００６２】（２）ドレイン・ゲート間の電界が緩和さ
れ、オフ状態（ゲート電圧＜０Ｖ）でのリーク電流が抑
制される結果、表面ブレイクダウン耐圧の向上を図るこ
とができる。
れ、オフ状態（ゲート電圧＜０Ｖ）でのリーク電流が抑
制される結果、表面ブレイクダウン耐圧の向上を図るこ
とができる。
【００６３】（３）ソース領域２０およびドレイン領域
１９の形成においては、チャネル領域１３上のゲート絶
縁膜１７をマスクとして低濃度不純物領域１４，１５を
形成し、前記側壁５０をマスクとして高濃度不純物領域
４，５を形成することから、ソースとドレイン間の直列
抵抗の低減を図ることができ、トランジスタの電流供給
能力の向上および伝達コンダクタンスｇm の増大を図る
ことができる。
１９の形成においては、チャネル領域１３上のゲート絶
縁膜１７をマスクとして低濃度不純物領域１４，１５を
形成し、前記側壁５０をマスクとして高濃度不純物領域
４，５を形成することから、ソースとドレイン間の直列
抵抗の低減を図ることができ、トランジスタの電流供給
能力の向上および伝達コンダクタンスｇm の増大を図る
ことができる。
【００６４】（４）ソース領域２０およびドレイン領域
１９の低濃度不純物領域１４，１５および高濃度不純物
領域４，５はともに自己整合技術で形成されるため、素
子寸法の微細化が達成でき、半導体装置の小型化，高集
積化が達成できる。
１９の低濃度不純物領域１４，１５および高濃度不純物
領域４，５はともに自己整合技術で形成されるため、素
子寸法の微細化が達成でき、半導体装置の小型化，高集
積化が達成できる。
【００６５】（５）オーバラップ構造によりオーバラッ
プ容量の低減が図れ、半導体装置の高速動作が達成でき
る。
プ容量の低減が図れ、半導体装置の高速動作が達成でき
る。
【００６６】なお、前記実施形態１において側壁５０
（第２・第３の導電体）部分の容量を低減させるには、
側壁５０の直下の絶縁膜の厚さをゲート絶縁膜１７を構
成する絶縁膜よりも厚くしたり、あるいは誘電率の小さ
い材質のもので形成する手段が採られる。これにより、
高速化を一層図ることができる。
（第２・第３の導電体）部分の容量を低減させるには、
側壁５０の直下の絶縁膜の厚さをゲート絶縁膜１７を構
成する絶縁膜よりも厚くしたり、あるいは誘電率の小さ
い材質のもので形成する手段が採られる。これにより、
高速化を一層図ることができる。
【００６７】すなわち、前記側壁５０の直下の絶縁膜は
（１）前記ゲート絶縁膜１７よりも厚くする、（２）前
記ゲート絶縁膜１７よりも誘電率が小さなもので形成す
る、（３）前記ゲート絶縁膜１７よりも厚くかつ前記ゲ
ート絶縁膜１７よりも誘電率が小さなもので形成する。
（１）前記ゲート絶縁膜１７よりも厚くする、（２）前
記ゲート絶縁膜１７よりも誘電率が小さなもので形成す
る、（３）前記ゲート絶縁膜１７よりも厚くかつ前記ゲ
ート絶縁膜１７よりも誘電率が小さなもので形成する。
【００６８】一例として、たとえば、側壁５０の直下の
絶縁膜の厚さを第１の導電体（ゲート電極１８）の直下
の絶縁膜（絶縁膜１７ａ）の厚さよりも厚くする場合
は、前記絶縁膜１７ａ上にゲート電極１８を形成した
後、前記ゲート電極１８から外れた前記絶縁膜１７ａ上
に絶縁膜（積層絶縁膜）を形成し、この積層絶縁膜上に
側壁５０を形成する。
絶縁膜の厚さを第１の導電体（ゲート電極１８）の直下
の絶縁膜（絶縁膜１７ａ）の厚さよりも厚くする場合
は、前記絶縁膜１７ａ上にゲート電極１８を形成した
後、前記ゲート電極１８から外れた前記絶縁膜１７ａ上
に絶縁膜（積層絶縁膜）を形成し、この積層絶縁膜上に
側壁５０を形成する。
【００６９】また、前記絶縁膜１７ａ上に前記積層絶縁
膜を形成する際、前記絶縁膜１７ａの誘電率よりも小さ
い誘電率を有する絶縁材料で前記積層絶縁膜を形成す
る。
膜を形成する際、前記絶縁膜１７ａの誘電率よりも小さ
い誘電率を有する絶縁材料で前記積層絶縁膜を形成す
る。
【００７０】本実施形態１では、ＭＩＳ型電界効果トラ
ンジスタを形成する半導体層は多結晶シリコン薄膜とし
たが、前記半導体層は単結晶シリコン薄膜やアモルファ
スシリコン薄膜等でもよい。
ンジスタを形成する半導体層は多結晶シリコン薄膜とし
たが、前記半導体層は単結晶シリコン薄膜やアモルファ
スシリコン薄膜等でもよい。
【００７１】本実施形態１ではｎ型ＭＩＳ型電界効果ト
ランジスタについて述べたが、ｐ型ＭＩＳ型電界効果ト
ランジスタに関しては半導体の導電型を逆の導電型に換
えることにより、同様に効果を得ることができる。
ランジスタについて述べたが、ｐ型ＭＩＳ型電界効果ト
ランジスタに関しては半導体の導電型を逆の導電型に換
えることにより、同様に効果を得ることができる。
【００７２】（実施形態２）図６は本発明の実施形態１
である半導体装置（ＴＦＴ）の要部を示す模式的断面図
である。
である半導体装置（ＴＦＴ）の要部を示す模式的断面図
である。
【００７３】本実施形態２のＭＩＳＦＥＴ１は、前記実
施形態１のＭＩＳＦＥＴ１の構成において、ゲート電極
１８を下層導体層３１とこの下層導体層３１上に形成さ
れる上層導体層３２の２層で形成した構造になってい
る。
施形態１のＭＩＳＦＥＴ１の構成において、ゲート電極
１８を下層導体層３１とこの下層導体層３１上に形成さ
れる上層導体層３２の２層で形成した構造になってい
る。
【００７４】前記下層導体層３１および上層導体層３２
は、いずれもリンをドープした多結晶シリコン膜で形成
されている。そして、下層導体層３１の不純物濃度が上
層導体層３２よりも高くなっている。また、ＭＩＳＦＥ
Ｔ１の製造時、下層導体層３１および上層導体層３２を
所定のパターンに形成した後、熱酸化処理を行ってい
る。
は、いずれもリンをドープした多結晶シリコン膜で形成
されている。そして、下層導体層３１の不純物濃度が上
層導体層３２よりも高くなっている。また、ＭＩＳＦＥ
Ｔ１の製造時、下層導体層３１および上層導体層３２を
所定のパターンに形成した後、熱酸化処理を行ってい
る。
【００７５】この結果、前記熱酸化処理では、上層導体
層３２に比較して下層導体層３１の酸化が速いことか
ら、下層導体層３１の端は深く酸化されて絶縁膜を形成
し、この結果、前記上層導体層３２の端が下層の下層導
体層３１の端よりもソース領域２０側およびドレイン領
域１９側に張り出す構造（Ｔ字形断面構造）になる。こ
れにより、前記実施形態１と同様にオーバラップ構造が
形成されることになる。
層３２に比較して下層導体層３１の酸化が速いことか
ら、下層導体層３１の端は深く酸化されて絶縁膜を形成
し、この結果、前記上層導体層３２の端が下層の下層導
体層３１の端よりもソース領域２０側およびドレイン領
域１９側に張り出す構造（Ｔ字形断面構造）になる。こ
れにより、前記実施形態１と同様にオーバラップ構造が
形成されることになる。
【００７６】したがって、前記下層導体層３１の直下の
絶縁膜は薄いゲート絶縁膜になり、下層導体層３１から
張り出した上層導体層３２の部分の直下の絶縁膜は厚い
ゲート絶縁膜になり、前記実施形態１と同様にドレイン
領域側でのチャネル領域１３および低濃度ドレイン領域
１４でのホットキャリアの増大を抑止できることにな
り、前記ゲート電極１８の端面側に形成される側壁５１
へのホットキャリア注入を抑止することができる。
絶縁膜は薄いゲート絶縁膜になり、下層導体層３１から
張り出した上層導体層３２の部分の直下の絶縁膜は厚い
ゲート絶縁膜になり、前記実施形態１と同様にドレイン
領域側でのチャネル領域１３および低濃度ドレイン領域
１４でのホットキャリアの増大を抑止できることにな
り、前記ゲート電極１８の端面側に形成される側壁５１
へのホットキャリア注入を抑止することができる。
【００７７】また、ホットキャリアが側壁５１に捕獲さ
れても、ゲート電圧印加によって引き抜くことができ
る。
れても、ゲート電圧印加によって引き抜くことができ
る。
【００７８】この結果、伝達コンダクタンスｇm の低下
を抑制し、信頼性の高い高耐圧トランジスタを実現でき
る。
を抑制し、信頼性の高い高耐圧トランジスタを実現でき
る。
【００７９】さらに、低濃度不純物領域１４，１５と張
り出したひさし状のゲート電極部分（下層導体層３１部
分）との間に、ゲート絶縁膜１７よりも厚いゲート絶縁
膜１７ｃが介在する。これにより、オーバラップ容量が
低減され、回路の高速動作が実現される。またドレイン
・ゲート間の電界は緩和され、オフ状態（ゲート電圧＜
０Ｖ）でのリーク電流が抑制され、表面ブレイクダウン
耐圧を向上させることができる。
り出したひさし状のゲート電極部分（下層導体層３１部
分）との間に、ゲート絶縁膜１７よりも厚いゲート絶縁
膜１７ｃが介在する。これにより、オーバラップ容量が
低減され、回路の高速動作が実現される。またドレイン
・ゲート間の電界は緩和され、オフ状態（ゲート電圧＜
０Ｖ）でのリーク電流が抑制され、表面ブレイクダウン
耐圧を向上させることができる。
【００８０】図７乃至図９は本実施形態２の半導体装置
の主な製造工程を示す図である。
の主な製造工程を示す図である。
【００８１】図７に示すように、前記実施形態１の製造
方法と同様に、表面（上面）に厚さ５０ｎｍ程度のｐ型
の多結晶シリコン薄膜層９を有するガラス基板からなる
絶縁性基板１０を用意した後、多結晶シリコン薄膜層９
の表面にＣＶＤ法によって膜厚２０ｎｍ程度の絶縁膜１
７ａを形成する。この絶縁膜１７ａはゲート絶縁膜１７
を形成する。
方法と同様に、表面（上面）に厚さ５０ｎｍ程度のｐ型
の多結晶シリコン薄膜層９を有するガラス基板からなる
絶縁性基板１０を用意した後、多結晶シリコン薄膜層９
の表面にＣＶＤ法によって膜厚２０ｎｍ程度の絶縁膜１
７ａを形成する。この絶縁膜１７ａはゲート絶縁膜１７
を形成する。
【００８２】つぎに、前記絶縁性基板１０の上面に多結
晶シリコン膜を２層形成する。多結晶シリコン膜はいず
れもリンをドープする。下層導体層３１は膜厚が１００
ｎｍとなり、不純物濃度が１Ｅ２０／ｃｍ3 になる。
晶シリコン膜を２層形成する。多結晶シリコン膜はいず
れもリンをドープする。下層導体層３１は膜厚が１００
ｎｍとなり、不純物濃度が１Ｅ２０／ｃｍ3 になる。
【００８３】また、上層導体層３２は膜厚が１００ｎｍ
となり、不純物濃度が１Ｅ１５／ｃｍ3 になる。
となり、不純物濃度が１Ｅ１５／ｃｍ3 になる。
【００８４】つぎに、前記上層導体層３２および下層導
体層３１を異方性エッチングにより加工した後、これを
マスクとして自己整合的にｎ型の不純物を導入し、低濃
度不純物領域１４，１５を形成する（図７参照）。
体層３１を異方性エッチングにより加工した後、これを
マスクとして自己整合的にｎ型の不純物を導入し、低濃
度不純物領域１４，１５を形成する（図７参照）。
【００８５】続いて熱酸化処理を行う。このとき不純物
濃度の高い下層導体層３１が濃度の低い上層導体層３２
より酸化速度が速いために、下層導体層３１の端部分の
酸化が深くなり、前記上層導体層３２の端が下層の下層
導体層３１の端よりもソース領域およびドレイン領域側
に向かって張り出すようになり、ゲート電極１８はＴ字
形断面構造になる。
濃度の高い下層導体層３１が濃度の低い上層導体層３２
より酸化速度が速いために、下層導体層３１の端部分の
酸化が深くなり、前記上層導体層３２の端が下層の下層
導体層３１の端よりもソース領域およびドレイン領域側
に向かって張り出すようになり、ゲート電極１８はＴ字
形断面構造になる。
【００８６】これによって、ゲート電極１８を構成する
下層導体層３１の直下には薄いゲート絶縁膜としてゲー
ト絶縁膜１７が存在し、ゲート電極１８を構成する上層
導体層３２の張り出し部分の直下には厚いゲート絶縁膜
としてのゲート絶縁膜１７ｃが存在するようになり、Ｍ
ＩＳＦＥＴ１の動作時のホットキャリアの発生を抑え、
側壁５１へのホットキャリアの捕獲を防止できることに
なる。
下層導体層３１の直下には薄いゲート絶縁膜としてゲー
ト絶縁膜１７が存在し、ゲート電極１８を構成する上層
導体層３２の張り出し部分の直下には厚いゲート絶縁膜
としてのゲート絶縁膜１７ｃが存在するようになり、Ｍ
ＩＳＦＥＴ１の動作時のホットキャリアの発生を抑え、
側壁５１へのホットキャリアの捕獲を防止できることに
なる。
【００８７】つぎに、前記下層導体層３１の表面上およ
び絶縁膜１７ａ上の絶縁膜をエッチングによって除去す
る。これによって、図８に示すようにゲート電極１８の
端面には側壁５１が形成される。
び絶縁膜１７ａ上の絶縁膜をエッチングによって除去す
る。これによって、図８に示すようにゲート電極１８の
端面には側壁５１が形成される。
【００８８】以後は前記実施形態１と同様の工程を経て
図６に示すようなＭＩＳＦＥＴ１が製造される。
図６に示すようなＭＩＳＦＥＴ１が製造される。
【００８９】本実施形態２では、オーバラップ構造は、
自己整合技術が適応可能であり、１回のホトプロセスで
実現することができる。従って素子寸法の微細化を精度
良く容易に図ることができる。
自己整合技術が適応可能であり、１回のホトプロセスで
実現することができる。従って素子寸法の微細化を精度
良く容易に図ることができる。
【００９０】本実施形態２によれば、ドレイン端での電
界を緩和し、アバランシェ降伏、ホットキャリア発生抑
制による高耐圧化が図れると同時に、高速動作を実現す
ることができる。すなわち、性能と信頼性に優れた半導
体装置を得ることができる。さらにトランジスタの微細
寸法化が容易であり、高集積化が容易な半導体装置を得
ることができる。
界を緩和し、アバランシェ降伏、ホットキャリア発生抑
制による高耐圧化が図れると同時に、高速動作を実現す
ることができる。すなわち、性能と信頼性に優れた半導
体装置を得ることができる。さらにトランジスタの微細
寸法化が容易であり、高集積化が容易な半導体装置を得
ることができる。
【００９１】本実施形態１・２ではゲート電極は共に多
結晶シリコン膜を用いたが、高融点金属あるいはこれら
のシリサイドを用いてもよい。
結晶シリコン膜を用いたが、高融点金属あるいはこれら
のシリサイドを用いてもよい。
【００９２】高融点金属やシリサイドを用いることによ
って、配線抵抗を下げることができ、高速化を図ること
ができる。
って、配線抵抗を下げることができ、高速化を図ること
ができる。
【００９３】本実施形態では低濃度と高濃度の２重の不
純物拡散領域を形成することにより電界緩和を図った
が、高濃度不純物領域からなるシングルドレイン構造で
も、高耐圧化を実現することができる。
純物拡散領域を形成することにより電界緩和を図った
が、高濃度不純物領域からなるシングルドレイン構造で
も、高耐圧化を実現することができる。
【００９４】また、本実施形態ではドレイン・ソース領
域を形成するために、ゲート電極をマスクとして用いた
が、ホトプロセスを用いても同様の効果を得ることがで
きる。
域を形成するために、ゲート電極をマスクとして用いた
が、ホトプロセスを用いても同様の効果を得ることがで
きる。
【００９５】（実施形態３）図１０は本発明の薄膜トラ
ンジスタ（ＭＩＳＦＥＴ）から構成されるＣＭＯＳ（相
補型トランジスタ）の断面構造を示す。
ンジスタ（ＭＩＳＦＥＴ）から構成されるＣＭＯＳ（相
補型トランジスタ）の断面構造を示す。
【００９６】同図においては、ガラスや石英などの絶縁
性基板６０上の多結晶シリコン薄膜（Ｐｏｌｙ−Ｓｉ
層）６１にｎ型チャネルＴＦＴ７０とｐ型チャネルＴＦ
Ｔ８０からなるＣＭＯＳ薄膜トランジスタ９０を構成す
る。
性基板６０上の多結晶シリコン薄膜（Ｐｏｌｙ−Ｓｉ
層）６１にｎ型チャネルＴＦＴ７０とｐ型チャネルＴＦ
Ｔ８０からなるＣＭＯＳ薄膜トランジスタ９０を構成す
る。
【００９７】ｎ型チャネルＴＦＴ７０およびｐ型チャネ
ルＴＦＴ８０は、側壁５０の直下の絶縁膜３０をゲート
絶縁膜１７よりも厚くした略前記実施形態１と同様の構
造を採用したものであり、簡略的に図示してある。
ルＴＦＴ８０は、側壁５０の直下の絶縁膜３０をゲート
絶縁膜１７よりも厚くした略前記実施形態１と同様の構
造を採用したものであり、簡略的に図示してある。
【００９８】多結晶シリコン薄膜層６１は、ｎ型チャネ
ルＴＦＴ７０ではＰ型に、ｐ型チャネルＴＦＴ８０では
ｎ型に形成しておき、その後前記実施形態１の製造方法
によってそれぞれの多結晶シリコン薄膜層６１にｎ型ま
たはｐ型の不純物を注入してチャネル領域，ドレイン領
域，ソース領域等を形成する。
ルＴＦＴ７０ではＰ型に、ｐ型チャネルＴＦＴ８０では
ｎ型に形成しておき、その後前記実施形態１の製造方法
によってそれぞれの多結晶シリコン薄膜層６１にｎ型ま
たはｐ型の不純物を注入してチャネル領域，ドレイン領
域，ソース領域等を形成する。
【００９９】図１０において、ｎ型チャネルＴＦＴ７０
では各部の符号は前記実施形態１の番号をそのまま使用
し、ｐ型チャネルＴＦＴ８０では数字にｐを付してあ
る。
では各部の符号は前記実施形態１の番号をそのまま使用
し、ｐ型チャネルＴＦＴ８０では数字にｐを付してあ
る。
【０１００】ｎ型チャネルＴＦＴ７０は多結晶シリコン
薄膜層６１に高濃度ソース領域５とそれと接続したソー
ス電極７、ｎ型の高濃度ドレイン領域４とそれと接続し
たドレイン電極６、さらにゲート絶縁膜１７および一部
の絶縁膜３０を介してゲート電極１８を設置することに
より電界効果トランジスタとして動作する。
薄膜層６１に高濃度ソース領域５とそれと接続したソー
ス電極７、ｎ型の高濃度ドレイン領域４とそれと接続し
たドレイン電極６、さらにゲート絶縁膜１７および一部
の絶縁膜３０を介してゲート電極１８を設置することに
より電界効果トランジスタとして動作する。
【０１０１】同様にｐ型チャネルＴＦＴ８０は多結晶シ
リコン薄膜層６１に高濃度ソース領域５ｐとそれと接続
したソース電極７ｐ、ｎ型の高濃度ドレイン領域４ｐと
それと接続したドレイン電極６ｐ、さらにゲート絶縁膜
１７ｐおよび一部の絶縁膜３０ｐを介してゲート電極１
８ｐを設置することにより電界効果トランジスタとして
動作する。
リコン薄膜層６１に高濃度ソース領域５ｐとそれと接続
したソース電極７ｐ、ｎ型の高濃度ドレイン領域４ｐと
それと接続したドレイン電極６ｐ、さらにゲート絶縁膜
１７ｐおよび一部の絶縁膜３０ｐを介してゲート電極１
８ｐを設置することにより電界効果トランジスタとして
動作する。
【０１０２】このようなＣＭＯＳ薄膜トランジスタ９０
においても、ｎ型チャネルＴＦＴ７０およびｐ型チャネ
ルＴＦＴ８０は、ドレイン側のチャネル領域１３や低濃
度ドレイン領域１４でのホットキャリアの発生が抑止さ
れるため、厚いゲート絶縁膜へのホットキャリアの注入
を抑制でき、伝達コンダクタンスｇm の低下を抑制でき
る。したがって、ＣＭＯＳ薄膜トランジスタ９０の高速
動作が達成できる。
においても、ｎ型チャネルＴＦＴ７０およびｐ型チャネ
ルＴＦＴ８０は、ドレイン側のチャネル領域１３や低濃
度ドレイン領域１４でのホットキャリアの発生が抑止さ
れるため、厚いゲート絶縁膜へのホットキャリアの注入
を抑制でき、伝達コンダクタンスｇm の低下を抑制でき
る。したがって、ＣＭＯＳ薄膜トランジスタ９０の高速
動作が達成できる。
【０１０３】また、ｎ型チャネルＴＦＴ７０およびｐ型
チャネルＴＦＴ８０も前記実施形態１と同様に高耐圧ト
ランジスタとなり、ＣＭＯＳ薄膜トランジスタ９０の高
耐圧化も達成できる。
チャネルＴＦＴ８０も前記実施形態１と同様に高耐圧ト
ランジスタとなり、ＣＭＯＳ薄膜トランジスタ９０の高
耐圧化も達成できる。
【０１０４】また、ｎ型チャネルＴＦＴ７０およびｐ型
チャネルＴＦＴ８０もドレイン・ゲート間の電界が緩和
され、オフ状態（ゲート電圧＜０Ｖ）でのリーク電流が
抑制される結果、表面ブレイクダウン耐圧の向上を図る
ことができ、特性の優れたＣＭＯＳ薄膜トランジスタ９
０の提供が達成できる。
チャネルＴＦＴ８０もドレイン・ゲート間の電界が緩和
され、オフ状態（ゲート電圧＜０Ｖ）でのリーク電流が
抑制される結果、表面ブレイクダウン耐圧の向上を図る
ことができ、特性の優れたＣＭＯＳ薄膜トランジスタ９
０の提供が達成できる。
【０１０５】また、ｎ型チャネルＴＦＴ７０およびｐ型
チャネルＴＦＴ８０におけるソース領域およびドレイン
領域の形成においては、チャネル領域上のゲート絶縁膜
をマスクとして低濃度不純物領域を形成し、前記側壁を
マスクとして高濃度不純物領域を形成することから、ソ
ースとドレイン間の直列抵抗の低減を図ることができ、
トランジスタの電流供給能力の向上および伝達コンダク
タンスｇm の増大を図ることができ、ＣＭＯＳ薄膜トラ
ンジスタ９０の特性の向上を図ることができる。
チャネルＴＦＴ８０におけるソース領域およびドレイン
領域の形成においては、チャネル領域上のゲート絶縁膜
をマスクとして低濃度不純物領域を形成し、前記側壁を
マスクとして高濃度不純物領域を形成することから、ソ
ースとドレイン間の直列抵抗の低減を図ることができ、
トランジスタの電流供給能力の向上および伝達コンダク
タンスｇm の増大を図ることができ、ＣＭＯＳ薄膜トラ
ンジスタ９０の特性の向上を図ることができる。
【０１０６】また、ｎ型チャネルＴＦＴ７０およびｐ型
チャネルＴＦＴ８０におけるソース領域およびドレイン
領域の低濃度不純物領域および高濃度不純物領域は、共
に自己整合技術で形成できるため、素子寸法の微細化が
達成でき、ＣＭＯＳ薄膜トランジスタ９０（半導体装
置）の小型化，高集積化が達成できる。
チャネルＴＦＴ８０におけるソース領域およびドレイン
領域の低濃度不純物領域および高濃度不純物領域は、共
に自己整合技術で形成できるため、素子寸法の微細化が
達成でき、ＣＭＯＳ薄膜トランジスタ９０（半導体装
置）の小型化，高集積化が達成できる。
【０１０７】また、ｎ型チャネルＴＦＴ７０およびｐ型
チャネルＴＦＴ８０においてもオーバラップ容量の低減
から、動作速度の高速化が達成できる。
チャネルＴＦＴ８０においてもオーバラップ容量の低減
から、動作速度の高速化が達成できる。
【０１０８】なお、本実施形態３では、薄膜トランジス
タのチャネルには多結晶シリコン薄膜層６１を用いてい
るが、アモルファスシリコン（ａ−Ｓｉ）薄膜、単結晶
シリコン薄膜を用いても同様な効果が得られる。
タのチャネルには多結晶シリコン薄膜層６１を用いてい
るが、アモルファスシリコン（ａ−Ｓｉ）薄膜、単結晶
シリコン薄膜を用いても同様な効果が得られる。
【０１０９】（実施形態４）図１１は本発明の実施形態
４である画像表示装置の概略を示す模式的斜視図であ
る。
４である画像表示装置の概略を示す模式的斜視図であ
る。
【０１１０】画像表示装置１１０は、一枚のガラス基板
１００の一面側に、画像表示部１０１，ＣＭＯＳ薄膜ト
ランジスタからなる駆動回路１０２，ＣＰＵ１０３，メ
モリ１０４，インターフェース１０５などの周辺回路が
配置形成されている。
１００の一面側に、画像表示部１０１，ＣＭＯＳ薄膜ト
ランジスタからなる駆動回路１０２，ＣＰＵ１０３，メ
モリ１０４，インターフェース１０５などの周辺回路が
配置形成されている。
【０１１１】前記各部のＭＩＳＦＥＴは本発明による構
造のものをそのままあるいは一部を設計変更することに
よって組み込むことができる。また、配線もガラス基板
１００に容易に形成することができる。また、前記各部
分は直接ガラス基板１００に形成できることから、部品
等の実装が不必要になるとともに、配線の短縮によって
伝送信号の高速化を図ることができる。また、実装作業
が不要になることから低コスト化を図ることができる。
造のものをそのままあるいは一部を設計変更することに
よって組み込むことができる。また、配線もガラス基板
１００に容易に形成することができる。また、前記各部
分は直接ガラス基板１００に形成できることから、部品
等の実装が不必要になるとともに、配線の短縮によって
伝送信号の高速化を図ることができる。また、実装作業
が不要になることから低コスト化を図ることができる。
【０１１２】また、画像表示装置１１０に組み込まれる
ＭＩＳＦＥＴはドレイン領域側のゲート絶縁膜内にホッ
トキャリアが入り難い伝達コンダクタンスｇm の低下を
抑制できる高速動作する信頼性の高い高耐圧トランジス
タとなることから、画像表示装置の高速動作性能が向上
するとともに信頼性が高くなる。
ＭＩＳＦＥＴはドレイン領域側のゲート絶縁膜内にホッ
トキャリアが入り難い伝達コンダクタンスｇm の低下を
抑制できる高速動作する信頼性の高い高耐圧トランジス
タとなることから、画像表示装置の高速動作性能が向上
するとともに信頼性が高くなる。
【０１１３】以上本発明者によってなされた発明を実施
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
【０１１４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【０１１５】（１）本発明によれば、高速化と同時に、
ドレイン端での電界を緩和してアバランシェ降伏、ホッ
トキャリア発生抑制による高伝達コンダクタンス化，高
耐圧化を図ることが可能になり、性能と信頼性に優れた
ＭＩＳＦＥＴを実現することができる。
ドレイン端での電界を緩和してアバランシェ降伏、ホッ
トキャリア発生抑制による高伝達コンダクタンス化，高
耐圧化を図ることが可能になり、性能と信頼性に優れた
ＭＩＳＦＥＴを実現することができる。
【０１１６】（２）ドレイン・ゲート間の電界が緩和さ
れ、オフ状態でのリーク電流が抑制される結果、表面ブ
レイクダウン耐圧の向上を図ることができる。
れ、オフ状態でのリーク電流が抑制される結果、表面ブ
レイクダウン耐圧の向上を図ることができる。
【０１１７】（３）ソース領域およびドレイン領域の低
濃度不純物領域および高濃度不純物領域をともに自己整
合技術で形成することから、素子寸法の微細化が達成で
き、半導体装置の小型化，高集積化が達成できる。
濃度不純物領域および高濃度不純物領域をともに自己整
合技術で形成することから、素子寸法の微細化が達成で
き、半導体装置の小型化，高集積化が達成できる。
【０１１８】（４）ＭＩＳＦＥＴ，ＣＭＯＳ薄膜トラン
ジスタ等の半導体装置の微細寸法化が図れることから、
ＭＩＳＦＥＴを組み込んだ半導体装置や画像表示装置等
電子装置の小型化や高集積化が図れる。
ジスタ等の半導体装置の微細寸法化が図れることから、
ＭＩＳＦＥＴを組み込んだ半導体装置や画像表示装置等
電子装置の小型化や高集積化が図れる。
【図１】本発明の実施形態１である半導体装置における
ＴＦＴ構成のＭＩＳＦＥＴの要部を示す模式的断面図で
ある。
ＴＦＴ構成のＭＩＳＦＥＴの要部を示す模式的断面図で
ある。
【図２】本実施形態１の半導体装置の製造において、ゲ
ート電極を形成した状態を示す模式的断面図である。
ート電極を形成した状態を示す模式的断面図である。
【図３】本実施形態１の半導体装置の製造において、ソ
ース・ドレイン領域を形成した状態を示す模式的断面図
である。
ース・ドレイン領域を形成した状態を示す模式的断面図
である。
【図４】本実施形態１の半導体装置の製造において、ゲ
ート電極の両端に電界緩和用電極を形成した状態を示す
模式的断面図である。
ート電極の両端に電界緩和用電極を形成した状態を示す
模式的断面図である。
【図５】本実施形態１の半導体装置における動作時のド
レイン領域端部分の電界分布状態を示す模式的断面図で
ある。
レイン領域端部分の電界分布状態を示す模式的断面図で
ある。
【図６】本発明の実施形態２である半導体装置の要部を
示す模式的断面図である。
示す模式的断面図である。
【図７】本実施形態２の半導体装置の製造において、ゲ
ート形成用に第１・第２の導電体を形成した状態を示す
模式的断面図である。
ート形成用に第１・第２の導電体を形成した状態を示す
模式的断面図である。
【図８】本実施形態２の半導体装置の製造において、Ｔ
型ゲート電極および側壁を形成した状態を示す模式的断
面図である。
型ゲート電極および側壁を形成した状態を示す模式的断
面図である。
【図９】本実施形態２の半導体装置の製造において、低
濃度不純物領域を形成した状態を示す模式的断面図であ
る。
濃度不純物領域を形成した状態を示す模式的断面図であ
る。
【図１０】本発明の実施形態３である相補型トランジス
タの要部を示す模式的断面図である。
タの要部を示す模式的断面図である。
【図１１】本発明の実施形態３である相補型トランジス
タを組み込んだ画像表示装置の概要を示す斜視図であ
る。
タを組み込んだ画像表示装置の概要を示す斜視図であ
る。
【図１２】従来のＭＩＳＦＥＴの要部を示す模式的断面
図である。
図である。
【図１３】従来のＭＩＳＦＥＴにおける動作時のドレイ
ン領域端部分の電界分布状態を示す模式的断面図であ
る。
ン領域端部分の電界分布状態を示す模式的断面図であ
る。
１…ＭＩＳＦＥＴ、３…絶縁膜、４…高濃度不純物領域
（高濃度ドレイン領域）、５…高濃度不純物領域（高濃
度ソース領域）、６…ドレイン電極、７…ソース電極、
９…多結晶シリコン薄膜層、１０…絶縁性基板、１３…
チャネル領域、１４…低濃度不純物領域（低濃度ドレイ
ン領域）、１５…低濃度不純物領域（低濃度ソース領
域）、１７，１７ｃ…ゲート絶縁膜、１７ａ…絶縁膜、
１８…ゲート電極、１９…ドレイン領域、２０…ソース
領域、２５…側壁、２６，３０…絶縁膜、３１…下層導
体層、３２…上層導体層、４０…電気力線、５０…側
壁、５１…側壁、６０…絶縁性基板、６１…多結晶シリ
コン薄膜層、７０…ｎ型チャネルＴＦＴ、８０…ｐ型チ
ャネルＴＦＴ、９０…ＣＭＯＳ薄膜トランジスタ、１０
０…ガラス基板、１０１…画像表示部、１０２…駆動回
路、１０３…ＣＰＵ、１０４…メモリ、１０５…インタ
ーフェース。
（高濃度ドレイン領域）、５…高濃度不純物領域（高濃
度ソース領域）、６…ドレイン電極、７…ソース電極、
９…多結晶シリコン薄膜層、１０…絶縁性基板、１３…
チャネル領域、１４…低濃度不純物領域（低濃度ドレイ
ン領域）、１５…低濃度不純物領域（低濃度ソース領
域）、１７，１７ｃ…ゲート絶縁膜、１７ａ…絶縁膜、
１８…ゲート電極、１９…ドレイン領域、２０…ソース
領域、２５…側壁、２６，３０…絶縁膜、３１…下層導
体層、３２…上層導体層、４０…電気力線、５０…側
壁、５１…側壁、６０…絶縁性基板、６１…多結晶シリ
コン薄膜層、７０…ｎ型チャネルＴＦＴ、８０…ｐ型チ
ャネルＴＦＴ、９０…ＣＭＯＳ薄膜トランジスタ、１０
０…ガラス基板、１０１…画像表示部、１０２…駆動回
路、１０３…ＣＰＵ、１０４…メモリ、１０５…インタ
ーフェース。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６１７Ｌ
Claims (11)
- 【請求項１】 基板の一面に設けられた半導体層上にゲ
ート絶縁膜を介して設けたゲート電極と、前記半導体層
に設けたソース・ドレイン領域を有するＭＩＳ型電界効
果トランジスタを有する半導体装置であって、前記ゲー
ト電極は第１の導電体と前記第１の導電体の側面に設け
られたソース側の第２の導電体とドレイン側の第３の導
電体で構成され、前記第１・第２・第３の導電体は互い
に導通があり、前記ソース・ドレイン領域のうち少なく
ともドレイン領域は前記ゲート電極から離れる方向に沿
って設けられた低濃度不純物領域と高濃度不純物領域で
構成され、前記低濃度不純物領域は前記ゲート絶縁膜を
介して前記第２・第３の導電体の直下に設けられている
ことを特徴とする半導体装置。 - 【請求項２】 前記第２・第３の導電体のうち少なくと
も第３の導電体の直下のゲート絶縁膜は、前記第１の導
電体の直下のゲート絶縁膜に比べて膜厚が厚くまたは／
および誘電率が小さくなっていることを特徴とする請求
項１に記載の半導体装置。 - 【請求項３】 基板の一面に設けられた半導体層上にゲ
ート絶縁膜を介して設けたゲート電極と、前記半導体層
に設けたソース・ドレイン領域を有するＭＩＳ型電界効
果トランジスタを有する半導体装置であって、前記ゲー
ト電極は下層導体層と、前記下層導体層上に重ねて形成
されかつ前記ソース領域およびドレイン領域のうちの少
なくともドレイン領域側の端が前記下層導体層から所定
長さ張り出した上層導体層で構成され、前記下層導体層
と上層導体層は互いに導通があり、前記ソース・ドレイ
ン領域のうち少なくともドレイン領域は前記ゲート電極
から離れる方向に沿って設けられた低濃度不純物領域と
高濃度不純物領域で構成され、前記上層導体層の張出部
分直下のゲート絶縁膜の厚さは前記下層導体層の直下の
ゲート絶縁膜の厚さに比較して厚くなり、前記低濃度不
純物領域は前記ゲート絶縁膜を介して前記張出部分の直
下に設けられていることを特徴とする半導体装置。 - 【請求項４】 前記上層導体層の張出部分の直下のゲー
ト絶縁膜は前記下層導体層の直下に形成された絶縁膜に
連なる同一組成の絶縁膜と、前記絶縁膜上に設けられた
他の絶縁膜とで構成され、かつ前記上層の絶縁膜の誘電
率は前記下層の絶縁膜の誘電率よりも小さくなっている
ことを特徴とする請求項３に記載の半導体装置。 - 【請求項５】 前記半導体層は絶縁基板上に設けられて
いることを特徴とする請求項１乃至請求項４のいずれか
１項に記載の半導体装置。 - 【請求項６】 前記半導体層は単結晶シリコン薄膜，多
結晶シリコン薄膜，アモルファスシリコン薄膜のいずれ
かによって形成されていることを特徴とする請求項１乃
至請求項５のいずれか１項に記載の半導体装置。 - 【請求項７】 基板の一面に設けられた半導体層上にゲ
ート絶縁膜を介して設けたゲート電極と、前記半導体層
に設けたソース・ドレイン領域を有するＭＩＳ型電界効
果トランジスタを有する半導体装置であり、前記ゲート
電極は第１の導電体と前記第１の導電体の側面に設けら
れたソース側の第２の導電体とドレイン側の第３の導電
体で構成され、前記第１・第２・第３の導電体は互いに
導通があり、前記ソース・ドレイン領域のうち少なくと
もドレイン領域は前記ゲート電極から離れる方向に沿っ
て設けられた低濃度不純物領域と高濃度不純物領域で構
成され、前記低濃度不純物領域は前記ゲート絶縁膜を介
して前記第２・第３の導電体の直下に設けられてなる半
導体装置の製造方法であって、第１導電型の半導体層を
有する基板を用意する工程と、前記半導体層上にゲート
絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート
電極を形成する工程と、前記ゲート電極をマスクとして
前記半導体層に不純物を注入して第２導電型からなる低
不純物濃度のソース領域およびドレイン領域を形成する
工程と、前記基板の一面に導体層を形成するとともに前
記導体層をエッチングして前記ゲート電極のソース側端
面およびドレイン側端面のうち少なくともドレイン側端
面に側壁を形成して前記第２・第３の導電体を形成する
工程と、前記ゲート電極および前記側壁をマスクとして
前記半導体層に不純物を注入していずれも第２導電型か
らなる高不純物濃度のソース・ドレイン領域を形成する
工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項８】 基板の一面に設けられた半導体層上にゲ
ート絶縁膜を介して設けたゲート電極と、前記半導体層
に設けたソース・ドレイン領域を有するＭＩＳ型電界効
果トランジスタを有する半導体装置であり、前記ゲート
電極は下層導体層と、前記下層導体層上に重ねて形成さ
れかつ前記ソース領域およびドレイン領域のうちの少な
くともドレイン領域側の端が前記下層導体層から所定長
さ張り出した上層導体層で構成され、前記下層導体層と
上層導体層は互いに導通があり、前記ソース・ドレイン
領域のうち少なくともドレイン領域は前記ゲート電極か
ら離れる方向に沿って設けられた低濃度不純物領域と高
濃度不純物領域で構成され、前記上層導体層の張出部分
直下のゲート絶縁膜の厚さは前記下層導体層の直下のゲ
ート絶縁膜の厚さに比較して厚くなり、前記低濃度不純
物領域は前記ゲート絶縁膜を介して前記張出部分の直下
に設けられてなる半導体装置の製造方法であって、第１
導電型の半導体層を有する基板を用意する工程と、前記
半導体層上にゲート絶縁膜を形成する工程と、前記ゲー
ト絶縁膜上に下層導体層とこの下層導体層に重なりかつ
酸化速度が前記下層導体層よりも速い材質からなる上層
導体層を選択的に形成して同一寸法のゲート電極を形成
する工程と、前記ゲート電極をマスクとして前記半導体
層に不純物を注入して第２導電型からなる低不純物濃度
のソース領域およびドレイン領域を形成する工程と、熱
酸化処理して前記ソース領域およびドレイン領域のうち
の少なくともドレイン領域側の前記上層導体層の端を前
記下層導体層から所定長さ張り出す構造に形成する工程
と、前記熱酸化処理によって酸化した膜をエッチング除
去するとともに前記ゲート電極の側面に酸化膜からなる
側壁を形成する工程と、前記ゲート電極および側壁をマ
スクとして前記半導体層に不純物を注入していずれも第
２導電型からなる高不純物濃度のソース領域およびドレ
イン領域を形成する工程とを有することを特徴とする半
導体装置の製造方法。 - 【請求項９】 前記第１の導電体および第２の導電体は
多結晶シリコン膜で形成するとともに、前記第２の導電
体よりも単結晶シリコン膜の不純物濃度が高くなるよう
に前記第１の導電体を形成することを特徴とする請求項
８に記載の半導体装置の製造方法。 - 【請求項１０】 一面に単結晶シリコン薄膜，多結晶シ
リコン薄膜，アモルファスシリコン薄膜のいずれからな
る半導体層を有する絶縁性基板を用いてＭＩＳＦＥＴを
形成することを特徴とする請求項８または請求項９に記
載の半導体装置の製造方法。 - 【請求項１１】 ガラス基板の一面に画像表示部と、前
記画像表示部を駆動制御する駆動手段とを少なくとも有
する画像表示装置であって、前記ガラス基板には前記請
求項１乃至請求項６に記載された半導体装置を備えたこ
とを特徴とする画像表示装置。
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| JP19803497A JPH1145999A (ja) | 1997-07-24 | 1997-07-24 | 半導体装置およびその製造方法ならびに画像表示装置 |
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001013893A (ja) * | 1999-04-27 | 2001-01-19 | Semiconductor Energy Lab Co Ltd | 電子装置及び電気器具 |
| JP2001077374A (ja) * | 1999-07-06 | 2001-03-23 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2002057165A (ja) * | 2000-05-29 | 2002-02-22 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2005328088A (ja) * | 1999-07-06 | 2005-11-24 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| CN1327283C (zh) * | 1999-06-04 | 2007-07-18 | 株式会社半导体能源研究所 | 电光装置和电子装置 |
| JP2008244052A (ja) * | 2007-03-27 | 2008-10-09 | Seiko Epson Corp | 電気光学装置の製造方法 |
-
1997
- 1997-07-24 JP JP19803497A patent/JPH1145999A/ja not_active Ceased
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8994711B2 (en) | 1999-04-27 | 2015-03-31 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device and electronic apparatus |
| US6879309B2 (en) | 1999-04-27 | 2005-04-12 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device and electronic apparatus |
| US9837451B2 (en) | 1999-04-27 | 2017-12-05 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device and electronic apparatus |
| JP2003317961A (ja) * | 1999-04-27 | 2003-11-07 | Semiconductor Energy Lab Co Ltd | Ｅｌ表示装置 |
| US7274349B2 (en) | 1999-04-27 | 2007-09-25 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device and electronic apparatus |
| US9293483B2 (en) | 1999-04-27 | 2016-03-22 | Semiconductor Energy Laboratory Co. Ltd. | Electronic device and electronic apparatus |
| JP2001013893A (ja) * | 1999-04-27 | 2001-01-19 | Semiconductor Energy Lab Co Ltd | 電子装置及び電気器具 |
| CN1327283C (zh) * | 1999-06-04 | 2007-07-18 | 株式会社半导体能源研究所 | 电光装置和电子装置 |
| US7348599B2 (en) | 1999-07-06 | 2008-03-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8227806B2 (en) | 1999-07-06 | 2012-07-24 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display in which LDD regions in the driver circuit and the storage capacitor in the pixel section have the same dopant concentration |
| US8664660B2 (en) | 1999-07-06 | 2014-03-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2001077374A (ja) * | 1999-07-06 | 2001-03-23 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US9236400B2 (en) | 1999-07-06 | 2016-01-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2005328088A (ja) * | 1999-07-06 | 2005-11-24 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2002057165A (ja) * | 2000-05-29 | 2002-02-22 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2008244052A (ja) * | 2007-03-27 | 2008-10-09 | Seiko Epson Corp | 電気光学装置の製造方法 |
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