JP2623902B2 - 半導体装置とその製造方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、絶縁ゲート型電界効果トランジスタを含む
半導体装置とその製造方法に関する。

〔従来の技術〕

従来、半導体装置の高集積化および高性能化は、半導
体素子を微細化することによって図られてきた。一方、
半導体素子を駆動する電源電圧を一定に保ったまま素子
設計寸法を縮小してMOS電界効果トランジスタ（MOSFE
T）のチャネルをサブミクロンに微細化すると、MOSFET
内の電界が高くなることによって生じる信頼性の低下が
問題となってきている。素子に印加する電圧が低下すれ
ば電界は低くなる。しかしながら、単純に電源電圧を低
下させると信頼性は向上するものの動作速度は低下す
る。

MOSFETの微細化にまつわる信頼性の問題点は様々ある
が、ホットキャリアによる長期信頼性の低下は最も重要
な問題点の１つである。ホットキャリアの問題点を解決
する方法として、MOSFETのドレイン領域の不純物分布を
改良したLDD構造が有力であり、一般に設計寸法１μｍ
程度のMOSFETから用いられている。

この方法は、例えば第２図に示す模式的断面図のよう
に、ｐ型シリコン基板１に形成したｎチャネルMOSFETに
おいて、高濃度ｎ型拡散層６のチャネル端部に不純物濃
度の低いｎ型LDD領域４を設けることにより、ドレイン
端部の電界が緩和され、インパクト・イオン化によるホ
ットキャリアの発生が抑制されることになる。

第２の問題点として、設計寸法の縮小に伴ってゲート
絶縁膜が薄膜化すると、ゲート絶縁膜２とｎ型LDD領域
４とが重なり合う部分において、この部分のｎ型LDD領
域４がディープ・ディプレッションし、バンド間トンネ
ル電流により素子の漏れ電流が流れ、半導体装置の性能
および信頼性を低下されるということがある。

この問題を解決するには、LDD領域の不純物分布を最
適化する方法、あるいはゲート電極３（一般には多結晶
シリコンが用いられている）を形成後、酸化工程を導入
することにより前記の重なり合った領域に膜厚の増加し
たゲート絶縁膜端部2aを設ける方法が提案されている。

第１の問題点を解決する別の方法として、たとえばホ
ットキャリアがゲート絶縁膜に注入されても界面準位や
絶縁膜中にトラップの形成が少ないようにゲート絶縁膜
自体の性質を向上させることが考えられる。例えば、ピ
ー ジェー ライトら（P.J.Wright et al.）によるア
イ・イー・イー・イー エレクトロン デバイス レタ
ーズ（IEEE Electron Device Letters）第10巻349頁の
「弗素を含んだSiO₂絶縁膜のホットエレクトロン耐性」
と題した報告がある。

第３図（ａ）〜（ｃ）に示す工程順の模式的断面図を
用いて上述の報告を説明する。

まず、第３図（ａ）に示すように、ｐ型シリコン基板
１上に、ゲート酸化膜7,n型多結晶シリコン膜８を順次
形成した後、弗素イオンの注入によりｎ型多結晶シリコ
ン膜８中に弗素イオン注入層９を形成する。

続いて、熱処理により弗素イオン注入層９中の弗素の
熱拡散を行ない、ゲート酸化膜７を弗素を含むゲート酸
化膜7aに変換する。この段階でｎ型多結晶シリコン膜８
中の弗素はほぼ無くなる。次に、第３図（ｂ）に示すよ
うに、ｎ型多結晶シリコン膜８上に、フォトレジスト膜
10からなるパターンを形成する。

次に、フォトレジスト膜10をマスクにしてｎ型多結晶
シリコン膜８をエッチングし、ｎ型多結晶シリコンから
なるゲート電極３を形成する。ひき続いて、ゲート電極
３をマスクとしたイオン注入により高濃度ｎ型拡散層６
を形成し、第３図（ｃ）に示す構造のｎチャネルMOSFET
を得る。

第３図（ｃ）に示した素子では、ゲート絶縁膜に弗素
を混入しない素子に比べてホットキャリアに対する信頼
性は向上する。

〔発明が解決しようとする課題〕

LDD構造はドレイン領域端部の電界の緩和を図ること
はできるが、LDD構造が有効に作用するためには、第２
図に示したｎ型LDD領域４の幅を広げる必要がある。す
なわち、ゲート電極３の側壁に形成された絶縁膜スペー
サ５の幅を、ある程度広げる必要がある。その結果、素
子の微細化が困難になるとともに、ｎ型LDD領域４の寄
生抵抗，寄生容量が増大して素子の高速動作の障害とな
る。

また、第２図に示したように、バンド間トンネル漏れ
電流を抑制するために膜厚の増加したゲート絶縁膜端部
2aを熱酸化により形成するが、これの食い込み長さや膜
厚を制御することが困難であるとともに、微細素子を形
成するには酸化工程を用いると不純物分布の制御が困難
であり、現実的でない。

第３図に示した方法によって弗素をゲート絶縁膜全体
に混入させると、ゲート電極３と高濃度ｎ型拡散層６と
の重なり合う領域のみならずチャネル領域全体に弗素の
混入により膜厚の増加した弗素を含むゲート酸化膜7aが
形成されるため、この膜厚増加によりゲート絶縁膜の容
量が減少してMOSFETの電流駆動能力が減少することにな
る。

以上述べたように、従来技術により半導体装置の微細
化，高性能化を確保しながらホットキャリア耐性の向
上，ディープ・ディプレッション対策を行なうことは不
可能である。

〔課題を解決するための手段〕

本発明の半導体基板に形成されトランジスタのソース
・ドレインとなる不純物拡散層とゲート電極とがゲート
絶縁膜を介して重なり合う構造よりなる半導体装置にお
いて、ゲート電極が形成されていない領域を第１の領
域、ゲート電極直下でかつ不純物拡散層とゲート電極が
重なり合わない領域を第２の領域、前記第１の領域と前
記第２の領域間のゲート電極と不純物層とが重なり合う
領域を第３の領域としたとき、前記第１の領域と前記第
３の領域に設けられたゲート絶縁膜及びゲート絶縁膜と
半導体基板との界面に弗素を含み、前記第２の領域に設
けられたゲート絶縁膜は弗素を含有しない膜により形成
されていることを特徴としており、好ましくは前記第１
の領域及び第３の領域のゲート絶縁膜の膜厚が前記第２
の領域のゲート絶縁膜の膜厚より厚いことを特徴とす
る。

また本発明の半導体装置の製造方法は、上述の半導体
装置を作成するにあたり、半導体基板表面の素子形成領
域にゲート絶縁膜を形成し、所望の領域に前記ゲート絶
縁膜を介してゲート電極と前記ゲート電極の直上にゲー
ト電極の構成材料とは異なる材料からなる膜からなる２
層構造膜を形成する工程と、前記２層構造膜をマスクと
して前記第３の領域以外のゲート絶縁膜中に弗素を導入
し、熱処理を行う工程とを含んでいる。

〔作用〕

本発明は、少なくとも不純物拡散層とゲート電極とが
ゲート絶縁膜をはさんで重なり合う領域におけるゲート
絶縁膜，およびこの領域でのゲート絶縁膜と半導体基板
との界面に弗素を含む構造を形成することにより、ゲー
ト絶縁膜中へのホットキャリア注入による界面準位など
の生成が抑制される。また、弗素の混入により、不純物
拡散層とゲート電極とがゲート絶縁膜をはさんで重なり
合う領域のゲート絶縁膜の膜厚が増加するため、ディー
プ・ディプレッションした領域の電界が緩和される。更
に、上記領域以外の大部分のチャネル領域上のゲート絶
縁膜には弗素が混入されないため、膜厚の増加が生じな
い。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図（ａ）〜（ｃ）は、本発明の一実施例を説明す
るための工程順の模式的断面図である。

まず、ｐ型シリコン基板１表面の素子形成領域上に、
ゲート絶縁膜であるところのゲート酸化膜7,n型多結晶
シリコン膜8,シリコン酸化膜11を順次形成する。次に、
第１図（ａ）に示すように、チャネル形成領域上のシリ
コン酸化膜11上にフォトレジスト膜10からなるパターン
を形成する。

次に、フォトレジスト膜10をマスクにした反応性イオ
ンエッチングにより、シリコン酸化膜11,n型多結晶シリ
コン膜８を順次エッチングしてゲート電極３を形成す
る。続いて、フォトレジスト膜10を除去した後、弗素を
１×10¹⁶cm^-2イオン注入し、窒素中900℃,30分アニール
することにより、第１図（ｂ）に示す構造を得る。

この工程において、酸化膜11aの存在によりゲート電
極３には弗素は混入されない。

この弗素の混入により、シリコン酸化膜11は弗素を含
むシリコン酸化膜11aとなる。一方、ゲート酸化膜７に
おいては、ゲート電極３に覆われていない部分，並びに
チャネル領域端部上のゲート酸化膜７が弗素を含むゲー
ト酸化膜7aとなる。この弗素を含むゲート酸化膜7aの膜
中およびこれとｐ型シリコン基板１との界面には、多量
の弗素が含まれることになる。この弗素を含むゲート酸
化膜7aの膜厚はゲート酸化膜７の膜厚より増加する。チ
ャネル領域端部上の弗素を含むゲート酸化膜7aは、上述
のアニールにより弗素がゲート電極３の下部に拡散して
（食い込んで）形成されたものである。この弗素を含む
ゲート酸化膜7aの膜厚の増加量，およびチャネル領域端
部上への食い込み量は、弗素のイオン注入条件並びにア
ニール条件により制御される。

続いて、ゲート電極３をマスクにして、砒素を５×10
¹⁵cm^-2イオン注入し、活性化アニールを行なうことによ
り、不純物拡散層であるところの高濃度ｎ型拡散層６を
形成し、第１図（ｃ）に示す構造のｎチャネルMOSFETが
得られる。

その結果、少なくとも不純物拡散層とゲート電極とが
ゲート絶縁膜をはさんで重なり合う領域におけるゲート
絶縁膜，およびこの領域でのゲート絶縁膜と半導体基板
との界面に弗素を含む構造に形成することができる。

本実施例において用いた弗素イオン注入条件，その直
後のアニール条件は、弗素が十分にゲート酸化膜中に取
り込まれるならばこれに限定するものではない。また、
本実施例においてｎチャネルMOSFETを例に説明したが、
ｐチャネルMOSFET,CMOS,BiCMOS等により構成される半導
体装置でも本発明は適用できる。

〔発明の効果〕

以上説明したように本発明は、少なくとも不純物拡散
層とゲート電極とがゲート絶縁膜をはさんで重なり合う
領域におけるゲート絶縁膜，およびこの領域でのゲート
絶縁膜と半導体基板との界面に弗素を含む構造に形成す
ることにより、ゲート絶縁膜中へのホットキャリア注入
による界面準位などの生成が抑制され、ホットキャリア
耐性が向上する。

また、弗素の混入により、不純物拡散層とゲート電極
とがゲート絶縁膜をはさんで重なり合う領域のゲート絶
縁膜の膜厚が増加するため、ディープ・ディプレッショ
ンした領域の電界が緩和されるため、バンド間トンネル
漏れ電流を抑制することができる。

更に、上記領域以外の大部分のチャネル領域上のゲー
ト絶縁膜には弗素が混入されないため、膜厚の増加が生
じないため、MOSFETの電流駆動能力の低下はない。

以上の説明本発明は、半導体装置の微細化，高性能化
を確保しながらホットキャリア耐性の向上，ディープ・
ディプレッションによるバンド間トンネル漏れ電流対策
が可能となる。

【図面の簡単な説明】

第１図（ａ）〜（ｃ）は本発明の一実施例を説明するた
めの工程順の模式的断面図、第２図は従来技術を説明す
るための模式的断面図、第３図（ａ）〜（ｃ）は別の従
来技術を説明するための工程順の模式的断面図である。 １……ｐ型シリコン基板、２……ゲート絶縁膜、2a……
膜厚の増加したゲート絶縁膜端部、３……ゲート電極、
４……ｎ型LDD領域、５……絶縁膜スペーサ、６……高
濃度ｎ型拡散層、７……ゲート酸化膜、7a……弗素を含
むゲート酸化膜、８……ｎ型多結晶シリコン膜、９……
弗素イオン注入層、10……フォトレジスト膜、11……シ
リコン酸化膜、11a……弗素を含むシリコン酸化膜。

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板に形成されトランジスタのソー
   ス・ドレインとなる不純物拡散層とゲート電極とがゲー
   ト絶縁膜を介して重なり合う構造よりなる半導体装置に
   おいて、 ゲート電極が形成されていない領域を第１の領域、ゲー
   ト電極直下でかつ不純物拡散層とゲート電極が重なり合
   わない領域を第２の領域、前記第１の領域と前記第２の
   領域間のゲート電極と不純物層とが重なり合う領域を第
   ３の領域としたとき、前記第１の領域と前記第３の領域
   に設けられたゲート絶縁膜及びゲート絶縁膜と半導体基
   板との界面に弗素を含み、前記第２の領域に設けられた
   ゲート絶縁膜は弗素を含有しない膜により形成されてい
   ることを特徴とする半導体装置。
2. 【請求項２】前記第１の領域及び第３の領域のゲート絶
   縁膜の膜厚が前記第２の領域のゲート絶縁膜の膜厚より
   厚いことを特徴とする請求項１記載の半導体装置。
3. 【請求項３】半導体基板表面の素子形成領域にゲート絶
   縁膜を形成し、所望の領域に前記ゲート絶縁膜を介して
   ゲート電極と前記ゲート電極の直上にゲート電極の構成
   材料とは異なる材料からなる膜からなる２層構造膜を形
   成する工程と、 前記２層構造膜をマスクとして前記第３の領域以外のゲ
   ート絶縁膜中に弗素を導入し、熱処理を行う工程とを含
   むことを特徴とする請求項１記載の半導体装置の製造方
   法。
4. 【請求項４】熱処理を非酸素雰囲気中900℃程度で行う
   ことを特徴とする請求項３記載の半導体装置の製造方
   法。