CN104576390B - 一种mosfet结构及其制造方法 - Google Patents
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Abstract
本发明提供了一种MOSFET制造方法，包括：a.提供衬底、源漏区、伪栅叠层、层间介质层和侧墙；b.去除伪栅叠层形成伪栅空位，并在伪栅空位中的衬底上形成氧化层；c.在所述半导体结构漏端一侧覆盖光刻胶，露出伪栅空位中靠近源端的氧化层；d.对未被光刻胶覆盖的衬底及氧化层进行各向异性刻蚀，形成空位；e.去除光刻胶，在所述空位中淀积跃迁阻挡层，直至所述跃迁阻挡层与氧化层平齐；f.对所述半导体结构进行刻蚀，去除氧化层以露出沟道表面；g.在所述伪栅空位中淀积栅极叠层。根据本发明提供的方法，有效抑制了热载流子效应优化了器件性能。
Description
技术领域
本发明涉及一种MOSFET结构及其制造方法。更具体而言，涉及一种用于减小靠近漏端的沟道中热电子数目的MOSFET结构及其制造方法。
技术背景
MOSFET处于饱和区时，沟道反型层部分夹断，即靠近漏端的沟道表面反型载流子浓度很小，电阻很大，根据串联分压关系，此时沟道区的电压大部分落在夹断区上，在夹断区产生很大的电场。当沟道区的反型载流子在电场作用下运动到夹断区边界时，将会被夹断区的电场加速，很快的被扫到漏端，这一过程中电子将会获得很大的速度，远大于在反型载流子区时运动的速度，因此，在夹断区电子的运动速度与迁移率无关，主要取决于夹断区上的电压大小。
随着源漏之间电压的增大，夹断区载流子所处的电场也随着增大，因此电子能获得更高的速度和更大的能量，产生一定数目的热载流子，夹断区的电场增大到一定程度时，这些热载流子具有一定的几率越过沟道和栅介质层之间的势垒，进入栅介质层中，从而在栅介质层中引入缺陷和陷阱，影响器件性能。
针对这一问题，本发明提供了一种减小热载流子跃迁几率的方法，具体的，采用磷化铟和/或砷化铟替换靠近漏端一侧的沟道材料，形成热载流子跃迁阻挡层，该阻挡层的材料的电子亲和能大于原沟道材料，增大夹断区与栅极介质层之间的势垒高度，增大热载流子跃迁所需的能量，从而减小热载流子进入栅极介质层的数目和几率。
发明内容
本发明提供了一种用于减小靠近漏端的沟道中热电子数目的MOSFET结构及其制造方法，有效地减小了热载流子进入栅极介质层的数目和几率，提高了器件性能。具体地，本发明提供的制造方法包括以下步骤：
a.提供衬底、源漏区、伪栅叠层、层间介质层和侧墙；
b.去除伪栅叠层形成伪栅空位，并在伪栅空位中的衬底上形成氧化层；
c.在源端一侧覆盖光刻胶，露出伪栅空位中靠近漏端的氧化层；
d.对未被光刻胶覆盖的衬底及氧化层进行各向异性刻蚀，形成空位；
e.去除光刻胶，在所述空位中淀积跃迁阻挡层，直至所述跃迁阻挡层与氧化层平齐；
f.对所述半导体结构进行刻蚀，去除氧化层以露出沟道表面；
g.在所述伪栅空位中淀积栅极叠层。
其中，所述空位位于衬底表面，其深度小于2nm，长度小于栅极长度的1/3。
其中，形成跃迁阻挡层的元素为磷化铟和/或砷化铟。
相应的，本发明还提供了一种半导体结构，包括：衬底；
位于所述衬底上方的栅极叠层；
位于所述栅极叠层两侧衬底中的源漏区；
位于所述栅极叠层两侧的侧墙；
位于所述侧墙两侧的层间介质层；
以及位于栅极下方靠近漏端一侧衬底中的跃迁阻挡层。
其中，所述跃迁阻挡层位于衬底表面，其深度小于2nm，长度小于栅极长度的1/3。
其中，形成跃迁阻挡层的元素为磷化铟和/或砷化铟。
根据本发明提供的一种减小热载流子跃迁几率的方法，具体的，采用磷化铟和/或砷化铟替换靠近漏端一侧的沟道材料，形成热载流子跃迁阻挡层，该阻挡层的材料的电子亲和能大于原沟道材料，有效的增大了夹断区与栅极介质层之间的势垒高度，增大了热载流子跃迁所需的能量，从而减小热载流子进入栅极介质层的数目和几率，优化了器件性能。
附图说明
图1至图7示意性地示出了形成根据本发明的制造方法各阶段半导体结构的剖面图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
参见图7，本发明提供了一种非对称MOSFET结构，包括：衬底100；位于所述衬底100上方的栅极叠层500；位于所述栅极叠层500两侧衬底中的源漏区200；位于所述栅极叠层500两侧的侧墙160；位于所述侧墙160两侧的层间介质层300；以及位于栅极下方靠近漏端一侧衬底中的跃迁阻挡层400。
其中，所述跃迁阻挡层400位于半导体结构100表面，其深度小于2nm，长度小于栅极长度的1/3，其中，形成跃迁阻挡层400的元素为磷化铟和/或砷化铟。该阻挡层的材料的电子亲和能大于原沟道材料，有效的增大了夹断区与栅极介质层之间的势垒高度，增大了热载流子跃迁所需的能量，从而减小热载流子进入栅极介质层的数目和几率，优化了器件性能。
栅结构包括栅极介质层、功函数调节层和栅极金属层。栅介质层优选材料为氮氧化硅，也可为氧化硅或高K材料。其等效氧化厚度为0.5nm～5nm。栅极金属层可以只为金属栅极，也可以为金属/多晶硅复合栅极，其中多晶硅上表面上具有硅化物。
半导体沟道区位于衬底100的表面，其优选材料为单晶硅或单晶锗合金薄膜，其厚度为2～20nm。该区域是极轻掺杂甚至未掺杂的。在掺杂的情况下，其掺杂类型与源漏区掺杂相反。
源区和漏区分别位于栅极叠层两侧，衬底100内。源区与漏区相对称，其掺杂类型与衬底相反。
下面结合附图对本发明的制作方法进行详细说明，包括以下步骤。需要说明的是，本发明各个实施例的附图仅是为了示意的目的，因此没有必要按比例绘制。
首先提供衬底，并在所述衬底上形成栅极介质层。所述栅极介质层103可以是热氧化层，包括氧化硅、氮氧化硅；也可为高K介质，例如HfAlON、HfSiAlON、HfTaAlON、HfTiAlON、HfON、HfSiON、HfTaON、HfTiON、Al2O3、La2O3、ZrO2、LaAlO中的一种或其组合，栅极介质层301的厚度可以为1nm-10nm，例如3nm、5nm或8nm。可以采用热氧化、化学气相沉积(CVD)或原子层沉积(ALD)等工艺来形成栅极介质层。
接下来，在所述栅极介质层上形成伪栅结构150。所述伪栅结构150可以是单层的，也可以是多层的。伪栅结构150可以包括聚合物材料、非晶硅、多晶硅或TiN，厚度可以为10nm～200nm。本实施例中，伪栅结构包括多晶硅和二氧化，具体的，采用化学汽相淀积的方法在栅极空位中填充多晶硅，接着在多晶硅上方形成一层二氧化硅介质层，形成方法可以是外延生长、氧化、CVD等。接着采用常规CMOS工艺光刻和刻蚀所淀积的伪栅叠层形成栅电极图形，然后以栅电极图形为掩膜腐蚀掉栅极介质层103的裸露部分。需说明地是，以下若无特别说明，本发明实施例中各种介质材料的淀积均可采用上述所列举的形成栅介质层相同或类似的方法，故不再赘述。
接下来，对伪栅结构两侧的衬底100进行浅掺杂，以形成轻掺杂源漏区，还可以进行Halo注入，以形成Halo注入区。其中浅掺杂的杂质类型与器件类型一致，Halo注入的杂质类型与器件类型相反。
可选地，在栅极堆叠的侧壁上形成侧墙150，用于将栅极隔开。具体的，用LPCVD淀积40nm～80nm厚的牺牲侧墙介质层氮化硅，接着用会客技术再栅电极两侧形成宽度为35nm～75nm的氮化硅侧墙150。侧墙150还可以由氧化硅、氮氧化硅、碳化硅及其组合，和/或其他合适的材料形成。侧墙150可以具有多层结构。侧墙150还可以通过包括沉积刻蚀工艺形成，其厚度范围可以是10nm-100nm，如30nm、50nm或80nm。
接下来，在所述半导体结构上淀积一层厚度为10nm～35nm厚的二氧化硅介质层，形成层间介质层300，并以该介质层为缓冲层，离子注入源漏区。对P型晶体而言，掺杂剂为硼或氟化硼或铟或镓等。对N型晶体而言，掺杂剂为磷或砷或锑等。掺杂浓度为5e1019cm-3～1e1020cm-3。完成掺杂之后的半导体结构如图1所示。
接下来，去除所述伪栅结构，形成伪栅空位，如图2所示。去除伪栅结构可以采用湿刻和/或干刻除去。在一个实施例中，采用等离子体刻蚀。
接下来，如图3所示，在所述伪栅空位中的半导体衬底100上形成氧化层350，便于在接下来的工艺中实现跃迁阻挡层400的选择性生长。具体的生长方法可以采用干氧氧化，生成的氧化层350厚度为5～15nm。
接下来，如图4所示，用光刻胶覆盖源端一侧的半导体以及靠近源端一侧的伪栅空位，露出靠近漏端一侧的氧化层350。接下来，对所述半导体进行各向异性刻蚀刻蚀，在未被光刻胶覆盖的氧化层350和其下方的衬底100上形成空位450，其的长度不超过栅极长度的1/3。考虑到异质外延生长会在界面处引入缺陷，为了保证构成沟道的材料具有高质量的晶格结构，我们需要在外延层的厚度小于薄膜发生弛豫，引入缺陷之前的临界厚度，因此，所述空位位于衬底中的部分深度不超过2nm，即小于磷化铟和/或砷化铟在硅上外延生长薄膜弛豫的临界厚度。
接下来，去除光刻胶，在所述半导体结构上选择项生长磷化铟和/或砷化铟以填充空位450，形成跃迁阻挡层400，所述跃迁阻挡层450表面与氧化层350平齐。为了保证薄膜质量，在本实施例中，优选的，采用原子层淀积法生长跃迁阻挡层400。
接下来，对所述半导体结构进行各向异性刻蚀，去除氧化层350以及与氧化层350平齐的跃迁阻挡层400的上半部分，使得跃迁阻挡层的表面与半导体衬底100表面平齐。形成跃迁阻挡层400的半导体材料具有比衬底材料更大的电子亲和能，也就是说，跃迁阻挡层400与栅极介质层之间的势垒高度大于沟道其他部分，热载流子需要更大的能量才能越过势垒进入栅介质层中，有效减小了跃迁进入栅介质层中的热载流子数目，提高了器件性能。
接下来，在栅极空位中依次形成栅极介质层、功函数调节层和栅极金属层。栅极金属层可以只为金属栅极，也可以为金属/多晶硅复合栅极，其中多晶硅上表面上具有硅化物。具体的如图7所示，优选的，在栅极介质层上先沉积功函数金属层，之后再在功函数金属层之上形成金属导体层。功函数金属层可以采用TiN、TaN等材料制成，其厚度范围为3nm～15nm。金属导体层可以为一层或者多层结构。其材料可以为TaN、TaC、TiN、TaAlN、TiAlN、MoAlN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTax、NiTax中的一种或其组合。其厚度范围例如可以为10nm-40nm，如20nm或30nm。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
Claims (4)
1.一种MOSFET制造方法，包括：
a.提供衬底(100)、源漏区(200)、伪栅叠层(150)、层间介质层(300)和侧墙(160)；
b.去除伪栅叠层(150)形成伪栅空位，并在伪栅空位中的衬底上形成氧化层(350)；
c.在源端一侧覆盖光刻胶，露出伪栅空位中靠近漏端的氧化层(350)；
d.对未被光刻胶覆盖的衬底(100)及氧化层(350)进行各向异性刻蚀，形成空位(450)；
e.去除光刻胶，在所述空位(450)中淀积跃迁阻挡层(400)，直至所述跃迁阻挡层(400)与氧化层平齐；其中，所述空位(450)位于衬底(100)表面，其深度小于2nm，长度小于栅极长度的1/3；
f.对所述伪栅空位中的所述氧化层(350)和所述跃迁阻挡层(400)进行刻蚀，去除氧化层(350)以及部分的所述跃迁阻挡层(400)，并使所述跃迁阻挡层(400)表面与所述衬底(100)表面平齐；
g.在所述伪栅空位中淀积栅极叠层(500)。
2.根据权利要求1所述的制造方法，其特征在于，形成跃迁阻挡层(400)的元素为磷化铟和/或砷化铟。
3.一种半导体结构，包括：
衬底(100)；
位于所述衬底(100)上方的栅极叠层(500)；
位于所述栅极叠层(500)两侧衬底中的源漏区(200)；
位于所述栅极叠层(500)两侧的侧墙(160)；
位于所述侧墙(160)两侧的层间介质层(300)；
以及位于栅极下方靠近漏端一侧衬底中的跃迁阻挡层(400)，其中所述跃迁阻挡层(400)位于衬底(100)表面，其深度小于2nm，长度小于栅极长度的1/3。
4.根据权利要求3所述的半导体结构，其特征在于，跃迁阻挡层(400)的材料为磷化铟和/或砷化铟。
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