JP2012175035A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】ＭＩＳＦＥＴにおいて、信頼性寿命の低下を抑制する。
【解決手段】半導体装置１００は、少なくとも１つのＭＩＳＦＥＴを備える。ＭＩＳＦＥＴは、第１導電型の半導体基板１０１と、半導体基板１０１上にゲート絶縁膜１０４を介して形成されたゲート電極１０５と、半導体基板１０１におけるゲート電極１０５の側方に形成された第２導電型のソース領域１０６と、他方の側方に形成された第２導電型のドレイン領域１０７と、半導体基板１０１におけるゲート電極１０５の下方であり且つソース領域１０６及びドレイン領域１０７に挟まれたチャネル領域１１１とを備える。ゲート絶縁膜１０４は、ゲート電極１０５の底面下から側面上にまで亘って形成されている。チャネル領域１１１において、ドレイン領域１０７近傍の第１領域における不純物濃度は、チャネル領域１１１における第１領域以外の第２領域における不純物濃度に比べて低い。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法、特に、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のホットキャリアを抑制する技術に関するものである。

従来の一般的なｎ型ＭＩＳＦＥＴの製造方法について、図７（ａ）及び（ｂ）に工程断面図を示す。

まず、図７（ａ）に示すように、半導体基板１の上部に素子分離領域２を形成する。その後、フォトリソグラフィを用いて、ｎ型ＭＩＳＦＥＴを形成する領域にｐ型不純物をイオン注入し、ｐ型ウェル３を形成する。更に、ｎ型ＭＩＳＦＥＴの閾値電圧を調整するためにｐ型不純物をイオン注入し、ｐ型チャネル不純物拡散層８を形成する。

次に、図７（ｂ）に示す工程を行なう。まず、ゲート絶縁膜４として、基板酸化法によりシリコン酸化膜を形成する。続いて、ＣＶＤ（chemical vapor deposition ）法等を用いて多結晶シリコンを堆積した後に、フォトリソグラフィ工程及びエッチング工程により、多結晶シリコンからなるゲート電極５を形成する。この際、ゲート電極５の下方以外の部分のゲート絶縁膜４は除去される。

その後、フォトリソグラフィを用いて形成したレジストをマスクとして、ｎ型ＭＩＳＦＥＴ形成領域にｎ型不純物をイオン注入し、ｎ型ソース領域６及びｎ型ドレイン領域７を形成する。更に、レジストを除去した後、窒素雰囲気下にて熱処理を行ない、ｎ型ソース領域６及びｎ型ドレイン領域７に注入された不純物の活性化を行なう。これにより、ｎ型ＭＩＳＦＥＴが形成される。

一般に、ｎ型ゲート電極を用いる場合、ゲート電極を構成するポリシリコンと半導体基板との仕事関数の差を考慮すると、半導体基板の表面近傍を濃度の低いｐ型にする必要がある。このために設けられるｐ型チャネル不純物拡散層が浅ければ浅いほど、ゲート電極によるチャネル領域の制御が容易になり、いわゆるショートチャネル効果に対して有利である。

しかしながら、図７（ａ）及び（ｂ）に示したＭＩＳＦＥＴの形成方法によると、チャネル不純物拡散層をイオン注入した後に多くの熱処理工程がある。当該熱処理工程において、不純物の拡散が進行するので、浅いチャネル不純物拡散層を形成するのは困難である。この結果、ＭＩＳＦＥＴを微細化することも難しい。

そこで、素子の微細化に伴い、ショートチャネル効果を抑えるために有利な浅チャネル不純物拡散層の形成方法が種々提案されている。例えば、特許文献１には、ソース・ドレイン領域の活性化熱処理の後にチャネル不純物拡散層を形成することにより、浅くシャープな濃度プロファイルを有するチャネル不純物拡散層を形成する方法について開示されている。

図８（ａ）〜（ｃ）は、当該特許文献１に記載されたＭＩＳＦＥＴの製造方法について示す工程断面図である。

まず、図８（ａ）に示す構造を得るために、半導体基板１の上部に素子分離領域２を形成する。続いて、半導体基板１を熱酸化してダミーゲート絶縁膜４ａを形成する。次に、フォトリソグラフィにより、後に形成するゲート電極５に対応する形状のレジストパターンを形成し、ダミーゲート５ａとする。この際、ダミーゲート５ａの下方以外の部分のダミーゲート絶縁膜４ａは除去される。その後、ダミーゲート５ａをマスクとしてｎ型不純物をイオン注入することにより、自己整合的にｎ型ソース領域６及びｎ型ドレイン領域７を形成し、更に、活性化熱処理を行なう。

次に、図８（ｂ）に示すように、ダミーゲート５ａ上を除く半導体基板１上に、自己整合的に層間絶縁膜１０を形成する。続いて、ダミーゲート５ａを除去して層間絶縁膜１０に開口部１２を形成し、当該開口部１２の部分の半導体基板１にｐ型不純物をイオン注入して、ｐ型チャネル不純物拡散層８を形成する。

次に、図８（ｃ）に示すように、ダミーゲート絶縁膜４ａをエッチングにより除去した後、あらためて熱酸化を行ない、開口部１２の底面及び側面にゲート絶縁膜４を形成する。更に、ゲート絶縁膜４を介して開口部１２内を埋め込むようにポリシリコンを堆積した後、リアクティブイオンエッチングを行なう。これにより、層間絶縁膜１０に埋め込まれた構造のゲート電極５を形成する。

このような方法によると、ｐ型チャネル不純物拡散層８を形成する際には、既に、ｎ型ソース領域６及びｎ型ドレイン領域７は形成され、活性化熱処理が施されている。従って、チャネル不純物のイオン注入を行なった後に行なわれる熱処理は、短時間で良い。

以上から、浅くシャープなチャネル不純物プロファイルを得ることができる。

特開平４−１２３４３９号公報

しかしながら、特許文献１の技術によると、ＭＩＳＦＥＴの信頼性寿命が低下するという問題があった。

この点に鑑み、本開示の技術の目的は、ＭＩＳＦＥＴの信頼性寿命の低下を抑制できる半導体装置及びその製造方法を実現することである。

前記の目的を達成するために、本願発明者は、ＭＩＳＦＥＴの信頼性寿命が低下する原因について検討し、次の点に着目した。

特許文献１の技術によると、浅く急峻な濃度プロファイルを有するチャネル不純物がチャネル領域の全域に亘って注入されるので、ドレイン領域７の近傍における電界強度が大きくなる。この結果、インパクトイオン化によるホットキャリア効果が増大し、ＭＩＳＦＥＴの信頼性寿命を低下させる。

これに基づいて、本願発明者は、ドレイン近傍における電界強度を小さくすることを着想した。具体的に、本開示の半導体装置は、少なくとも１つのＭＩＳＦＥＴを備え、当該ＭＩＳＦＥＴは、第１導電型の半導体基板と、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、半導体基板におけるゲート電極の一方の側方に形成された第２導電型のソース領域と、半導体基板におけるゲート電極の他方の側方に形成された第２導電型のドレイン領域と、半導体基板におけるゲート電極の下方に位置し且つソース領域及びドレイン領域に挟まれたチャネル領域とを備え、ゲート絶縁膜は、ゲート電極の底面下から側面上にまで亘って形成されており、チャネル領域において、ドレイン領域近傍の第１領域における不純物濃度は、チャネル領域における第１領域以外の第２領域における不純物濃度に比べて低い。

このような半導体装置によると、チャネル領域のうちのドレイン領域近傍について、局所的に不純物濃度を低くすることにより、ドレイン領域近傍における電界を緩和している。この結果、インパクトイオン化によるホットキャリア効果を低減し、信頼性寿命の低下を抑制することができる。

尚、チャネル領域の第２領域に形成された第１導電型不純物拡散層を更に備えていても良い。

このようにすると、第１領域における不純物濃度を確実に第２領域における不純物濃度よりも低くすることができる。

また、ＭＩＳＦＥＴのチャネル長方向について、第１領域の寸法は、チャネル領域の全長の５０％及び５０ｎｍのうちいずれか小さい方を上限としても良い。

第１領域がこの程度の寸法を有していれば、ドレイン領域近傍の電界は十分に緩和される。また、これ以上第１領域を大きくしても、第１領域を大きくすることに対する電界の緩和量は小さくなる。従って、前記の寸法を上限とするのが良い。

また、半導体基板上に、ＭＩＳＦＥＴが複数形成されており、複数のＭＩＳＦＥＴは、それぞれのゲート電極が同一方向に延伸するように配置されていても良い。

このようにすると、角度傾斜注入を利用して、複数のＭＩＳＦＥＴについて、第１領域と第２領域との不純物濃度の違いを少ない工程によって実現することができる。

また、複数のＭＩＳＦＥＴは、それぞれのゲート電極に対して同じ側にソース領域を備えていても良い。

このようにすると、複数のＭＩＳＦＥＴについて、１回の角度傾斜注入によって、第１領域と第２領域との不純物濃度の違いを実現することも可能となる。

また、ゲート電極の側面に、ゲート絶縁膜を介してサイドウォールスペーサーが形成されていても良い。

次に、本開示の半導体装置の製造方法は、第１導電型の半導体基板上に、素子分離領域によって囲まれたＭＩＳＦＥＴ形成領域を規定する工程（ａ）と、ＭＩＳＦＥＴ形成領域上に、ダミーゲート絶縁膜を形成する工程（ｂ）と、ダミーゲート絶縁膜上に、ダミーゲートを形成する工程（ｃ）と、ダミーゲートをマスクとして、半導体基板におけるダミーゲートの一方の側方に第２導電型不純物拡散層からなるソース領域を形成すると共に、他方の側方に第２導電型不純物拡散層からなるドレイン領域を形成する工程（ｄ）と、工程（ｄ）の後に、ダミーゲート及びダミーゲート絶縁膜の周囲を埋め込むように第１絶縁膜を形成する工程（ｅ）と、工程（ｅ）の後に、ダミーゲート及びダミーゲート絶縁膜を除去して、半導体基板の表面のチャネル領域を露出させる開口部を形成する工程（ｆ）と、工程（ｆ）の後に、第１絶縁膜をマスクとする角度傾斜注入により、開口部に露出したチャネル領域のうちの第１絶縁膜の影になるドレイン領域近傍を除く領域に第１導電型不純物を注入する工程（ｇ）と、工程（ｇ）の後に、開口部の底面にゲート絶縁膜を形成する工程（ｈ）と、開口部における前記ゲート絶縁膜上を埋め込むように、ゲート電極を形成する工程（ｉ）とを備える。

このようにすると、チャネル領域に浅く急峻なチャネル不純物拡散層を形成すると共に、ドレイン領域近傍において不純物濃度を低くすることができる。つまり、本開示の半導体装置を製造することができる。

尚、工程（ｇ）において、角度傾斜注入の傾斜角度θは、７°≦θ≦３５°の範囲であっても良い。

このようにすると、ドレイン領域近傍のイオン注入の際には影となる部分を、適切な寸法（チャネル長方向の寸法）とすることができる。ここで、傾斜角度θは、半導体基板表面に垂直な方向に対する角度である。

また、工程（ｇ）において、第１絶縁膜の影になる部分のチャネル長方向の寸法は、チャネル領域の全長の５０％及び５０ｎｍのうちいずれか小さい方を上限としても良い。

第１領域がこの程度の寸法を有していれば、ドレイン領域近傍の電界は十分に緩和される。また、これ以上第１領域を大きくしても、それに対する電界の緩和量は小さくなる。チャネル不純物拡散層も必要であるから、前記の寸法を上限とするのがよい。

以上に説明したように、本開示の半導体装置及びその製造方法よると、チャネル領域の不純物濃度をドレイン近傍だけ局所的に低濃度化することによって、ドレイン近傍における電界を緩和することができ、インパクトイオン化による信頼性寿命の低下を抑制することができる。

図１は、本開示の例示的半導体装置の要部構造を模式的に示す断面図である。 図２（ａ）〜（ｃ）は、本開示の例示的半導体装置において、チャネル領域における不純物濃度が低い部分の寸法と、リーク電流との関係を示す図である。 図３（ａ）〜（ｄ）は、本開示の例示的半導体装置について製造方法を説明する断面図である。 図４（ａ）〜（ｄ）は、図３（ｄ）に続いて、本開示の例示的半導体装置について製造方法を説明する断面図である。 図５は、本開示の例示的半導体装置について、マスクレイアウトの一例を示す図である。 図６は、本開示の例示的半導体装置について、マスクレイアウトの他の一例を示す図である。 図７（ａ）及び（ｂ）は、従来のｎ型ＭＩＳＦＥＴの製造方法を説明する図である。 図８（ａ）〜（ｃ）は、従来の浅い不純物プロファイルを有するチャネル不純物拡散層を実現するための半導体装置の製造方法を説明する図である。

以下、本開示の一実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。

――半導体装置の構造――
図１は、本実施形態の例示的半導体装置１００、特に、ｎ型ＭＩＳＦＥＴの部分を模式的に示す断面図である。

半導体装置１００は、シリコン基板１０１を用いて形成されている。シリコン基板１０１の表面部には、シリコン酸化膜等からなる素子分離層１０２によって区画されたＭＩＳＦＥＴ形成領域が形成されている。ＭＩＳＦＥＴ形成領域において、シリコン基板１０１にボロンイオン等の不純物注入及び熱拡散により形成されたｐ型ウェル拡散層１０３が設けられている。ｐ型ウェル拡散層１０３上には、ゲート絶縁膜１０４を介してゲート電極１０５が形成されている。

ゲート絶縁膜１０４は、例えば、熱酸化により形成されるシリコン酸化膜でも良いし、ＡＬＤ（Atomic Layer Deposition ）法により形成されるＨｆＯ₂ 膜又はＨｆＳｉＯ膜でも良いし、これらの幾つかの積層膜であっても良い。また、ゲート電極１０５は、例えば、リン等の導電型不純物がドープされたポリシリコンでも良いし、Ｔｉ若しくはＴａ等の金属又は金属化合物でも良いし、これらの幾つかの積層膜であっても良い。ゲート電極１０５のゲート長は、例えば４０ｎｍである
ゲート絶縁膜１０４は、ゲート電極１０５の側面上にも形成されており、当該部分のゲート絶縁膜１０４を介してゲート電極１０５の側面上に、シリコン酸化膜又はシリコン窒化膜等からなるサイドウォールスペーサー１０９が形成されている。更に、ゲート電極１０５及びサイドウォールスペーサー１０９の側方に位置するように、シリコン基板１０１上に、シリコン酸化膜等からなる層間絶縁膜１１０が形成されている。

シリコン基板１０１におけるゲート電極１０５の一方の側方にはｎ型ソース領域１０６、他方の側方にはｎ型ドレイン領域１０７が形成されている。

ｎ型ソース領域１０６及びｎ型ドレイン領域１０７は、ＬＤＤ（Lightly Doped Drain ）構造と称される構造を有する。具体的に、ｎ型ソース領域１０６は、ｎ型高濃度層１０６ａ（ｎ⁺ 層）及びｎ型低濃度層１０６ｂ（ｎ^- 層）からなる。ｎ型低濃度層１０６ｂはサイドウォールスペーサー１０９の下方に形成され、ｎ型高濃度層１０６ａは、ゲート電極１０５から見てｎ型低濃度層１０６ｂの外側に形成されている。同様に、ｎ型ドレイン領域１０７は、ｎ型高濃度層１０７ａ（ｎ⁺ 層）及びｎ型低濃度層１０７ｂ（ｎ^- 層）からなる。ｎ型低濃度層１０７ｂはサイドウォールスペーサー１０９の下方に形成され、ｎ型高濃度層１０７ａは、ゲート電極１０５から見てｎ型低濃度層１０７ｂの外側に形成されている。

シリコン基板１０１におけるｎ型ソース領域１０６及びｎ型ドレイン領域１０７に挟まれたチャネル領域１１１において、ボロン等のｐ型不純物を含むｐ型チャネル不純物拡散層１０８が形成されている。また、チャネル領域１１１において、不純物濃度は、チャネル長（又はゲート長）方向について不均一になっている。より具体的には、チャネル領域１１１のうち、ｎ型ドレイン領域１０７のゲート電極１０５側の端部近傍（第１領域）においてチャネル不純物が低濃度となるように、他の領域（第２領域）にｐ型チャネル不純物拡散層１０８が形成されている。

低濃度の第１領域の寸法Ｌ１（チャネル長方向の寸法）は、例えば１０ｎｍである。

このように、チャネル領域１１１のうちのｎ型ドレイン領域１０７近傍において、局所的に不純物濃度を低くすることにより、ｎ型ドレイン領域１０７の近傍における電界を緩和することができる。この結果、インパクトイオン化によるホットキャリアの発生を抑制することができ、信頼性寿命の低下を抑制することができる。

尚、本実施形態ではＬ１を１０ｎｍとしたが、これには限らない。Ｌ１は、ｎ型ドレイン領域１０７のゲート電極１０５側の端部を起点として、チャネル長の５０％及び５０ｎｍのいずれか小さい方を上限とする値であれば良い。

これに関して、図２（ａ）〜（ｃ）を参照して説明する。図２（ａ）〜（ｃ）は、長さＬ１の値に対する基板リーク電流の変化量をシミュレーションした結果を示す。ここでは、Ｌ１が０ｎｍ（チャネル不純物の濃度が低い第１領域を設けていない場合）のリーク電流を１として、Ｌ１の値を変化させた結果を示す。一般に、ＰＮ接合における電界が強いほどバンド間トンネルによってトンネル電流が増大し、結果として、基板リーク電流が増大する。つまり、リーク電流が多いほど、電界が強いことになる。

尚、シャドー膜厚さＴ１とは、ｐ型チャネル不純物拡散層１０８の形成のためにイオン注入を行なう際の層間絶縁膜１１０（図４（ｂ）を参照。詳しくは後に説明する）の膜厚を意味する。リーク電流は不純物濃度の低い第１領域の長さＬ１に依存し、膜厚Ｔ１の影響は小さい。

図２（ａ）及び（ｂ）は、順に、ゲート長が４０ｎｍ及び６０ｎｍの場合を示す。このようにゲート長がサブミクロン以下の値である場合、Ｌ１がゲート長の半分以下の範囲において、Ｌ１の増加に合わせて顕著にリーク電流が低減される。Ｌ１をゲート長の半分よりも大きくしても、リーク電流の低減は小さく、飽和傾向にある。

これに対し、図２（ｃ）は、ゲート長が１０００ｎｍ（１μｍ）の場合を示す。このようにゲート長がサブミクロン以上の値である場合、Ｌ１が５０ｎｍ以下の範囲において、Ｌ１の増加に合わせて顕著にリーク電流が低減される。Ｌ１を５０ｎｍよりも大きくしても、リーク電流の低減は小さく、飽和傾向にある。

以上の通り、本実施形態の半導体装置１００によると、チャネル領域１１１のうちｎ型ドレイン領域１０７の近傍（チャネル長方向の長さＬ１の第１領域）を局所的に低濃度化することにより、ｎ型ドレイン領域１０７の近傍における電界を緩和することができる。これにより、インパクトイオン化によるホットキャリアの発生を抑制し、信頼性寿命の低下を抑制できる。

また、ｎ型ドレイン領域１０７側の電界を緩和することにより、バンド間トンネルに起因するリーク電流を抑制することができると共に、チャネル長変調効果を抑制し、アーリー電圧を改善することができるので、結果として、素子（ＭＩＳＦＥＴ）の性能を向上させることができる。

また、チャネル長の長い（例えばサブミクロン以上）ＭＩＳＦＥＴにおいても、ドレイン領域の近傍において局所的にチャネル不純物を低濃度化することにより、チャネル領域の全体を低濃度化した場合に比べ、チャネルの不純物濃度揺らぎによるサブスレッショルドスイング特性のばらつきを小さくすることができる。

――半導体装置の製造方法――
次に、例示的半導体装置１００の製造方法について説明する。図３（ａ）〜（ｄ）及び図４（ａ）〜（ｄ）は、半導体装置１００の製造方法を説明する模式的な工程断面図である。ここでは、ＭＩＳＦＥＴとして、ゲート長が４０ｎｍのＮＭＯＳ（negative-channel metal oxide semiconductor）トランジスタを製造する場合を例として説明する。

図３（ａ）の工程から順に説明する。まず、シリコン基板１０１の上部に素子分離層１０２を形成し、ＮＭＯＳ形成領域を画定する。その後、フォトリソグラフィ及びイオン注入等を用い、ＮＭＯＳ形成領域にｐ型ウェル拡散層１０３を形成する。例えば、注入エネルギー３００ｋｅＶで且つドーズ量２×１０¹³ｃｍ^-2の条件により、ｐ型不純物としてＢを注入する。

次に、例えば、熱酸化によりシリコン酸化膜を２ｎｍ程度の厚さに形成した後、ＣＶＤ等によりポリシリコン膜を８０ｎｍ程度の厚さに堆積する。続いて、フォトリソグラフィ及びエッチング等を利用して、後に形成するゲート電極１０５と同一形状のダミーゲート１０５ａと、ダミーゲート絶縁膜１０４ａとを形成する。

次に、図３（ｂ）の工程を行なう。まず、フォトリソグラフィ及びイオン注入等を用いて、シリコン基板１０１におけるダミーゲート１０５ａの側方に、ＬＤＤ構造を有するｎ型ソース領域１０６及びｎ型ドレイン領域１０７のそれぞれ一部となるｎ型低濃度層１０６ｂ及びｎ型低濃度層１０７ｂを形成する。例えば、ｎ型不純物としてＡｓを用い、注入エネルギー２ｋｅＶで且つドーズ量１×１０¹⁵ｃｍ^-2の条件にてイオン注入する。

次に、例えば、ＣＶＤ法により厚さ３０ｎｍ程度のシリコン窒化膜を堆積し、異方性エッチングを行なうことにより、ダミーゲート１０５ａの側面上にシリコン窒化膜からなるサイドウォールスペーサー１０９を形成する。更に、フォトリソグラフィ、イオン注入等を用いて、シリコン基板１０１におけるサイドウォールスペーサー１０９の側方に、ｎ型ソース領域１０６及びｎ型ドレイン領域１０７のそれぞれ一部となるｎ型高濃度層１０６ａ及びｎ型高濃度層１０７ａを形成する。例えば、ｎ型不純物としてＡｓを用い、注入エネルギー１０ｋｅＶで且つドーズ量５×１０¹⁵ｃｍ^-2の条件にてイオン注入する。

更に、例えば、窒素雰囲気中、１０００℃で且つ０．１秒の条件にて熱処理を行ない、ｎ型低濃度層１０６ｂ、ｎ型低濃度層１０７ｂ、ｎ型高濃度層１０６ａ及びｎ型高濃度層１０７ａの活性化を行なう。

次に、図３（ｃ）の工程を行なう。ここでは、ダミーゲート１０５ａ及びサイドウォールスペーサー１０９上を含むシリコン基板１０１上の全体に、例えば、ＣＶＤ法を用いて膜厚２００ｎｍのシリコン酸化膜からなる層間絶縁膜１１０を形成する。

次に、図３（ｄ）の工程を行なう。ここでは、ＣＭＰ（chemical mechanical plishing）により、ダミーゲート１０５ａの表面が露出するまで層間絶縁膜１１０を研磨し、平坦化する。平坦化後の層間絶縁膜１１０の膜厚Ｔ１は、例えば、６０ｎｍである。

次に、図４（ａ）の工程を行なう。ここでは、ＴＭＡＨ（Tetramethylammonium hydroxide ）等を用いる選択的エッチングにより、ポリシリコンからなるダミーゲート１０５ａを除去する。その後、フッ化水素等を用いる選択的エッチングにより、シリコン酸化膜からなるダミーゲート絶縁膜１０４ａを除去する。これにより、ゲート電極を形成する部分のｐ型ウェル拡散層１０３を露出させる開口部１１２を形成する。

次に、図４（ｂ）に示すように、フォトリソグラフィ、イオン注入を用いてＮＭＯＳ形成領域に不純物を注入することにより、ｐ型チャネル不純物拡散層１０８を形成してＮＭＯＳトランジスタの閾値電圧調整を行なう。

この際、例えば、ｐ型不純物としてＢを用い、注入エネルギー１２ｋｅＶで且つドーズ量１×１０¹³ｃｍ^-2の条件にてイオン注入する。また、ゲート長方向に傾きを有する角度傾斜注入を行なうことにより、ｎ型ドレイン領域１０７の近傍に、サイドウォールスペーサー１０９の影になってイオン注入が行なわれない部分（第１領域）が生じるようにする。図４（ｂ）において、破線よりも右側（ｎ型ドレイン領域１０７側）の部分がサイドウォールスペーサー１０９の影になる。これにより、チャネル領域１１１のうち、ｎ型ドレイン領域１０７の近傍に長さＬ１のチャネル不純物が（ｐ型チャネル不純物拡散層１０８に比べて）低濃度になった領域を設けると共に、他の領域（第２領域）にｐ型チャネル不純物拡散層１０８を形成することができる。

尚、注入角度θは、シリコン基板１０１の表面の法線に対するチャネル方向への傾きであり、例えばθ＝１５°とする。θは、７°以上で且つ３５°以下の範囲としても良い。

ｐ型チャネル不純物拡散層１０８形成のための注入の際に形成されている層間絶縁膜１１０の膜厚Ｔ１と、注入角度θとによって、ｎ型ドレイン領域１０７側にてサイドウォールスペーサー１０９の影となる長さが幾何学的に決定される。

例えば、図３（ｄ）の工程においてＣＭＰ後の層間絶縁膜１１０の膜厚Ｔ１を６０ｎｍとしているが、これを他の値、例えば９０ｎｍとすると、同じ注入角度θ＝１５°であってもＬ１は長くなる。

先にも説明した通り、Ｌ１は、チャネル長の５０％及び５０ｎｍのいずれか小さい方を上限とするのが良い。そこで、Ｌ１がこの範囲の値となるように、層間絶縁膜１１０の膜厚Ｔ１及び注入角度θを設定すれば良い。

次に、図４（ｃ）の工程を行なう。まず、開口部１１２内及び層間絶縁膜１１０上に沿って、ゲート絶縁膜１０４となる例えば膜厚３ｎｍのＨｆＯ₂ 膜１０４ｂをＡＬＤ法によって堆積する。続いて、ゲート電極１０５となる例えば膜厚３０ｎｍのＴｉＮ膜１０５ｂをＡＬＤ法により形成し、ＨｆＯ₂ 膜１０４ｂを介して開口部１１２内を埋め込む。

次に、図４（ｄ）の工程を行なう。ここでは、ＣＭＰにより、サイドウォールスペーサー１０９が露出するまでＴｉＮ膜１０５ｂ（及びその下のＨｆＯ₂ 膜１０４ｂ）を平坦化する。これにより、ゲート絶縁膜１０４を介してサイドウォールスペーサー１０９の間の開口部１１２を埋め込むゲート電極１０５が形成される。

この後、図示は省略するが、ゲート電極１０５よりも上の層間絶縁膜、配線等を形成する。

以上のようにして、ｎ型ソース領域１０６及びドレイン領域１０７よりも後にゲート電極１０５を形成するゲートラスト構造の半導体装置１００が形成される。更に、このような製造方法によると、ｎ型ソース領域１０６に余分なチャネル不純物が導入されることがないので、ソース抵抗を小さくすることができる。また、ゲート電極１０５及びゲート絶縁膜１０４にチャネル不純物が注入されることがないので、ゲート絶縁膜１０４に関する信頼性寿命の低下を抑制することができる。

次に、以上のような製造方法に関し、シリコン基板１０１上に複数のＮＭＯＳトランジスタを形成する場合の例を説明する。

図５は、複数のＮＭＯＳトランジスタを有する半導体装置１００を製造するために用いるマスクレイアウトの一例である。当該レイアウトは、第１のＮＭＯＳトランジスタ２１１ａと、第２のＮＭＯＳトランジスタ２１１ｂとを含む。

第１のＮＭＯＳトランジスタ２１１ａは、素子分離領域２０２に囲まれた第１のＮＭＯＳトランジスタ形成領域２１２ａと、第１のゲート電極２０５ａと、第１のＮＭＯＳトランジスタ形成領域２１２ａにおける第１のゲート電極２０５ａの一方及び他方に形成された第１のソース領域２０６ａ及び第１のドレイン領域２０７ａを含む。

第２のＮＭＯＳトランジスタ２１１ｂは、素子分離領域２０２に囲まれた第２のＮＭＯＳトランジスタ形成領域２１２ｂと、第２のゲート電極２０５ｂと、第２のＮＭＯＳトランジスタ形成領域２１２ｂにおける第２のゲート電極２０５ｂの一方及び他方に形成された第２のソース領域２０６ｂ及び第２のドレイン領域２０７ｂを含む。

また、図５のマスクレイアウトにおいて、複数のＮＭＯＳトランジスタ（２１１ａ、２１１ｂ）のゲート電極（２０５ａ、２０５ｂ）が同じ方向に延伸するように配置されている。更に、複数のＮＭＯＳトランジスタは、それぞれのゲート電極（２０５ａ、２０５ｂ）に対して同じ側（図５においては左側）にソース領域（２０６ａ、２０６ｂ）を備えている。

図３（ａ）〜（ｄ）及び図４（ａ）〜（ｄ）に示した製造方法により半導体装置を製造する際に、図５に示すマスクレイアウトを用いたとする。この場合、一度の角度傾斜注入により、複数のＮＭＯＳトランジスタにおいて、チャネル領域１１１の内のうちドレイン領域（２０７ａ、２０７ｂ）側に低濃度の領域を残し且つ他の領域にｐ型チャネル不純物拡散層（図１等を参照）を形成することができる。

従って、処理不要の領域をレジストによりカバーするためのリソグラフィ工程、イオン注入工程等を増やすこと無しに、図１に示したＭＩＳＦＥＴと同様のＮＭＯＳトランジスタが複数備えられた半導体装置を製造することができる。

レジスト除去を繰り返すと、サイドウォールスペーサー１０９の膜厚、開口部１１２に露出する部分のシリコン基板１０１の膜厚等（図１等を参照）が変動する。図５のマスクレイアウトを用いる場合、このような膜厚の変動を避けることができ、ゲート方向の向きに依存する特性ばらつきを小さくすることができる。

（変形例）
図６は、図５に示すマスクレイアウトの変形例を示す図である。当該マスクレイアウトにおいて、第２のＮＭＯＳトランジスタ２１１ｂは、第１のＮＭＯＳトランジスタ２１１ａとは反対側に第２のソース領域２０６ｂ及び第２のドレイン領域２０７ｂをそれぞれ有している。その他の点については、図５に示すマスクレイアウトと同様であり、同じ符号を用いている。

このようなマスクレイアウトを用いる場合、二度の角度傾斜注入により、複数のＮＭＯＳトランジスタにおいて、チャネル領域１１１の内のうちドレイン領域（２０７ａ、２０７ｂ）側に低濃度の領域を残し且つ他の領域にｐ型チャネル不純物拡散層１０８を形成することができる（図１等を参照）。

尚、第１のＮＭＯＳトランジスタ２１１ａに関してチャネル不純物拡散層を形成する際には、第２のＮＭＯＳトランジスタ２１１ｂのチャネル領域をレジストにより覆う。同様に、第２のＮＭＯＳトランジスタ２１１ｂに関してチャネル不純物拡散層を形成する際には、第１のＮＭＯＳトランジスタ２１１ａのチャネル領域をレジストにより覆う。

各ＮＭＯＳトランジスタにおいてゲート電極に対するソース領域の位置が統一されている図５のレイアウトと比べると、イオン注入の回数は多くなり、それに伴う工程も増加する。しかしながら、各ＮＭＯＳトランジスタにおけるゲート電極の延伸方向が統一されていない場合に比べると、イオン注入等の工程数は少なくなっている。従って、この場合にも、工程数を抑制し且つ特性ばらつきを小さくすることが可能である。

尚、以上の実施形態において、ＭＩＳＦＥＴとしてはＮＭＯＳＦＥＴを例として説明した。しかしながら、ＰＭＯＳＦＥＴであっても良い。また、ゲート長が４０ｎｍの場合を例としたが、これ以外のゲート長を有する場合にも同様の効果を得ることができる。

以上に説明した通り、本開示の半導体装置及びその製造方法は、ＭＩＳＦＥＴにおいてドレイン領域近傍の電界を緩和することができるので、インパクトイオン化による信頼性寿命の低下を抑制することができ、特に、ホットキャリアを抑制する必要の高い、高信頼性が要求される半導体装置及びその製造方法として有用である。

１００ 半導体装置
１０１ シリコン基板
１０２ 素子分離層
１０３ ｐ型ウェル拡散層
１０４ ゲート絶縁膜
１０４ａ ダミーゲート絶縁膜
１０４ｂ ＨｆＯ₂ 膜
１０５ ゲート電極
１０５ａ ダミーゲート
１０５ｂ ＴｉＮ膜
１０６ ｎ型ソース領域
１０６ａ ｎ型高濃度層
１０６ｂ ｎ型低濃度層
１０７ ｎ型ドレイン領域
１０７ａ ｎ型高濃度層
１０７ｂ ｎ型低濃度層
１０８ ｐ型チャネル不純物拡散層
１０９ サイドウォールスペーサー
１１０ 層間絶縁膜
１１１ チャネル領域
１１２ 開口部
２０２ 素子分離領域
２０５ａ 第１のゲート電極
２０５ｂ 第２のゲート電極
２０６ａ 第１のソース領域
２０６ｂ 第２のソース領域
２０７ａ 第１のドレイン領域
２０７ｂ 第２のドレイン領域
２１１ａ 第１のＮＭＯＳトランジスタ
２１１ｂ 第２のＮＭＯＳトランジスタ
２１２ａ 第１のＮＭＯＳトランジスタ形成領域
２１２ｂ 第２のＮＭＯＳトランジスタ形成領域

Claims (9)

1. 少なくとも１つのＭＩＳＦＥＴを備える半導体装置において、
   前記ＭＩＳＦＥＴは、
   第１導電型の半導体基板と、
   前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
   前記半導体基板における前記ゲート電極の一方の側方に形成された第２導電型のソース領域と、
   前記半導体基板における前記ゲート電極の他方の側方に形成された第２導電型のドレイン領域と、
   前記半導体基板における前記ゲート電極の下方に位置し且つ前記ソース領域及び前記ドレイン領域に挟まれたチャネル領域とを備え、
   前記ゲート絶縁膜は、前記ゲート電極の底面下から側面上にまで亘って形成されており、
   前記チャネル領域において、前記ドレイン領域近傍の第１領域における不純物濃度は、前記チャネル領域における前記第１領域以外の第２領域における不純物濃度に比べて低いことを特徴とする半導体装置。
2. 請求項１の半導体装置において、
   前記チャネル領域の前記第２領域に形成された第１導電型不純物拡散層を更に備えることを特徴とする半導体装置。
3. 請求項１又は２の半導体装置において、
   請求項１〜３のいずれかの半導体装置において、
   前記ＭＩＳＦＥＴのチャネル長方向について、前記第１領域の寸法は、前記チャネル領域の全長の５０％及び５０ｎｍのうちいずれか小さい方を上限とすることを特徴とする半導体装置。
4. 請求項１〜３のいずれか１つの半導体装置において、
   前記半導体基板上に、前記ＭＩＳＦＥＴが複数形成されており、
   前記複数のＭＩＳＦＥＴは、それぞれの前記ゲート電極が同一方向に延伸するように配置されていることを特徴とする半導体装置。
5. 請求項４の半導体装置において、
   前記複数のＭＩＳＦＥＴは、それぞれの前記ゲート電極に対して同じ側に前記ソース領域を備えることを特徴とする半導体装置。
6. 請求項１〜５のいずれか１つの半導体装置において、
   前記ゲート電極の側面に、前記ゲート絶縁膜を介してサイドウォールスペーサーが形成されていることを特徴とする半導体装置。
7. 第１導電型の半導体基板上に、素子分離領域によって囲まれたＭＩＳＦＥＴ形成領域を規定する工程（ａ）と、
   前記ＭＩＳＦＥＴ形成領域上に、ダミーゲート絶縁膜を形成する工程（ｂ）と、
   前記ダミーゲート絶縁膜上に、ダミーゲートを形成する工程（ｃ）と、
   前記ダミーゲートをマスクとして、前記半導体基板における前記ダミーゲートの一方の側方に第２導電型のソース領域を形成すると共に、他方の側方に第２導電型のドレイン領域を形成する工程（ｄ）と、
   前記工程（ｄ）の後に、前記ダミーゲート及び前記ダミーゲート絶縁膜の周囲を埋め込むように第１絶縁膜を形成する工程（ｅ）と、
   前記工程（ｅ）の後に、前記ダミーゲート及び前記ダミーゲート絶縁膜を除去して、前記半導体基板の表面のチャネル領域を露出させる開口部を形成する工程（ｆ）と、
   前記工程（ｆ）の後に、前記第１絶縁膜をマスクとする角度傾斜注入により、前記開口部に露出したチャネル領域のうちの前記第１絶縁膜の影になる前記ドレイン領域近傍を除く領域に第１導電型不純物を注入する工程（ｇ）と、
   前記工程（ｇ）の後に、前記開口部の底面にゲート絶縁膜を形成する工程（ｈ）と、
   前記開口部における前記ゲート絶縁膜上を埋め込むように、ゲート電極を形成する工程（ｉ）とを備えることを特徴とする半導体装置の製造方法。
8. 請求項７の半導体装置の製造方法において、
   前記工程（ｇ）において、前記角度傾斜注入の傾斜角度θは、７°≦θ≦３５°の範囲であることを特徴とする半導体装置の製造方法。
9. 請求項７又は８の半導体装置の製造方法において、
   前記工程（ｇ）において、前記第１絶縁膜の影になる部分のチャネル長方向の寸法は、前記チャネル領域の全長の５０％及び５０ｎｍのうちいずれか小さい方を上限とすることを特徴とする半導体装置の製造方法。

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