CN110047908B - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供一种半导体器件及其制造方法，通过对源漏凹槽的内表面上的半导体衬底进行致密化处理，以使源漏凹槽的内表面上一定厚度的半导体衬底转变为致密的缓冲扩散层，并结合进一步的底部刻蚀工艺，去除源漏凹槽底部的缓冲扩散层而保留源漏凹槽侧壁的缓冲扩散层，一方面不会降低后续在源漏凹槽中外延生长的源漏结构中的应力层向沟道区引入的应力，另一方面还可以避免所述漏区半导体层中的掺杂离子扩散到沟道区以及栅介质层中，避免结深加大以及掺杂离子再分配，从而改善短沟道效应和反短沟道效应，使其满足器件性能提高的要求。
Description
技术领域
本发明涉及集成电路制造技术领域，尤其涉及一种半导体器件及其制造方法。
背景技术
MOSFET器件等比例缩减至45nm及以下之后，随着晶体管栅极长度的缩小，短沟道效应(SCE)和反短沟道效应(RSCE)成为MOSFET器件性能提高的关键制约因素，FinFET(鳍式场效应管)器件是一种用于22nm及以下工艺节点的先进半导体器件，其可以有效控制器件按比例缩小所导致的难以克服的短沟道效应，它一般包括凸出于半导体衬底表面的鳍(Fin)、覆盖部分所述鳍的顶部和侧壁的栅极堆叠结构以及位于所述栅极堆叠结构两侧的鳍内的源区和漏区，与平面MOSFET器件相比，FinFET器件能够在保持很低的截止电流的同时提高驱动电流，因此能够有效的抑制短沟道效应。但是随着器件尺寸的进一步缩小，FinFET器件仍旧遭受到SCE效应和RSCE效应的影响，目前会通过在所述FinFET器件的栅极堆叠结构两侧的鳍中进行轻掺杂漏极(lightly doped drain，LDD)离子注入，来制作超浅结(ultra shallow junction)，以改善SCE效应和RSCE效应，还会通过非晶化离子注入(pre-amorphization implant，PAI)以及向沟道中引入应力来进一步优化LDD等注入的离子分布，以改善器件性能。然而，在实际中发现，这些方法不能完全消除短沟道效应和高漏电问题，仍然不能满足MOSFET器件性能进一步提高的要求。
发明内容
本发明的目的在于一种半导体器件及其制造方法，能够改善器件的应力沟道性能。
为了实现上述目的，本发明提供一种半导体器件的制造方法，包括以下步骤：
提供一半导体衬底，在所述半导体衬底上形成栅极堆叠结构；
刻蚀所述栅极堆叠结构两侧的半导体衬底，以形成源漏凹槽；
对所述源漏凹槽的内表面进行致密化处理，使所述源漏凹槽内表面上的半导体衬底转变为一层致密的缓冲扩散层；
刻蚀去除所述源漏凹槽底部的缓冲扩散层，并保留所述源漏凹槽侧壁的缓冲扩散层；
在所述源漏凹槽中形成源漏结构。
可选的，所述半导体衬底表面上形成有凸出的鳍，所述栅极堆叠结构位于所述鳍的表面上，所述源漏凹槽形成在所述栅极堆叠结构两侧的鳍中。
可选的，所述致密化处理的工艺为离子注入工艺或等离子体表面处理工艺。
可选的，所述离子注入的浓度为
可选的，所述致密化处理的工艺中所使用的离子或等离子体包括氮，还包含碳和/或氟。
可选的，所述栅极堆叠结构的侧壁上还形成有侧墙，对所述源漏凹槽的内表面进行致密化处理后形成的所述缓冲扩展层在所述源漏凹槽侧壁上的厚度小于所述侧墙的厚度。
可选的，所述源漏凹槽侧壁保留的缓冲扩散层的厚度为1nm～20nm。
可选的，所述源漏结构为单层结构或叠层结构，当所述源漏结构为叠层结构时，所述源漏结构包括依次层叠且实现掺杂离子浓度的纵向梯度变化的多层应力层以及层叠在最顶层的应力层上的重掺杂有源漏离子的硅层，所述有源漏离子的硅层中掺杂的源漏离子浓度高于各层所述应力层中的掺杂离子浓度。
可选的，所述半导体器件包含NMOS晶体管和/或PMOS晶体管，在所述NMOS晶体管中，各层所述应力层为硅碳(SiC)层，各层所述硅碳层中的掺杂离子包括磷(P)、砷(As)和锑(Sb)中的至少一种；在所述PMOS晶体管中，各层所述应力层为硅锗(SiGe)层，各层所述硅锗层中的掺杂离子包括硼(B)、铟(In)和镓(Ga)中的至少一种。
可选的，在形成所述侧墙之后且在形成所述源漏凹槽之前，对所述栅极堆叠结构两侧的半导体衬底，进行轻掺杂源漏区离子注入和/或晕环离子注入；或者，在形成所述源漏凹槽之后且在形成所述缓冲扩散层之前，对所述源漏凹槽周围的半导体衬底进行轻掺杂源漏区离子注入和/或晕环离子注入。
本发明还提供一种半导体器件，其特征在于，包括：
半导体衬底，
栅极堆叠结构，形成在所述半导体衬底上；
源漏凹槽，形成在所述栅极堆叠结构两侧的半导体衬底中；
缓冲扩散层，由所述源漏凹槽侧壁表面上的半导体衬底经过进行致密化处理后转变而成；
源漏结构，形成在所述源漏凹槽中。
可选的，所述半导体器件为FinFET器件，所述半导体衬底表面上形成有凸出的鳍，所述栅极堆叠结构位于所述鳍的表面上，所述源漏凹槽形成在所述栅极堆叠结构两侧的鳍中。
可选的，所述缓冲扩散层中的掺杂的离子包含氮，还包含碳和/或氟。
可选的，所述源漏凹槽侧壁保留的缓冲扩散层的厚度为1nm～20nm。
可选的，所述缓冲扩散层中掺杂的离子浓度为
可选的，所述源漏结构为单层结构或叠层结构，当所述源漏结构为叠层结构时，所述源漏结构包括依次层叠且实现掺杂离子浓度的纵向梯度变化的多层应力层以及层叠在最顶层的应力层上的重掺杂有源漏离子的硅层，所述重掺杂有源漏离子的硅层中掺杂的源漏离子浓度高于各层所述应力层中的掺杂离子浓度。
可选的，所述半导体器件包含NMOS晶体管和/或PMOS晶体管，在所述NMOS晶体管中，各层所述应力层为硅碳(SiC)层，各层所述硅碳层中的掺杂离子包括磷(P)、砷(As)和锑(Sb)中的至少一种；在所述PMOS晶体管中，各层所述应力层为硅锗(SiGe)层，各层所述硅锗层中的掺杂离子包括硼(B)、铟(In)和镓(Ga)中的至少一种。
可选的，所述源漏凹槽周围的半导体衬底中还形成有轻掺杂离子注入区和/或晕环离子注入区。
可选的，所述源漏凹槽的侧壁与所述半导体衬底表面呈“L”形、“C”形或“Σ”形。
可选的，所述半导体器件为高K金属栅极器件，所述栅极堆叠结构包括依次层叠在所述半导体衬底表面上的高K栅介质层、功函数层以及金属栅电极层。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、本发明的半导体器件的制造方法，在源漏凹槽中形成源漏结构之前，先对源漏凹槽的内表面上的半导体衬底进行致密化处理，以使源漏凹槽的内表面上一定厚度的半导体衬底转变为致密的缓冲扩散层，再进一步刻蚀去除源漏凹槽底部的缓冲扩散层而保留源漏凹槽侧壁的缓冲扩散层，源漏凹槽侧壁保留的缓冲扩散层实质上是一种掩埋在沟道区侧壁上的阻挡层，可以避免后续形成源漏结构时源漏结构中的离子从源漏凹槽侧壁扩散到栅极堆叠结构下方的沟道区以及栅极堆叠结构的栅介质层中，避免结深加大以及掺杂离子再分配，从而改善短沟道效应和反短沟道效应，提高器件性能；进一步地，所述源漏结构为叠层结构，且包括依次层叠且实现掺杂离子浓度的纵向梯度变化的多层应力层以及层叠在最顶层的应力层上的重掺杂有源漏离子的硅层，所述重掺杂有源漏离子的硅层中掺杂的源漏离子的浓度高于各层所述应力层中的掺杂离子浓度，能够向沟道区引入应力，增大载流子迁移率，有利于形成更浅的PN结，从而进一步改善短沟道效应和反短沟道效应，提高器件性能；此外，当通过原位掺杂工艺和选择性外延生长工艺形成所述源漏结构时，还可以省去或减少离子注入次数，降低工艺复杂度；进一步地，所述致密化处理的工艺为采用包含氮和包含碳或氟的离子或等离子体的离子注入工艺或等离子体表面处理工艺，可以简化工艺，降低制造成本，适用于14nm及以下节点的MOSFET器件的制造，特别是FinFET器件的制造；
2、本发明的半导体器件，在源漏凹槽侧壁上形成有缓冲扩散层，可以避免源漏结构中掺杂的源漏离子等扩散到沟道区以及栅介质层中，改善了短沟道效应和反短沟道效应，提高了器件性能；此外，所述缓冲扩散层由所述源漏凹槽侧壁上的半导体衬底经过进行致密化处理而转变形成，可以保证源漏凹槽的侧壁形貌，有利于源漏结构的形成，适用于14nm及以下节点的MOSFET器件的性能改善，特别是FinFET器件的性能改善。
3、本发明的半导体器件及其制造方法，可以通过栅极堆叠结构中的功函数层来进一步调整阈值电压，提高高K金属栅极器件的性能。
附图说明
图1是一种MOS晶体管的剖面结构示意图；
图2是本发明具体实施例的半导体器件的制造方法流程图；
图3A至图3E本发明具体实施例的半导体器件的制造过程中的器件剖面结构示意图。
具体实施方式
请参考图1，一种FinFET器件包括半导体衬底100、凸立在半导体衬底100上的鳍100a、覆盖部分鳍100a的顶部和侧壁表面上的栅极堆叠结构101以及形成在所述栅极堆叠结构101两侧的鳍100a中的LDD离子注入区102和源漏区(即源区和漏区)103，源漏区103的形成过程可以包括：刻蚀所述栅极堆叠结构101两侧的鳍100a以形成源漏凹槽；通过选择性外延生长工艺直接在所述源漏凹槽中外延生长源漏应力层(PMOS晶体管时为硅锗，NMOS晶体管时为硅碳)，进而形成嵌入式的源漏区103。
正如背景技术中所说，随着晶体管栅极长度的缩小，例如进入到14nm技术节点后，短沟道效应(SCE)和反短沟道效应(RSCE)影响了FinFET器件性能提高。目前业界一般是在刻蚀鳍100a而形成源漏凹槽之前，先在所述栅极堆叠结构101两侧的鳍100a中通过轻掺杂漏极(lightly doped drain，LDD)离子注入来形成LDD离子注入区102，以制作超浅结(ultra shallow junction)，来改善短沟道效应(SCE)和反短沟道效应(RSCE)，但是，本领域技术人员熟知的普通的LDD离子注入工艺中掺入的杂质离子会撞击鳍100a中的硅晶格而产生较多的空隙缺陷(interstitial defects)，这些空隙缺陷在快速退火时将成为源漏离子向半导体衬底100和沟道区中扩散的路径，使得嵌入式的源漏区103中的离子(例如硼等离子)容易扩散到半导体衬底100和沟道区域，加大结深，同时引起杂质离子再分配，使得MOS晶体管反而遭遇严重的SCE效应和DIBL(Drain induction barrier lower，漏感应势垒降低)效应，还影响晶体管沟道迁移率、结电容和结漏电，导致源漏区的电阻增大、源漏之间的击穿电压降低。另外，如果嵌入式的源漏区103中的离子从LDD离子注入区102扩散到栅介质层中，则会导致栅介质层的电学性能不稳定，降低器件的电学性能表现。为了改善LDD离子注入工艺引起的问题，目前采用的手段有两种：一是调整LDD离子的注入能量或剂量来补偿器件性能；二是优化LDD工艺过程，如非晶化离子注入(pre-amorphization implant，PAI)，以减少漏电流Isoff等；然而，这两种手段仍然不能使SCE和漏电流降低到器件性能要求。
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明，然而，本发明可以用不同的形式实现，不应只是局限在所述的实施例。
请参考图2，本发明提供一种半导体器件的制造方法，包括以下步骤：
S1，提供一半导体衬底，在所述半导体衬底上形成栅极堆叠结构以及覆盖在所述栅极堆叠结构侧壁上的侧墙；
S2，刻蚀所述栅极堆叠结构和侧墙两侧的半导体衬底，以形成源漏凹槽；
S3，对所述源漏凹槽的内表面进行致密化处理，使所述源漏凹槽内表面的半导体衬底变为一层致密的缓冲扩散层；
S4，刻蚀去除所述源漏凹槽底部的缓冲扩散层，并保留所述源漏凹槽侧壁的缓冲扩散层；
S5，在所述源漏凹槽中形成源漏结构。
请参考图3A，步骤S1中，首先，提供一半导体衬底300，所述半导体衬底300为后续工艺提供工作平台，可以为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底或一基底表面上有一定厚度的半导体外延层的半导体衬底等本领域技术人员熟知的任一半导体衬底。所述半导体衬底300中可以形成有器件隔离结构300c和阱区(未图示)，所述阱区经过离子注入工艺形成，所述阱区内的掺杂离子类型与后续形成的源漏结构中的掺杂离子类型(也可以说是导电类型)相反，即源漏结构与阱区之间构成PN结。此外，本实施例中待形成的半导体器件为FinFET器件，所述半导体衬底300中形成有若干凸起的鳍(Fin)300b以及位于相邻两鳍300b之间且表面齐平于或低于鳍300b顶部表面的隔离结构300c。当半导体衬底300为一基底300a表面上有一定厚度的半导体外延层的半导体衬底，所述鳍300b可以通过刻蚀基底300a表面上的半导体外延层)形成，具体地，先刻蚀基底300a表面上的半导体外延层至一定深度或者至基底300a表面或者至基底300a一定深度而形成鳍300b，然后沉积隔离材料并化学机械平坦化所述隔离材料以暴露出所述鳍300b的顶部表面，从而形成顶部表面与鳍300b顶部表面齐平的隔离结构300c；或者，先刻蚀基底300a表面上的半导体外延层至一定深度或者至基底300a表面或者至基底300a一定深度而形成沟槽，然后沉积隔离材料并化学机械平坦化所述隔离材料以暴露出所述鳍300b的顶部表面，并进一步回刻蚀所述隔离材料至所述半导体外延层中一定深度，高出剩余的隔离材料的顶部的半导体外延层即形成凸起的鳍300b，而剩余的隔离材料成为鳍300b之间的隔离结构300c。在本发明的其他实施例中，所述鳍300b还可以通过外延工艺形成，具体地，先在半导体衬底300表面上形成具有若干沟槽的图形化硬掩膜层，然后在所述沟槽中外延生长不同于半导体衬底300的半导体外延层，去除所述图形化硬掩膜层后，外延生长的半导体外延层即为半导体衬底300表面上的凸起的鳍。
然后，请参考图3A，在步骤S1中，在所述半导体衬底300的表面上依次形成栅极堆叠结构301(覆盖部分鳍300b的顶部和侧壁)和侧墙302(即偏移侧墙，offset spacer)，所述栅极堆叠结构301可以包括栅介质层301a和栅电极层301b，栅介质层301a和栅电极层301b的形成工艺包括：采用沉积工艺或者热氧化工艺等在半导体衬底300表面形成栅介质膜以及位于栅介质膜表面上的栅电极膜；采用光刻和刻蚀工艺去除部分栅电极膜和栅介质膜，在半导体衬底300表面形成栅电极层301b和栅介质层301a。所述栅介质层301a的材料可以为可包括二氧化硅(SiO2)，所述栅电极层301b的材料可以为多晶硅，由此形成多晶硅栅极堆叠结构，在一实施例中，所述多晶硅栅极堆叠结构可以直接用作形成晶体管的栅极结构，在另一实施例中，所述多晶硅栅极堆叠结构仅仅用作伪栅结构，后续需要通过后栅工艺(Gate Last)将其替换为高K金属栅极(HKMG，High K Metal Gate)结构，即后续去除所述多晶硅栅极堆叠结构，并以高K栅介质层(例如为氧化铪等)、功函数层和金属栅电极层(例如包括钨、镍或钛等金属形成的金属层、氮化钛等导电性金属氮化物层、氧化铱等导电性金属氧化物层和硅化钛等金属硅化物层中的一种或多种)替代，以形成高K金属栅极。在又一实施例中，所述栅介质层301a可以为高K栅介质层，所述栅电极层301b可以为金属栅电极层，所述栅电极层301b和栅介质层301a后续用作形成晶体管的高K金属栅极结构，即所述栅电极层301b和栅介质层301a通过先栅工艺(Gate First)形成，所述栅电极层301b和栅介质层301a之间还有用于调整阈值电压的功函数层(未图示)，所述功函数层和所述栅介质层301a之间还有至少一层用于阻挡栅电极层301b以及功函数层中的金属向栅介质层301a中扩散的金属阻挡层，所述功函数层和栅电极层301b之间还有至少一层用于阻挡栅电极层301b中的金属向下扩散的金属阻挡层。所述侧墙302用于保护所述栅极堆叠结构301的侧壁，可以是单层结构，也可以是叠层结构，其材料包括氧化硅、氮化硅和氮氧化硅中的至少一种，即所述侧墙302可以包括至少一层氧化物层和/或至少一层氮化物层。所述侧墙302的形成过程包括：在栅极堆叠结构301和半导体衬底300的表面上沉积一定厚度的侧墙材料；采用侧墙刻蚀工艺刻蚀所述侧墙材料，以在栅极堆叠结构301的侧壁上形成侧墙302。在本发明的其他实施例中，所述栅极堆叠结构还可以是半导体-氧化物-氮化物-氧化物-半导体(SONOS)层叠栅结构。
请继续参考图3B，步骤S2中，可以先采用原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺或炉管工艺(furnance)等，在半导体衬底300(即图3B中的鳍300b)、侧墙302以及栅极堆叠结构301的表面上沉积用于刻蚀源漏凹槽的掩膜层(未图示)，在后续刻蚀栅极堆叠结构301和侧墙302两侧的半导体衬底300形成源漏凹槽303时，所述掩膜层可以对其他区域以及栅极堆叠结构301和侧墙302进行遮蔽保护，所述掩膜层的材料可以包括氧化硅、氮化硅和氮氧化硅中的至少一种。之后，通过光刻胶涂覆、曝光、显影等光刻工艺在所述掩膜层表面上形成图案化光刻胶(未图示)，所述图案化光刻胶中的图案定义出了半导体衬底300待刻蚀形成源漏凹槽303的区域；然后以所述图案化光刻胶为掩膜，采用湿法刻蚀、干法刻蚀或干法刻蚀加湿法刻蚀的刻蚀工艺刻蚀掩膜层以及半导体衬底300，刻蚀停止在鳍300b中一定深度或基底300a上表面或者基底300a中一定深度，以形成源漏凹槽303，源漏凹槽303的侧壁与所述半导体衬底表面呈“L”形、“C”形或“Σ”形，本实施例中刻蚀停止在基底300a的表面，在栅极堆叠结构301和侧墙302两侧的鳍300b中形成侧壁与所述半导体衬底300表面呈“L”形的源漏凹槽303；接着，可以通过氧灰化工艺去除图案化光刻胶，所述掩膜层可以被保留下来以保护其他区域在后续工艺中不受影响，源漏凹槽303靠近栅极对的结构301的侧壁，可以与侧墙302远离栅极堆叠结构301的侧壁齐平，也可以为到达所述侧墙302远离栅极堆叠结构301的侧壁下方。在本发明的其他实施例中，也可以直接以栅极堆叠结构301和侧墙302为掩膜，刻蚀栅极堆叠结构301和侧墙302两侧的鳍300b，以形成源漏凹槽303。
请参考图3C，在步骤S3中，可以采用离子注入工艺来对源漏凹槽303内表面的半导体衬底300(包括暴露出的基底300a的上表面和鳍300b的侧壁)进行致密化处理，使得一定厚度的半导体衬底300和注入的离子结合，形成相对半导体衬底300致密的缓冲扩散层304，通过离子注入工艺形成的缓冲扩散层304的厚度可以被精确控制，具体地：首先，采用包含氮的离子对所述源漏凹槽303侧壁上的鳍300b以及底部的基底300a进行倾斜离子注入，离子注入方向与半导体衬底300的表面上的法线所呈的夹角为10度～30度，例如为15度或20度或25度，注入的离子除了氮以外，还可以包括碳、氟或者碳和氟的组合。然后，对注入的离子进行退火处理，使得注入的离子在源漏凹槽303内表面扩散均匀，所述退火处理的工艺可以是激光脉冲退火、尖峰退火或者激光脉冲退火和尖峰退火的组合，退火温度为650摄氏度～950摄氏度。注入的包含氮的离子能够减少鳍300b侧壁上的空隙缺陷，使其变得更加致密，具有阻挡后续形成的源漏结构中的离子向半导体衬底300和栅介质层301a中扩散的能力，还能够使刻蚀后的源漏凹槽303a较为尖锐的内表面轮廓变得圆滑，有利于后续源漏结构的填充。本实施例中，所述缓冲扩散层304中掺杂的离子浓度可以为
当源漏凹槽303靠近栅极对的结构301的侧壁与侧墙302远离栅极堆叠结构301的侧壁齐平时，形成的所述缓冲扩展层304在所述源漏凹槽303侧壁上的厚度小于所述侧墙302的厚度，以保证后续从缓冲扩散层304中穿过的微量的源漏结构的离子也不能到达栅极堆叠结构301底部。在本发明的其他实施例中，还可以采用含氮的等离子体对来对源漏凹槽303内表面的半导体衬底300进行致密化处理(即等离子体表面处理)，使得等离子体与源漏凹槽303表面较薄厚度的半导体衬底300结合，形成相对半导体衬底300致密的缓冲扩散层304，这种工艺形成的缓冲扩散层304的厚度可以由等离子体表面处理的工艺时间、等离子体的浓度来决定。选用含氮的离子或等离子体来使源漏凹槽303内表面上的半导体衬底300转变为缓冲扩散层304,一方面氮比较容易获得，可以节约成本，另一方面利用氮和硅相对容易结合以及氮原子相对较小的特点，来缩短工艺时间，尽快形成所需厚度的缓冲扩散层304。
然后，请参考图3D，在步骤S4中，可以采用干法刻蚀工艺刻蚀去除所述源漏凹槽303的底部的缓冲扩散层(即去除基底300a表面上的缓冲扩散层)，而保留所述源漏凹槽303侧壁一定厚度的缓冲扩散层304(即暴露鳍300b侧壁上的缓冲扩散层)，缓冲扩散层304保留厚度例如为1nm～20nm，此时，仅仅在所述源漏凹槽303侧壁保留有缓冲扩散层304，且所述源漏凹槽303的深度相对步骤S2时变深，一方面可以利用侧壁保留的缓冲扩散层304阻挡后续形成的源漏结构中的硼或磷等掺杂离子向沟道区和栅介质层301a中扩散，另一方面还可以使后续源漏凹槽中外延生长的源漏半导体层和半导体衬底层叠形成具有应力的源漏结构，能够最大程度地向沟道区中引入应力，提高器件性能。
请参考图3E，在步骤S5中，首先，可以通过选择性外延生长工艺继续在侧壁上形成有缓冲扩散层304a的源漏凹槽303的表面上依次外延生长一层第一应力层305a和第二应力层305b，第一应力层305a和第二应力层305b作为两层应力层，材质相近，但是其中的元素种类和/或元素含量比不同，第一应力层305a可以作为后续的第二应力层305b和基底300a之间的过渡，能够使源漏凹槽303较为尖锐的底角轮廓变得圆滑，进而使第二应力层305b的附着界面质量和生长情况更好。本实施例中，当所述基底300a为硅基底且待形成的器件为PMOS晶体管时，第一应力层305a和第二应力层305b均为掺杂的硅锗，第一应力层305a的掺杂离子种类等于或少于第二应力层305b中的掺杂离子种类，且第二应力层305b的掺杂离子的总浓度比第一应力层305a中的掺杂离子的总浓度高，第一应力层305a和第二应力层305b中掺杂的离子可以是硼、硼和铟中的至少一种，即第一应力层305a和第二应力层305b的材质可以选自硅锗、硅锗硼、硅锗镓、硅锗铟、硅锗硼铟、硅锗硼镓或硅锗硼镓铟。当所述基底300a为硅基底且待形成的半导体器件为NMOS晶体管时，第一应力层305a和第二应力层305b均为掺杂的碳硅，第一应力层305a的掺杂离子种类等于或少于第二应力层305b中的掺杂离子种类，且第二应力层305b的掺杂离子的总浓度比第一应力层305a中的掺杂离子的总浓度高，第一应力层305a和第二应力层305b中掺杂的离子可以是磷、砷和锑中的至少一种，即第一应力层305a和第二应力层305b的材质可以选自硅碳、碳硅磷、碳硅砷、碳硅锑、碳硅磷砷、碳硅磷锑或碳硅磷锑砷。此外，当源漏凹槽303的侧壁呈∑形或L形时，第一应力层305a填充后，具有第一应力层305a的源漏凹槽303变为光滑的U形开口，即第一应力层305a的上表面为光滑的U形，由此为第二应力层305b的形成提供更好的工艺表面。需要说明的是，第一应力层305a和第二应力层305b中掺杂的离子，可以采用原位掺杂工艺掺入，即在源漏凹槽中外延生长各层应力层的过程中掺入所需的离子来形成第一应力层305a和第二应力层305b中掺杂的离子；也可以采用离子注入结合退火处理的工艺来形成，即在在源漏凹槽中外延生长一定厚度的各层应力层后，对所述应力层进行掺杂离子的离子注入和退火处理，来形成第一应力层305a和第二应力层305b中掺杂的离子。此外，第一应力层305a的厚度相对第二应力层305b较薄，第二应力层305b的顶部与周围的器件隔离结构300c的顶部齐平或者略低于周围的器件隔离结构300c的顶部。
请继续参考图3E，在步骤S5中，接着，采用选择性外延生长工艺和掺杂工艺在第二应力层305b表面上形成重掺杂的硅层305c，以完成源漏结构的制作，硅层305c作为盖层，可以延伸到器件隔离结构300c的顶部上。硅层305c的材质与基底300a相同，并重掺杂有源漏离子，即当基底300为硅时，硅层305c为重掺杂有源漏离子的硅层。所述重掺杂可以通过原位掺杂工艺或者离子注入结合退火处理的工艺实现，且所述硅层305c中掺杂的源漏离子浓度大于第一应力层305a、第二应力层305b中的掺杂离子浓度。此时第一应力层305a、第二应力层305b以及硅层305c组成源漏结构305，由于缓冲扩散层304仅仅位于源漏结构305靠近栅极堆叠结构301的侧壁上(即位于源漏结构与沟道区的交界面上)，因此能够阻挡源漏结构305中的掺杂离子向中间的沟道区和栅介质层301a中扩散，在沟道区边缘形成更浅的PN结，提高栅极堆叠结构的沟道控制能力，从而减少漏电流，降低SCE效应和RSCE效应，改善器件性能，另外，第一应力层305a、第二应力层305b夹在基底300a和硅层305c上下两层硅之间，能够在上下两侧产生晶格失配，进而向沟道中引入更大的应力，能够增强载流子迁移率，进一步提高器件性能。此外，当通过原位掺杂工艺和选择性外延生长工艺形成各层所述应力层和硅层305c时，还可以省去或减少离子注入次数，降低工艺复杂度。
在本发明的其他实施例中，根据器件性能的要求，步骤S5在源漏凹槽303中形成的源漏结构还可以是单层结构，也可以是包括依次层叠且实现掺杂离子浓度的纵向梯度变化的三层以上的应力层以及层叠在最顶层的应力层上的重掺杂有源漏离子的硅层，所述重掺杂的源漏离子的浓度高于各层所述应力层中的掺杂离子浓度。
在后栅工艺中，在形成源漏结构305后，可以进行层间电介质(ILD)层沉积，并对层间电介质层进行化学机械抛光(CMP)至暴露出栅极堆叠结构301中的多晶硅栅电极层301b的顶部；然后去除多晶硅栅电极层301b，形成栅极槽，在所述栅极槽中依次填充功函数层和电极金属(当栅极槽底部无高K栅介质层时，需要依次填充高K栅介质层、功函数层和金属)，并执行金属栅化学机械抛光，从而形成高K金属栅极结构。
此外，为了进一步改善器件性能，请继续参考图3B，在步骤S2之前或者之后中，还可以采用倾斜离子注入工艺对源漏凹槽303周围的半导体衬底300进行LDD(轻掺杂源漏区)离子注入和/或HALO(晕环)离子注入，形成轻掺杂离子注入区(未图示)和/或晕环离子注入区(未图示)，轻掺杂离子注入区/或晕环离子注入区(未图示)可以在一定程度上抑制后续形成源漏结构内的掺杂离子向栅极堆叠结构301底部的鳍300b(即沟道区)内扩散，以此抑制短沟道效应。具体地，在刻蚀栅极堆叠结构301和侧墙302两侧的半导体衬底300以形成源漏凹槽303之前，可以采用倾斜离子注入工艺对所述栅极堆叠结构301和侧墙302两侧的半导体衬底300进行LDD离子注入和/或HALO离子注入，形成轻掺杂离子注入区(未图示)和/或晕环离子注入区(未图示)，而所述侧墙302可以定义出所述轻掺杂离子注入区与栅极堆叠结构301之间的距离；或者，在刻蚀形成源漏凹槽303之后，采用倾斜离子注入工艺对所述源漏凹槽303周围的半导体衬底(主要是靠近栅极堆叠结构301一侧的半导体衬底300)进行LLDD离子注入和/或HALO离子注入，形成轻掺杂离子注入区(未图示)和/或晕环离子注入区(未图示)。其中，所述轻掺杂离子注入区(未图示)和/或晕环离子注入区(未图示)内的掺杂离子类型与后续形成的源漏结构的掺杂离子相同，且所述轻掺杂离子注入区内的掺杂离子浓度低于后续形成的源漏结构的掺杂离子浓度，以此减少源漏结构的掺杂离子向基底300a和沟道区的扩散。而且，所述轻掺杂离子注入区(未图示)和/或晕环离子注入区(未图示)的深度可以小于或者大于后续形成的源漏结构的深度。当所形成的半导体器件为PMOS晶体管时，所述轻掺杂离子注入区(未图示)和/或晕环离子注入区(未图示)内的掺杂离子主要为P型离子，所述P型离子包括硼离子、镓离子和铟离子中的至少一种。当所形成的半导体器件为NMOS晶体管，则所述轻掺杂离子注入区(未图示)和/或晕环离子注入区(未图示)内的掺杂离子主要为N型离子，包括磷离子、砷离子和锑离子中的至少一种。所述LDD离子注入工艺可以是无碳离子和/或无氟离子共注入的LDD离子注入工艺，也可以是共注入碳离子和/或氟离子的LDD离子注入工艺，其中，LDD离子注入工艺中共注入碳离子和/或氟离子，可以抑制LDD注入的P型离子或N型离子的扩散，同时减少空隙缺陷，降低TED效应以及漏电流。
需要说明的是，上述实施例中，虽然以FinFET器件的制造为例进行了详细的说明，但是本发明的方案并不仅仅限定于FinFET器件的制造，也适用于一些平面MOSFET器件的制造。
综上所述，本发明的半导体器件的制造方法，通过对源漏凹槽的内表面上的半导体衬底进行致密化处理，以使源漏凹槽的内表面上一定厚度的半导体衬底转变为致密的缓冲扩散层，并结合进一步的底部刻蚀工艺，去除源漏凹槽底部的缓冲扩散层而保留源漏凹槽侧壁的缓冲扩散层，一方面不会降低后续在源漏凹槽中外延生长的源漏结构中的应力层向沟道区引入的应力，另一方面还可以避免所述漏区半导体层中的掺杂离子扩散到沟道区以及栅介质层中，避免结深加大以及掺杂离子再分配，从而改善短沟道效应和反短沟道效应，使其满足器件性能提高的要求，适用于FinFET器件等三维MOSFET器件的制造，也适用于平面MOSFET器件的制造。
请参考图3E，本发明还提供一种半导体器件，包括：半导体衬底300，栅极堆叠结构301和侧墙302，源漏凹槽303以及源漏结构305。
所述半导体器件可以是FinFET器件，所述半导体衬底300中可以形成有阱区、器件隔离结构(例如浅沟槽隔离结构STI)303c以及凸起直立的鳍(Fin)300b。所述栅极堆叠结构301和侧墙303可以形成在所述鳍300b上，所述栅极堆叠结构301可以包括依次形成在所述半导体衬底300表面上的栅介质层301a和栅电极层301b，所述栅介质层301a包括高K栅介层或氧化硅栅介质层，所述栅电极层301b为多晶硅栅极层或者金属栅电极层；当所述栅介质层301a包括高K栅介层且所述栅电极层301b为金属栅电极层时，所述栅极堆叠结构301还包括形成在所述高K栅介质层和金属栅电极层之间的功函数层(未图示)。所述侧墙302位于所述栅极堆叠结构301的侧壁上，可以是单层侧墙。也可以是叠层结构(即多层堆叠的复合侧墙)，所述侧墙302的材质选自氧化硅、氮化硅和氮氧化硅中的至少一种。
所述源漏凹槽303的侧壁呈“L”形、“C”形或“Σ”形。当所述半导体衬底300中形成有凸出的鳍300b时，所述栅极堆叠结构301和所述侧墙302位于所述鳍300b的表面上，所述源漏凹槽303形成在所述栅极堆叠结构301和侧墙302两侧的鳍300b中。可选的，所述源漏凹槽303周围的半导体衬底300中还形成有轻掺杂离子注入区(未图示)和/或晕环离子注入区(未图示)。
所述缓冲扩散层304形成在所述栅极堆叠结构301和侧墙302下方的源漏凹槽303的侧壁上，其由所述源漏凹槽303侧壁表面上的半导体衬底经过进行致密化处理后转变而成，其沿半导体衬底300表面的方向上的厚度例如为1nm～20nm，所述致密化处理的工艺为离子注入工艺或等离子体表面处理工艺，所述致密化处理所使用的离子或等离子体包括氮，还包括碳和氟中的至少一种，所述缓冲扩散层304中掺杂的离子浓度可以为
源漏结构305包括依次层叠的多层应力层以及层叠在最顶层的应力层上的重掺杂有源漏离子的硅层。所述多层应力层中的掺杂离子浓度的纵向梯度变化，即在沿从半导体衬底300下表面至所述半导体衬底300的上表面的方向，上层应力层中的掺杂离子总浓度大于下层应力层中的掺杂离子总浓度，此外，所重掺杂有源漏离子的硅层中掺杂的源漏离子的浓度高于各层所述应力层中的掺杂离子浓度。当所述半导体器件包含NMOS晶体管和/或PMOS晶体管时，在所述NMOS晶体管中，各层所述应力层为硅碳(SiC)层，各层所述硅碳层中的掺杂离子包括磷(P)、砷(As)和锑(Sb)中的至少一种；在所述PMOS晶体管中，各层所述应力层为硅锗(SiGe)层，各层所述硅锗层中的掺杂离子包括硼(B)、铟(In)和镓(Ga)中的至少一种。本实施例中，源漏结构305包括依次层叠的第一应力层305a、第二应力层305b和重掺杂有源漏离子的硅层305c，且所述硅层305c中重掺杂的源漏离子浓度大于第一应力层305a、第二应力层305b中的掺杂离子浓度。第一应力层305a和第二应力层305b材质相近，但是其中的元素种类和/或元素含量比不同，第一应力层305a可以作为后续的第二应力层305b和基底300a之间的过渡，能够使源漏凹槽303较为尖锐的底角轮廓变得圆滑，进而使第二应力层305b的附着界面质量和生长情况更好，当所述基底300a为硅基底且待形成的器件为PMOS晶体管时，第一应力层305a和第二应力层305b均为掺杂的硅锗，第一应力层305a的掺杂离子种类等于或少于第二应力层305b中的掺杂离子种类，且第二应力层305b的掺杂离子的总浓度比第一应力层305a中的掺杂离子的总浓度高，从而实现所述的掺杂离子浓度的纵向梯度变化，第一应力层305a和第二应力层305b中掺杂的离子可以是硼、硼和铟中的至少一种，即第一应力层305a和第二应力层305b的材质可以选自硅锗、硅锗硼、硅锗镓、硅锗铟、硅锗硼铟、硅锗硼镓或硅锗硼镓铟；当所述基底300a为硅基底且待形成的半导体器件为NMOS晶体管时，第一应力层305a和第二应力层305b均为掺杂的碳硅，第一应力层305a的掺杂离子种类等于或少于第二应力层305b中的掺杂离子种类，且第二应力层305b的掺杂离子的总浓度比第一应力层305a中的掺杂离子的总浓度高，从而实现所述的掺杂离子浓度的纵向梯度变化，第一应力层305a和第二应力层305b中掺杂的离子可以是磷、砷和锑中的至少一种，即第一应力层305a和第二应力层305b的材质可以选自硅碳、碳硅磷、碳硅砷、碳硅锑、碳硅磷砷、碳硅磷锑或碳硅磷锑砷。
由上所述，本发明的半导体器件，在源漏凹槽侧壁上形成有缓冲扩散层，可以避免源漏结构中掺杂的源漏离子等扩散到沟道区以及栅介质层中，改善了短沟道效应和反短沟道效应，提高了器件性能；此外，所述缓冲扩散层由所述源漏凹槽侧壁上的半导体衬底经过进行致密化处理而转变形成，可以保证源漏凹槽的侧壁形貌，有利于源漏结构的形成，适用于14nm及以下节点的MOSFET器件的性能改善，特别是FinFET器件的性能改善。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (11)
1.一种半导体器件的制造方法，其特征在于，包括以下步骤：
提供一半导体衬底，在所述半导体衬底上形成栅极堆叠结构，所述半导体衬底表面上形成有凸出的鳍，所述栅极堆叠结构位于所述鳍的表面上；
刻蚀所述栅极堆叠结构两侧的鳍，以形成源漏凹槽，所述源漏凹槽形成在所述栅极堆叠结构两侧的鳍中；
对所述源漏凹槽的内表面进行致密化处理，使所述源漏凹槽内表面的半导体衬底变为一层致密的缓冲扩散层，所述致密化处理的工艺中所使用的离子或等离子体包括氮，还包含碳和/或氟，所述缓冲扩散层中掺杂的离子浓度为1e19/cm3～5e20/cm3；
刻蚀去除所述源漏凹槽底部的缓冲扩散层，并保留所述源漏凹槽侧壁的缓冲扩散层，且所述源漏凹槽侧壁保留的缓冲扩散层的厚度为1nm～20nm；
在所述源漏凹槽中形成源漏结构，所述源漏结构包括第一应力层和第二应力层，且所述第一应力层覆盖在所述缓冲扩散层和所述源漏凹槽的底部上，所述第二应力层覆盖在所述第一应力层中且填满所述源漏凹槽；
其中，所述第一应力层的掺杂离子种类等于或少于所述第二应力层中的掺杂离子种类。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述半导体衬底表面上形成有凸出的鳍，所述栅极堆叠结构位于所述鳍的表面上，所述源漏凹槽形成在所述栅极堆叠结构两侧的鳍中。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，所述栅极堆叠结构的侧壁上还形成有侧墙，对所述源漏凹槽的内表面进行致密化处理后形成的所述缓冲扩展层在所述源漏凹槽侧壁上的厚度小于所述侧墙的厚度。
4.如权利要求1所述的半导体器件的制造方法，其特征在于，所述源漏结构包括依次层叠且实现掺杂离子浓度的纵向梯度变化的多层应力层以及层叠在最顶层的应力层上的重掺杂有源漏离子的硅层，所述重掺杂有源漏离子的硅层中掺杂的源漏离子浓度高于各层所述应力层中的掺杂离子浓度。
5.如权利要求4所述的半导体器件的制造方法，其特征在于，所述半导体器件包含NMOS晶体管和/或PMOS晶体管，在所述NMOS晶体管中，各层所述应力层为硅碳层，各层所述硅碳层中的掺杂离子包括磷、砷和锑中的至少一种；在所述PMOS晶体管中，各层所述应力层为硅锗层，各层所述硅锗层中的掺杂离子包括硼、铟和镓中的至少一种。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，在形成所述侧墙之后且在形成所述源漏凹槽之前，对所述栅极堆叠结构两侧的半导体衬底进行轻掺杂源漏区离子注入和/或晕环离子注入；或者，在形成所述源漏凹槽之后且在形成所述缓冲扩散层之前，对所述源漏凹槽周围的半导体衬底进行轻掺杂源漏区离子注入和/或晕环离子注入。
7.一种半导体器件，其特征在于，所述半导体器件为FinFET器件，包括：
半导体衬底，所述半导体衬底表面上形成有凸出的鳍；
栅极堆叠结构，形成在所述鳍的表面上；
源漏凹槽，形成在所述栅极堆叠结构两侧的鳍中；
缓冲扩散层，由所述源漏凹槽侧壁表面上的半导体衬底经过进行致密化处理后转变而成，所述致密化处理的工艺中所使用的离子或等离子体包括氮，还包含碳和/或氟，所述缓冲扩散层中掺杂的离子浓度为1e19/cm3～5e20/cm3，且所述源漏凹槽侧壁的缓冲扩散层的厚度为1nm～20nm；
源漏结构，形成在所述源漏凹槽中，所述源漏结构包括第一应力层和第二应力层，且所述第一应力层覆盖在所述缓冲扩散层和所述源漏凹槽的底部上，所述第二应力层覆盖在所述第一应力层中且填满所述源漏凹槽；
其中，所述第一应力层的掺杂离子种类等于或少于所述第二应力层中的掺杂离子种类。
8.如权利要求7所述的半导体器件，其特征在于，所述源漏结构包括依次层叠且实现掺杂离子浓度的纵向梯度变化的多层应力层以及层叠在最顶层的应力层上的重掺杂有源漏离子的硅层，所述重掺杂有源漏离子的硅层中掺杂的源漏离子浓度高于各层所述应力层中的掺杂离子浓度。
9.如权利要求8所述的半导体器件，其特征在于，所述半导体器件包含NMOS晶体管和/或PMOS晶体管，在所述NMOS晶体管中，各层所述应力层为硅碳层，各层所述硅碳层中的掺杂离子包括磷、砷和锑中的至少一种；在所述PMOS晶体管中，各层所述应力层为硅锗层，各层所述硅锗层中的掺杂离子包括硼、铟和镓中的至少一种。
10.如权利要求7所述的半导体器件，其特征在于，所述源漏凹槽周围的半导体衬底中还形成有轻掺杂离子注入区和/或晕环离子注入区。
11.如权利要求7所述的半导体器件，其特征在于，所述半导体器件为高K金属栅极器件，所述栅极堆叠结构包括依次层叠在所述半导体衬底表面上的高K栅介质层、功函数层以及金属栅电极层。
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