CN110571154B - 半导体器件的制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件的制造方法，在依次完成鳍片、隔离结构以及栅氧化层的制造之后，才进行阈值电压调整离子注入，这样可以避免在鳍片形成之后对鳍片进行阈值电压调整离子注入的离子在后续的栅氧化层制造工艺中的损失，因此可以增加鳍片中的用于阈值电压调整的离子的保持效率，进而实现更高的阈值电压，改善多阈值电压器件中的阈值电压范围和阈值电压间隔。

Description

半导体器件的制造方法
技术领域
本发明涉及集成电路制造技术领域，尤其涉及一种半导体器件的制造方法。
背景技术
随着MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)关键尺寸的缩小，SCE(Short Channel Effect，短沟道效应)成为一个至关重要的问题。为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(Fin Field Effect Transistor，FinFET)，FinFET通常包括凸出于半导体衬底表面的鳍片、覆盖部分所述鳍片的顶部和侧壁的栅极结构、位于所述栅极结构两侧的鳍片内的源区和漏区。FinFET(Fin Field Effect Transistor，鳍式场效应晶体管)具有良好的栅控能力，能够有效地抑制短沟道效应，因此，在小尺寸的半导体元件设计中通常采用FinFET结构。对于FinFET器件来说，阈值电压(VTH)调整离子注入是一个挑战，在14nm以下节点的FinFET技术中，通常采用改变金属栅极的功函数层的厚度或者阈值电压离子调整注入来实现多阈值电压(Multi-Vth)，而且为了在不同阈值区域之间实现高阈值电压间隔(Vthinterval，或者说高阈值电压调节精度和调节范围)，通常需要使用高剂量的阈值电压离子调整注入，且FinFET器件的关键尺寸(CD)越小，阈值电压离子调整注入的离子剂量越高。这种高剂量的阈值电压离子调整注入会损坏鳍片并引起位错缺陷，导致鳍片中的阈值电压调整离子注入的离子损耗流失问题，从而不能将阈值电压调整到期望的阈值电压。
发明内容
本发明的目的在于提供一种半导体器件的制造方法，能够改善鳍片中的阈值电压调整离子注入的离子损耗流失问题，提升器件性能。
为了实现上述目的，本发明提供一种半导体器件的制造方法，包括以下步骤：
提供半导体衬底，在所述半导体衬底上形成多个鳍片以及位于相邻鳍片之间且顶面低于所述鳍片的顶面的隔离结构；
在所述鳍片的表面上形成栅氧化层；
对所述鳍片进行阈值电压调整离子注入。
可选的，形成所述鳍片和所述隔离结构的步骤包括：
在所述半导体衬底的表面上形成图案化的硬掩膜层；
以所述图案化的硬掩膜层为掩膜，刻蚀所述半导体衬底至一定深度，以在所述半导体衬底上形成多个鳍片；
在所述半导体衬底和所述鳍片的表面上形成隔离层，所述隔离层至少填满相邻鳍片之间的沟槽；
对所述隔离层进行回刻蚀，以形成顶面低于所述鳍片的顶面的隔离结构。
可选的，所述隔离层为叠层结构，包括依次覆盖在所述半导体衬底和半导体鳍片的表面上的衬垫层和填充层。
可选的，在对所述隔离层进行回刻蚀之前，先平坦化所述隔离层的顶面至所述图案化的硬掩膜层的表面。
可选的，在对所述隔离层进行回刻蚀之后，且在所述鳍片的表面上形成栅氧化层之前，采用湿法刻蚀工艺去除所述硬掩膜层。
可选的，所述栅氧化层的形成工艺包括原位蒸汽生成氧化工艺或快速热氧化工艺，且当所述栅氧化层的形成工艺包括原位蒸汽生成氧化工艺时，所述栅氧层的形成工艺还包括在所述原位蒸汽生成氧化工艺之后依次进行的DNP去耦等离子体氮化工艺以及PNA氮化后退火工艺。
可选的，所述半导体衬底具有核心区和外围区，所述核心区包括N型区和/或P型区；所述栅氧化层覆盖在所述核心区和所述外围区的鳍片表面上。
可选的，当所述核心区包括N型区和P型区时，对所述鳍片进行阈值电压调整离子注入的步骤包括：
在所述栅氧化层的表面上形成第一图案化的覆盖层，所述第一图案化的覆盖层覆盖所述外围区的栅氧化层的表面以及所述核心区的N型区或P型区上的栅氧化层的表面，而暴露出所述核心区的P型区或N型区的栅氧化层的表面；
对所述第一图案化的覆盖层暴露出的所述核心区的P型区或N型区进行第一阈值电压调整离子注入；
去除所述第一图案化的覆盖层，并在所述栅氧化层的表面上形成第二图案化的覆盖层，所述第二图案化的覆盖层覆盖所述外围区的栅氧化层的表面以及所述核心区经过所述第一阈值电压调整离子注入后的P型区或N型区的栅氧化层的表面，而暴露出所述核心区未经过所述第一阈值电压调整离子注入的N型区或P型区的栅氧化层的表面；
对所述第二图案化的覆盖层暴露出的所述核心区的N型区或P型区进行第二阈值电压调整离子注入；
去除所述第二图案化的覆盖层以及所述核心区上的栅氧化层。
可选的，对所述N型区进行阈值电压调整离子注入的离子包括硼、氟化硼、磷、锗、镓、铟和砷中的至少一种；对所述P型区进行阈值电压调整离子注入的离子包括硼、氟化硼、磷、镓、铟和砷中的至少一种；
可选的，在去除所述核心区上的栅氧化层之前或之后，对所述鳍片进行退火。
可选的，所述的半导体器件的制造方法，还包括：
在所述半导体衬底、鳍片、隔离结构以及剩余的栅氧化层的表面上依次形成栅绝缘层和栅极层；
依次刻蚀所述栅极层和栅绝缘层，以在所述核心区和所述外围区的鳍片上形成栅极结构，所述栅极结构包括所述栅绝缘层和所述栅极层，且所述栅极结构覆盖所述鳍片部分区域的侧壁和顶面；
在所述栅极结构的侧壁上形成侧墙；
在所述侧墙和所述栅极结构的两侧的鳍片中形成源漏区。
可选的，对所述侧墙和所述栅极结构的两侧的鳍片进行源漏离子注入来形成所述源漏区，或者采用嵌入式源漏外延工艺在所述侧墙和所述栅极结构的两侧的鳍片中形成所述源漏区。
可选的，所述栅极结构为伪栅极结构，在形成所述源漏区之后，还包括：
在所述半导体衬底表面上形成层间介质层，所述层间介质层覆盖所述源漏区并暴露出伪栅极结构的顶面；
去除所述伪栅极结构，以形成栅极沟槽；
形成填充于所述栅极沟槽中的高K金属栅极结构。
与现有技术相比，本发明的半导体器件的制造方法，在依次完成鳍片、隔离结构以及栅氧化层的制造之后，才进行阈值电压调整离子注入，这样可以避免在鳍片形成之后对鳍片进行阈值电压调整离子注入的离子在后续的栅氧化层制造工艺中的损失，因此可以增加鳍片中的用于阈值电压调整的离子的保持效率，进而实现更高的阈值电压，改善多阈值电压器件中的阈值电压范围和阈值电压间隔。
附图说明
图1A至图1E是一种半导体器件的制造方法中的器件结构剖面示意图；
图2是本发明具体实施例的半导体器件的制造方法的流程图；
图3A至图3E是本发明具体实施例的半导体器件的制造方法中的器件结构剖面示意图。
具体实施方式
MOS管作为最为基本的电子元器件，普遍用于各种电子产品中。MOS管的种类较多，按照导电类型区分，主要分为N沟道MOS管(NMOS)和P沟道MOS管(PMOS)；按照阈值电压区分，主要分为高压MOS管、中压MOS管以及低压MOS管，且在一些CMOS半导体器件中，会同时具有低压NMOS管、低压PMOS管、高压NMOS管、高压PMOS管四种MOS管，低压NMOS管和低压PMOS管设置在低阈值电压(Low Vth，LVT)区域，高压NMOS管和高压PMOS管设置在高阈值电压(HighVth，HVT)区域；按照功能区分，主要分为核心(Core)MOS管和外围(I/O)MOS管(或称为输入/输出MOS管)。但无论是何种MOS管，都是包括源/漏区、栅介质层和栅极层。请参考图1A至图1D，一种半导体器件的制造方法，包括以下步骤：
首先，请参考图1A，提供半导体衬底100，并在半导体衬底100上形成鳍片101，具体可以在半导体衬底100的表面上形成图案化的硬掩膜层102，并以图案化的硬掩膜层102为掩膜，刻蚀半导体衬底100至一定深度的方式来在半导体衬底100上形成凸出的鳍片101；
然后，请继续参考图1A，在半导体衬底100、鳍片101以及图案化的硬掩膜层102的表面上沉积二氧化硅等隔离材料，沉积的隔离材料填满相邻鳍片101之间形成沟槽，平坦化沉积的隔离材料的顶面至图案化的硬掩膜层102的表面，从而形成隔离结构103(例如是浅沟槽隔离结构STI)；
接着，请参考图1B，对所述鳍片101进行阈值电压调整离子注入，具体地，当所述半导体衬底100具有核心区和外围区时，可以先通过一图案化的光刻胶层将外围区以及核心区的N型区(包括NLVT区和NHVT)覆盖起来，继而对核心区的P型区的鳍片进行相应的阈值电压调整离子注入，之后去除所述一图案化的光刻胶层，并重新形成另一图案化的光刻胶层，将外围区以及核心区的P型区(包括PLVT区和PHVT)覆盖起来，继而对核心区的N型区的鳍片进行相应的阈值电压调整离子注入，之后将所述另一图案化的光刻胶层去除；
然后，请参考图1C，对隔离结构103进行回刻蚀(Fin recess)，以暴露出鳍片101一定高度的侧壁；
接着，请参考图1D，去除图案化化的硬掩膜层102，并采用原位水蒸汽氧化工艺(In-Situ Steam Generation，ISSG)等在鳍片101和隔离结构103的表面上沉积形成一层超薄高质量的栅氧化层104，并采用DPN去耦等离子体氮化工艺(Decoupled PlasmaNitridation，DPN)等离子体氮化前面所生成的高质量的栅氧化层104，且通过PNA氮化退火工艺(Post Nitridation Anneal，PNA)对氮化后的栅氧化层104退火，来提高固氮效率，使得栅氧化层104变为SiOxNy的介质层；
之后，可以在栅氧化层104的表面上沉积非晶硅(α)或多晶硅等伪栅材料，来形成伪栅层105，再通过栅极刻蚀工艺形成包含伪栅层105的伪栅结构，进而通过替换栅极工艺(即一种后栅工艺)来将伪栅结构替换成围绕在鳍片101的侧壁和顶面上的高K金属栅极结构(未图示)。
然而，采用上述方法形成的包含有鳍片的半导体器件的性能不佳，具体原因如下：由于目前的半导体器件的尺寸(bulk width)很小，例如是14nm以下，各鳍片101的顶部宽度(top width)尺寸和各鳍片101的底部宽度(bottom width)变得更小，在栅氧化层104形成之前先进行阈值电压调整离子注入，会使得已经注入至各鳍片101中的用于阈值电压调整的离子在栅氧化层104形成过程中，受到高温影响而发生氧化增强扩散(OED,OxygenEnhancd Diffusion)，而迁移或扩散至相应的栅氧化层中，造成鳍片101中的用于阈值电压调整的离子大大减小(即损失loss)，从而影响后续形成的具有鳍片的半导体器件(即FinFET器件)的阈值电压的调节精度，使其阈值电压对于离子注入剂量的灵敏度相对于平面器件小很多，严重时，无法对形成的半导体器件进行阈值电压的调节，不能将阈值电压调整到期望的阈值电压。
基于此，本发明提供一种半导体器件的制造方法，将阈值电压调整离子注入的工序调整到栅氧化层形成之后，可以避免栅氧化层形成工艺造成鳍片中注入的用于阈值电压调整的离子的损失问题，从而可以改善阈值电压的调整精度以及调整范围，提高器件性能。
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明，然而，本发明可以用不同的形式实现，不应只是局限在所述的实施例。
请参考图2，本发明提供一种半导体器件的制造方法，包括以下步骤：
S1，提供半导体衬底，在所述半导体衬底上形成多个鳍片以及位于相邻鳍片之间且顶面低于所述鳍片的顶面的隔离结构；
S2，在所述鳍片的表面上形成栅氧化层；
S3，对所述鳍片进行阈值电压调整离子注入。
请参考图3A和图3B，步骤S1中，首先，提供一半导体衬底300，所述半导体衬底300为后续工艺提供工作平台，可以为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底或一基底表面上有一定厚度的半导体外延层的半导体衬底等本领域技术人员熟知的任一半导体衬底。所述半导体衬底300中阱区(未图示)，所述阱区经过离子注入工艺形成。此外，本实施例中待形成的半导体器件为FinFET器件，所述半导体衬底300中形成有若干凸起的鳍片(Fin)301以及位于相邻两鳍片301之间且顶面低于鳍片301顶面的隔离结构303，提供形成有所述鳍片301和隔离结构303的半导体衬底的步骤可以包括：
首先，提供一半导体衬底300，所述半导体衬底300包括一基底(未图示)以及形成于所述基底表面上的半导体外延层，在所述半导体外延层的表面上形成图案化的硬掩膜层302，其中，所述图案化的硬掩膜层302具有定于鳍片301的图案，其材质可以是氮化硅等，可以通过氮化硅沉积、光刻胶涂覆、曝光、显影、氮化硅刻蚀、光刻胶去除等一些工艺来形成；，所述图案化的硬掩膜层302一方面可以在后续的隔离层303a的平坦化工艺中作为平坦化工艺的停止点，另一方面可以在后续的工艺中保护所述鳍片301的顶面不受损伤；
然后，以所述图案化的硬掩膜层302为掩膜，刻蚀所述半导体外延层至一定深度或者至所述基底的表面或者至所述基底中一定深度，从而形成多个鳍片301；
接着，采用热氧化等工艺在相邻鳍片301之间的沟槽的表面上形成一层较薄的衬垫层(line Oxide，未图示)，该衬垫层能够修复所述鳍片301形成工艺中造成的表面缺陷，提高器件性能；可以采用流动性化学气相沉积(FCVD)工艺等继续在衬底层以及图案化的硬掩膜层302的表面上沉积氧化硅等隔离材料，以形成填充层(未图示)，衬垫层和填充层构成的叠层即隔离层303a，其中FCVD工艺可以提高所述隔离材料的填孔(gap-filling)能力，使得后续形成的填充层具有较好的粘附性，且避免在填充层中形成空洞；
然后，采用化学机械抛光(CMP)化等工艺平坦化所述隔离层303a的顶面至图案化的硬掩膜层302的表面，隔离层303a的顶面与硬掩膜层302的顶面齐平，即此时衬垫层和填充层的顶面均与硬掩膜层302的表面齐平；
接着，对所述隔离层303a进行回刻蚀，刻蚀剂可以选择能够使得鳍片和隔离层具有较大刻蚀选择比的铈(certus etch)，该回刻蚀工艺能够暴露出鳍片301一定高度的侧壁，使隔离层303a的顶面低于鳍片301的顶面，从而形成顶面低于鳍片301的顶面的隔离结构303。
在本发明的其他实施例中，所述鳍片301还可以通过外延工艺形成，具体地，首先，在半导体衬底300表面上形成具有若干沟槽的图案化的牺牲层，然后在所述沟槽中外延生长不同于半导体衬底300的半导体外延层，去除所述图案化的牺牲层后，外延生长的半导体外延层即为半导体衬底300表面上的凸起的鳍片301；然后在所述鳍片301的顶面上形成图案化的硬掩膜层302，并在通过隔离层303a的沉积、顶面平坦化、回刻蚀等工艺形成位于相邻鳍片301之间且顶面低于鳍片301的顶面的隔离结构303。
在本实施例中，所述半导体衬底300可以包括用于形成核心器件的核心区(图3A至图3E示出的区域)以及用于形成外围器件(例如：I/O器件)的外围区(未图示)，所述核心区可以包括N型区和/或P型区，所述外围区可以包括N型区和/或P型区。在步骤S1中，在核心区形成了凸出于核心区的半导体衬底300的鳍片301，在外围区形成了凸出于外围区的半导体衬底300的鳍片301，两个区域中的鳍片301的高度相同，线宽可以相同，也可以不同。本实施例中，各个鳍片301的侧壁与半导体衬底300的表面不垂直，截面为梯形，鳍片301的顶部尺寸小于底部尺寸，在其他实施例中，所述鳍片301的侧壁还能够与半导体衬底300表面相垂直，即所述鳍片301的顶部尺寸等于底部尺寸。
请参考图3C，在步骤S2中，首先，采用湿法刻蚀工艺、干法刻蚀工艺、CMP工艺中的至少一种去除所述图案化的硬掩膜层302，例如采用磷酸溶液来刻蚀去除氮化硅材质的图案化的硬掩膜层302；然后，可以采用ISSG原位水蒸汽氧化工艺生成一层超薄高质量的栅氧化层304，并采用高温纯N2烘烤以消除栅氧化层304等表面上的正电荷，之后，可以通过DPN去耦等离子体氮化工艺氮化前面所生成的高质量的栅氧化层304，再通过PNA氮化退火工艺对氮化后的栅氧化层304进行退火，以提高固氮效率，以形成SiOxNy材质的栅氧化层304。其中，ISSG氧化工艺的工艺参数包括：工艺气体包括O2和H2，腔室温度为800摄氏度至1500摄氏度，例如1000摄氏度。本实施例的半导体衬底300具有核心区和外围区，此时形成的栅氧化层304覆盖在核心区和外围区的所有鳍片301的暴露表面(即鳍片301暴露的侧壁和顶面)上，同时还覆盖在所有隔离结构303的顶面上。
请参考图3D，在步骤S3中，由于本实施例的半导体衬底300具有核心区和外围区，所述核心区可以包括N型区和/或P型区，所述外围区可以包括N型区和/或P型区，且所述外围区不需要进行阈值电压调整离子注入，因此，需要借助图形化的光刻胶层来暴露出需要阈值电压调整离子注入的区域并遮挡保护其他区域，具体地：
首先，可以借助核心区的NMOS管的掩膜板，在所述栅氧化层304的表面上形成第一图案化的覆盖层(未图示)，所述第一图案化的覆盖层的材质可以是光刻胶、TiN等，第一图案化的覆盖层覆盖所述外围区的栅氧化层的表面以及所述核心区的P型区上的栅氧化层304的表面，而暴露出所述核心区的N型区的栅氧化层304的表面；
接着，对所述第一图案化的覆盖层暴露出的所述核心区的N型区中的鳍片进行第一阈值电压调整离子注入，注入的离子可以包括硼、氟化硼、磷、锗、镓、铟和砷中的至少一种，例如是硼(B)、氟化硼(BF2)或砷(As)；
然后，去除所述第一图案化的覆盖层，并借助核心区的PMOS管的掩膜板，在所述栅氧化层304的表面上形成第二图案化的覆盖层，所述第二图案化的覆盖层的材质可以是光刻胶、TiN等，所述第二图案化的覆盖层覆盖所述外围区的栅氧化层的表面以及所述核心区的N型区(这些区域已经过第一阈值电压调整离子注入)的栅氧化层304的表面，而暴露出所述核心区的P型区(这些区域未经过第一阈值电压调整离子注入)的栅氧化层304的表面；
接着，对所述第二图案化的覆盖层暴露出的所述核心区的P型区中的鳍片301进行第二阈值电压调整离子注入，注入的离子可以包括硼、氟化硼、磷、镓、铟和砷中的至少一种，例如是磷(P)、铟(In)或硼(B)；
然后，通过刻蚀工艺或者灰化工艺等去除所述第二图案化的覆盖层，并通过湿法刻蚀工艺等去除所述核心区上的栅氧化层。
需要说明的是，上述过程中是先对核心区的N型区的鳍片301进行阈值电压调整离子注入，后对核心区的P型区的鳍片301进行阈值电压调整离子注入，但本发明的技术方案并不仅仅限定于此，也可以先对核心区的P型区的鳍片301进行阈值电压调整离子注入，后对核心区的N型区的鳍片301进行阈值电压调整离子注入。此外，在本发明的其他实施例中，当核心区中只有N型区或P型区时，可以只形成一层图案化的覆盖层，从而暴露出核心区的N型区或P型区的栅氧化层而遮挡保护其他区域，进而对图案化的覆盖层暴露出的核心区的N型区或P型区的鳍片进行阈值电压调整离子注入，之后通过刻蚀工艺或者灰化工艺等去除所述图案化的覆盖层，并通过湿法刻蚀工艺等去除所述核心区上的栅氧化层。
在完成核心区的P型区和/或N型区的阈值电压调整离子注入后，可以进行离子注入后退火，以激活注入的离子并使得注入的离子在鳍片301中扩散到位，消除离子注入缺陷，提高器件性能。
之后，可以进行多晶硅栅极、侧墙、源漏区等的制造，具体过程如下：
首先，可以采用低温沉积工艺在暴露出的核心区1以及外围区的表面上依次形成栅绝缘层304a和多晶硅栅极层305，栅绝缘层304a形成的工艺温度例如是600摄氏度以下，其材质可以是二氧化硅；依次刻蚀所述多晶硅栅极层305和栅绝缘层304a，刻蚀停止在所述半导体衬底300的表面上，从而在所述核心区和所述外围区上均形成覆盖鳍片的侧壁和顶面的多晶硅栅极结构，所述多晶硅栅极结构由所述多晶硅栅极层305和所述栅绝缘层304a组成，可以直接用作形成晶体管的栅极结构，也可以作为伪栅极结构，通过栅极替代工艺将其替换为高K金属栅极(HKMG，High K Metal Gate)结构，在本发明的其他实施例中，需要通过栅极替代工艺形成高K金属栅极结构时，本步骤即可形成伪栅极结构，所述伪栅极结构中的栅极层的材质不限于上述的多晶硅，还可以是非晶硅或非晶碳；
接着，可以通过侧墙材料沉积、刻蚀等工艺在多晶硅栅极结构的侧壁上形成侧墙(未图示)，所述侧墙用于保护所述多晶硅栅极结构的侧壁，所述侧墙可以是单层结构，也可以是叠层结构，其材料包括氧化硅、氮化硅和氮氧化硅中的至少一种，即所述侧墙可以包括至少一层氧化物层和/或至少一层氮化物层；
然后，可以采用源漏离子注入工艺或者嵌入式源漏外延工艺，在所述侧墙和所述多晶硅栅极结构的两侧的鳍片301中形成源漏区，其中，采用嵌入式源漏外延工艺形成源漏区的过程具体包括：采用原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺或炉管工艺等，在鳍片301、侧墙以及多晶硅栅极结构的表面上沉积用于刻蚀源漏凹槽的掩膜层(未图示)，在后续刻蚀多晶硅栅极结构和侧墙两侧的鳍片形成源漏凹槽时，所述掩膜层可以对其他区域以及多晶硅栅极结构和侧墙进行遮蔽保护，所述掩膜层的材料可以包括氧化硅、氮化硅和氮氧化硅中的至少一种；通过光刻胶涂覆、曝光、显影等光刻工艺在所述掩膜层表面上形成图案化光刻胶(未图示)，所述图案化光刻胶中的图案定义出了鳍片301待刻蚀形成源漏凹槽303的区域；然后以所述图案化光刻胶为掩膜，采用湿法刻蚀、干法刻蚀或干法刻蚀加湿法刻蚀的刻蚀工艺刻蚀掩膜层以及鳍片，刻蚀停止在鳍片301中一定深度，以形成源漏凹槽，所述源漏凹槽的侧壁与所述鳍片301的表面呈“L”形、“C”形或“Σ”形；接着可以通过氧灰化工艺去除图案化光刻胶，所述掩膜层可以被保留下来以保护其他区域在后续工艺中不受影响；然后可以通过选择性外延生长工艺继续在所述源漏凹槽中外延生长不同于鳍片301材质的半导体材料，所述半导体材料的顶面可以高出鳍片301的顶面，并采用原位掺杂或者离子注入的方式向外延生长的半导体材料中掺杂源漏离子，从而形成嵌入式源漏区(未图示)。当待形成的MOS管为PMOS晶体管时，所述嵌入式源漏的材质为掺杂的硅锗，其中掺杂的离子可以是硼、硼和铟中的至少一种；当待形成的MOS管为NMOS晶体管时，所述嵌入式源漏的材质为掺杂的碳硅，其中掺杂的离子可以是磷、砷和锑中的至少一种。所述嵌入式源漏区能够与鳍片301之间产生晶格失配，从而进而向沟道中引入应力，能够增强载流子迁移率，进一步提高器件性能。
为了进一步提高器件性能，需要将上述的多晶硅栅极结构等伪栅极结构替换为高K金属栅极结构，具体过程包括：
首先，在源漏区以及伪栅极结构的表面上进行层间电介质(ILD)层沉积，并对层间电介质层进行化学机械抛光(CMP)至暴露出伪栅极结构的顶面(即图3E中的多晶硅栅极层305的顶面)；
然后，采用干法刻蚀工艺、湿法刻蚀工艺中的至少一种，刻蚀去除伪栅极结构(即包括图3E中的多晶硅栅极层305以及栅绝缘层304a)，形成栅极沟槽；
接着，在所述栅极沟槽中依次填充高K介质层、功函数层和金属电极层，并执行金属栅化学机械抛光，从而形成高K金属栅极结构，其中所述金属电极层的材质包括Al、Cu、Ag、Au、Pt、Ni、Ti、W中的至少一种。PMOS管的功函数层的材质可以包括TiN或TaN，NMOS管的功函数层的材质可以包括TiAl。
需要说明的是，由于在S3步骤的最后，去除了核心区的鳍片301表面上的栅氧化层304，而保留了外围区的鳍片301表面上的栅氧化层304，因此，在外围区上的栅氧化层304和高K金属栅极结构中的高K介质层一并作为金属栅极和鳍片301之间的栅介质层，而核心区上的金属栅极和鳍片301之间高K介质层作为栅介质层，可见核心区的栅介质层的厚度小于外围区的栅介质层的厚度，由此可以满足核心区中的器件工作电压比外围区中的器件的工作电压小的要求。
综上所述，本发明的半导体器件的制造方法，在依次完成鳍片、隔离结构以及栅氧化层的制造之后，才进行阈值电压调整离子注入，这样可以避免在鳍片形成之后对鳍片进行阈值电压调整离子注入的离子在后续的栅氧化层制造工艺中的损失，因此可以增加鳍片中的用于阈值电压调整的离子的保持效率，进而实现更高的阈值电压，改善多阈值电压器件中的阈值电压范围和阈值电压间隔，适用于14nm、10nm、7nm以及5nm等技术节点的FinFET器件的制造。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (11)

1.一种半导体器件的制造方法，其特征在于，包括以下步骤：
提供具有核心区和外围区的半导体衬底，在所述半导体衬底上形成多个鳍片以及位于相邻鳍片之间且顶面低于所述鳍片的顶面的隔离结构，所述鳍片的顶部宽度和底部宽度为14nm及以下节点的半导体器件的要求尺寸；
通过原位蒸汽生成氧化工艺以及在所述原位蒸汽生成氧化工艺之后依次进行的纯N2烘烤、DNP去耦等离子体氮化工艺以及PNA氮化后退火工艺，在所述鳍片的表面上形成SiOxNy材质的栅氧化层，且所述纯N2烘烤用于消除所述栅氧化层表面上的正电荷；
借助核心区的掩膜板并沿垂直于所述半导体衬底顶面的方向对所述核心区的鳍片进行阈值电压调整离子注入，并进行离子注入后退火，以激活注入的离子并使得注入的离子在所述鳍片中扩散到位，消除离子注入缺陷；
去除所述核心区上的栅氧化层并保留外围区的栅氧化层，在所述半导体衬底、鳍片、隔离结构以及剩余的栅氧化层的表面上依次形成栅绝缘层和多晶硅栅极层。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，形成所述鳍片和所述隔离结构的步骤包括：
在所述半导体衬底的表面上形成图案化的硬掩膜层；
以所述图案化的硬掩膜层为掩膜，刻蚀所述半导体衬底至一定深度，以在所述半导体衬底上形成多个鳍片；
在所述半导体衬底和所述鳍片的表面上形成隔离层，所述隔离层至少填满相邻鳍片之间的沟槽；
对所述隔离层进行回刻蚀，以形成顶面低于所述鳍片的顶面的隔离结构。
3.如权利要求2所述的半导体器件的制造方法，其特征在于，所述隔离层为叠层结构，包括依次覆盖在所述半导体衬底和半导体鳍片的表面上的衬垫层和填充层。
4.如权利要求2或3所述的半导体器件的制造方法，其特征在于，在对所述隔离层进行回刻蚀之前，先平坦化所述隔离层的顶面至所述图案化的硬掩膜层的表面。
5.如权利要求4所述的半导体器件的制造方法，其特征在于，在对所述隔离层进行回刻蚀之后，且在所述鳍片的表面上形成栅氧化层之前，采用湿法刻蚀工艺去除所述硬掩膜层。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，所述核心区包括N型区和/或P型区；所述栅氧化层覆盖在所述核心区和所述外围区的鳍片表面上。
7.如权利要求6所述的半导体器件的制造方法，其特征在于，当所述核心区包括N型区和P型区时，对所述鳍片进行阈值电压调整离子注入的步骤包括：
在所述栅氧化层的表面上形成第一图案化的覆盖层，所述第一图案化的覆盖层覆盖所述外围区的栅氧化层的表面以及所述核心区的N型区或P型区上的栅氧化层的表面，而暴露出所述核心区的P型区或N型区的栅氧化层的表面；
对所述第一图案化的覆盖层暴露出的所述核心区的P型区或N型区中的鳍片进行第一阈值电压调整离子注入；
去除所述第一图案化的覆盖层，并在所述栅氧化层的表面上形成第二图案化的覆盖层，所述第二图案化的覆盖层覆盖所述外围区的栅氧化层的表面以及所述核心区经过所述第一阈值电压调整离子注入后的P型区或N型区的栅氧化层的表面，而暴露出所述核心区未经过所述第一阈值电压调整离子注入的N型区或P型区的栅氧化层的表面；
对所述第二图案化的覆盖层暴露出的所述核心区的N型区或P型区中的鳍片进行第二阈值电压调整离子注入；
去除所述第二图案化的覆盖层以及所述核心区上的栅氧化层。
8.如权利要求7所述的半导体器件的制造方法，其特征在于，对所述N型区进行阈值电压调整离子注入的离子包括硼、氟化硼、磷、锗、镓、铟和砷中的至少一种；对所述P型区进行阈值电压调整离子注入的离子包括硼、氟化硼、磷、镓、铟和砷中的至少一种。
9.如权利要求7所述的半导体器件的制造方法，其特征在于，还包括：
依次刻蚀所述多晶硅栅极层和栅绝缘层，以在所述核心区和所述外围区的鳍片上形成栅极结构，所述栅极结构包括所述栅绝缘层和所述栅极层，且所述栅极结构覆盖所述鳍片部分区域的侧壁和顶面；
在所述栅极结构的侧壁上形成侧墙；
在所述侧墙和所述栅极结构的两侧的鳍片中形成源漏区。
10.如权利要求9所述的半导体器件的制造方法，其特征在于，对所述侧墙和所述栅极结构的两侧的鳍片进行源漏离子注入来形成所述源漏区，或者采用嵌入式源漏外延工艺在所述侧墙和所述栅极结构的两侧的鳍片中形成所述源漏区。
11.如权利要求9所述的半导体器件的制造方法，其特征在于，所述栅极结构为伪栅极结构，在形成所述源漏区之后，还包括：
在所述半导体衬底表面上形成层间介质层，所述层间介质层覆盖所述源漏区并暴露出伪栅极结构的顶面；
去除所述伪栅极结构，以形成栅极沟槽；
形成填充于所述栅极沟槽中的高K金属栅极结构。
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