CN110047754A - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供一种半导体器件及其制造方法，在源漏凹槽的侧壁上形成有扩散阻挡层，一方面不会降低后续在源漏凹槽中外延生长的应力层向沟道区引入的应力，另一方面还可以避免后续形成的应力层中的掺杂离子扩散到沟道区以及栅介质层中，避免结深加大以及掺杂离子再分配，从而改善短沟道效应和反短沟道效应，使其满足器件性能提高的要求。
Description
技术领域
本发明涉及集成电路制造技术领域，尤其涉及一种半导体器件及其制造方法。
背景技术
MOSFET器件等比例缩减至45nm及以下之后，随着晶体管栅极长度的缩小，短沟道效应(SCE)和反短沟道效应(RSCE)成为MOSFET器件性能提高的关键制约因素。目前业界通常会通过在所述栅极堆叠结构两侧的半导体衬底中进行轻掺杂漏极(lightly dopeddrain，LDD)离子注入，来制作超浅结(ultra shallow junction)，以改善SCE效应和RSCE效应，并通过非晶化离子注入(pre-amorphization implant，PAI)以及向沟道中引入应力来进一步优化LDD等注入的离子分布，以改善器件性能。然而，在实际中发现，这些方法不能完全消除短沟道效应和高漏电问题，仍然不能满足MOSFET器件性能进一步提高的要求。
发明内容
本发明的目的在于一种半导体器件及其制造方法，能够改善器件的应力沟道性能。
为了实现上述目的，本发明提供一种半导体器件的制造方法，包括以下步骤：
提供一半导体衬底，在所述半导体衬底上形成栅极堆叠结构以及覆盖在所述栅极堆叠结构侧壁上的侧墙；
刻蚀所述栅极堆叠结构和侧墙两侧的半导体衬底，以形成源漏凹槽；
在所述源漏凹槽的侧壁上形成扩散阻挡层；
外延生长至少填满所述源漏凹槽的应力层，以形成嵌入式的源漏区。
可选的，提供的所述半导体衬底表面上形成有凸出的鳍，所述栅极堆叠结构和所述侧墙位于所述鳍的表面上，所述源漏凹槽形成在所述栅极堆叠结构和侧墙两侧的鳍中。
可选的，在所述源漏凹槽的侧壁上形成扩散阻挡层的步骤包括：
至少对所述源漏凹槽的侧壁上的半导体衬底进行过刻蚀，以使所述源漏凹槽至少延伸到所述侧墙的部分底部的下方；
在所述源漏凹槽的侧壁和底壁上外延生长扩散阻挡层；
刻蚀去除所述源漏凹槽底部上的扩散阻挡层，而保留所述源漏凹槽侧壁上一定厚度的扩散阻挡层。
可选的，在所述过刻蚀步骤之后，且在所述外延生长步骤之前，先在所述源漏凹槽的表面上形成一层掺杂碳和/或氟的种子层，或者，对所述源漏凹槽周围的半导体衬底进行碳和/或氟离子注入。
可选的，在所述源漏凹槽的侧壁上形成扩散阻挡层的步骤包括：对所述源漏凹槽侧壁上的半导体衬底进行离子注入，以形成所述扩散阻挡层。
可选的，所述扩散阻挡层的厚度为1nm～20nm。
可选的，所述扩散阻挡层的材质包括掺杂有氮、碳和氟中的至少一种离子的硅和/或锗。
可选的，所述扩散阻挡层中掺杂的离子，在外延生长所述扩散阻挡层的过程中被掺入，或者在外延生长所述扩散阻挡层结束后以离子注入的方式被掺入。
可选的，所述扩散阻挡层中掺杂的离子浓度为
可选的，所述应力层为单层结构或叠层结构，且当所述半导体器件包含NMOS晶体管和/或PMOS晶体管时，所述NMOS晶体管的应力层的材质包括硅碳(SiC)、碳硅磷(SiCP)、碳硅砷(SiCAs)、碳硅锑(SiCSb)、碳硅磷砷(SiCPAs)、碳硅磷锑(SiCPSb)、碳硅砷锑(SiCAsSb)或碳硅磷砷锑(SiCPAsSb)中的至少一种，所述PMOS晶体管的应力层的材质包括硅锗(SiGe)、硅锗硼(SiGeB)、硅锗铟(SiGeIn)、硅锗硼铟(SiGeBIn)、硅锗硼镓(SiGeBGa)、硅锗铟镓(SiGeInGa)或硅锗硼镓铟(SiGeBInGa)中的至少一种。
可选的，在形成所述侧墙之后且在形成所述源漏凹槽之前，对所述栅极堆叠结构和侧墙两侧的半导体衬底，进行轻掺杂漏区离子注入和/或晕环离子注入；或者，在形成所述源漏凹槽之后且在外延生长所述扩散阻挡层之前，对所述源漏凹槽周围的半导体衬底进行轻掺杂漏区离子注入和/或晕环离子注入。
本发明还提供一种半导体器件，其特征在于，包括：
半导体衬底，
栅极堆叠结构和侧墙，均形成在所述半导体衬底上，且所述侧墙覆盖在所述栅极堆叠结构侧壁上；
源漏凹槽，形成在所述栅极堆叠结构和侧墙两侧的半导体衬底中；
扩散阻挡层，形成在所述源漏凹槽的侧壁上；
嵌入式的源漏区，包括覆盖在所述扩散阻挡层的表面上并至少填满所述源漏凹槽的应力层。
可选的，所述半导体衬底表面上形成有凸出的鳍，所述栅极堆叠结构和所述侧墙位于所述鳍的表面上，所述源漏凹槽形成在所述栅极堆叠结构和侧墙两侧的鳍中。
可选的，所述源漏凹槽至少延伸到所述侧墙的部分底部的下方。
可选的，所述扩散阻挡层和所述源漏凹槽的表面之间还形成有一层掺杂碳和/或氟的种子层；或者，所述源漏凹槽的侧壁上一定厚度的半导体衬底中掺杂有碳和/或氟。
可选的，所述扩散阻挡层的厚度为1nm～20nm。
可选的，所述扩散阻挡层的材质包括掺杂有氮、碳和氟中的至少一种离子的硅和/或锗。
可选的，所述扩散阻挡层中掺杂的离子浓度为
可选的，所述应力层为单层结构或叠层结构，且当所述半导体器件包含NMOS晶体管和/或PMOS晶体管时，所述NMOS晶体管的应力层的材质包括硅碳、碳硅磷、碳硅砷、碳硅锑、碳硅磷砷、碳硅磷锑、碳硅砷锑和碳硅磷砷锑中的至少一种，所述PMOS晶体管的应力层的材质包括硅锗、硅锗硼、硅锗镓、硅锗铟、硅锗硼铟、硅锗硼镓、硅锗铟镓和硅锗硼镓铟中的至少一种。
可选的，所述源漏凹槽周围的半导体衬底中还形成有轻掺杂离子注入区和/或晕环离子注入区。
可选的，所述源漏凹槽的侧壁与所述半导体衬底表面呈“L”形、“C”形或“Σ”形。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、本发明的半导体器件的制造方法，在源漏凹槽中外延生长应力层之前，先在源漏凹槽的侧壁上形成扩散阻挡层，扩散阻挡层实质上是一种掩埋在沟道区侧壁上的阻挡层，可以避免后续形成的应力层中的掺杂离子扩散到沟道区以及栅介质层中，避免结深加大以及掺杂离子再分配，从而改善短沟道效应和反短沟道效应，提高器件性能；
2、本发明的半导体器件，在源漏凹槽侧壁和应力层之间形成有扩散阻挡层，可以避免应力层中的掺杂离子扩散到沟道区以及栅介质层中，改善了短沟道效应和反短沟道效应，提高了器件性能；
3、本发明的半导体器件及其制造方法，可以通过栅极堆叠结构中的功函数层来进一步调整阈值电压，提高高K金属栅极器件的性能。
附图说明
图1是一种MOS晶体管的剖面结构示意图；
图2是本发明具体实施例的半导体器件的制造方法流程图；
图3A至图3F本发明具体实施例的半导体器件的制造过程中的器件剖面结构示意图。
具体实施方式
请参考图1，一种MOS晶体管包括半导体衬底100、形成在半导体衬底100表面上的栅极堆叠结构101以及形成在所述栅极堆叠结构101两侧的半导体衬底100中的LDD离子注入区102和源漏区(即源区和漏区)103，源漏区103的形成过程可以包括：刻蚀所述栅极堆叠结构101两侧的半导体衬底100以形成源漏凹槽；通过选择性外延生长工艺直接在所述源漏凹槽中外延生长源漏应力层(PMOS晶体管时为硅锗，NMOS晶体管时为硅碳)，进而形成嵌入式的源/漏区103。
正如背景技术中所说，随着晶体管栅极长度的缩小，例如进入到28nm技术节点后，短沟道效应(SCE)和反短沟道效应(RSCE)成为MOSFET器件性能提高的关键制约因素。目前业界一般是在刻蚀半导体衬底100而形成源漏凹槽之前，先在所述栅极堆叠结构101两侧的半导体衬底100中通过轻掺杂漏极(lightly doped drain，LDD)离子注入来形成LDD离子注入区102，以制作超浅结(ultra shallow junction)，来改善短沟道效应(SCE)和反短沟道效应(RSCE)，但是，本领域技术人员熟知的普通的LDD离子注入工艺中掺入的杂质离子会撞击半导体衬底100的硅晶格而产生较多的空隙缺陷(interstitial defects)，这些空隙缺陷在快速退火时将成为源漏离子向半导体衬底100和沟道区中扩散的路径，使得源漏区103中的离子(例如硼等离子)容易扩散到半导体衬底100和沟道区域，加大结深，同时引起杂质离子再分配，使得MOS晶体管反而遭遇严重的SCE效应和DIBL(Drain induction barrierlower，漏感应势垒降低)效应，还影响晶体管沟道迁移率、结电容和结漏电，导致源漏区的电阻增大、源漏之间的击穿电压降低。另外，如果源漏区103中的离子从LDD离子注入区102扩散到栅介质层中，则会导致栅介质层的电学性能不稳定，降低器件的电学性能表现。为了改善LDD离子注入工艺引起的问题，目前采用的手段有两种：一是调整LDD离子的注入能量或剂量来补偿器件性能；二是优化LDD工艺过程，如非晶化离子注入(pre-amorphizationimplant，PAI)，以减少漏电流Isoff等；然而，这两种手段仍然不能使SCE和漏电流降低到器件性能要求。
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明，然而，本发明可以用不同的形式实现，不应只是局限在所述的实施例。
请参考图2，本发明提供一种半导体器件的制造方法，包括以下步骤：
S1，提供一半导体衬底，在所述半导体衬底上形成栅极堆叠结构以及覆盖在所述栅极堆叠结构侧壁上的侧墙；
S2，刻蚀所述栅极堆叠结构和侧墙两侧的半导体衬底，以形成源漏凹槽；
S3，在所述源漏凹槽的侧壁上形成扩散阻挡层；
S4，外延生长至少填满所述源漏凹槽的应力层，以形成嵌入式的源漏区。
请参考图3A，步骤S1中，首先，提供一半导体衬底300，所述半导体衬底300为后续工艺提供工作平台，可以为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底或一基底表面上有一定厚度的半导体外延层的半导体衬底等本领域技术人员熟知的任一半导体衬底。所述半导体衬底300中可以形成有器件隔离结构(未图示)和阱区(未图示)，所述阱区经过离子注入工艺形成，所述阱区内的掺杂离子类型与后续形成的嵌入式的源漏区中的掺杂离子类型相反，即嵌入式的源漏区与阱区之间构成PN结。此外，当待形成的半导体器件为FinFET器件时，所述半导体衬底300的表面上形成有若干凸起的鳍(Fin，未图示)以及位于鳍部之间且表面低于鳍顶部表面的隔离结构，所述鳍可以通过刻蚀半导体衬底300(例如刻蚀一基底表面上的半导体外延层)形成，具体地，先刻蚀半导体衬底300至一定深度而形成沟槽，然后沉积隔离材料并化学机械平坦化所述隔离材料以暴露出所述半导体衬底300的表面，接着，回刻蚀所述隔离材料至一定深度，高出剩余的隔离材料的顶部的半导体衬底即形成凸起的鳍，而剩余的隔离材料成为鳍之间的隔离结构；所述鳍还可以通过外延工艺形成，具体地，先在半导体衬底300表面上形成具有若干沟槽的图形化硬掩膜层，然后在所述沟槽中外延生长不同于半导体衬底300的半导体外延层，去除所述图形化硬掩膜层后，外延生长的半导体外延层即为半导体衬底300表面上的凸起的鳍。
然后，请参考图3A，在步骤S1中，在所述半导体衬底300的表面上依次形成栅极堆叠结构301和侧墙302(即偏移侧墙，offset spacer)，所述栅极堆叠结构301可以包括栅介质层301a和栅电极层301b，栅介质层301a和栅电极层301b的形成工艺包括：采用沉积工艺或者热氧化工艺等在半导体衬底300表面形成栅介质膜以及位于栅介质膜表面上的栅电极膜；采用光刻和刻蚀工艺去除部分栅电极膜和栅介质膜，在半导体衬底300表面形成栅电极层301b和栅介质层301a。所述栅介质层301a的材料可以为可包括二氧化硅(SiO2)，所述栅电极层301b的材料可以为多晶硅，由此形成多晶硅栅极堆叠结构，在一实施例中，所述多晶硅栅极堆叠结构可以直接用作形成晶体管的栅极结构，在另一实施例中，所述多晶硅栅极堆叠结构仅仅用作伪栅结构，后续需要通过后栅工艺(Gate Last)将其替换为高K金属栅极(HKMG，High K Metal Gate)结构，即后续去除所述多晶硅栅极堆叠结构，并以高K栅介质层(例如为氧化铪等)、功函数层和金属栅电极层(例如包括钨、镍或钛等金属形成的金属层、氮化钛等导电性金属氮化物层、氧化铱等导电性金属氧化物层和硅化钛等金属硅化物层中的一种或多种)替代，以形成高K金属栅极。在又一实施例中，所述栅介质层301a可以为高K栅介质层，所述栅电极层301b可以为金属栅电极层，所述栅电极层301b和栅介质层301a后续用作形成晶体管的高K金属栅极结构，即所述栅电极层301b和栅介质层301a通过先栅工艺(Gate First)形成，所述栅电极层301b和栅介质层301a之间还有用于调整阈值电压的功函数层(未图示)，所述功函数层和所述栅介质层301a之间还有至少一层用于阻挡栅电极层301b以及功函数层中的金属向栅介质层301a中扩散的金属阻挡层，所述功函数层和栅电极层301b之间还有至少一层用于阻挡栅电极层301b中的金属向下扩散的金属阻挡层。所述侧墙302用于保护所述栅极堆叠结构301的侧壁，可以是单层结构，也可以是叠层结构，其材料包括氧化硅、氮化硅和氮氧化硅中的至少一种，即所述侧墙302可以包括至少一层氧化物层和/或至少一层氮化物层。所述侧墙302的形成过程包括：在栅极堆叠结构301和半导体衬底300的表面上沉积一定厚度的侧墙材料；采用侧墙刻蚀工艺刻蚀所述侧墙材料，以在栅极堆叠结构301的侧壁上形成侧墙302。在本发明的其他实施例中，所述栅极堆叠结构还可以是半导体-氧化物-氮化物-氧化物-半导体(SONOS)层叠栅结构。
请继续参考图3B，步骤S2中，可以先采用原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺或炉管工艺(furnance)等，在半导体衬底300侧墙302以及栅极堆叠结构301的表面上沉积用于刻蚀源漏凹槽的掩膜层(未图示)，所述掩膜层可以在后续刻蚀栅极堆叠结构301和侧墙302两侧的半导体衬底300形成源漏凹槽时对其他区域以及栅极堆叠结构301进行遮蔽保护，所述掩膜层的材料可以包括氧化硅、氮化硅和氮氧化硅中的至少一种。之后，通过光刻胶涂覆、曝光、显影等光刻工艺在所述掩膜层表面上形成图案化光刻胶(未图示)，所述图案化光刻胶中的图案定义出了半导体衬底300待刻蚀形成源漏凹槽的区域；然后以所述图案化光刻胶为掩膜，采用湿法刻蚀、干法刻蚀或干法刻蚀加湿法刻蚀的刻蚀工艺刻蚀掩膜层以及半导体衬底300，刻蚀停止在半导体衬底300中一定深度，以形成源漏凹槽303，源漏凹槽303的侧壁与所述半导体衬底表面呈“L”形、“C”形或“Σ”形；接着，可以通过氧灰化工艺去除图案化光刻胶，所述掩膜层可以被保留下来以保护其他区域在后续工艺中不受影响。在本发明的其他实施例中，也可以直接以栅极堆叠结构301和侧墙302为掩膜，刻蚀栅极堆叠结构301和侧墙302两侧的半导体衬底，以形成源漏凹槽303，当半导体衬底300表面上有凸起的鳍时，所述源漏凹槽303形成在栅极堆叠结构301和侧墙302两侧的鳍中。
在本实施例的步骤S3中，首先，请参考图3C，可以至少对所述源漏凹槽303侧壁上的半导体衬底300进行一定的过刻蚀，例如对源漏凹槽303的侧壁和底壁同时进行一定的过刻蚀，此时步骤S2中形成的所述源漏凹槽303被过刻蚀扩大后定义为过刻蚀后的源漏凹槽303a，过刻蚀后的源漏凹槽303a至少延伸到所述侧墙302的部分底部的下方，例如过刻蚀后的源漏凹槽303a靠近沟道区的侧壁延伸到栅极堆叠结构301的下方；然后，请继续参考图3C，可以通过物理气相沉积工艺在所述过刻蚀后的源漏凹槽303a的表面上沉积硅等半导体材料，并在沉积的同时对沉积的硅或锗等半导体材料进行碳和/或氟的掺杂，或者直接向过刻蚀后的源漏凹槽303a周围的半导体衬底中进行碳和/或氟的离子注入，以形成一掺杂碳和/或氟的种子层(未图示)，所述种子层能够作为后续外延生长的扩散阻挡层304和半导体衬底300之间的过渡，使后续形成的扩散阻挡层304与半导体衬底300直接的接触界面质量更好，通过沉积工艺形成的种子层还能够使过刻蚀后的源漏凹槽303a较为尖锐的内表面轮廓变得圆滑，而离子注入形成的种子层还可以减少其中的空隙缺陷，降低因空隙缺陷所造成的TED效应；接着，请参考图3D，采用外延生长工艺在所述过刻蚀后的源漏凹槽303a的侧壁和底壁上外延生长扩散阻挡层304，所述扩散阻挡层304的材质既不同于半导体衬底300，也不同于后续形成的应力层，且扩散阻挡层304相对半导体衬底300更致密，具有阻挡后续形成的嵌入式的源漏区中的离子向半导体衬底300和栅介质层301a中扩散的能力，扩散阻挡层304的材质可以是掺杂有氮、碳和氟中的至少一种离子的硅和/或锗，这种扩散阻挡层304的形成是在外延生长硅和/或锗等基材的过程中同时向所述基材中掺杂氮、碳和氟中的至少一种离子(可以是原位掺杂或扩散掺杂)，所述扩散阻挡层304中掺杂的离子浓度可以为 然后，请参考图3E，可以采用干法刻蚀工艺刻蚀去除所述过刻蚀后的源漏凹槽303a的底部上的扩散阻挡层，而保留所述过刻蚀后的源漏凹槽303a侧壁上一定厚度的扩散阻挡层304a，保留厚度例如为1nm～20nm，此时，仅仅在所述过刻蚀后的源漏凹槽303a侧壁上保留有扩散阻挡层304a，一方面可以阻挡后续形成的嵌入式的源漏区中的硼或磷等掺杂离子向沟道区和栅介质层301a中扩散，另一方面还可以最大程度地使后续填充的应力层向沟道区中引入应力，以提高器件性能。
在本发明的另一实施例中，也可以在外延生长硅和/或锗等基材结束后，采用离子注入工艺向所述基材中注入氮、碳和氟中的至少一种离子，以形成覆盖在过刻蚀后的源漏凹槽303a的侧壁和底壁上的扩散阻挡层304，之后，同样需要去除过刻蚀后的源漏凹槽303a底壁上的扩散阻挡层304，而保留所述过刻蚀后的源漏凹槽303a侧壁上一定厚度的扩散阻挡层304a。
在本发明的又一实施例中，在步骤S3中，可以不对源漏凹槽303进行过刻蚀，而直接对所述源漏凹槽303侧壁上的半导体衬底300(即沟道区侧壁)进行氮、碳和氟中的至少一种离子的离子注入，以形成一定厚度的扩散阻挡层304a。
请参考图3D，在步骤S4中，首先，可以通过选择性外延生长工艺继续在侧壁上形成有扩散阻挡层304a的过刻蚀后的源漏凹槽303a的表面上外延生长一层第一应力层305，第一应力层305的材质可以与后续形成的第二应力层306的材质相近，但是其中的元素种类和/或元素含量比不同，所述第一应力层305可以作为后续的第二应力层306和半导体衬底300之间的过渡，能够使过刻蚀后的源漏凹槽303a较为尖锐的内表面轮廓变得圆滑，进而使第二应力层306的附着界面质量和生长情况更好。当所述半导体衬底300为硅衬底且待形成的器件为PMOS晶体管时，第一应力层305的材质可以选自硅锗、硅锗硼、硅锗镓、硅锗铟、硅锗硼铟、硅锗硼镓或硅锗硼镓铟，且第一应力层305中的元素种类比后续形成的第二应力层306少，例如第一应力层305为硅锗，第二应力层306为硅锗硼，或者，第一应力层305与后续形成的第二应力层306中含有的元素种类相同，但元素含量比不同，例如第一应力层305和第二应力层306均为硅锗，但第一应力层305中的锗含量较第二应力层306的锗含量低。当所述半导体衬底300为硅衬底且待形成的半导体器件为NMOS晶体管时，第一应力层305的材质可以选自硅碳、碳硅磷、碳硅砷、碳硅锑、碳硅磷砷、碳硅磷锑或碳硅磷锑砷，且第一应力层305中的元素种类与后续形成的第二应力层306不同，例如第一应力层305为硅碳，第二应力层306为硅磷，或者，第一应力层305与后续形成的第二应力层306中含有的元素种类相同，但元素含量比不同，例如第一应力层305和第二应力层306均为硅碳，但第一应力层305中的碳含量较第二应力层306的碳含量低。此外，当侧壁上形成有扩散阻挡层304a的过刻蚀后的源漏凹槽303a的侧壁呈∑形或L形时，第一应力层305填充后，具有第一应力层305的源漏凹槽303a变为光滑的U形开口，即第一应力层305的表面为光滑的U形，由此为第二应力层306的形成提供更好的工艺表面。
请继续参考图3F，在步骤S4中，接着，采用选择性外延生长工艺在第一应力层305表面上生长第二应力层306，直至第二应力层306填满源漏凹槽303a并高出半导体衬底300表面。由于第二应力层306的材质与第一应力层305的材质相近，但其中的元素种类或者元素含量比不同，其附着界面质量和生长情况更好。当所述半导体衬底300为硅衬底且待形成的半导体器件为PMOS晶体管时，第二应力层306的材质可以选自硅锗、硅锗硼、硅锗镓、硅锗铟、硅锗硼铟、硅锗硼镓或硅锗硼镓铟。当所述半导体衬底300为硅衬底且待形成的半导体器件为NMOS晶体管时，第二应力层306的材质可以选自硅碳、碳硅磷、碳硅砷、碳硅锑、碳硅磷砷、碳硅磷锑或碳硅磷锑砷。
在形成所述第二应力层306之后，对所述第二应力层306从表面至一定深度进行离子掺杂，或者对第二应力层306和第一应力层305进行离子掺杂，以完成嵌入式的源漏区的制作。由于扩散阻挡层304a仅仅位于嵌入式的源漏部分侧壁(即与沟道区的交界面)上，因此不会减小后续形成的嵌入式的源漏区向沟道区引入的应力，能够在沟道区边缘形成更浅的PN结，提高栅极堆叠结构的沟道控制能力，增强载流子迁移率，且嵌入式的源漏区侧壁的扩散阻挡层304a可以阻挡嵌入式的源漏区中的离子向中间的沟道区和栅介质层301a中扩散，从而减少漏电流，降低SCE效应和RSCE效应，改善器件性能。
在后栅工艺中，在形成嵌入式的源漏区后，可以进行层间电介质(ILD)层沉积，并对层间电介质层进行化学机械抛光(CMP)至暴露出栅极堆叠结构301中的多晶硅栅电极层301b的顶部；然后去除多晶硅栅电极层301b，形成栅极槽，在所述栅极槽中依次填充功函数层和电极金属(当栅极槽底部无高K栅介质层时，需要依次填充高K栅介质层、功函数层和金属)，并执行金属栅化学机械抛光，从而形成高K金属栅极结构。
此外，为了进一步改善器件性能，请继续参考图3B，在步骤S2之前或者之后中，还可以采用倾斜离子注入工艺对源漏凹槽303周围的半导体衬底300进行LDD离子注入和/或HALO离子注入，形成轻掺杂离子注入区(未图示)和/或晕环离子注入区(未图示)，轻掺杂离子注入区/或晕环离子注入区(未图示)可以在一定程度上抑制后续形成嵌入式的源漏区内的掺杂离子向栅极堆叠结构301底部的半导体衬底300(即沟道区)内扩散，以此抑制短沟道效应。具体地，在刻蚀栅极堆叠结构301和侧墙302两侧的半导体衬底300以形成源漏凹槽303之前，可以采用倾斜离子注入工艺对所述栅极堆叠结构301和侧墙302两侧的半导体衬底300进行LDD离子注入和/或HALO离子注入，形成轻掺杂离子注入区(未图示)和/或晕环离子注入区(未图示)，而所述侧墙302可以定义出所述轻掺杂离子注入区与栅极堆叠结构301之间的距离；或者，在刻蚀形成源漏凹槽303之后，采用倾斜离子注入工艺对所述源漏凹槽303周围的半导体衬底(主要是靠近栅极堆叠结构301一侧的半导体衬底300)进行L LDD离子注入和/或HALO离子注入，形成轻掺杂离子注入区(未图示)和/或晕环离子注入区(未图示)。其中，所述轻掺杂离子注入区(未图示)和/或晕环离子注入区(未图示)内的掺杂离子类型与后续形成的嵌入式的源漏区的掺杂离子相同，且所述轻掺杂离子注入区内的掺杂离子浓度低于后续形成的嵌入式的源漏区的掺杂离子浓度，以此减少嵌入式的源漏区的掺杂离子内的掺杂离子扩散。而且，所述轻掺杂离子注入区(未图示)和/或晕环离子注入区(未图示)的深度可以小于或者大于后续形成的嵌入式的源漏区的深度。当所形成的半导体器件为PMOS晶体管时，所述轻掺杂离子注入区(未图示)和/或晕环离子注入区(未图示)内的掺杂离子主要为P型离子，所述P型离子包括硼离子和/或铟离子。当所形成的半导体器件为NMOS晶体管，则所述轻掺杂离子注入区(未图示)和/或晕环离子注入区(未图示)内的掺杂离子主要为N型离子，包括磷离子、砷离子和锑离子中的至少一种。所述LDD离子注入工艺可以是无碳离子和/或无氟离子共注入的LDD离子注入工艺，也可以是共注入碳离子和/或氟离子的LDD离子注入工艺，其中，LDD离子注入工艺中共注入碳离子和/或氟离子，可以抑制LDD注入的P型离子或N型离子的扩散，同时减少空隙缺陷，降低TED效应以及漏电流。
请参考图3E、3F，本发明还提供一种半导体器件，包括：半导体衬底300，栅极堆叠结构301和侧墙302，源漏凹槽303a以及具有应力层306的嵌入式的源漏区。
半导体衬底300中可以形成有阱区、器件隔离结构(例如浅沟槽隔离结构STI)，半导体衬底300表面上还可以形成有鳍。所述栅极堆叠结构301和侧墙303可以形成在所述鳍上，所述栅极堆叠结构301可以包括依次形成在所述半导体衬底300表面上的栅介质层301a和栅电极层301b，所述栅介质层301a包括高K栅介层或氧化硅栅介质层，所述栅电极层301b为多晶硅栅极层或者金属栅电极层；当所述栅介质层301a包括高K栅介层且所述栅电极层301b为金属栅电极层时，所述栅极堆叠结构301还包括形成在所述高K栅介质层和金属栅电极层之间的功函数层(未图示)。所述侧墙302位于所述栅极堆叠结构301的侧壁上，可以是单层侧墙。也可以是叠层结构(即多层堆叠的复合侧墙)，所述侧墙302的材质选自氧化硅、氮化硅和氮氧化硅中的至少一种。
所述源漏凹槽303a的侧壁呈“L”形、“C”形或“Σ”形，所述源漏凹槽303a至少延伸到所述侧墙302的部分底部的下方。当所述半导体衬底表面上形成有凸出的鳍时，所述栅极堆叠结构301和所述侧墙302位于所述鳍的表面上，所述源漏凹槽303a形成在所述栅极堆叠结构301和侧墙302两侧的鳍中。可选的，所述源漏凹槽303a周围的半导体衬底300中还形成有轻掺杂离子注入区(未图示)和/或晕环离子注入区(未图示)。
所述扩散阻挡层304a形成在所述栅极堆叠结构301和侧墙302下方的源漏凹槽303a的侧壁上，其沿半导体衬底表面的方向上的厚度例如为1nm～20nm，其材质不同于半导体衬底300和应力层，例如为掺杂有氮、碳和氟中的至少一种离子的硅和/或锗，所述扩散阻挡层304a中掺杂的离子浓度可以为 可选的，所述扩散阻挡层304a和所述源漏凹槽303a的表面之间还形成有一层掺杂碳和/或氟的种子层；或者，所述源漏凹槽303a周围一定厚度的半导体衬底中掺杂有碳和/或氟。
嵌入式的源漏区包括至少填满所述源漏凹槽的应力层以及重掺杂到所述应力层中的源漏离子，应力层的顶部可以与半导体衬底300表面齐平，还可以高出半导体衬底300的表面。应力层可以是单层结构，也可以是叠层结构。当所述半导体器件包含NMOS晶体管和/或PMOS晶体管时，所述NMOS晶体管的应力层材质可以选自硅碳(SiC)、碳硅磷(SiCP)、碳硅砷(SiCAs)、碳硅锑(SiCSb)、碳硅磷砷(SiCPAs)、碳硅磷锑(SiCPSb)、碳硅砷锑(SiCAsSb)或碳硅磷砷锑(SiCPAsSb)，还可以向所述应力层进行离子注入的注入离子包括磷(P)、砷(As)和锑(Sb)中的至少一种，还可以共注入碳和/或氟离子；所述PMOS晶体管的应力层的材质可以选自硅锗(SiGe)、硅锗硼(SiGeB)、硅锗铟(SiGeIn)、硅锗镓(SiGeGa)、硅锗硼铟(SiGeBIn)、硅锗硼镓(SiGeBGa)、硅锗铟镓(SiGeInGa)或硅锗硼铟镓(SiGeBInGa)，向所述应力层进行离子注入的注入离子包括硼(B)、铟(In)和镓(Ga)中的至少一种，还可以共注入碳和/或氟离子。
综上所述，本发明的半导体器件及其制造方法，在源漏凹槽的侧壁上形成有扩散阻挡层，一方面不会降低后续在源漏凹槽中外延生长的应力层向沟道区引入的应力，另一方面还可以避免后续形成的应力层中的掺杂离子扩散到沟道区以及栅介质层中，避免结深加大以及掺杂离子再分配，从而改善短沟道效应和反短沟道效应，使其满足器件性能提高的要求。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (20)
1.一种半导体器件的制造方法，其特征在于，包括以下步骤：
提供一半导体衬底，在所述半导体衬底上形成栅极堆叠结构以及覆盖在所述栅极堆叠结构侧壁上的侧墙；
刻蚀所述栅极堆叠结构和侧墙两侧的半导体衬底，以形成源漏凹槽；
在所述源漏凹槽的侧壁上形成扩散阻挡层；
外延生长至少填满所述源漏凹槽的应力层，以形成嵌入式的源漏区。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，提供的所述半导体衬底表面上形成有凸出的鳍，所述栅极堆叠结构和所述侧墙位于所述鳍的表面上，所述源漏凹槽形成在所述栅极堆叠结构和侧墙两侧的鳍中。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述源漏凹槽的侧壁上形成扩散阻挡层的步骤包括：
至少对所述源漏凹槽的侧壁上的半导体衬底进行过刻蚀，以使所述源漏凹槽至少延伸到所述侧墙的部分底部的下方；
在所述源漏凹槽的侧壁和底壁上外延生长扩散阻挡层；
刻蚀去除所述源漏凹槽底部上的扩散阻挡层，而保留所述源漏凹槽侧壁上一定厚度的扩散阻挡层。
4.如权利要求3所述的半导体器件的制造方法，其特征在于，在所述过刻蚀步骤之后，且在所述外延生长步骤之前，先在所述源漏凹槽的表面上形成一层掺杂碳和/或氟的种子层，或者，对所述源漏凹槽周围的半导体衬底进行碳和/或氟离子注入。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述源漏凹槽的侧壁上形成扩散阻挡层的步骤包括：对所述源漏凹槽的侧壁上的半导体衬底进行离子注入，以形成所述扩散阻挡层。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，所述扩散阻挡层的厚度为1nm～20nm。
7.如权利要求1至6中任一项所述的半导体器件的制造方法，其特征在于，所述扩散阻挡层的材质包括掺杂有氮、碳和氟中的至少一种离子的硅和/或锗。
8.如权利要求7所述的半导体器件的制造方法，其特征在于，所述扩散阻挡层中掺杂的离子，在外延生长所述扩散阻挡层的过程中被掺入，或者在外延生长所述扩散阻挡层结束后以离子注入的方式被掺入。
9.如权利要求8所述的半导体器件的制造方法，其特征在于，所述扩散阻挡层中掺杂的离子浓度为
10.如权利要求1所述的半导体器件的制造方法，其特征在于，所述应力层为单层结构或叠层结构，且当所述半导体器件包含NMOS晶体管和/或PMOS晶体管时，所述NMOS晶体管的应力层的材质包括硅碳、碳硅磷、碳硅砷、碳硅锑、碳硅磷砷、碳硅磷锑、碳硅砷锑和碳硅磷砷锑中的至少一种，所述PMOS晶体管的应力层的材质包括硅锗、硅锗硼、硅锗镓、硅锗铟、硅锗硼铟、硅锗硼镓、硅锗铟镓和硅锗硼镓铟中的至少一种。
11.如权利要求1所述的半导体器件的制造方法，其特征在于，在形成所述侧墙之后且在形成所述源漏凹槽之前，对所述栅极堆叠结构和侧墙两侧的半导体衬底，进行轻掺杂漏区离子注入和/或晕环离子注入；或者，在形成所述源漏凹槽之后且在外延生长所述扩散阻挡层之前，对所述源漏凹槽周围的半导体衬底进行轻掺杂漏区离子注入和/或晕环离子注入。
12.一种半导体器件，其特征在于，包括：
半导体衬底，
栅极堆叠结构和侧墙，均形成在所述半导体衬底上，且所述侧墙覆盖在所述栅极堆叠结构侧壁上；
源漏凹槽，形成在所述栅极堆叠结构和侧墙两侧的半导体衬底中；
扩散阻挡层，形成在所述源漏凹槽的侧壁上；
嵌入式的源漏区，包括覆盖在所述扩散阻挡层的表面上并至少填满所述源漏凹槽的应力层。
13.如权利要求12所述的半导体器件，其特征在于，所述半导体衬底表面上形成有凸出的鳍，所述栅极堆叠结构和所述侧墙位于所述鳍的表面上，所述源漏凹槽形成在所述栅极堆叠结构和侧墙两侧的鳍中。
14.如权利要求12所述的半导体器件，其特征在于，所述源漏凹槽至少延伸到所述侧墙的部分底部的下方。
15.如权利要求12所述的半导体器件，其特征在于，所述扩散阻挡层和所述源漏凹槽的表面之间还形成有一层掺杂碳和/或氟的种子层；或者，所述源漏凹槽的侧壁上一定厚度的半导体衬底中掺杂有碳和/或氟。
16.如权利要求12所述的半导体器件，其特征在于，所述扩散阻挡层的厚度为1nm～20nm。
17.如权利要求12至16中任一项所述的半导体器件，其特征在于，所述扩散阻挡层的材质包括掺杂有氮、碳和氟中的至少一种离子的硅和/或锗。
18.如权利要求17所述的半导体器件，其特征在于，所述扩散阻挡层中掺杂的离子浓度为
19.如权利要求12所述的半导体器件，其特征在于，所述应力层为单层结构或叠层结构，且当所述半导体器件包含NMOS晶体管和/或PMOS晶体管时，所述NMOS晶体管的应力层的材质包括硅碳、碳硅磷、碳硅砷、碳硅锑、碳硅磷砷、碳硅磷锑、碳硅砷锑和碳硅磷砷锑中的至少一种，所述PMOS晶体管的应力层的材质包括硅锗、硅锗硼、硅锗镓、硅锗铟、硅锗硼铟、硅锗硼镓、硅锗铟镓和硅锗硼镓铟中的至少一种。
20.如权利要求12所述的半导体器件，其特征在于，所述源漏凹槽周围的半导体衬底中还形成有轻掺杂离子注入区和/或晕环离子注入区。
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