CN108630548A - 鳍式场效应管及其形成方法 - Google Patents

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Abstract

本发明提供一种鳍式场效应管及其形成方法,所述鳍式场效应管的形成方法包括:提供半导体衬底,所述半导体衬底上具有多个分立的鳍部;形成横跨所述鳍部的伪栅极,所述伪栅极覆盖鳍部的部分顶部和侧壁,位于伪栅极底部的鳍部区域为沟道区;在所述伪栅极两侧的鳍部中形成源漏掺杂区;形成覆盖所述伪栅极、源漏掺杂区和所述鳍部的层间介质层;对位于沟道区下方的鳍部进行离子注入,所述离子注入的离子类型与所述源漏掺杂区的离子类型不同,形成沟道穿通阻挡层。本发明形成的鳍式场效应管具有沟道穿通阻挡层,使得鳍式场效应管的沟道穿通效应得到改善,从而提高了鳍式场效应管的电学性能。

Description

鳍式场效应管及其形成方法
技术领域
本发明涉及半导体制造技术领域,特别涉及一种鳍式场效应管及其形成方法。
背景技术
随着半导体技术的飞速发展,半导体器件的特征尺寸不断缩小。半导体器件特征尺寸的减小对半导体器件的性能提出了更高的要求。
目前,金属-氧化物半导体场效应晶体管(MOSFET)的尺寸正在不断变小。为了适应工艺节点的减小,MOSFET场效应管的沟道长度也在逐渐缩短。沟道长度的缩短具有增加芯片的管芯密度、增加MOSFET场效应管的开关速度等好处。
然而,沟道长度的缩短容易造成栅极对沟道控制能力变差的问题,从而使栅极电压夹断(pinch off)沟道的难度也越来越大,进而造成亚阀值漏电现象,即出现短沟道效应(short-channel effects,SCE)。
因此,为了更好地适应器件尺寸按比例缩小的要求,半导体工艺逐渐从平面MOSFET晶体管向具有更高功效的三维立体式晶体管(如鳍式场效应管)过渡。鳍式场效应晶体管具有很好的沟道控制能力,可以减小短沟道效应。
然而,现有技术鳍式场效应管器件工作时容易发生沟道穿通效应(ChannelPunchthrough Effect),从而导致漏电问题。因此,如何解决鳍式场效应管的漏电问题,提高鳍式场效应管的电学性能,成为亟需解决的问题。
发明内容
本发明解决的问题是提供一种鳍式场效应管及其形成方法,改善鳍式场效应管的漏电问题,提高鳍式场效应管的电学性能。
为解决上述问题,本发明提供一种鳍式场效应管的形成方法,包括:提供半导体衬底,所述半导体衬底上具有多个分立的鳍部;形成横跨所述鳍部的伪栅极,所述伪栅极覆盖鳍部的部分顶部和侧壁,位于伪栅极底部的鳍部区域为沟道区;在所述伪栅极两侧的鳍部中形成源漏掺杂区;形成覆盖所述伪栅极、源漏掺杂区和所述鳍部的层间介质层;对位于沟道区下方的鳍部进行离子注入,所述离子注入的离子类型与所述源漏掺杂区的离子类型不同,形成沟道穿通阻挡层;去除所述伪栅极,在所述层间介质层中形成开口;在所述开口中填充金属,形成金属栅极。
可选的,所述源漏掺杂区的掺杂离子为N型离子时,所述离子注入的离子类型为P型离子;所述源漏掺杂区的掺杂离子为P型离子时,所述离子注入的离子类型为N型离子。
可选的,所述离子注入的离子类型为N型离子;对位于沟道区下方的鳍部中进行离子注入的步骤中,所述离子注入的注入离子为砷离子,所述砷离子注入能量为80kev至200kev,注入剂量为1.0E13atom/cm2至2.0E14atom/cm2
可选的,所述离子注入的离子类型为P型离子;对位于沟道区下方的鳍部中进行离子注入的步骤中,所述离子注入的注入离子为硼离子,所述硼离子注入能量为10kev至30kev,注入剂量为1.0E13atom/cm2至2.0E14atom/cm2
可选的,所述沟道穿通阻挡层的离子浓度为5.0E17atom/cm3至1.0E20atom/cm3
可选的,去除所述伪栅极,在所述层间介质层中形成开口的工艺为干法刻蚀;所述干法刻蚀的参数包括:刻蚀气体为HBr和He的混合气体,HBr的气体流量为150sccm至1000sccm,He的气体流量为100sccm至800sccm,压强为3mtorr至10mtorr,RF功率为10W至1000W,温度为50摄氏度至300摄氏度。
可选的,形成开口的步骤之后,形成金属栅极的步骤之前,进行退火处理。
可选的,所述退火处理的工艺包括:尖峰退火工艺或者激光退火工艺。
可选的,采用尖峰退火工艺进行所述退火处理的步骤中,退火温度为950摄氏度至1100摄氏度。
可选的,采用激光退火工艺进行所述退火处理的步骤中,退火温度为1200摄氏度至1300摄氏度。
可选的,所述伪栅极的材料包括多晶硅。
可选的,所述层间介质层的材料包括氧化硅。
可选的,形成伪栅极的步骤包括:
形成覆盖所述半导体衬底和鳍部的栅极层;在所述栅极层上形成硬掩膜层;以所述硬掩膜层为掩膜刻蚀所述栅极层形成伪栅极;形成层间介质层的步骤包括:形成覆盖所述伪栅极和所述鳍部的层间介质膜,所述层间介质膜顶部高于所述伪栅极顶部;平坦化所述层间介质膜,在平坦化所述层间介质膜的过程中去除位于伪栅极顶部的硬掩膜层。
可选的,形成源漏掺杂区的步骤包括:刻蚀位于所述伪栅极两侧的鳍部,在所述伪栅极两侧的鳍部中形成凹槽;形成填充所述凹槽的源漏外延掺杂层;对所述源漏外延掺杂层进行离子注入,形成源漏掺杂区。
可选的,形成源漏掺杂区的步骤包括:填充所述凹槽的源漏外延掺杂层的工艺为选择性外延生长工艺,工艺的参数包括:所述鳍式场效应管为PMOS器件,工艺气体为H2、HCL、SiH2Cl2、GeH4和B2H6的混合气体,H2的气体流量为1000sccm至30000sccm,HCL的气体流量为10sccm至200sccm,SiH2Cl2气体流量为20sccm至2000sccm,GeH4的气体流量为10sccm至500sccm,B2H6的气体流量为5sccm至100sccm,压强为8torr至300torr,温度为600摄氏度至850摄氏度;或者,所述鳍式场效应管为NMOS器件,工艺气体为H2、HCL、SiH2Cl2、和PH3的混合气体,H2的气体流量为2000sccm至20000sccm,HCL的气体流量为30sccm至150sccm,SiH2Cl2气体流量为50sccm至1000sccm,PH3的气体流量为10sccm至2000sccm,压强为10torr至600torr,温度为600摄氏度至850摄氏度。
可选的,对所述源漏外延掺杂层进行离子注入的步骤中,注入离子为硼离子,所述硼离子注入能量为1kev至5kev,注入剂量为1.0E15atom/cm2至5.0E15atom/cm2;或者,注入离子为砷离子,所述砷离子注入能量为2kev至10kev,注入剂量为1.0E15atom/cm2至3.0E15atom/cm2
相应地,本发明还提供一种鳍式场效应管,其特征在于,包括:半导体衬底,所述半导体衬底上具有多个分立的鳍部;横跨鳍部的伪栅极,所述伪栅极覆盖鳍部的部分顶部和侧壁,位于伪栅极底部的鳍部区域为沟道区;位于所述伪栅极两侧鳍部中的源漏掺杂区;位于所述鳍部上的层间介质层,所述层间介质层覆盖所述伪栅极、源漏掺杂区和鳍部;位于沟道区下方鳍部中的沟道穿通阻挡层,所述沟道穿通阻挡层的离子类型与源漏掺杂区的离子类型不同。
可选的,所述沟道穿通阻挡层的离子浓度为:5.0E17atom/cm3至1.0E20atom/cm3
可选的,所述伪栅极的材料包括多晶硅。
可选的,所述层间介质层的材料包括氧化硅。
与现有技术相比,本发明的技术方案具有以下优点:
本发明提供的鳍式场效应管形成方法的技术方案中,由于在位于沟道区下方的鳍部中形成了所述沟道穿通阻挡层,避免了鳍式场效应管的源极和漏极之间发生沟道穿通效应,从而提高了鳍式场效应管的电学性能。此外,由于将形成沟道穿通阻挡层的步骤放在形成所述层间介质层的步骤之后进行,使得先形成的层间介质层对源漏掺杂区具有保护作用,有利于减少沟道穿通阻挡层形成过程中所述离子注入到源漏掺杂区的几率,从而有利于改善因源漏掺杂区被注入离子而产生漏电流以及寄生电容,进而提高了鳍式场效应管的电学性能。
附图说明
图1至图5是一种鳍式场效应管形成方法各步骤对应的剖面结构示意图;
图6至图18是本发明鳍式场效应管形成方法一实施例各步骤对应的剖面结构示意图;
图19是本发明鳍式场效应管一实施例的结构示意图。
具体实施方式
根据背景技术可知,鳍式场效应管的电学性能有待提高。现结合图1至图5所示一种鳍式场效应管形成方法各步骤对应的结构示意图分析电学性能有待提高的原因。
图1至图5为一种鳍式场效应管形成方法各步骤对应的结构示意图。
参考图1,提供衬底100,衬底100上具有多个分立的鳍部110;在所述鳍部110露出的衬底100上还具有隔离结构120,所述隔离结构120覆盖鳍部110的部分侧壁,且所述隔离结构120顶部低于鳍部110顶部。
参考图2,形成隔离结构120步骤之后,对位于部分鳍部110进行离子注入形成沟道穿通阻挡层180,所述离子注入的类型与后续工艺中形成的源漏掺杂区的离子类型不同。
参考图3,形成横跨所述鳍部110的栅极结构130,所述栅极结构130覆盖鳍部110的部分顶部和侧壁;在所述栅极结构130的侧壁形成侧墙150。
形成横跨所述鳍部110的栅极结构130的步骤包括:分别形成覆盖所述鳍部110的栅极层和硬掩膜层;以所述硬掩膜层为掩膜刻蚀所述栅极层,形成横跨鳍部110的栅极结构130,所述栅极结构130覆盖鳍部110的部分顶部和侧壁;保留位于所述栅极结构130顶部的硬掩膜层140。
参考图4,在所述栅极结构130两侧的鳍部110中形成源漏外延掺杂层160。
参考图5,形成源漏外延掺杂层160(见图4)之后进行离子注入形成源漏掺杂区170;形成源漏掺杂区170之后,进行退火处理。
上述形成方法形成的鳍式场效应管的电学性能有待提高。经分析,导致鳍式场效应管的电学性能差的原因包括:上述形成方法的步骤中,在形成隔离结构120之后,进行离子掺杂形成沟道穿通阻挡层180(见图2);由于进行离子掺杂的离子容易被注入至源漏掺杂区170,导致形成的鳍式场效应管会产生漏电流以及寄生电容问题,进而降低了鳍式场效应管的电学性能。
为了解决上述技术问题,本发明提供一种鳍式场效应管的形成方法,包括:提供半导体衬底,所述半导体衬底上具有多个分立的鳍部;形成横跨所述鳍部的伪栅极,所述伪栅极覆盖鳍部的部分顶部和侧壁,位于伪栅极底部的鳍部区域为沟道区;在所述伪栅极两侧的鳍部中形成源漏掺杂区;形成覆盖所述伪栅极、源漏掺杂区和所述鳍部的层间介质层;对位于沟道区下方的鳍部进行离子注入,所述离子注入的离子类型与所述源漏掺杂区的离子类型不同,形成沟道穿通阻挡层;去除所述伪栅极,在所述层间介质层中形成开口;在所述开口中填充金属,形成金属栅极。
本发明沟道穿通阻挡层位于沟道区下方的鳍部中,通过先形成横跨所述鳍部的伪栅极,再形成覆盖所述伪栅极和所述鳍部的层间介质层,形成层间介质层之后,对位于沟道区的鳍部中进行离子注入,形成沟道穿通阻挡层,这样由于层间介质层的保护使得沟道穿通阻挡层注入的离子不容易被注入至源漏掺杂区,从而避免了鳍式场效应管产生的漏电流以及寄生电容问题。同时,形成的沟道穿通阻挡层又能防止源极和漏极发生沟道穿通效应,进而提高了鳍式场效应管的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂,下面结合附图对本发明的具体实施例做详细的说明。
图6至图18是本发明一实施例鳍式场效应管形成方法各步骤对应的结构示意图。
结合参考图6和图7,提供半导体衬底200,所述半导体衬底200上具有多个分立的鳍部210,图6是沿垂直于鳍部210延伸方向的剖面结构示意图,图7是沿平行于鳍部210延伸方向的剖面结构示意图。
本实施例中,所述半导体衬底200为硅衬底。在其他实施例中,所述半导体衬底200还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟,所述半导体衬底200还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
本实施例中,所述鳍部210的材料为硅。在其他实施例中,所述鳍部210的材料包括锗、锗化硅、碳化硅、砷化镓或镓化铟。
本实施例中,形成所述半导体衬底200、鳍部210的工艺步骤包括:提供初始衬底;在所述初始衬底表面形成图形化的硬掩膜层;以所述硬掩膜层为掩膜刻蚀所述初始衬底,刻蚀后的初始衬底作为半导体衬底200,位于半导体衬底200表面的凸起作为鳍部210。
本实施例中,所述半导体衬底200上还具有隔离结构220,所述隔离结构220覆盖所述鳍部210的部分侧壁表面,且所述隔离结构220顶部低于所述鳍部210顶部。
所述隔离结构220可以起到电学隔离相邻鳍部210的作用。
本实施例中,所述隔离结构220的材料为氧化硅。在其他实施例中,所述隔离结构220的材料还可以为氮化硅或氮氧化硅。
形成所述隔离结构220的工艺步骤包括:在所述半导体衬底200上形成覆盖所述鳍部210的隔离膜,所述隔离膜顶部高于所述鳍部210顶部;对所述隔离膜顶部进行平坦化处理;在所述平坦化处理之后,回刻蚀去除部分厚度的隔离膜,形成位于所述半导体衬底200上的所述隔离结构220,在回刻蚀去除部分厚度的隔离膜的过程中去除所述位于鳍部210顶部的硬掩膜层。
参考图8,形成横跨所述鳍部210的伪栅极230,所述伪栅极230覆盖鳍部210的部分顶部和侧壁,位于伪栅极230底部的鳍部区域为沟道区。
形成所述伪栅极230的步骤包括:形成覆盖所述半导体衬底200和所述鳍部210的栅极层,所述栅极层横跨所述鳍部210且覆盖所述鳍部210的顶部和侧壁;在所述栅极层上形成硬掩膜层240,所述硬掩膜层240定义出待形成的伪栅极230的图形;以所述硬掩膜层240为掩膜刻蚀所述栅极层,形成横跨所述鳍部210的伪栅极230,所述伪栅极230覆盖鳍部210的部分顶部和侧壁;保留位于所述伪栅极230顶部的硬掩膜层240。
本实施例中,所述伪栅极230定义后续形成的金属栅极的位置和尺寸。所述伪栅极230的材料为多晶硅。
本实施例中,在形成所述伪栅极230的步骤之后,所述形成方法还包括:在所述伪栅极230的侧壁形成侧墙250,所述侧墙250的材料为氮化硅。所述侧墙250用于定义后续工艺中形成的源漏掺杂区的位置。
参考图9和图10,在所述伪栅极230两侧的鳍部210中形成源漏掺杂区261(见图10)。
参考图9,刻蚀位于所述伪栅极230两侧的鳍部210,在所述伪栅极230两侧的鳍部210中形成凹槽(图未示);形成填充所述凹槽的源漏外延掺杂层260。
本实施例中,所述凹槽的作用是为形成的源漏外延掺杂层260提供空间位置。
所述鳍式场效应管为PMOS器件,所述源漏外延掺杂层260的材料包括SiGe或者SiGeB;所述源漏外延掺杂层260内可以掺杂有P型离子。
或者,所述鳍式场效应管为NMOS器件,所述源漏外延掺杂层260的材料包括SiC或者SiP;所述源漏外延掺杂层260内掺杂有N型离子。
本实施例中,所述源漏外延掺杂层260顶部高于所述鳍部210顶部。在本发明其他实施例中,所述源漏外延掺杂层260顶部与所述鳍部210顶部齐平。
本实施例中,形成填充所述凹槽的源漏外延掺杂层260的工艺为选择性外延生长工艺,在选择性外延生长工艺过程中进行原位离子掺杂。
具体地,所述鳍式场效应管为PMOS器件时,工艺气体为H2、HCL、SiH2Cl2、GeH4和B2H6的混合气体,H2的气体流量为1000sccm至30000sccm,HCL的气体流量为10sccm至200sccm,SiH2Cl2气体流量为20sccm至2000sccm,GeH4的气体流量为10sccm至500sccm,B2H6的气体流量为5sccm至100sccm,压强为8torr至300torr,温度为600摄氏度至850摄氏度。
所述鳍式场效应管为NMOS器件时,工艺气体为H2、HCL、SiH2Cl2、和PH3的混合气体,H2的气体流量为2000sccm至20000sccm,HCL的气体流量为30sccm至150sccm,SiH2Cl2气体流量为50sccm至1000sccm,PH3的气体流量为10sccm至2000sccm,压强为10torr至600torr,温度为600摄氏度至850摄氏度。
参考图10,形成所述源漏外延掺杂层260(见图9)的步骤之后,对所述源漏外延掺杂层260进行离子注入,形成源漏掺杂区261。
所述鳍式场效应管为PMOS器件时,对所述源漏外延掺杂层260进行离子注入的离子类型为P型离子,所述源漏掺杂区261的掺杂离子为P型离子;所述鳍式场效应管为NMOS器件时,对所述源漏外延掺杂层260进行离子注入的离子类型为N型离子,所述源漏掺杂区261的掺杂离子为N型离子。
具体地,当源漏外延掺杂层260的材料为SiGe或者Si时,所述注入离子为硼离子,所述硼离子注入能量为1kev至5kev,注入剂量为1.0E15atom/cm2至5.0E15atom/cm2;当源漏外延层260的材料为SiC或者Si时,所述注入离子为砷离子,所述砷离子注入能量为2kev至10kev,注入剂量为1.0E15atom/cm2至3.0E15atom/cm2
结合参考图11至图14,形成覆盖所述伪栅极230、源漏掺杂区261和所述鳍部210的层间介质层270(见图13和图14)。
结合参考图11和图12,图11是沿平行于鳍部210延伸方向的剖面示意图,图12是沿垂直于鳍部210延伸方向的剖面结构示意图,形成覆盖所述伪栅极230、源漏掺杂区261和所述鳍部210的层间介质膜271,所述层间介质膜271顶部高于所述伪栅极230顶部。
本实施例中,所述层间介质膜271的材料为氧化硅。
形成所述层间介质膜271的工艺可以为化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺。所述化学气相沉积工艺又包括:等离子体增强化学气相沉积工艺或低压化学气相沉积工艺。
本实施例中,形成层间介质膜271的工艺为化学气相沉积,所述工艺的参数包括:在温度300摄氏度至500摄氏度下,通入Si(OC2H5)4和O2,通入气体的流量为100sccm至8000sccm,压强为3mtorr至200mtorr。
结合参考图13和图14,平坦化所述层间介质膜271(见图11和图12),形成层间介质层270,在平坦化所述层间介质膜271的过程中去除位于伪栅极230顶部的硬掩膜层240,图13是沿平行于鳍部210延伸方向的剖面结构示意图,图14是沿垂直于鳍部210延伸方向的剖面结构示意图。
本实施例中,所述层间介质层270的材料为氧化硅。
本实施例中,采用化学机械研磨工艺处理所述层间介质膜271,平坦化层间介质膜271之后,形成的层间介质层270顶部与伪栅极230顶部齐平;在平坦化所述层间介质膜271的过程中去除位于伪栅极230顶部的硬掩膜层240。
采用化学机械研磨工艺的作用是能使所述层间介质膜271获得全局平坦化,减少了形成所述层间介质层270步骤中所产生的表面缺陷。同时,在平坦化所述层间介质膜271的过程中去除位于伪栅极230顶部的硬掩膜层240,也起到了简化工艺流程的作用。
结合参考图15和图16,对位于沟道区下方的鳍部210中进行离子注入,所述离子注入的类型与所述源漏掺杂区261的离子类型不同,形成沟道穿通阻挡层280,图15是沿平行于鳍部210延伸方向的剖面结构示意图,图16是沿垂直于鳍部210延伸方向的剖面结构示意图。
所述沟道穿通阻挡层280的作用是用于防止鳍式场效应管的沟道穿通效应。具体地,由于在位于沟道区下方的鳍部210中形成有沟道穿通阻挡层280,可以有效地防止源极和漏极发生沟道穿通效应。
需要说明的是,将形成沟道穿通阻挡层280的步骤放在形成所述层间介质层270的步骤之后进行,可以减少形成沟道穿通阻挡层280步骤中离子被注入至源漏掺杂区261,从而缓解了鳍式场效应管产生的漏电流以及寄生电容问题。具体地,由于形成的层间介质层270具有保护作用,使得注入离子形成沟道穿通阻挡层280的位置被定义在沟道区域下方,从而缓解了鳍式场效应管的漏电流以及寄生电容问题,进而提高了鳍式场效应管的电学性能。
所述源漏掺杂区261的掺杂离子为N型离子时,所述离子注入的离子类型为P型离子;所述源漏掺杂区261的掺杂离子为P型离子时,所述离子注入的离子类型为N型离子。
具体地,所述离子注入的离子类型为P型离子;对位于沟道区下方的鳍部210中进行离子注入的步骤中,所述离子注入的注入离子为硼离子,所述硼离子注入能量为10kev至30kev,注入剂量为1.0E13atom/cm2至2.0E14atom/cm2
或者,所述离子注入的离子类型为N型离子;对位于沟道区下方的鳍部210中进行离子注入的步骤中,所述离子注入的注入离子为砷离子,所述砷离子注入能量为80kev至200kev,注入剂量为1.0E13atom/cm2至2.0E14atom/cm2
所述沟道穿通阻挡层280的离子浓度既不能过高也不能过低。若所述沟道穿通阻挡层280的离子浓度过高,使得电阻增大,则会造成鳍式场效应管的短沟道效应较为严重;若所述沟道穿通阻挡层280的离子浓度过低,则会导致源极和漏级之间的耗尽层宽度变小。
本实施例中,所述沟道穿通阻挡层280的离子浓度为:5.0E17atom/cm3至1.0E20atom/cm3
结合参考图17和图18,去除所述伪栅极230(见图15和图16),在所述层间介质层270中形成开口231;在所述开口231中填充金属,形成金属栅极(图未示),图17是沿平行于鳍部210延伸方向的剖面结构示意图,图18是沿垂直于鳍部210延伸方向的剖面结构示意图。
本实施例中,去除所述伪栅极230,在层间介质层270中形成开口231的工艺为干法刻蚀,所述工艺的参数包括:刻蚀气体为HBr和He的混合气体,HBr的气体流量为150sccm至1000sccm,He的气体流量为100sccm至800sccm,压强为3mtorr至10mtorr,RF功率为10W至1000W,温度为50摄氏度至300摄氏度。
本实施例中,所述金属栅极包括位于所述开口231底部的栅介质层(图未示),以及填充满所述开口231的金属层(图未示)。
所述栅介质层的材料为高k栅介质材料,其中,高k栅介质材料指的是,相对介电常数大于氧化硅相对介电常数的栅介质材料,高k栅介质材料可以为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或者Al2O3。本实施例中,所述栅介质层的材料为HfO2
本实施例中,所述金属层的材料为W。在其他实施例中,所述金属层的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti。
在去除所述伪栅极230,在所述层间介质层270中形成开口231的步骤之后,在所述开口231中填充金属,形成金属栅极的步骤之前,所述形成方法还包括:去除所述伪栅极230形成开口231之后,进行退火处理。
本实施例中,形成所述开口231之后,进行退火处理的目的是使沟道穿通阻挡层280部分离子从开口231中扩散出去,从而降低了沟道穿通阻挡层280的离子浓度,进而减小了沟道穿通阻挡层280离子向沟道区扩散,提高了鳍式场效应管的电学性能。
具体地,所述退火处理的工艺包括:尖峰退火工艺或者激光退火工艺。所述尖峰退火工艺进行退火处理的步骤中:退火温度为950摄氏度或者1100摄氏度;所述激光退火工艺进行退火处理的步骤中:退火温度为1200摄氏度至1300摄氏度。
相应地,本发明还提供一种鳍式场效应管,参考图19,示出了本发明鳍式场效应管一实施例的结构示意图。所述鳍式场效应管包括:
半导体衬底300,所述半导体衬底300上具有多个分立的鳍部310;横跨鳍部310的伪栅极330,所述伪栅极330覆盖鳍部310的部分顶部和侧壁,位于伪栅极330底部的鳍部区域为沟道区;位于所述伪栅极330两侧鳍部310中的源漏掺杂区360;位于所述鳍部310上的层间介质层370,所述层间介质层370覆盖所述伪栅极330、源漏掺杂区360和鳍部310;位于沟道区下方鳍部310中的沟道穿通阻挡层380,所述沟道穿通阻挡层380的离子类型与源漏掺杂区360的离子类型不同。
以下将结合附图19对本实施例提供的鳍式场效应管进行详细说明。
本实施例中,所述半导体衬底300的材料为硅。在其他实施例中,所述半导体衬底300的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。在其他实施例中,所述半导体衬底300还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
本实施例中,所述鳍部310的材料为硅。在其他实施例中,所述鳍部310的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
本实施例中,所述半导体衬底300上还具有隔离结构320,所述隔离结构320覆盖所述鳍部310的部分侧壁表面,且所述隔离结构320顶部低于所述鳍部310顶部。
所述隔离结构320可以起到电学隔离相邻鳍部310的作用。本实施例中,所述隔离结构320的材料为氧化硅。在其他实施例中,所述隔离结构320的材料还可以是氮化硅或氮氧化硅。
本实施例中,所述伪栅极330用于定义后续金属栅极的位置和尺寸。所述伪栅极330的材料为多晶硅。
所述鳍式场效应管还包括:位于所述伪栅极330两侧的侧墙350,所述侧墙350的材料为氮化硅。所述侧墙350用于定义位于所述伪栅极330两侧鳍部310中的源漏掺杂区360的空间位置。
本实施例中,所述层间介质层370的材料为氧化硅。所述层间介质层370的作用是为了定义所述沟道穿通阻挡层380的空间位置,使得形成的沟道穿通阻挡层380的位置被定义在沟道区下方。这样使得在形成所述沟道穿通阻挡层380进行离子注入的步骤中,防止离子被注入至源漏掺杂区360,从而缓解了鳍式场效应管产生的漏电流以及寄生电容问题,进而提高了鳍式场效应管的电学性能。
所述沟道穿通阻挡层380的作用是用于防止鳍式场效应管的沟道穿通效应。由于所述沟道穿通阻挡层380位于沟道区下方,可以有效地避免源极和漏极耗尽区相连通的现象,从而提高了鳍式场效应管的电学性能。
所述沟道穿通阻挡层380的离子浓度既不能过高也不能过低。若所述沟道穿通阻挡层380的离子浓度过高,则会造成鳍式场效应管的短沟道效应较为严重;若所述沟道穿通阻挡层380的离子浓度过低,则会导致源极和漏级之间的耗尽层宽度变小。
本实施例中,所述沟道穿通阻挡层380的离子浓度为:5.0E17atom/cm3至1.0E20atom/cm3
虽然本发明披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种鳍式场效应管的形成方法,其特征在于,包括:
提供半导体衬底,所述半导体衬底上具有多个分立的鳍部;
形成横跨所述鳍部的伪栅极,所述伪栅极覆盖鳍部的部分顶部和侧壁,位于伪栅极底部的鳍部区域为沟道区;
在所述伪栅极两侧的鳍部中形成源漏掺杂区;
形成覆盖所述伪栅极、源漏掺杂区和所述鳍部的层间介质层;
对位于沟道区下方的鳍部进行离子注入,所述离子注入的离子类型与所述源漏掺杂区的离子类型不同,形成沟道穿通阻挡层;
去除所述伪栅极,在所述层间介质层中形成开口;
在所述开口中填充金属,形成金属栅极。
2.如权利要求1所述的鳍式场效应管的形成方法,其特征在于,所述源漏掺杂区的掺杂离子为N型离子时,对位于沟道区下方的鳍部进行离子注入,所述离子注入的离子类型为P型离子;所述源漏掺杂区的掺杂离子为P型离子时,所述离子注入的离子类型为N型离子。
3.如权利要求1所述的鳍式场效应管的形成方法,其特征在于,所述离子注入的离子类型为N型离子;对位于沟道区下方的鳍部进行离子注入的步骤中,所述离子注入的注入离子为砷离子,所述砷离子注入能量为80kev至200kev,注入剂量为1.0E13atom/cm2至2.0E14atom/cm2
4.如权利要求1所述的鳍式场效应管的形成方法,其特征在于,所述离子注入的离子类型为P型离子;对位于沟道区下方的鳍部进行离子注入的步骤中,所述离子注入的注入离子为硼离子,所述硼离子注入能量为10kev至30kev,注入剂量为1.0E13atom/cm2至2.0E14atom/cm2
5.如权利要求1所述的鳍式场效应管的形成方法,其特征在于,所述沟道穿通阻挡层的离子浓度为5.0E17atom/cm3至1.0E20atom/cm3
6.如权利要求1所述的鳍式场效应管的形成方法,其特征在于,去除所述伪栅极,在所述层间介质层中形成开口的工艺为干法刻蚀;所述干法刻蚀的参数包括:刻蚀气体为HBr和He的混合气体,HBr的气体流量为150sccm至1000sccm,He的气体流量为100sccm至800sccm,压强为3mtorr至10mtorr,RF功率为10W至1000W,温度为50摄氏度至300摄氏度。
7.如权利要求1所述的鳍式场效应管的形成方法,其特征在于,形成开口的步骤之后,形成金属栅极的步骤之前,进行退火处理。
8.如权利要求7所述的鳍式场效应管的形成方法,其特征在于,所述退火处理的工艺包括:尖峰退火工艺或者激光退火工艺。
9.如权利要求8所述的鳍式场效应管的形成方法,其特征在于,采用尖峰退火工艺进行所述退火处理的步骤中,退火温度为950摄氏度至1100摄氏度。
10.如权利要求8所述的鳍式场效应管的形成方法,其特征在于,采用激光退火工艺进行所述退火处理的步骤中,退火温度为1200摄氏度至1300摄氏度。
11.如权利要求1所述的鳍式场效应管的形成方法,其特征在于,所述伪栅极的材料包括多晶硅。
12.如权利要求1所述的鳍式场效应管的形成方法,其特征在于,所述层间介质层的材料包括氧化硅。
13.如权利要求1所述的鳍式场效应管的形成方法,其特征在于,形成伪栅极的步骤包括:
形成覆盖所述半导体衬底和鳍部的栅极层;
在所述栅极层上形成硬掩膜层;
以所述硬掩膜层为掩膜刻蚀所述栅极层形成伪栅极;
形成层间介质层的步骤包括:形成覆盖所述伪栅极和所述鳍部的层间介质膜,所述层间介质膜顶部高于所述伪栅极顶部;
平坦化所述层间介质膜,在平坦化所述层间介质膜的过程中去除位于伪栅极顶部的硬掩膜层。
14.如权利要求1所述的鳍式场效应管的形成方法,其特征在于,形成源漏掺杂区的步骤包括:
刻蚀位于所述伪栅极两侧的鳍部,在所述伪栅极两侧的鳍部中形成凹槽;
形成填充所述凹槽的源漏外延掺杂层;
对所述源漏外延掺杂层进行离子注入,形成源漏掺杂区。
15.如权利要求14所述的鳍式场效应管的形成方法,其特征在于,形成源漏掺杂区的步骤包括:填充所述凹槽的源漏外延掺杂层的工艺为选择性外延生长工艺,工艺的参数包括:
所述鳍式场效应管为PMOS器件,工艺气体为H2、HCl、SiH2Cl2、GeH4和B2H6的混合气体,H2的气体流量为1000sccm至30000sccm,HCL的气体流量为10sccm至200sccm,SiH2Cl2气体流量为20sccm至2000sccm,GeH4的气体流量为10sccm至500sccm,B2H6的气体流量为5sccm至100sccm,压强为8torr至300torr,温度为600摄氏度至850摄氏度;
或者,所述鳍式场效应管为NMOS器件,工艺气体为H2、HCl、SiH2Cl2、和PH3的混合气体,H2的气体流量为2000sccm至20000sccm,HCL的气体流量为30sccm至150sccm,SiH2Cl2气体流量为50sccm至1000sccm,PH3的气体流量为10sccm至2000sccm,压强为10torr至600torr,温度为600摄氏度至850摄氏度。
16.如权利要求14所述的鳍式场效应管的形成方法,其特征在于,对所述源漏外延掺杂层进行离子注入的步骤中,注入离子为硼离子,所述硼离子注入能量为1kev至5kev,注入剂量为1.0E15atom/cm2至5.0E15atom/cm2
或者,注入离子为砷离子,所述砷离子注入能量为2kev至10kev,注入剂量为1.0E15atom/cm2至3.0E15atom/cm2
17.一种鳍式场效应管,其特征在于,包括:
半导体衬底,所述半导体衬底上具有多个分立的鳍部;
横跨鳍部的伪栅极,所述伪栅极覆盖鳍部的部分顶部和侧壁,位于伪栅极底部的鳍部区域为沟道区;
位于所述伪栅极两侧鳍部中的源漏掺杂区;
位于所述鳍部上的层间介质层,所述层间介质层覆盖所述伪栅极、源漏掺杂区和鳍部;
位于沟道区下方鳍部中的沟道穿通阻挡层,所述沟道穿通阻挡层的离子类型与源漏掺杂区的离子类型不同。
18.如权利要求17所述的鳍式场效应管,其特征在于,所述沟道穿通阻挡层的离子浓度为:5.0E17atom/cm3至1.0E20atom/cm3
19.如权利要求17所述的鳍式场效应管,其特征在于,所述伪栅极的材料包括多晶硅。
20.如权利要求17所述的鳍式场效应管,其特征在于,所述层间介质层的材料包括氧化硅。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109659368A (zh) * 2018-12-19 2019-04-19 上海华力微电子有限公司 一种高维持电压nldmos及其制作方法
CN111341661A (zh) * 2018-12-19 2020-06-26 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
CN112017962A (zh) * 2019-05-30 2020-12-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113539828A (zh) * 2020-04-20 2021-10-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103928335A (zh) * 2013-01-15 2014-07-16 中国科学院微电子研究所 半导体器件及其制造方法
CN103928333A (zh) * 2013-01-15 2014-07-16 中国科学院微电子研究所 半导体器件及其制造方法
CN104576380A (zh) * 2013-10-13 2015-04-29 中国科学院微电子研究所 一种finfet制造方法
CN105810729A (zh) * 2014-12-29 2016-07-27 中国科学院微电子研究所 鳍式场效应晶体管及其制造方法
CN106328531A (zh) * 2015-07-01 2017-01-11 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
US9559014B1 (en) * 2015-09-04 2017-01-31 International Business Machines Corporation Self-aligned punch through stopper liner for bulk FinFET

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103928335A (zh) * 2013-01-15 2014-07-16 中国科学院微电子研究所 半导体器件及其制造方法
CN103928333A (zh) * 2013-01-15 2014-07-16 中国科学院微电子研究所 半导体器件及其制造方法
CN104576380A (zh) * 2013-10-13 2015-04-29 中国科学院微电子研究所 一种finfet制造方法
CN105810729A (zh) * 2014-12-29 2016-07-27 中国科学院微电子研究所 鳍式场效应晶体管及其制造方法
CN106328531A (zh) * 2015-07-01 2017-01-11 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
US9559014B1 (en) * 2015-09-04 2017-01-31 International Business Machines Corporation Self-aligned punch through stopper liner for bulk FinFET

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109659368A (zh) * 2018-12-19 2019-04-19 上海华力微电子有限公司 一种高维持电压nldmos及其制作方法
CN111341661A (zh) * 2018-12-19 2020-06-26 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
CN111341661B (zh) * 2018-12-19 2023-10-17 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
CN112017962A (zh) * 2019-05-30 2020-12-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113539828A (zh) * 2020-04-20 2021-10-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

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