CN111627814A - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法包括：形成第一侧墙层和位于第一侧墙层上的第二侧墙层，第一侧墙层位于第二侧墙层和伪栅结构之间以及第二侧墙层和鳍部之间；在第二侧墙层的侧壁上形成第三侧墙层，第三侧墙层还覆盖第二侧墙层底部的第一侧墙层；形成第三侧墙层后，在伪栅结构两侧的鳍部中形成源漏掺杂层；去除伪栅结构和第一侧墙层，在第二侧墙层和第三侧墙层之间形成倒T型沟槽；在倒T型沟槽中形成栅极结构，栅极结构包括位于相邻第三侧墙层之间的栅极宽段，以及位于相邻第二侧墙层之间的栅极窄段。本发明实施例降低所述栅极结构与所述源漏掺杂层之间的电容耦合效应，进而使得半导体结构内的寄生电容变小，优化了半导体结构的电学性能。
Description
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(short-channel effects，SCE)更容易发生。
因此，为了减小短沟道效应的影响，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，来优化半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、凸出于所述衬底上分立的鳍部以及横跨所述鳍部的伪栅结构，所述伪栅结构覆盖所述鳍部的部分顶壁和部分侧壁；形成保形覆盖所述伪栅结构以及鳍部的第一侧墙材料层；形成保形覆盖所述第一侧墙材料层的第二侧墙材料层；去除所述伪栅结构顶部以及所述鳍部上的第一侧墙材料层和第二侧墙材料层，形成第一侧墙层和位于所述第一侧墙层上的第二侧墙层，所述第一侧墙层位于所述第二侧墙层和伪栅结构之间以及所述第二侧墙层和鳍部之间；在所述第二侧墙层的侧壁上形成第三侧墙层，所述第三侧墙层还覆盖所述第二侧墙层底部的第一侧墙层；形成所述第三侧墙层后，在所述伪栅结构两侧的所述鳍部中形成源漏掺杂层；形成覆盖所述源漏掺杂层且露出所述伪栅结构顶壁的层间介质层；去除所述伪栅结构和第一侧墙层，在所述层间介质层中形成位于第二侧墙层和第三侧墙层之间的倒T型沟槽；在所述倒T型沟槽中形成栅极结构，所述栅极结构包括位于相邻所述第三侧墙层之间的栅极宽段，以及位于相邻所述第二侧墙层之间的栅极窄段。
相应的，本发明实施例还提供一种半导体结构，包括：衬底；鳍部，位于所述衬底上；栅极结构，横跨所述鳍部，且所述栅极结构覆盖所述鳍部的部分顶壁和部分侧壁，所述栅极结构包括栅极宽段和位于所述栅极宽段上的栅极窄段，在沿所述鳍部延伸方向上，所述栅极宽段宽于所述栅极窄段；第一侧墙，位于所述栅极宽段的侧壁上；第二侧墙，位于所述第一侧墙与所述栅极窄段之间，所述第二侧墙的竖向长度小于所述第一侧墙的竖向长度；源漏掺杂层，位于所述栅极结构两侧的所述鳍部中。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例形成所述第一侧墙层和位于所述第一侧墙层上的第二侧墙层，且所述第一侧墙层位于所述第二侧墙层和伪栅结构之间以及所述第二侧墙层和鳍部之间，所述第三侧墙层覆盖在所述第二侧墙层的侧壁上，且所述第三侧墙层还覆盖所述第二侧墙层底部的第一侧墙层；去除所述伪栅结构和第一侧墙层后，在第二侧墙层和第三侧墙层之间形成倒T型沟槽；相应的，形成在所述倒T型沟槽中的栅极结构呈倒T型结构，所述栅极结构包括位于相邻第三侧墙层之间的栅极宽段以及位于相邻第二侧墙层之间的栅极窄段；靠近沟道区的栅极宽段有利于保证栅极结构对沟道区具有良好的控制力，以改善短沟道效应，而且，与具有垂直侧壁的栅极结构的半导体结构相比，在垂直于栅极结构侧壁的方向上，所述源漏掺杂层距离所述栅极窄段的距离更远，有利于降低所述栅极结构与所述源漏掺杂层之间的电容耦合效应。因此本发明实施例在保证对沟道具有良好的控制力的情况下，降低所述栅极结构与所述源漏掺杂层之间的电容耦合效应，进而使得半导体结构内的寄生电容变小，优化了半导体结构的电学性能。
附图说明
图1是一种半导体结构的结构示意图；
图2至图13是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图14是本发明实施例半导体结构第一实施例的结构示意图；
图15是本发明实施例半导体结构第二实施例的结构示意图。
具体实施方式
由背景技术可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构分析器件性能不佳的原因。
图1示出了一种半导体结构的结构示意图。
参考图1，所述半导体结构包括：衬底1；鳍部2，位于所述衬底1上；栅极结构3，横跨所述鳍部2，且所述栅极结构3覆盖所述鳍部2的部分顶壁和部分侧壁；侧墙层4，位于所述栅极结构3的侧壁上；源漏掺杂层5，位于所述栅极结构3两侧的所述鳍部2中；层间介质层6，位于所述源漏掺杂层5上，且露出所述栅极结构3的顶壁。
半导体结构工作时，所述栅极结构3与所述源漏掺杂层5之间的距离短，所述栅极结构3与所述源漏掺杂层5之间的电容耦合效应大，因此，半导体结构内的寄生电容大，导致半导体结构的电学性能不佳。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、凸出于所述衬底上分立的鳍部以及横跨所述鳍部的伪栅结构，所述伪栅结构覆盖所述鳍部的部分顶壁和部分侧壁；形成保形覆盖所述伪栅结构以及鳍部的第一侧墙材料层；形成保形覆盖所述第一侧墙材料层的第二侧墙材料层；去除所述伪栅结构顶部以及所述鳍部上的第一侧墙材料层和第二侧墙材料层，形成第一侧墙层和位于所述第一侧墙层上的第二侧墙层，所述第一侧墙层位于所述第二侧墙层和伪栅结构之间以及所述第二侧墙层和鳍部之间；在所述第二侧墙层的侧壁上形成第三侧墙层，所述第三侧墙层还覆盖所述第二侧墙层底部的第一侧墙层；形成所述第三侧墙层后，在所述伪栅结构两侧的所述鳍部中形成源漏掺杂层；形成覆盖所述源漏掺杂层且露出所述伪栅结构顶壁的层间介质层；去除所述伪栅结构和第一侧墙层，在所述层间介质层中形成位于第二侧墙层和第三侧墙层之间的倒T型沟槽；在所述倒T型沟槽中形成栅极结构，所述栅极结构包括位于相邻所述第三侧墙层之间的栅极宽段，以及位于相邻所述第二侧墙层之间的栅极窄段。
本发明实施例，本发明实施例形成所述第一侧墙层和位于所述第一侧墙层上的第二侧墙层，且所述第一侧墙层位于所述第二侧墙层和伪栅结构之间以及所述第二侧墙层和鳍部之间，所述第三侧墙层覆盖在所述第二侧墙层的侧壁上，且所述第三侧墙层还覆盖所述第二侧墙层底部的第一侧墙层；去除所述伪栅结构和第一侧墙层后，在第二侧墙层和第三侧墙层之间形成倒T型沟槽；相应的，形成在所述倒T型沟槽中的栅极结构呈倒T型结构，所述栅极结构包括位于相邻第三侧墙层之间的栅极宽段以及位于相邻第二侧墙层之间的栅极窄段；靠近沟道区的栅极宽段有利于保证栅极结构对沟道区具有良好的控制力，以改善短沟道效应，而且，与具有垂直侧壁的栅极结构的半导体结构相比，在垂直于栅极结构侧壁的方向上，所述源漏掺杂层距离所述栅极窄段的距离更远，有利于降低所述栅极结构与所述源漏掺杂层之间的电容耦合效应。因此本发明实施例在保证对沟道具有良好的控制力的情况下，降低所述栅极结构与所述源漏掺杂层之间的电容耦合效应，进而使得半导体结构内的寄生电容变小，优化了半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
图2至图13是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图2，图2为平行于鳍部101延伸方向的剖视图。提供基底，所述基底包括衬底100、凸出于所述衬底100上分立的鳍部101以及横跨所述鳍部101的伪栅结构103，所述伪栅结构103覆盖所述鳍部101的部分顶壁和部分侧壁。
本实施例中，所述衬底100的材料为硅。在其他实施例中，所述衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述衬底100表面还能够形成有界面层，所述界面层的材料为氧化硅、氮化硅或氮氧化硅等。
本实施例中，所述鳍部101的材料为硅。在其他实施例中，鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
本实施例中，所述伪栅结构103(如图2所示)为后续形成栅极结构占据空间位置。
相应地，所述伪栅结构103包括栅氧化层1031以及位于所述栅氧化层1031上的栅极层1032。
所述栅氧化层1031的材料为氧化硅或氮氧化硅；所述栅极层1032的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，所述栅氧化层1031的材料为氧化硅，所述栅极层1032的材料为多晶硅。
所述伪栅结构103的顶部形成有栅极掩膜层104，所述栅极掩膜层104用于作为形成所述伪栅结构103的刻蚀掩膜，而且，形成伪栅结构103后，所述栅极掩膜层104还能够在后续工艺步骤中保护伪栅结构103顶部。
本实施例中，所述栅极掩膜层104的材料为氮化硅。
参考图3，形成保形覆盖所述伪栅结构103以及鳍部101的第一侧墙材料层105；形成保形覆盖所述第一侧墙材料层105的第二侧墙材料层106。
所述第一侧墙材料层105为后续形成第一侧墙层做准备。所述第二侧墙材料层106为后续形成第二侧墙层做准备。
本实施例中，采用原子层沉积工艺(Atomic layer deposition，ALD)形成所述第一侧墙材料层105和所述第二侧墙材料层106。原子层沉积工艺具有较好的保形覆盖能力，在形成所述第一侧墙材料层105的步骤中，所述第一侧墙材料层105能够保形覆盖所述伪栅结构103以及所述鳍部101，而且通过采用原子层沉积工艺，还有利于提高所述第一侧墙材料层105的厚度均一性。同理，在形成所述第二侧墙材料层106的步骤中，所述第二侧墙材料层106能够保形覆盖所述第一侧墙材料层105，而且通过采用原子层沉积工艺，还有利于提高所述第二侧墙材料层106的厚度均一性。
其他实施例中，形成所述第一侧墙材料层和第二侧墙材料层中任一个的工艺还可以为化学气相沉积工艺(Chemical Vapor Deposition，CVD)。
所述第二侧墙材料层106为低K材料，采用低K材料可以降低后续形成的源漏掺杂层与栅极结构的电容耦合效应，从而降低寄生电容。
具体的，所述第二侧墙材料层106的材料包括SiON、SiBCN、SiCN和掺C或O的SiN中的一种或多种。本实施例中，所述第二侧墙材料层106的材料包括掺C或O的SiN。
本实施例中，所述第一侧墙材料层105和所述第二侧墙材料层106之间的刻蚀选择比大于或等于10，后续在去除所述第一侧墙层时，所述第二侧墙层不易受损。
本实施例中，所述第一侧墙材料层105的材料包括氧化硅。氧化硅是工艺常用、成本较低的材料且具有较高的工艺兼容性，有利于简化工艺流程，有利于降低形成所述第一侧墙材料层105的工艺难度和工艺成本；而且氧化硅的去除工艺简单，为去除后续形成的第一侧墙层做准备。
其他实施例中，根据第二侧墙材料层和后续第三侧墙材料层的材料的选取，例如，第二侧墙材料层和后续第三侧墙材料层的材料为氧化硅时，所述第一侧墙材料层的材料还可以为氮化硅。
参考图4，去除所述伪栅结构103顶部以及所述鳍部101上的第一侧墙材料层105和第二侧墙材料层106，形成第一侧墙层107和位于所述第一侧墙层107上的第二侧墙层108，所述第一侧墙层107位于所述第二侧墙层108和伪栅结构103之间以及所述第二侧墙层108和鳍部101之间。
第二侧墙材料层106保形覆盖在第一侧墙材料层105上，去除所述伪栅结构103顶部以及所述鳍部101上的第一侧墙材料层105和第二侧墙材料层106的过程中，位于所述第二侧墙层108和鳍部101之间的第一侧墙层107被保留下来，该位置处的第一侧墙层107为后续形成呈倒T型的栅极结构占据空间。
本实施例中，采用干法刻蚀工艺去除所述伪栅结构103顶部以及所述鳍部101上的第一侧墙材料层105和第二侧墙材料层106，形成第一侧墙层107和位于所述第一侧墙层107上的第二侧墙层108。干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，有利于使所述第一侧墙层107和第二侧墙层108的形貌满足工艺需求。
其他实施例中，还可以采用干法刻蚀工艺刻蚀或者干法和湿法相结合的刻蚀工艺进行刻蚀。
需要说明的是，所述第一侧墙层107不宜过厚也不宜过薄。后续在所述第二侧墙层的侧壁上形成第三侧墙层，所述第三侧墙层还覆盖所述第二侧墙层108底部的第一侧墙层107，后续去除第一侧墙层107和伪栅结构103，在第二侧墙层108和第三侧墙层之间形成倒T型沟槽，后续形成在所述倒T型沟槽中的栅极结构也呈倒T型结构，所述栅极结构包括位于相邻第三侧墙层之间的栅极宽段，以及位于相邻第二侧墙层108之间的栅极窄段。若所述第一侧墙层107过厚，则所述第一侧墙层107中位于所述第二侧墙层108底部的部分的厚度相应过厚，易导致进而后续形成的所述栅极窄段过薄，也就是说，栅极结构中远离源漏掺杂层的部分过少，不利于降低所述源漏掺杂层与栅极结构之间的电容耦合效应。若所述第一侧墙层107过薄，会导致所述栅极宽段过薄，半导体结构工作时，不利于保证栅极结构对沟道区具有良好的控制力，不易改善短沟道效应。本实施例中，所述第一侧墙层107的厚度为2纳米至5纳米。
需要说明的是，所述第二侧墙层108不宜过厚也不宜过薄。若所述第二侧墙层108过厚，会导致所述栅极宽段过宽，容易增加栅极结构和源漏掺杂层发生桥接的可能性。若所述第二侧墙层108过薄，所述栅极宽段与栅极窄段宽度近似，不利于降低所述源漏掺杂层与栅极结构之间的电容耦合效应。本实施例中，所述第二侧墙层108的厚度为1纳米至4纳米。
参考图5和图6，在所述第二侧墙层108的侧壁上形成第三侧墙层109(如图6所示)，所述第三侧墙层109还覆盖所述第二侧墙层108底部的第一侧墙层107。
所述第三侧墙层109、鳍部101和第二侧墙层108露出所述第一侧墙层107和伪栅结构，后续去除所述第一侧墙层107和伪栅结构后，所述第三侧墙层109、鳍部101和第二侧墙层108围成倒T型沟槽，为后续形成栅极结构提供空间。
本实施例中，形成第三侧墙层109的步骤包括：在所述第二侧墙层108和第一侧墙层107上、所述第二侧墙层108和第一侧墙层107露出的所述鳍部101上以及伪栅结构103上保形覆盖第三侧墙材料层110，去除所述伪栅结构103顶部以及所述鳍部101上的第三侧墙材料层110，形成第三侧墙层109。
本实施例中，采用原子层沉积工艺形成所述第三侧墙材料层110。原子层沉积工艺具有较好的保形覆盖能力，在形成所述第三侧墙材料层110的步骤中，所述第三侧墙材料层110能够保形覆盖所述第一侧墙层107和第二侧墙层108，而且通过采用原子层沉积工艺，还有利于提高所述第三侧墙材料层110的厚度均一性。其他实施例中，还可以采用化学气相沉积工艺形成所述第三侧墙材料层。
本实施例中，采用干法刻蚀工艺去除所述伪栅结构103顶部以及所述鳍部101上的第三侧墙材料层110，形成位于第一侧墙层107和位于所述第二侧墙层108上的第三侧墙层109。干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，有利于使所述第三侧墙层109的形貌满足工艺需求。
其他实施例中，还可以采用干法刻蚀工艺刻蚀或者干法和湿法相结合的刻蚀工艺形成第一侧墙层和第二侧墙层侧壁的上第三侧墙层。
本实施例中，所述第一侧墙层107和所述第三侧墙层109之间的刻蚀选择比大于或等于10，后续在去除所述第一侧墙层107时，所述第三侧墙层109不易受损。
所述第三侧墙层109为低K材料，采用低K材料可以降低源漏掺杂层110与栅极结构115的电容耦合效应，从而降低寄生电容。
具体的，所述第三侧墙层109的材料包括SiON、SiBCN、SiCN和掺C或O的SiN中的一种或多种。本实施例中，所述第三侧墙层109的材料包括掺C或O的SiN。
参考图7和图8，形成所述第三侧墙109后，在所述伪栅结构103两侧的所述鳍部101中形成源漏掺杂层110。
本实施例中，源漏掺杂层110为沟道区提供拉应力，达到提高晶体管载流子迁移率的效果。其他实施例中，源漏掺杂层还可以为沟道区提供压应力，达到提高晶体管载流子迁移率的效果。
形成源漏掺杂层110的步骤包括：在所述伪栅结构103两侧的所述鳍部101中形成凹槽112(如图7所示)；在所述凹槽112中形成源漏掺杂层110。
本实施例中，通过选择性外延生长法在所述凹槽112中外延生长外延层，在形成外延层的过程中原位掺杂离子；对掺杂有离子的外延层进行退火处理，形成源漏掺杂层110。
本实施例中，源漏掺杂层110用于作为NMOS(Negative channel Metal OxideSemiconductor)的源极和漏极，所述源漏掺杂层110的材料为掺杂N型离子的碳化硅或磷化硅。本实施例通过在所述碳化硅或磷化硅中掺杂N型离子，使N型离子取代晶格中硅原子的位置，掺入的N型离子越多，多子的浓度就越高，导电性能也就越强。具体的所述N型离子包括P、As和Sb中的一种或多种。
其他实施例中，源漏掺杂层用于作为PMOS(Positive Channel Metal OxideSemiconductor)的源极和漏极。所述源漏掺杂层的材料为掺杂P型离子的锗化硅。本实施例通过在所述锗化硅中掺杂P型离子，使P型离子取代晶格中硅原子的位置，掺入的P型离子越多，多子的浓度就越高，导电性能也就越强。具体的，所述P型离子包括B、Ga和In中的一种或多种。
需要说明的是，形成所述源漏掺杂层110后，所述伪栅结构103一侧的源漏掺杂层110用于作为源极，所述伪栅结构103另一侧的源漏掺杂层110用于作为漏极。
参考图9，形成覆盖所述源漏掺杂层110且露出所述伪栅结构103顶壁的层间介质层113。
所述层间介质层113的材料为绝缘材料，所述层间介质层113用于实现相邻晶体管之间的电隔离，所述层间介质层113还用于定义后续所形成栅极结构的尺寸和位置。
具体地，形成覆盖所述源漏掺杂层110的层间介质层113的步骤包括：在所述伪栅结构103露出的衬底100以及伪栅结构103上形成层间介质材料层，所述层间介质材料层覆盖所述伪栅结构103顶部；对所述层间介质材料层进行平坦化处理，去除高于所述伪栅结构103的层间介质材料层，平坦化处理后的剩余层间介质材料层作为所述层间介质层113。
本实施例中，所述层间介质层113的材料为氧化硅。其他实施例中，所述层间介质层的材料为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
本实施例中，在形成所述层间介质层113的过程中，还去除所述栅极掩膜层104(如图8所示)。
参考图10和图11，去除所述伪栅结构103(如图9所示)和第一侧墙层107(如图9所示)，在所述层间介质层113中形成位于第二侧墙层108和第三侧墙层109之间的倒T型沟槽102(如图11所示)。
所述倒T型沟槽102为后续形成倒T型的栅极结构做准备。
如图10所示，采用湿法刻蚀工艺去除所述伪栅结构103。湿法刻蚀工艺为各向同性刻蚀，湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。其他实施例中，还可以采用干法刻蚀工艺刻蚀或者干法和湿法相结合的刻蚀工艺去除伪栅结构。
具体的，去除伪栅结构103的刻蚀溶液为四甲基氢氧化铵(TMAH)。
因为所述第一侧墙层107和所述第二侧墙层108之间的刻蚀选择比大于或等于10，所述第一侧墙层107和所述第三侧墙层109之间的刻蚀选择比大于或等于10，因此在刻蚀去除第一侧墙层107时，所述第二侧墙层108和第三侧墙层109受损伤小。
本实施例中，采用湿法刻蚀工艺去除所述第一侧墙层107(如图8所示)。湿法刻蚀工艺为各向同性刻蚀，湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低，且易于去除所述第二侧墙层108底部的第一侧墙层107。其他实施例中，还可以采用干法刻蚀工艺刻蚀或者干法和湿法相结合的刻蚀工艺去除第一侧墙层。
具体的，本实施例中，采用HF溶液去除所述第一侧墙层107。
如图11所示，形成所述倒T型沟槽102的步骤还包括：在去除所述伪栅结构103和第一侧墙层107后，刻蚀露出的部分厚度的所述鳍部101。
在去除所述伪栅结构103和第一侧墙层107后，刻蚀露出的部分厚度的所述鳍部101，使得所述倒T型沟槽102底部空间进一步扩大，可以使得后续形成的栅极宽段更厚，进而可以为保证栅极结构对沟道区具有良好的控制力，以改善短沟道效应。
需要说明的是，刻蚀所述鳍部101的厚度不宜过大也不宜过小。若刻蚀的厚度过大，后续形成的栅极结构过于靠近所述源漏掺杂层110，会导致所述源漏掺杂层110和栅极结构之间的电容耦合效应过大，进而使得半导体结构内的寄生电容大，不利于提高半导体结构的电学性能；若刻蚀的厚度过小，会导致栅极宽段的厚度增加量较小，提高栅极结构对沟道区控制力的效果不显著。本实施例中，刻蚀所述鳍部101的厚度小于或等于所述第一侧墙层107厚度的一半。具体的，刻蚀所述鳍部101的厚度小于或等于2.5纳米。
本实施例中，采用干法刻蚀工艺刻蚀露出的部分厚度所述鳍部101。干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，有利于使形成的所述倒T型沟槽102的形貌满足工艺需求，使得后续形成在所述倒T型沟槽102中的栅极结构与源漏掺杂层110保持距离。其他实施例中，还可以采用干法刻蚀和湿法刻蚀相结合的工艺。
参考图12，形成所述倒T型沟槽102后，还包括：在所述倒T型沟槽102中靠近所述源极的位置掺杂离子；其中，所述掺杂离子的类型和所述源漏掺杂层中的掺杂离子类型相反。
在所述倒T型沟槽102中靠近所述源极的位置掺杂离子后，会使得倒T型沟槽102底部的鳍部101中靠近所述源极的位置形成耗尽区，使得源极中的掺杂离子不易扩散到栅极结构115中，压缩源极的扩散空间。
本实施例中，采用离子注入方式在所述倒T型沟槽102中靠近所述源极的位置掺杂离子。
本实施例中，所述掺杂离子类型为P型，所述离子注入的工艺参数包括：注入能量为1Kev至9Kev，离子的注入剂量为3E12原子每平方厘米至3E13原子每平方厘米，注入方向与所述衬底100法线的夹角为10度至20度。
需要说明的是，注入剂量不宜过多也不宜过少。若所述注入剂量过多，会导致靠近所述源极处的电场较强，导致PN结的漏电流较高；若所述注入剂量过少，会导致耗尽区较窄，源极中的掺杂离子易扩散到栅极结构中。本实施例中，注入剂量为3E12原子每平方厘米至3E13原子每平方厘米。
需要说明的是，注入能量不宜过大也不宜过小。若所述注入能量过大，会导致掺杂离子进入源漏掺杂层中，从而导致耗尽区形成在所述源漏掺杂层中，进而导致位于所述耗尽区之上的部分源漏掺杂层中的掺杂离子易扩散至栅极结构中；若所述注入能量过小，容易导致耗尽区形成在所述倒T型沟槽的底部，使得耗尽区不够宽，从而导致源极中的掺杂离子易扩散到栅极结构中。本实施例中，注入能量为1Kev至9Kev。
需要说明的是，离子注入的方向与衬底100法线的夹角过大也不宜过小。若所述注入角度过大，会导致过多的掺杂离子注入至第二侧墙层108中，进而导致过少的掺杂离子注入在倒T型沟槽102中靠近所述源极的位置；若所述注入角度过小，会导致倒T型沟槽102中靠近所述源极的位置被第二侧墙层108遮挡，使得掺杂离子难以注入至倒T型沟槽102中靠近所述源极的位置。本实施例中，离子注入的方向与衬底100法线的夹角为10度至20度。
其他实施例中，所述掺杂离子类型为N型，所述离子注入的工艺参数包括：注入能量为2Kev至20Kev，离子的注入剂量为3E12原子每平方厘米至3E13原子每平方厘米，注入方向与所述衬底法线的夹角为10度至20度。
需要说明的是，其他实施例中，也可以在所述倒T型沟槽中靠近所述源极和靠近所述漏极的位置均掺杂离子。
参考图13，在所述倒T型沟槽102(如图12所示)中形成栅极结构115，所述栅极结构115包括位于相邻所述第三侧墙层109之间的栅极宽段1151，以及位于相邻所述第二侧墙层108之间的栅极窄段1152。
靠近沟道区的栅极宽段1151有利于保证栅极结构115对沟道区具有良好的控制力，以改善短沟道效应；而且，与具有垂直侧壁的栅极结构的半导体结构相比，在垂直于栅极结构115侧壁的方向上，所述源漏掺杂层110与所述栅极窄段1152的距离远，有利于降低所述栅极结构115与所述源漏掺杂层110之间的电容耦合效应。因此本发明实施例在保证对沟道具有良好的控制力的情况下，降低所述栅极结构115与所述源漏掺杂层110之间的电容耦合效应，进而使得半导体结构内的寄生电容变小，优化了半导体结构的电学性能。
形成栅极结构115的步骤包括：形成保形覆盖所述倒T型沟槽的栅介质层(图中未示出)和位于所述栅介质层上的栅极层(图中未示出)。
所述栅介质层的材料为高k介质层，高k介质层的材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述栅介质层的材料为HfO2。其他实施例中，所述栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3中的一种或几种。
所述栅极层作为电极，用于实现与外部电路的电连接。在本实施例中，所述栅极层的材料为镁钨合金。其他实施例中，所述栅极层的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
相应的，本发明实施例还提供一种半导体结构。参考图14，示出了本发明半导体结构第一实施例的结构示意图。
所述半导体结构包括：衬底200；鳍部201，位于所述衬底200上；栅极结构215，横跨所述鳍部201，且所述栅极结构215覆盖所述鳍部201的部分顶壁和部分侧壁，所述栅极结构215包括栅极宽段2151和位于所述栅极宽段2151上的栅极窄段2152；在沿所述鳍部201延伸方向上，所述栅极宽段2151宽于所述栅极窄段2152；第一侧墙208，位于所述栅极宽段2151的侧壁上；第二侧墙209，位于所述第一侧墙208与所述栅极窄段2152之间，所述第二侧墙209的竖向长度小于所述第一侧墙208的竖向长度；源漏掺杂层210，位于所述栅极结构215两侧的所述鳍部201中。
所述栅极结构215包括栅极宽段2151以及位于所述栅极宽段2151上的栅极窄段2152；在沿所述鳍部201延伸方向上，所述栅极宽段2151宽于所述栅极窄段2152，栅极宽段2151靠近沟道区，有利于保证栅极结构215对沟道区具有良好的控制力，更易改善短沟道效应，而且，与具有垂直侧壁的栅极结构的半导体结构相比，在垂直于栅极结构侧壁的方向上，所述源漏掺杂层210与所述栅极窄段2152的距离远，有利于降低所述栅极结构215与所述源漏掺杂层210之间的电容耦合效应。因此本发明实施例在保证对沟道具有良好的控制力的情况下，降低所述栅极结构215与所述源漏掺杂层210之间的电容耦合效应，进而使得半导体结构内的寄生电容变小，优化了半导体结构的电学性能。
本实施例中，所述衬底200的材料为硅。在其他实施例中，所述衬底200的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述衬底200还能够为绝缘体上的硅衬底200或者绝缘体上的锗衬底200。所述衬底200表面还能够形成有界面层，所述界面层的材料为氧化硅、氮化硅或氮氧化硅等。
本实施例中，所述鳍部201的材料为硅。在其他实施例中，鳍部201的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
本实施例中，所述栅极结构215包括：栅介质层(图中未示出)和位于所述栅介质层上的栅极层(图中未示出)。
所述栅介质层的材料为高k介质层，高k介质层的材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述栅介质层的材料为HfO2。其他实施例中，所述栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3中的一种或几种。
所述栅极层作为电极，用于实现与外部电路的电连接。在本实施例中，所述栅极层的材料为镁钨合金。其他实施例中，所述栅极层的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
本实施例中，所述栅极结构215的底面与所述鳍部301顶面齐平。
需要说明的是，所述栅极宽段2151顶面至鳍部201顶面的距离不宜过大也不宜过小。若距离过大，会导致所述栅极窄段2152过薄，也就是说，栅极结构215中与源漏掺杂层210距离远的部分过少，不利于降低所述源漏掺杂层210与栅极结构215之间的电容耦合效应。若距离过小，也就是说，栅极宽段2151过薄，在半导体结构工作时，栅极宽段2151不利于保证栅极结构215对沟道区具有良好的控制力，不易改善短沟道效应。本实施例中，位于所述栅极宽段2151顶面至鳍部201顶面的距离为2纳米至5纳米。
本实施例中，第二侧墙209为低K材料，采用低K材料可以降低源漏掺杂层210与栅极结构215之间的电容耦合效应，从而降低寄生电容。
具体的，所述第二侧墙209材料包括SiON、SiBCN、SiCN和掺C或O的SiN中的一种或多种。本实施例中，所述第二侧墙209的材料包括掺C或O的SiN。
需要说明的是，所述第二侧墙209不宜过厚也不宜过薄。若所述第二侧墙209过厚，会导致所述栅极宽段2051过宽，容易增加栅极结构215和源漏掺杂层发生桥接的可能性。若所述第二侧墙209过薄，所述栅极宽段2151与栅极窄段2152宽度近似，半导体结构工作时，栅极宽段不利于保证栅极结构对沟道区具有良好的控制力，不易改善短沟道效应。本实施例中，所述第二侧墙209的厚度为1纳米至4纳米。
本实施例中，源漏掺杂层210用于作为NMOS的源极和漏极，源漏掺杂层210为沟道区提供拉应力，达到提高晶体管载流子迁移率的效果。其他实施例中，源漏掺杂层用于作为NMOS的源极和漏极，源漏掺杂层为沟道区提供压应，达到提高晶体管载流子迁移率的效果。
本实施例中，源漏掺杂层210用于作为NMOS的源极和漏极，所述源漏掺杂层210的材料为掺杂N型离子的碳化硅或磷化硅。N型离子取代晶格中硅原子的位置，掺入的N型离子越多，多子的浓度就越高，导电性能也就越强。具体的，所述N型离子包括P、As和Sb中的一种或多种。
其他实施例中，源漏掺杂层用于作为PMOS的源极和漏极。所述源漏掺杂层的材料为掺杂P型离子的锗化硅。P型离子取代晶格中硅原子的位置，掺入的P型离子越多，多子的浓度就越高，导电性能也就越强。具体的，所述P型离子包括B、Ga和In中的一种或多种。
需要说明的是，所述栅极结构215一侧的源漏掺杂层210用于作为源极，所述栅极结构215另一侧的源漏掺杂层210用于作为漏极。
本实施例中，掺杂离子，位于所述源极中靠近栅极结构215的位置处，所述掺杂离子的类型和所述源漏掺杂层210中的掺杂离子类型相反，在所述源极中靠近栅极结构215的位置处形成耗尽区，使得源极中的掺杂离子不易扩散到栅极结构215中，压缩源极的扩散空间。其他实施例中，掺杂离子，位于所述在源极中靠近栅极结构的位置处和漏极靠近栅极结构的位置处。
本实施例中，源漏掺杂层210用于作为NMOS的源极和漏极时，所述掺杂离子类型为P型离子，所述掺杂离子浓度3E17原子每立方厘米至3E18原子每立方厘米。
需要说明的是，离子掺杂浓度不宜过多也不宜过少。若所述离子掺杂浓度过多，会导致靠近所述源极处的电场较强，导致PN结的漏电流较高；若所述离子掺杂浓度过少，若所述注入剂量过少，会导致耗尽区较窄，源极中的掺杂离子易扩散到栅极结构中。
其他实施例中，源漏掺杂层用于作为PMOS的源极和漏极时，所述掺杂离子类型为N型离子，离子掺杂浓度为3E17原子每立方厘米至3E18子每立方厘米。
需要说明的是，其他实施例中，在所述源极和漏极中靠近栅极结构215的位置或/和鳍部201靠近源极和漏极的位置均掺杂有离子。
本实施例中，第一侧墙208为低K材料，采用低K材料可以降低源漏掺杂层210与栅极结构215之间的电容耦合效应，从而降低寄生电容。
具体的，所述第一侧墙208的材料包括SiON、SiBCN、SiCN和掺C或O的SiN中的一种或多种。本实施例中，所述第一侧墙208的材料包括掺C或O的SiN。
所述半导体结构还包括：层间介质层213，覆盖在源漏掺杂层210上，且层间介质层213还露出栅极结构215的顶面。
层间介质层213的材料为绝缘材料，所述层间介质层213用于实现相邻晶体管之间的电隔离。
本实施例中，所述层间介质层213的材料为氧化硅。其他实施例中，所述层间介质层的材料为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
参考图15，示出了本发明实施例半导体结构第二实施例的结构示意图。
本实施例与第一实施例相同之处不再赘述，与第一实施例不同之处在于：所述栅极结构315底面低于所述鳍部301顶面。
所述栅极结构315包括栅极宽段3151和位于所述栅极宽段3151上的栅极窄段3152，通过使所述栅极结构315底面低于所述鳍部301顶面，使得栅极宽段3151更厚，进而可以为保证栅极结构对沟道区具有良好的控制力，以改善短沟道效应。
需要说明的是，当栅极结构315底面低于所述鳍部301顶面时，栅极结构315底面距离所述鳍部301顶面的不宜过远也不宜过近。若距离过远，栅极结构315过于靠近所述源漏掺杂层310，会导致所述源漏掺杂层310和栅极结构315之间的电容耦合效应过大，进而使得半导体结构内的寄生电容大，不利于提高半导体结构的电学性能；若距离过近，会导致栅极结构315中的栅极宽段3151过薄，不利于保证栅极结构315对沟道区具有良好的控制力，进而不利于改善短沟道效应。本实施例中，所述栅极结构315底面至鳍部301顶面的距离小于或等于所述栅极宽段3151顶面至鳍部301顶面距离的一半。
具体的，所述栅极结构315的底面至鳍部301顶面的距离小于等于2.5纳米。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底、凸出于所述衬底上分立的鳍部以及横跨所述鳍部的伪栅结构，所述伪栅结构覆盖所述鳍部的部分顶壁和部分侧壁；
形成保形覆盖所述伪栅结构以及鳍部的第一侧墙材料层；
形成保形覆盖所述第一侧墙材料层的第二侧墙材料层；
去除所述伪栅结构顶部以及所述鳍部上的第一侧墙材料层和第二侧墙材料层，形成第一侧墙层和位于所述第一侧墙层上的第二侧墙层，所述第一侧墙层位于所述第二侧墙层和伪栅结构之间以及所述第二侧墙层和鳍部之间；
在所述第二侧墙层的侧壁上形成第三侧墙层，所述第三侧墙层还覆盖所述第二侧墙层底部的第一侧墙层；
形成所述第三侧墙层后，在所述伪栅结构两侧的所述鳍部中形成源漏掺杂层；
形成覆盖所述源漏掺杂层且露出所述伪栅结构顶壁的层间介质层；
去除所述伪栅结构和第一侧墙层，在所述层间介质层中形成位于第二侧墙层和第三侧墙层之间的倒T型沟槽；
在所述倒T型沟槽中形成栅极结构，所述栅极结构包括位于相邻所述第三侧墙层之间的栅极宽段，以及位于相邻所述第二侧墙层之间的栅极窄段。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一侧墙层的厚度为2纳米至5纳米。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二侧墙层的宽度为1纳米至4纳米。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一侧墙层和所述第二侧墙层之间的刻蚀选择比大于或等于10；
所述第一侧墙层和所述第三侧墙层之间的刻蚀选择比大于或等于10。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二侧墙层和第三侧墙层中任一个的材料包括SiON、SiBCN、SiCN和掺C或O的SiN中的一种或多种；
所述第一侧墙材料层的材料包括氧化硅或氮化硅。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺或者化学气相沉积工艺形成所述第一侧墙材料层和第二侧墙材料层。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述倒T型沟槽的步骤中，采用干法刻蚀工艺和湿法刻蚀工艺中的一种或两种去除所述第一侧墙层。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述倒T型沟槽的步骤还包括：在去除所述伪栅结构和第一侧墙层后，刻蚀露出的部分厚度的所述鳍部。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，刻蚀所述鳍部的厚度小于或等于所述第一侧墙层厚度的一半。
10.如权利要求8所述的半导体结构的形成方法，其特征在于，刻蚀所述鳍部的厚度小于或等于2.5纳米。
11.如权利要求8所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺和湿法刻蚀工艺中的一种或两种，刻蚀露出的部分厚度所述鳍部。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述源漏掺杂层后，所述伪栅结构一侧的源漏掺杂层用于作为源极，所述伪栅结构另一侧的源漏掺杂层用于作为漏极；
形成所述倒T型沟槽后，还包括：在所述倒T型沟槽中靠近所述源极的位置掺杂离子；
或者，在所述倒T型沟槽中靠近所述源极和靠近所述漏极的位置均掺杂离子；
其中，所述掺杂离子的类型和所述源漏掺杂层中的掺杂离子类型相反。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，采用离子注入方式在所述倒T型沟槽中掺杂离子；
所述掺杂离子类型为P型，所述离子注入的工艺参数包括：注入能量为1Kev至9Kev，离子的注入剂量为3E12原子每平方厘米至3E13原子每平方厘米，注入方向与所述衬底法线的夹角为10度至20度；
或者，所述掺杂离子类型为N型，所述离子注入的工艺参数包括：注入能量为2Kev至20Kev，离子的注入剂量为3E12原子每平方厘米至3E13原子每平方厘米，注入方向与所述衬底法线的夹角为10度至20度。
14.一种半导体结构，其特征在于，包括：
衬底；
鳍部，位于所述衬底上；
栅极结构，横跨所述鳍部，且所述栅极结构覆盖所述鳍部的部分顶壁和部分侧壁，所述栅极结构包括栅极宽段和位于所述栅极宽段上的栅极窄段，在沿所述鳍部延伸方向上，所述栅极宽段宽于所述栅极窄段；
第一侧墙，位于所述栅极宽段的侧壁上；
第二侧墙，位于所述第一侧墙与所述栅极窄段之间，所述第二侧墙的竖向长度小于所述第一侧墙的竖向长度；
源漏掺杂层，位于所述栅极结构两侧的所述鳍部中。
15.如权利要求14所述的半导体结构，其特征在于，所述第二侧墙的宽度为1纳米至4纳米。
16.如权利要求14所述的半导体结构，其特征在于，所述栅极宽段顶面至鳍部顶面的距离为2纳米至5纳米。
17.如权利要求14所述的半导体结构，其特征在于，所述栅极结构的底面与所述鳍部顶面齐平；
或者，所述栅极结构底面低于所述鳍部顶面。
18.如权利要求14所述的半导体结构，其特征在于，所述栅极结构的底面低于所述鳍部的顶面；
所述栅极结构底面至鳍部顶面的距离小于或等于所述栅极宽段顶面至鳍部顶面距离的一半。
19.如权利要求18所述的半导体结构，其特征在于，所述栅极结构的底面至所述鳍部顶面的距离小于等于2.5纳米。
20.如权利要求14所述的半导体结构，其特征在于，所述源漏掺杂层一侧为源极，另一侧为漏极；
掺杂离子，位于所述源极中靠近所述栅极结构的位置处；
或者，掺杂离子，位于所述源极中靠近所述栅极结构的位置处以及所述漏极中靠近所述栅极结构的位置处。
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2019
- 2019-02-27 CN CN201910147566.XA patent/CN111627814B/zh active Active
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