CN112786451A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN112786451A
CN112786451A CN201911087729.6A CN201911087729A CN112786451A CN 112786451 A CN112786451 A CN 112786451A CN 201911087729 A CN201911087729 A CN 201911087729A CN 112786451 A CN112786451 A CN 112786451A
Authority
CN
China
Prior art keywords
layer
source
semiconductor channel
semiconductor
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201911087729.6A
Other languages
English (en)
Other versions
CN112786451B (zh
Inventor
周飞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201911087729.6A priority Critical patent/CN112786451B/zh
Publication of CN112786451A publication Critical patent/CN112786451A/zh
Application granted granted Critical
Publication of CN112786451B publication Critical patent/CN112786451B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底；采用外延工艺在所述基底上形成外延层，并通过原位自掺杂或者固态源掺杂的方式在所述外延层中掺杂离子，掺杂有所述离子的所述外延层作为半导体掺杂材料层；刻蚀所述半导体掺杂材料层，形成第一源漏掺杂层；刻蚀所述第一源漏掺杂层露出的基底，使所述基底形成衬底以及凸出于所述衬底的半导体沟道柱。利用外延工艺和原位自掺杂相结合的工艺或者外延工艺和固态源掺杂相结合的工艺形成第一源漏掺杂层，提高了第一源漏掺杂层形成工艺的可控性和稳定性，这降低了第一源漏掺杂层中的离子扩散至沟道内的概率，从而提高半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。随着沟道长度的减小，栅极结构对沟道的控制能力变弱，从而引起亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(short channel effect，SCE)。
为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(gate-all-around，GAA)晶体管。在全包围栅极晶体管中，栅极结构环绕沟道区域，与平面晶体管相比，全包围栅极晶体管的栅极结构对沟道的控制能力更强，能够更好地抑制短沟道效应。
全包围栅极晶体管包括横向全包围栅极(lateral gate-all-around，LGAA)晶体管和垂直全包围栅极(vertical gate-all-around，VGAA)晶体管。其中，VGAA晶体管的沟道在垂直于衬底表面的方向上延伸，这提高了半导体结构的面积利用效率，从而实现更进一步的特征尺寸缩小。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底；采用外延工艺在所述基底上形成外延层，并通过原位自掺杂或者固态源掺杂的方式在所述外延层中掺杂离子，掺杂有所述离子的所述外延层作为半导体掺杂材料层；刻蚀所述半导体掺杂材料层，形成第一源漏掺杂层；刻蚀所述第一源漏掺杂层露出的基底，使所述基底形成衬底以及凸出于所述衬底的半导体沟道柱。
相应的，本发明实施例还提供一种半导体结构，包括：衬底；半导体沟道柱，位于所述衬底上；第一源漏掺杂层，位于所述半导体沟道柱的顶部，所述第一源漏掺杂层采用外延工艺所形成，且所述第一源漏掺杂层中具有通过原位自掺杂或者固态源掺杂的方式所掺杂的离子。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例采用外延工艺在基底上形成外延层，并通过原位自掺杂或者固态源掺杂的方式在所述外延层中掺杂离子，掺杂有所述离子的所述外延层作为半导体掺杂材料层，随后刻蚀半导体掺杂材料层形成第一源漏掺杂层，接着刻蚀所述第一源漏掺杂层露出的基底，使基底形成衬底以及凸出于所述衬底的半导体沟道柱，与通过对半导体沟道柱的顶部进行离子注入(implant)以形成源漏掺杂区的方案相比，利用外延工艺和原位自掺杂相结合的工艺或者外延工艺和固态源掺杂相结合的工艺形成第一源漏掺杂层，能够提高第一源漏掺杂层的形成工艺的可控性和稳定性，降低第一源漏掺杂层中的离子向半导体沟道柱内发生纵向扩散的概率，即降低了第一源漏掺杂层中的离子扩散至沟道(channel)内的概率，从而提高半导体结构的性能。
附图说明
图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；
图5至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前半导体结构的性能仍有待提高。现结合一种半导体结构的形成方法分析半导体结构的性能仍有待提高的原因。结合参考图1至图4，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
以所述半导体结构为VGAA晶体管为例，所述半导体结构的形成方法：
参考图1，提供衬底10，所述衬底10上依次形成有由下而上堆叠的源掺杂层20、半导体材料层35和掩膜材料层45。
参考图2，刻蚀所述掩膜材料层45(如图1所示)，形成掩膜层40；以所述掩膜层40为掩膜，刻蚀所述半导体材料层35(如图1所示)至露出所述源掺杂层20，剩余所述半导体材料层35作为半导体沟道柱30。
参考图3，在所述半导体沟道柱30露出的源掺杂层20上形成隔离材料层60，所述隔离材料层60和所述掩膜层40顶部相齐平。
参考图4，以所述隔离材料层60为掩膜，对所述半导体沟道柱30的顶部进行离子注入50，在所述半导体沟道柱30的顶部形成漏掺杂区(图未示)。
半导体结构的形成方法通常还包括：在漏掺杂区顶部形成漏极插塞，用于电连接所述漏掺杂区。为了减小漏掺杂区和漏极插塞之间的接触电阻，漏掺杂区的离子浓度较高，因此在离子注入50的工艺过程中，注入剂量较大。但是，离子注入工艺的工艺稳定性和可控性较低，注入离子容易纵向扩散至半导体沟道柱30中，且后续制程通常还包括热处理的步骤，容易进一步促使漏掺杂区中的离子向半导体沟道柱30内发生纵向扩散，而漏掺杂区下方的半导体沟道柱30用于作为沟道，这相应导致漏掺杂区中的离子向沟道内扩散，从而导致半导体结构的性能下降。
为了解决所述技术问题，本发明实施例采用外延工艺在基底上形成外延层，并通过原位自掺杂或者固态源掺杂的方式在所述外延层中掺杂离子，掺杂有所述离子的所述外延层作为半导体掺杂材料层，随后刻蚀半导体掺杂材料层形成第一源漏掺杂层，接着刻蚀所述第一源漏掺杂层露出的基底，使基底形成衬底以及凸出于所述衬底的半导体沟道柱，与通过对半导体沟道柱的顶部进行离子注入以形成源漏掺杂区的方案相比，本发明实施例能够提高第一源漏掺杂层的形成工艺的可控性和稳定性，降低第一源漏掺杂层中的离子向半导体沟道柱内发生纵向扩散的概率，即降低了第一源漏掺杂层中的离子扩散至沟道内的概率，从而提高半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图5，提供基底110。
所述形成方法用于形成VGAA晶体管，所述提供基底110的步骤用于为后续形成衬底和半导体沟道柱做准备，而且，所述基底110还用于为后续形成第一源漏掺杂层提供工艺平台。
本实施例中，所述基底110为一体结构。在其他实施例中，所述基底也可以包括第一半导体层以及外延生长于所述第一半导体层上的第二半导体层，所述第一半导体层用于作为衬底，所述第二半导体层用于形成半导体沟道柱。
本实施例中，所述基底110的材料为硅。在其他实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述基底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
继续参考图5，采用外延工艺在所述基底110上形成外延层，并通过原位自掺杂或者固态源掺杂的方式在所述外延层中掺杂离子，掺杂有所述离子的所述外延层作为半导体掺杂材料层250。
半导体掺杂材料层250用于为后续形成第一源漏掺杂层提供工艺基础。与通过对半导体沟道柱的顶部进行离子注入以形成漏掺杂区的方案相比，本实施例形成半导体掺杂材料层250的工艺可控性和工艺稳定性更高，因此，后续刻蚀所述半导体掺杂材料层250以形成第一源漏掺杂层后，第一源漏掺杂层中的离子向半导体沟道柱内发生纵向扩散的概率较低，即降低了第一源漏掺杂层中的离子扩散至沟道内的概率，从而提高半导体结构的性能。
半导体掺杂材料层250通过外延生长的方式形成，且半导体掺杂材料层250形成于基底110上，半导体掺杂材料层250以基底110为基础进行外延生长，这使得半导体掺杂材料层250的形成质量较好。此外，基底110未进行图形化，与刻蚀基底所形成的半导体沟道柱相比，所述基底110的表面积较大，易于在基底110表面进行外延生长，使得外延工艺的可控性和可靠性更高，从而易于控制掺杂材料层250的厚度，且进一步提高半导体掺杂材料层250的质量。
本实施例中，形成所述半导体掺杂材料层250的过程中，定义所形成的外延层为第一外延层，相应的，形成所述半导体掺杂材料层250的步骤包括：通过外延工艺在基底110上形成第一外延层，且在进行所述外延工艺的过程中，进行原位自掺杂。通过采用原位自掺杂的方式，有利于提高所述半导体掺杂材料层250中的掺杂离子的浓度均一性，从而提高后续第一源漏掺杂层的质量和性能。在其他实施例中，也可以在形成第一外延层之后，通过固态源掺杂(solid source doped)的方式向第一外延层中掺杂离子，以形成半导体掺杂材料层。
当形成PMOS晶体管时，所述半导体掺杂材料层250的材料可以为掺杂有P型离子的锗化硅，P型离子可以为B离子、Ga离子或In离子，锗化硅用于为PMOS晶体管的沟道区提供压应力作用，以提高载流子迁移率。当形成NMOS晶体管时，所述半导体掺杂材料层250的材料可以为掺杂有N型离子的碳化硅或磷化硅，N型离子可以为P离子、As离子或Sb离子，碳化硅或磷化硅用于为NMOS晶体管的沟道区提供拉应力作用，以提高载流子迁移率。
后续形成第一源漏掺杂层后，通常还会在第一源漏掺杂层的顶部形成漏极插塞，用于电连接第一源漏掺杂层。为了减小漏极插塞和第一源漏掺杂层之间的接触电阻，半导体掺杂材料层250的离子浓度较高。其中，半导体掺杂材料层250的离子浓度根据晶体管的性能需求而定。本实施例中，所述半导体掺杂材料层250中的离子浓度为1.0E21原子每立方厘米至8.0E21原子每立方厘米。
半导体掺杂材料层250的厚度不宜过小，也不宜过大。采用外延工艺形成第一外延层时，越靠近第一外延层与基底110的界面处，第一外延层的晶格缺陷越多，随着外延材料的不断生长，第一外延层中的晶格缺陷也越少，第一外延层的质量相应提高，如果半导体掺杂材料层250的厚度过小，容易导致半导体掺杂材料层250的晶格缺陷较多，从而导致第一源漏掺杂层的质量和性能无法满足晶体管的性能需求，进而导致半导体结构的性能下降；如果半导体掺杂材料层250的厚度过大，后续第一源漏掺杂层的厚度则过大，后续刻蚀基底110以形成半导体沟道柱时，容易导致相邻第一源漏掺杂层以及半导体沟道柱之间的空间的深宽比过大，这相应会增大刻蚀基底110的工艺难度，而且会导致第一源漏掺杂层和半导体沟道柱的总高度过大，这容易引起倒塌的问题。为此，本实施例中，半导体掺杂材料层250的厚度为3nm至6nm，例如，4nm、5nm。
继续参考图5，形成所述半导体掺杂材料层250后，还包括：在所述半导体掺杂材料层250上硬掩膜材料层215。
所述硬掩膜材料层215用于为后续形成图形化的硬掩膜层提供工艺基础。其中，所述硬掩膜层用于作为后续图形化半导体掺杂材料层250和基底110的刻蚀掩膜，还用于对第一源漏掺杂层顶部起到保护作用。本实施例中，硬掩膜材料层215的材料为氮化硅。氮化硅的硬度和致密度较高，能够较好地起到刻蚀掩膜的作用以及对第一源漏掺杂层的保护作用。
参考图6，刻蚀所述半导体掺杂材料层250(如图5所示)，形成第一源漏掺杂层200。
所述第一源漏掺杂层200用于作为VGAA晶体管的源区或漏区。本实施例中，所述第一源漏掺杂层200用于作为VGAA晶体管的漏区。
本实施例中，采用干法刻蚀工艺刻蚀半导体掺杂材料层250，例如各向异性干法刻蚀工艺。各向异性干法刻蚀工艺具有各向异性的刻蚀特性，具有较好的刻蚀剖面控制性，有利于提高第一源漏掺杂层200的侧壁形貌质量，且易于提高刻蚀工艺的稳定性和可控性，从而减小对基底110(如图5所示)的损伤。
在刻蚀半导体掺杂材料层250之前，还包括：刻蚀所述硬掩膜材料层215(如图5所示)，形成硬掩膜层210。相应的，形成所述第一源漏掺杂层200的步骤包括：以所述硬掩膜层210为掩膜，刻蚀所述半导体掺杂材料层250。
参考图8，刻蚀所述第一源漏掺杂层200露出的基底110(如图5所示)，使所述基底110形成衬底100以及凸出于所述衬底100的半导体沟道柱150。
所述半导体沟道柱150用于提供VGAA晶体管的沟道。
需要说明的是，半导体沟道柱150的高度(未标示)不宜过小，也不宜过大。若半导体沟道柱150的高度过小，导致后续半导体沟道柱150侧壁上的栅极结构过短，从而易导致栅极结构对沟道的控制能力下降，而且还会导致后续形成的沟道区过短，易产生短沟道效应；若半导体沟道柱150的高度过大，第一源漏掺杂层200和半导体沟道柱150的总高度则过大，从而容易发生坍塌的问题，且还会增加形成半导体沟道柱150的工艺难度。本实施例中，半导体沟道柱150的高度为30nm至200nm。其中，第一源漏掺杂层200通过外延的方式形成于基底110上，第一源漏掺杂层200不占用半导体沟道柱150的高度，因此，与通过对半导体沟道柱的顶部进行离子注入以形成漏区的方案相比，本实施例可以适当减小半导体沟道柱150的高度。
本实施例中，半导体沟道柱150呈倒T型，包括底部半导体沟道柱140以及凸出于底部半导体沟道柱140的顶部半导体沟道柱130，沿垂直于底部半导体沟道柱140侧壁的方向上，底部半导体沟道柱140的横向尺寸大于顶部半导体沟道柱130的横向尺寸。底部半导体沟道柱140为后续形成第二源漏掺杂层提供工艺基础，顶部半导体沟道柱130为后续形成栅极结构提供工艺基础。作为一种示例，所述半导体沟道柱150在平行于衬底100表面的截面形状为圆形，所述横向尺寸指的是直径。
下面结合参考图6至图8介绍形成衬底100和半导体沟道柱150的步骤。
参考图6，刻蚀第一源漏掺杂层200露出的部分厚度的基底110(如图5所示)，形成初始衬底120和凸出于初始衬底120的顶部半导体沟道柱130。
所述初始衬底120为后续形成衬底以及凸出于衬底的底部半导体沟道柱提供工艺基础，所述顶部半导体沟道柱130用于与后续形成的底部半导体沟道柱构成半导体沟道柱。
所述顶部半导体沟道柱130的高度根据半导体沟道柱的高度以及第二源漏掺杂层的厚度而定。具体地，顶部半导体沟道柱130的高度等于半导体沟道柱高度与第二源漏掺杂层厚度的差值。
本实施例中，采用干法刻蚀工艺刻蚀部分厚度的基底110，从而提高所述顶部半导体沟道柱130的侧壁形貌质量，且易于控制对基底110的刻蚀量。具体地，以所述硬掩膜层210为掩膜，刻蚀部分厚度的基底110。
参考图7，在顶部半导体沟道柱130的侧壁和第一源漏掺杂层200的侧壁上形成侧墙层300。
后续形成衬底和半导体沟道柱后，还包括：在半导体沟道柱露出的衬底上形成第二源漏掺杂层，第二源漏掺杂层包围半导体沟道柱的部分侧壁，且第二源漏掺杂层的形成工艺通常包括外延工艺，侧墙层300覆盖顶部半导体沟道柱130的侧壁，形成半导体沟道柱后，侧墙层300相应覆盖了半导体沟道柱的部分侧壁，从而易于通过侧墙层300来控制第二源漏掺杂层的厚度，使第二源漏掺杂层仅覆盖侧墙层300露出的半导体沟道柱。而且，通过先形成初始衬底120和顶部半导体沟道柱130，使初始衬底120和顶部半导体沟道柱130用于为侧墙层300的形成提供工艺平台，从而降低了形成侧墙层300的工艺难度。此外，后续刻蚀侧墙层300露出的部分厚度初始衬底120，即可形成衬底，对现有制程的改动小、工艺兼容性高。
由于第二源漏掺杂层通常采用外延工艺形成，因此，侧墙层300与初始衬底120或顶部半导体沟道柱130的材料不同。所述侧墙层300的材料可以为含氮的介电材料，例如，氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。含氮的介电材料的致密度较高，能够有效地对顶部半导体沟道柱130侧壁起到保护作用，从而防止后续在顶部半导体沟道柱130上进行外延生长。
本实施例中，侧墙层300的材料为氮化硅。氮化硅为半导体工艺中常用的含氮介电材料，工艺兼容性较高。且后续制程还包括形成隔离层，形成隔离层的工艺通常包括FCVD(流动性化学气相沉积，flowable chemical vapor deposition)工艺，FCVD工艺的氧化性较强，经过FCVD工艺后，氮化硅材料能够被氧化为氮氧化硅。隔离层的材料通常为氧化硅，氧化硅和氮氧化硅的刻蚀选择比较低，且形成隔离层的制程包括回刻蚀隔离材料层的步骤，相应的，在回刻蚀隔离材料层的过程中，还能够回刻蚀氧化后的侧墙层300，因此，通过选用氮化硅，后续省去了采用额外的工艺去除侧墙层300的步骤，有利于简化工艺步骤。在其他实施例中，所述侧墙层的材料还可以为氮氧化硅或氧化硅。
侧墙层300的厚度不宜过小，也不宜过大。若侧墙层300的厚度过小，在后续形成第二源漏掺杂层时，侧墙层300难以起到保护顶部半导体沟道柱130的作用，且厚度过小时还容易降低侧墙层300的厚度均一性和质量；若侧墙层300的厚度过大，容易浪费工艺时间和材料、增加形成侧墙层300的工艺难度，且当相邻顶部半导体沟道柱130之间的距离过近时，相邻侧墙层300之间的距离相应也过近，或者，相邻侧墙层300容易接触，从而影响后续对初始衬底120的刻蚀，此外，侧墙层300的厚度过大时，还容易导致后续底部半导体沟道柱的宽度过大，从而容易导致第二源漏掺杂层与沟道区之间的距离过大，进而导致第二源漏掺杂层到沟道区的寄生电阻较大。为此，本实施例中，侧墙层300的厚度为3纳米至8纳米。其中，侧墙层300的厚度指的是：沿垂直于顶部半导体沟道柱130侧壁的方向上，侧墙层300的横向尺寸。
形成侧墙层300的步骤包括：形成侧墙材料层(图未示)，保形覆盖初始衬底120、顶部半导体沟道柱130和第一源漏掺杂层200；去除初始衬底120上和第一源漏掺杂层200顶部的侧墙材料层，剩余侧墙材料层作为侧墙层300。
本实施例中，第一源漏掺杂层200顶部形成有硬掩膜层210，因此，侧墙材料层还覆盖硬掩膜层210的侧壁和顶部，相应的，侧墙层300覆盖顶部半导体沟道柱130的侧壁、第一源漏掺杂层200的侧壁和硬掩膜层210的侧壁。
本实施例中，采用原子层沉积工艺形成侧墙材料层，有利于提高侧墙材料层的保形覆盖能力以及侧墙材料层的厚度均一性，相应提高侧墙层300的质量。
本实施例中，采用无掩膜刻蚀(blanket etch)工艺，去除初始衬底120上以及硬掩膜层210顶部的侧墙材料层，操作步骤简单、工艺成本低。具体地，无掩膜刻蚀工艺为干法刻蚀工艺。干法刻蚀工艺易于实现各向异性的刻蚀，从而能够在无掩膜的条件下进行刻蚀，并使得顶部半导体沟道柱130、第一源漏掺杂层200和硬掩膜层210侧壁上的侧墙材料层被保留。
参考图8，刻蚀侧墙层300露出的部分厚度的初始衬底120(如图7所示)，使初始衬底120形成衬底100、以及位于衬底100和顶部半导体沟道柱130之间的底部半导体沟道柱140，所述底部半导体沟道柱140和顶部半导体沟道柱130用于构成所述半导体沟道柱150。
具体地，以侧墙层300和硬掩膜层210共同作为刻蚀掩膜，进行刻蚀。本实施例中，采用干法刻蚀工艺刻蚀部分厚度的初始衬底120。通过采用干法刻蚀工艺，有利于提高底部半导体沟道柱140的侧壁形貌质量，且有利于精确控制对初始衬底120的刻蚀量，使底部半导体沟道柱140的高度满足工艺要求，以便于精确控制后续第二源漏掺杂层的厚度。也就是说，底部半导体沟道柱140的高度根据第二源漏掺杂层的目标厚度而定。
本实施例中，形成衬底100和底部半导体沟道柱140后，侧墙层300露出半导体沟道柱150靠近衬底100一侧的部分侧壁，从而为后续形成第二源漏掺杂层做准备。相应的，底部半导体沟道柱140侧壁和侧墙层300侧壁相齐平。
参考图9，形成衬底100和半导体沟道柱150后，还包括：在半导体沟道柱150露出的衬底100上形成第二源漏掺杂层400，第二源漏掺杂层400包围半导体沟道柱150部分侧壁。
所述第二源漏掺杂层400用于作为VGAA晶体管的源区或漏区。本实施例中，所述第二源漏掺杂层400作为所述VGAA晶体管的源区。
本实施例中，采用外延工艺形成第二源漏掺杂层400。具体地，形成第二源漏掺杂层400的步骤包括：采用外延工艺在衬底100上形成第二外延层，且在外延工艺的过程中进行原位自掺杂。通过采用原位自掺杂的方式，提高第二源漏掺杂层400中的掺杂离子的浓度均一性，从而提高第二源漏掺杂层400的质量和性能。在另一些实施例中，形成第二源漏掺杂层的步骤包括：通过外延工艺形成第二外延层；对第二外延层进行离子注入，形成第二源漏掺杂层。在其他实施例中，也可以在形成第二外延层之后，通过固态源掺杂的方式向第二外延层内掺杂离子，以形成第二源漏掺杂层。
当形成PMOS晶体管时，第二源漏掺杂层400的材料可以为掺杂有P型离子的锗化硅。当形成NMOS晶体管时，第二源漏掺杂层400的材料可以为掺杂有N型离子的碳化硅或磷化硅。
在外延工艺的过程中，以衬底100、以及侧墙层300露出的半导体沟道柱150侧壁为基础进行外延生长，因此，第二源漏掺杂层400包围侧墙层300露出的半导体沟道柱150的侧壁。本实施例中，侧墙层300露出底部半导体沟道柱140的侧壁，因此，第二源漏掺杂层400包围底部半导体沟道柱140的侧壁。
本实施例在形成半导体沟道柱150之后形成第二源漏掺杂层400，避免半导体沟道柱150的质量受到第二源漏掺杂层400的影响，有利于改善半导体沟道柱150底部的晶格缺陷问题，从而提高半导体沟道柱150的质量，进而提高半导体结构的性能。而且，第二源漏掺杂层400包围底部半导体沟道柱140的侧壁，这增大了第二源漏掺杂层400中的离子扩散至沟道区的路径长度，从而降低第二源漏掺杂层400中的掺杂离子向沟道中扩散的概率。此外，在侧墙层300的作用下，沿垂直于底部半导体沟道柱140侧壁的方向上，底部半导体沟道柱140的横向尺寸大于顶部半导体沟道柱130的横向尺寸，这进一步增大了第二源漏掺杂层400中的离子扩散至沟道区的路径长度，从而进一步降低第二源漏掺杂层400中的掺杂离子向沟道中扩散的概率。
参考图11，形成第二源漏掺杂层400后，在第二源漏掺杂层400上形成隔离层102，所述隔离层102的顶部表面高于底部半导体沟道柱140的顶部表面，且所述隔离层102露出顶部半导体沟道柱130的部分侧壁。
隔离层102露出顶部半导体沟道柱130的部分侧壁，为后续栅极结构的形成做准备，隔离层102还用于对栅极结构与第二源漏掺杂层400进行电隔离。
本实施例中，所述隔离层102的材料为氧化硅。氧化硅的介电常数较小，有利于提高隔离层102的电隔离效果。在其他实施例中，所述隔离层的材料还可以是氮氧化硅等其他绝缘材料。
下面结合参考图10至图11具体介绍形成隔离层102的步骤。
参考图10，在半导体沟道柱150露出的第二源漏掺杂层400上形成隔离材料层101。
隔离材料层101的材料为氧化硅。本实施例中，采用FCVD工艺形成隔离材料层101。FCVD工艺具有良好的填充能力，有利于提高隔离材料层101的成膜质量，从而提高隔离层的质量。其中，FCVD工艺具有较强的氧化性，侧墙层300用于对顶部半导体沟道柱130侧壁起到保护作用，从而减小FCVD工艺对顶部半导体沟道柱130的氧化作用，进而使顶部半导体沟道柱130的横向尺寸能够满足晶体管的性能需求。而且，在FCVD工艺的作用下，侧墙层300也会被氧化，使得侧墙层300的材料由氮化硅转化为氮氧化硅，氧化硅与氮氧化硅的刻蚀选择比较低，便于后续在同一刻蚀步骤中刻蚀隔离材料层101以及被氧化的侧墙层300。同理，在FCVD工艺的作用下，硬掩膜层210的材料也由氮化硅转化为氮氧化硅。
本实施例中，形成隔离材料层101的步骤还包括：在FCVD工艺后，进行平坦化工艺(例如：化学机械研磨工艺)，使得隔离材料层101顶部和硬掩膜层210顶部相齐平。硬掩膜层210顶部用于定义平坦化工艺的停止位置。
参考图11，回刻蚀部分厚度的隔离材料层101(如图10所示)，剩余的隔离材料层101作为隔离层102，所述隔离层102覆盖底部半导体沟道柱140，且所述隔离层102露出顶部半导体沟道柱130的部分侧壁。
本实施例中，采用干法刻蚀工艺，回刻蚀部分厚度的隔离材料层101。干法刻蚀工艺具有各向异性刻蚀的特性，通过选用干法刻蚀工艺，易于提高剩余隔离材料层101的表面平坦度，且易于控制对隔离材料层101的刻蚀量。
其中，氧化硅与氮氧化硅的刻蚀选择比较低，因此，在回刻蚀部分厚度的隔离材料层101的过程中，还回刻蚀部分高度的侧墙层300，且去除了硬掩膜层210。因此，形成隔离层102后，隔离层102和半导体沟道柱150之间的剩余被氧化的侧墙层300被保留，作为剩余侧墙层350。
参考图13，在第二源漏掺杂层400上形成栅极结构500，栅极结构500包围半导体沟道柱150的部分侧壁，且栅极结构500露出第一源漏掺杂层200。
所述栅极结构500用于控制晶体管的沟道区的开启和断开。本实施例中，栅极结构500包围第二源漏掺杂层400露出的半导体沟道柱150的部分侧壁。具体地，栅极结构500包围隔离层102露出的半导体沟道柱150的部分侧壁。
本实施例中，栅极结构500为金属栅极结构，包括包围半导体沟道柱150的部分侧壁的高k栅介质层510、覆盖高k栅介质层510的功函数层520、以及覆盖功函数层520的栅电极层530。
所述高k栅介质层510的材料为高k介质材料，其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述高k栅介质层510的材料为HfO2。在其他实施例中，所述高k栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
当形成PMOS晶体管时，功函数层520的材料为P型功函数材料，所述功函数层520的材料包括TiN、TaN、TaSiN、TaAlN和TiAlN中的一种或几种。当形成NMOS晶体管时，功函数层520的材料为N型功函数材料，所述功函数层520的材料包括TiAl、Mo、MoN、AlN和TiAlC中的一种或几种。
本实施例中，所述栅电极层530的材料为Al。在其他实施例中，所述栅电极层的材料还可以为W、Cu、Ag、Au、Pt、Ni或Ti等。
本实施例中，所述栅极结构500的顶部表面低于第一源漏掺杂层200的底部表面，使栅极结构500和第一源漏掺杂层200相隔离，从而降低栅极结构500和第一源漏掺杂层200之间发生桥接的概率。
下面结合参考图12至图13具体介绍形成栅极结构500的步骤。
参考图12，形成保形覆盖半导体沟道柱150的栅极材料叠层505，栅极材料叠层505还延伸至部分第二源漏掺杂层400上，栅极材料叠层505包括高k栅介质材料层515。
本实施例中，栅极材料叠层505还包括保形覆盖高k栅介质材料层515的功函数材料层525、以及保形覆盖功函数材料层525的栅电极材料层535。高k栅介质材料层515用于为后续形成高k栅介质层做准备，功函数材料层525为形成功函数层做准备，栅电极材料层535为形成栅电极层做准备。本实施例中，通过相继进行的沉积工艺和刻蚀工艺，形成栅极材料叠层505，并使得栅极材料叠层505露出部分隔离层102。具体地，所述沉积工艺为原子层沉积工艺。
继续参考图12，在隔离层102上形成层间介质层103，层间介质层103覆盖半导体沟道柱150的部分侧壁，且层间介质层103的顶部表面低于第一源漏掺杂层200的底部表面。
层间介质层103为后续去除露出于层间介质层103的栅极材料叠层505做准备。此外，层间介质层103用于实现相邻器件之间的电隔离。因此，层间介质层103的材料为绝缘材料。本实施例中，层间介质层103的材料为氧化硅。在其他实施例中，其材料还可以为氮化硅或氮氧化硅等其他的绝缘材料。
具体地，形成所述层间介质层103的步骤包括：形成覆盖所述栅极材料叠层505的层间介质材料层(图未示)；回刻蚀部分厚度的所述层间介质材料层，形成覆盖所述栅极材料叠层505的部分侧壁的层间介质层103。本实施例中，所述层间介质层103的顶部表面低于第一源漏掺杂层200的底部表面，从而使得后续所形成的栅极结构与第一源漏掺杂层200相隔离。
参考图13，对栅极材料叠层505(如图12所示)进行回刻蚀处理，形成栅极结构500，栅极结构500的顶部表面低于第一源漏掺杂层200的底部表面。
具体地，采用干法刻蚀工艺去除层间介质层103露出的栅极材料叠层505，以形成栅极结构500。干法刻蚀工艺有利于精确控制对栅极材料叠层505的去除量，并降低对其他膜层的损伤。
后续制程还包括在第一源漏掺杂层200的顶部形成漏极插塞，在层间介质层103中形成与第二源漏掺杂层400相接触的源极插塞，在层间介质层103中形成与位于衬底100上的栅极结构500相接触的栅极插塞，由于高k栅介质层510的相对介电常数较大，因此，通过使高k栅介质层510露出第一源漏掺杂层200，能够减小漏极插塞和源极插塞之间的寄生电容、以及漏极插塞和栅极插塞之间的寄生电容。
参考图14，形成所述栅极结构500后，还包括：形成覆盖层间介质层103和第一源漏掺杂层200的顶部介质层104。
顶部介质层104用于为后续形成插塞提供工艺平台，顶部介质层104也用于实现相邻晶体管之间的电隔离。本实施例中，顶部介质层104的材料为氧化硅。在其他实施例中，其材料还可以为氮化硅或氮氧化硅等其他的绝缘材料。
继续参考图14，在第一源漏掺杂层200的顶部形成漏极插塞620，所述漏极插塞620电连接所述第一源漏掺杂层200。
漏极插塞620用于实现第一源漏掺杂层200与外部电路的电连接。第一源漏掺杂层200的离子浓度较高，这减小了漏极插塞620和第一源漏掺杂层200的接触电阻。具体地，形成漏极插塞620的步骤包括：刻蚀顶部介质层104，形成露出第一源漏掺杂层200的顶部的通孔；向通孔内填充导电材料，作为漏极插塞620。本实施例中，所述漏极插塞620的材料为W。在其他实施例中，所述漏极插塞的材料还可以是Al、Cu、Ag或Au等。
本实施例中，所述形成方法还包括：在顶部介质层104和层间介质层103中形成与栅极结构500相接触的栅极插塞610，在顶部介质层104、层间介质层103和隔离层102中形成与第二源漏掺杂层400相接触的源极插塞630。栅极插塞610用于实现栅极结构500与外部电路的电连接，源极插塞630用于实现第二源漏掺杂层400与外部电路的电连接。其中，栅极插塞610和源极插塞630可以在同一步骤中形成，栅极插塞610和源极插塞630的形成方法与漏极插塞620的形成方法类似，在此不再赘述。
相应的，本发明还提供一种半导体结构。继续参考图14，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：衬底100；半导体沟道柱150，位于所述衬底100上；第一源漏掺杂层200，位于半导体沟道柱150的顶部，所述第一源漏掺杂层200采用外延工艺所形成，且所述第一源漏掺杂层200中具有通过原位自掺杂或者固态源掺杂的方式所掺杂的离子。
所述半导体结构为VGAA晶体管。与通过对半导体沟道柱顶部进行离子注入以形成掺杂区的方案相比，第一源漏掺杂层200采用外延工艺所形成，且第一源漏掺杂层200中具有通过原位自掺杂或者固态源掺杂的方式所掺杂的离子，因此，形成第一源漏掺杂层200的工艺可控性和工艺稳定性较高，这降低了第一源漏掺杂层200中的离子向沟道内发生纵向扩散的概率，从而提高半导体结构的性能。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本实施例中，第一源漏掺杂层200作为VGAA晶体管的漏区。当半导体结构为PMOS晶体管时，第一源漏掺杂层200的材料为掺杂有P型离子的锗化硅；当半导体结构为NMOS晶体管时，第一源漏掺杂层200的材料为掺杂有N型离子的碳化硅或磷化硅。
第一源漏掺杂层200顶部通常形成有漏极插塞。为了减小漏极插塞和第一源漏掺杂层200之间的接触电阻，第一源漏掺杂层200的浓度较高，第一源漏掺杂层200的离子浓度根据晶体管的性能需求而定。本实施例中，第一源漏掺杂层200中的离子浓度为1.0E21原子每立方厘米至8.0E21原子每立方厘米。
需要说明的是，第一源漏掺杂层200的厚度不宜过小，也不宜过大。如果第一源漏掺杂层200的厚度过小，容易导致第一源漏掺杂层200的晶格缺陷较多，从而导致第一源漏掺杂层200的质量和性能无法满足晶体管的性能需求，进而导致半导体结构的性能下降；半导体沟道柱150通过对基底进行刻蚀所形成，如果第一源漏掺杂层200的厚度过大，这相应会增大刻蚀基底的工艺难度，且导致第一源漏掺杂层200和半导体沟道柱150的总高度过大，从而容易引起倒塌的问题。为此，本实施例中，所述第一源漏掺杂层200的厚度为3nm至6nm。
所述半导体结构还包括：第二源漏掺杂层400，位于半导体沟道柱150露出的衬底100上，第二源漏掺杂层400包围半导体沟道柱150的部分侧壁。本实施例中，第二源漏掺杂层400作为VGAA晶体管的源区。当半导体结构为PMOS晶体管时，第二源漏掺杂层400的材料可以为掺杂有P型离子的锗化硅。当半导体结构为NMOS晶体管时，第二源漏掺杂层400的材料可以为掺杂有N型离子的碳化硅或磷化硅。
与将半导体沟道柱设置在第二源漏掺杂层上的方案相比，本实施例使第二源漏掺杂层400位于半导体沟道柱150露出的衬底100上，避免半导体沟道柱150的质量受到第二源漏掺杂层400的影响，有利于改善半导体沟道柱150底部的晶格缺陷问题，从而提高半导体沟道柱150的质量，进而提高半导体结构的性能。而且，这增大了第二源漏掺杂层400中的离子扩散至沟道区的路径长度，从而降低第二源漏掺杂层400中的掺杂离子向沟道中扩散的概率。
半导体沟道柱150用于提供晶体管的沟道。本实施例中，半导体沟道柱150的材料为硅。在其他实施例中，半导体沟道柱的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
需要说明的是，半导体沟道柱150的高度(未标示)不宜过小，也不宜过大。若半导体沟道柱150的高度过小，则导致半导体沟道柱150侧壁上的栅极结构500过短，从而易导致栅极结构500对沟道的控制能力下降，而且还会导致沟道区过短，易产生短沟道效应；若半导体沟道柱150的高度过大，所述半导体沟道柱150和第一源漏掺杂层200的总高度过大，容易发生坍塌的问题，且还会增加形成半导体沟道柱150的工艺难度。为此，本实施例中，所述半导体沟道柱150的高度为30nm至200nm。
本实施例中，半导体沟道柱150呈倒T型，包括底部半导体沟道柱140以及位于底部半导体沟道柱140上的顶部半导体沟道柱130，沿垂直于底部半导体沟道柱140侧壁的方向上，底部半导体沟道柱140的横向尺寸大于顶部半导体沟道柱130的横向尺寸。相应的，第二源漏掺杂层400包围底部半导体沟道柱140的侧壁，这进一步增大了第二源漏掺杂层400中的离子扩散至沟道区的路径长度，从而进一步降低第二源漏掺杂层400中的离子向沟道中扩散的概率。
底部半导体沟道柱140侧壁至同一侧顶部半导体沟道柱130侧壁的距离不宜过小，也不宜过大。在形成半导体结构的过程中，通常通过在顶部半导体沟道柱130侧壁上形成侧墙层后，刻蚀部分厚度的初始衬底的方式形成底部半导体沟道柱140，且第二源漏掺杂层400采用外延工艺所形成，如果底部半导体沟道柱140侧壁至同一侧顶部半导体沟道柱130侧壁的距离过小，侧墙层厚度相应过小，则在形成第二源漏掺杂层400的步骤中，侧墙层难以起到保护顶部半导体沟道柱130的作用，且厚度过小时还容易降低侧墙层的厚度均一性和质量；如果底部半导体沟道柱140侧壁至同一侧顶部半导体沟道柱130侧壁的距离过大，在器件工作时，容易导致第二源漏掺杂层400至沟道区的距离过大，从而导致第二源漏掺杂层400至沟道区的寄生电阻较大。为此，底部半导体沟道柱140侧壁至同一侧顶部半导体沟道柱130侧壁的距离为3纳米至8纳米。
本实施例中，栅极结构500位于第二源漏掺杂层400上，栅极结构500包围半导体沟道柱150的部分侧壁，且栅极结构500露出第一源漏掺杂层200。
本实施例中，所述栅极结构500为金属栅极结构，包括包围半导体沟道柱150部分侧壁的高k栅介质层510、覆盖所述高k栅介质层510的功函数层520、以及覆盖所述功函数层520的栅电极层530。
本实施例中，高k栅介质层510的材料为HfO2。在其他实施例中，高k栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
当半导体结构为PMOS晶体管时，功函数层520的材料包括TiN、TaN、TaSiN、TaAlN和TiAlN中的一种或几种。当半导体结构为NMOS晶体管时，功函数层520的材料包括TiAl、Mo、MoN、AlN和TiAlC中的一种或几种。
本实施例中，所述栅电极层530的材料为Al。在其他实施例中，所述栅电极层的材料还可以为W、Cu、Ag、Au、Pt、Ni或Ti等。
需要说明的是，所述栅极结构500还延伸至部分第二源漏掺杂层400上，从而为形成与栅极结构500相接触的栅极插塞提供工艺基础。
本实施例中，栅极结构500的顶部表面低于第一源漏掺杂层200的底部表面，使得栅极结构500和第一源漏掺杂层200相隔离，以降低栅极结构500和第一源漏掺杂层200发生桥接的概率。相应的，高k栅介质层510露出第一源漏掺杂层200。第一源漏掺杂层200的顶部通常形成有漏极插塞，第二源漏掺杂层400上形成有源极插塞，延伸至第二源漏掺杂层400上的栅极结构500的顶部形成有栅极插塞，由于高k栅介质层510的相对介电常数较大，通过使高k栅介质层510露出第一源漏掺杂层200，能够减小漏极插塞和源极插塞之间的寄生电容、以及漏极插塞和栅极插塞之间的寄生电容。
本实施例中，所述半导体结构还包括：隔离层102，位于所述栅极结构500和第二源漏掺杂层400之间，所述隔离层102覆盖半导体沟道柱150的部分侧壁。具体地，所述隔离层102包围所述顶部半导体沟道柱130的部分侧壁。
隔离层102用于对栅极结构500与第二源漏掺杂层400进行电隔离。因此，隔离层102的材料为绝缘材料。本实施例中，隔离层102的材料为氧化硅。在其他实施例中，隔离层的材料还可以是氮氧化硅等其他绝缘材料。
本实施例中，半导体结构还包括：剩余侧墙层350，位于隔离层102和顶部半导体沟道柱130之间，且剩余侧墙层350的侧壁和底部半导体沟道柱140的侧壁相齐平。在形成半导体结构的过程中，侧墙层的材料通常为氮化硅，形成隔离层102的制程通常包括采用FCVD工艺形成隔离材料层的步骤，FCVD工艺具有较强的氧化性，在FCVD工艺的影响下，侧墙层的材料由氮化硅被氧化为氮氧化硅，氧化硅与氮氧化硅的刻蚀选择比较低，回刻蚀的过程中，还会刻蚀氮氧化硅，从而使隔离层102和半导体沟道柱150之间的剩余氮氧化硅材料被保留下来，作为剩余侧墙层350。其他实施例中，侧墙层的材料也可以为氧化硅，剩余侧墙层的材料相应为氧化硅。
本实施例中，所述半导体结构还包括：层间介质层103，覆盖栅极结构500的侧壁且露出栅极结构500的顶部。所述层间介质层103用于实现相邻器件之间的电隔离。本实施例中，所述层间介质层103的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅等其他的绝缘材料。
本实施例中，所述半导体结构还包括：覆盖层间介质层103和第一源漏掺杂层200的顶部介质层104。顶部介质层104用于为插塞的形成提供工艺平台。顶部介质层104也用于实现相邻晶体管之间的电隔离。为此，本实施例中，顶部介质层104的材料为氧化硅。在其他实施例中，顶部介质层的材料还可以为氮化硅或氮氧化硅等其他的绝缘材料。
半导体结构还包括：漏极插塞620，位于顶部介质层104中且与第一源漏掺杂层200相接触。其中，第一源漏掺杂层200的离子浓度较高，这减小了漏极插塞620和第一源漏掺杂层200的接触电阻。本实施例中，漏极插塞620的材料为W。在其他实施例中，漏极插塞的材料还可以是Al、Cu、Ag或Au等。
半导体结构还包括：栅极插塞610，位于顶部介质层104和层间介质层103中，且与栅极结构500相接触；源极插塞630，位于顶部介质层104、层间介质层103和隔离层102中，且与第二源漏掺杂层400相接触。对栅极插塞610和源极插塞630的具体描述，可参考对漏极插塞620的相应描述，在此不再赘述。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底；
采用外延工艺在所述基底上形成外延层，并通过原位自掺杂或者固态源掺杂的方式在所述外延层中掺杂离子，掺杂有所述离子的所述外延层作为半导体掺杂材料层；
刻蚀所述半导体掺杂材料层，形成第一源漏掺杂层；
刻蚀所述第一源漏掺杂层露出的基底，使所述基底形成衬底以及凸出于所述衬底的半导体沟道柱。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体掺杂材料层的厚度为3nm至6nm。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体掺杂材料层中的离子浓度为1.0E21原子每立方厘米至8.0E21原子每立方厘米。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺刻蚀所述半导体掺杂材料层。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述衬底以及凸出于所述衬底的半导体沟道柱后，还包括：在所述半导体沟道柱露出的所述衬底上形成第二源漏掺杂层，所述第二源漏掺杂层包围所述半导体沟道柱的部分侧壁；
形成所述第二源漏掺杂层后，在所述第二源漏掺杂层上形成栅极结构，所述栅极结构包围所述半导体沟道柱的部分侧壁，且所述栅极结构露出所述第一源漏掺杂层。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，形成所述衬底以及凸出于所述衬底的半导体沟道柱的步骤包括：刻蚀所述第一源漏掺杂层露出的部分厚度的所述基底，形成初始衬底以及凸出于所述初始衬底的顶部半导体沟道柱；在所述顶部半导体沟道柱的侧壁和所述第一源漏掺杂层的侧壁形成侧墙层；刻蚀所述侧墙层露出的部分厚度的所述初始衬底，使所述初始衬底形成所述衬底、以及位于所述衬底和所述顶部半导体沟道柱之间的底部半导体沟道柱，沿垂直于所述底部半导体沟道柱侧壁的方向上，所述底部半导体沟道柱的横向尺寸大于所述顶部半导体沟道柱的横向尺寸，且所述底部半导体沟道柱和所述顶部半导体沟道柱用于构成所述半导体沟道柱；
形成所述第二源漏掺杂层的步骤中，所述第二源漏掺杂层包围所述底部半导体沟道柱的侧壁。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，形成所述侧墙层的步骤包括：形成侧墙材料层，所述侧墙材料层保形覆盖所述初始衬底、顶部半导体沟道柱和第一源漏掺杂层；
去除位于所述初始衬底上以及所述第一源漏掺杂层顶部的侧墙材料层，剩余所述侧墙材料层作为所述侧墙层。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺形成所述侧墙材料层。
9.如权利要求6所述的半导体结构的形成方法，其特征在于，在形成所述第二源漏掺杂层后，形成所述栅极结构之前，还包括：在所述半导体沟道柱露出的所述第二源漏掺杂层上形成隔离材料层；回刻蚀部分厚度的所述隔离材料层，剩余的所述隔离材料层作为隔离层，所述隔离层覆盖所述底部半导体沟道柱，且所述隔离层露出所述顶部半导体沟道柱的部分侧壁；
在回刻蚀部分厚度的所述隔离材料层的过程中，回刻蚀部分高度的所述侧墙层，保留位于所述隔离层和半导体沟道柱之间的剩余所述侧墙层作为剩余侧墙层；
形成所述栅极结构的步骤中，所述栅极结构包围所述隔离层露出的所述半导体沟道柱的部分侧壁。
10.如权利要求6或9所述的半导体结构的形成方法，其特征在于，所述侧墙层的材料为氧化硅、氮化硅或氮氧化硅。
11.如权利要求5所述的半导体结构的形成方法，其特征在于，形成所述栅极结构的步骤包括：形成保形覆盖所述半导体沟道柱的栅极材料叠层，所述栅极材料叠层包括高k栅介质材料层；
对所述栅极材料叠层进行回刻蚀处理，形成所述栅极结构，所述栅极结构的顶部表面低于所述第一源漏掺杂层的底部表面，且所述栅极结构包括包围所述半导体沟道柱部分侧壁的高k栅介质层。
12.一种半导体结构，其特征在于，包括：
衬底；
半导体沟道柱，位于所述衬底上；
第一源漏掺杂层，位于所述半导体沟道柱的顶部，所述第一源漏掺杂层采用外延工艺所形成，且所述第一源漏掺杂层中具有通过原位自掺杂或者固态源掺杂的方式所掺杂的离子。
13.如权利要求12所述的半导体结构，其特征在于，所述半导体结构还包括：第二源漏掺杂层，位于所述半导体沟道柱露出的所述衬底上，所述第二源漏掺杂层包围所述半导体沟道柱的部分侧壁；
栅极结构，位于所述第二源漏掺杂层上，所述栅极结构包围所述半导体沟道柱的部分侧壁，且所述栅极结构露出所述第一源漏掺杂层。
14.如权利要求13所述的半导体结构，其特征在于，所述半导体沟道柱呈倒T型，包括底部半导体沟道柱以及位于所述底部半导体沟道柱上的顶部半导体沟道柱，沿垂直于所述底部半导体沟道柱侧壁的方向上，所述底部半导体沟道柱的横向尺寸大于所述顶部半导体沟道柱的横向尺寸；
所述第二源漏掺杂层包围所述底部半导体沟道柱的侧壁。
15.如权利要求14所述的半导体结构，其特征在于，所述半导体结构还包括：隔离层，位于所述栅极结构和所述第二源漏掺杂层之间，所述隔离层覆盖所述顶部半导体沟道柱的部分侧壁；
剩余侧墙层，位于所述隔离层和所述顶部半导体沟道柱之间，且所述剩余侧墙层的侧壁和所述底部半导体沟道柱的侧壁相齐平。
16.权利要求12所述的半导体结构，其特征在于，所述第一源漏掺杂层的厚度为3nm至6nm。
17.如权利要求12所述的半导体结构，其特征在于，所述第一源漏掺杂层中的离子浓度为1.0E21原子每立方厘米至8.0E21原子每立方厘米。
18.权利要求14所述的半导体结构，其特征在于，所述底部半导体沟道柱侧壁至同一侧的顶部半导体沟道柱侧壁的距离为3纳米至8纳米。
19.权利要求15所述的半导体结构，其特征在于，所述剩余侧墙层的材料为氧化硅或氮氧化硅。
20.如权利要求13所述的半导体结构，其特征在于，所述栅极结构的顶部表面低于所述第一源漏掺杂层的底部表面，且所述栅极结构包括包围所述半导体沟道柱部分侧壁的高k栅介质层。
CN201911087729.6A 2019-11-08 2019-11-08 半导体结构及其形成方法 Active CN112786451B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911087729.6A CN112786451B (zh) 2019-11-08 2019-11-08 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911087729.6A CN112786451B (zh) 2019-11-08 2019-11-08 半导体结构及其形成方法

Publications (2)

Publication Number Publication Date
CN112786451A true CN112786451A (zh) 2021-05-11
CN112786451B CN112786451B (zh) 2023-10-17

Family

ID=75748432

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911087729.6A Active CN112786451B (zh) 2019-11-08 2019-11-08 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN112786451B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113113307A (zh) * 2020-01-10 2021-07-13 中芯国际集成电路制造（天津）有限公司 半导体结构及其形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105304487A (zh) * 2014-06-04 2016-02-03 台湾积体电路制造股份有限公司 垂直全环栅器件系统及其制造方法
US20190115479A1 (en) * 2017-10-13 2019-04-18 International Business Machines Corporation Vertical Tunnel FET with Self-Aligned Heterojunction
US20190140080A1 (en) * 2017-11-06 2019-05-09 International Business Machines Corporation Fabrication of vertical field effect transistors with self-aligned bottom insulating spacers

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105304487A (zh) * 2014-06-04 2016-02-03 台湾积体电路制造股份有限公司 垂直全环栅器件系统及其制造方法
US20190115479A1 (en) * 2017-10-13 2019-04-18 International Business Machines Corporation Vertical Tunnel FET with Self-Aligned Heterojunction
US20190140080A1 (en) * 2017-11-06 2019-05-09 International Business Machines Corporation Fabrication of vertical field effect transistors with self-aligned bottom insulating spacers

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113113307A (zh) * 2020-01-10 2021-07-13 中芯国际集成电路制造（天津）有限公司 半导体结构及其形成方法
CN113113307B (zh) * 2020-01-10 2023-03-07 中芯国际集成电路制造（天津）有限公司 半导体结构及其形成方法

Also Published As

Publication number Publication date
CN112786451B (zh) 2023-10-17

Similar Documents

Publication Publication Date Title
CN112309861B (zh) 半导体结构及其形成方法、晶体管
CN112309860A (zh) 半导体结构及其形成方法
US11776911B2 (en) Semiconductor device and manufacturing method thereof
CN112397451B (zh) 半导体结构及其形成方法
CN108878521B (zh) 垂直隧穿场效应晶体管及其形成方法
CN111341661B (zh) 晶体管及其形成方法
CN112786451B (zh) 半导体结构及其形成方法
CN109920733B (zh) 半导体结构及晶体管的形成方法
CN113838802B (zh) 半导体结构及其形成方法
CN112151605B (zh) 半导体结构及其形成方法
CN111627814B (zh) 半导体结构及其形成方法
CN111261517B (zh) 半导体结构及其形成方法
CN108807266B (zh) 半导体结构及其形成方法
CN109285876B (zh) 半导体结构及其形成方法
CN113327978A (zh) 半导体结构及其形成方法
CN112713088A (zh) 半导体结构及其形成方法
CN112151606B (zh) 半导体结构及其形成方法
CN111627854B (zh) 半导体结构及其形成方法
CN111554636B (zh) 半导体结构及其形成方法
CN113871300B (zh) 半导体结构及其形成方法
CN112103249B (zh) 半导体结构及其形成方法
CN111627819B (zh) 半导体结构及其形成方法
CN111863710B (zh) 半导体结构及其形成方法
CN112289746B (zh) 半导体结构及其形成方法
CN110581102B (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant