CN108807266B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供衬底；在衬底上形成图形化的掩膜层；以掩膜层为掩膜刻蚀部分厚度的衬底，在衬底内形成沟槽；形成填充满沟槽的栅介质层；形成栅介质层后，去除掩膜层；去除掩膜层后，在衬底上形成栅极层，栅极层覆盖栅介质层；在栅极层两侧的衬底内形成源区和漏区。相比在衬底上形成栅介质的方案，本发明刻蚀部分厚度的衬底，在所述衬底内形成沟槽之后，形成填充满所述沟槽的栅介质层，因此将半导体结构的带‑带隧穿(Band to Band Tunneling)转变为直接隧穿(Direct Tunneling)，从而提高半导体结构的导通电流，进而提高半导体结构的电学性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
金属氧化物半导体(Metal-Oxide-Semiconductor，MOS)技术已经得到了广泛的应用，例如互补金属氧化物半导体(Complementary Metal-Oxide-Semiconductor，CMOS)晶体管已成为半导体集成电路中的核心元件。为了使集成电路的性能和封装密度不断提高，以及使集成电路的成本不断降低，CMOS晶体管的特征尺寸在不断缩小。
然而，随着CMOS晶体管特征尺寸的不断缩小，CMOS晶体管的总功率消耗也不断增加。其原因在于：一、短沟道效应越来越明显(如漏电流增加)；二、难以使电源电压随着CMOS晶体管尺寸的缩小而减小。后者主要是由于典型的MOS晶体管的亚阈值摆幅(Sub-Threshold Swing)具有约为60毫伏/10×10-6体积分数(mV/decade)的极限值，使得将CMOS晶体管由关状态切换至开状态需要一定的电压改变，CMOS晶体管具有最小电源电压。
由于隧穿场效应晶体管(Tunneling Field-Effect Transistor，TFET)的亚阈值摆幅可小于60mV/decade，相比CMOS晶体管，隧穿场效应晶体管的工作电压更小且漏电流更小，因此隧穿场效应晶体管逐渐代替CMOS晶体管，在低功耗应用中具有广阔的前景。
但是，隧穿场效应晶体管的电学性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的电学性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成图形化的掩膜层；以所述掩膜层为掩膜，刻蚀部分厚度的所述衬底，在所述衬底内形成沟槽；形成填充满所述沟槽的栅介质层；去除所述掩膜层；去除所述掩膜层后，在所述衬底上形成栅极层，所述栅极层覆盖所述栅介质层；在所述栅极层两侧的衬底内形成源区和漏区。
可选的，所述掩膜层的材料为多晶硅、先进图案化膜材料、氮化硅、有机介电层材料、介电抗反射涂层材料、底部抗反射涂层材料、氧化硅或光刻胶。
可选的，所述沟槽的数量为一个或多个。
可选的，所述沟槽的数量为多个，所述栅极层与所述栅介质层一一对应。
可选的，形成所述掩膜层的步骤包括：在所述衬底上形成多个分立的第一核心层；在所述第一核心层侧壁上形成牺牲层，所述牺牲层的材料与所述第一核心层的材料不同；在所述第一核心层和牺牲层露出的衬底上形成第二核心层，所述第二核心层的材料与所述牺牲层的材料不同，其中，所述第二核心层顶部与所述第一核心层顶部齐平，且所述第二核心层和第一核心层构成掩膜层；去除所述牺牲层。
可选的，所述牺牲层的材料为氮化硅、氧化硅、氮氧化硅、碳氮化硅、硼氮化硅或硼氮氧化硅。
可选的，刻蚀部分厚度的所述衬底所采用的工艺为干法刻蚀工艺。
可选的，所述栅介质层的材料为氧化硅或高k栅介质材料。
可选的，所述栅介质层的材料为氧化硅，形成所述栅介质层的工艺为热氧化工艺。
可选的，所形成的半导体结构为隧穿场效应晶体管，所述源区和漏区的掺杂类型不同。
可选的，分别在所述栅极层两侧的衬底内形成源区和漏区后，还包括步骤：对所述衬底进行退火处理；在所述退火处理后，在所述衬底上形成层间介质层，所述层间介质层覆盖所述栅极层顶部；形成贯穿所述层间介质层的接触孔插塞，所述接触孔插塞与所述栅极层、源区和漏区实现电连接。
相应的，本发明还提供一种半导体结构，包括：衬底，所述衬底内具有沟槽；栅介质层，位于所述沟槽内；位于所述衬底上的栅极层，所述栅极层覆盖所述栅介质层；源区，位于所述栅极层一侧的衬底内；漏区，位于所述栅极层另一侧的衬底内。
可选的，所述半导体结构为隧穿场效应晶体管，所述源区和漏区的掺杂类型不同。
可选的，所述栅介质层的数量为一个或多个。
可选的，所述栅介质层的数量为多个，所述栅极层与所述栅介质层一一对应。
可选的，所述栅介质层的材料为氧化硅或高k栅介质材料。
可选的，所述半导体结构还包括：位于所述衬底上的层间介质层，所述层间介质层覆盖所述栅极层顶部；贯穿所述层间介质层的接触孔插塞，所述接触孔插塞与所述栅极层、源区和漏区实现电连接。
与现有技术相比，本发明的技术方案具有以下优点：
刻蚀部分厚度的衬底，在所述衬底内形成沟槽之后，形成填充满所述沟槽的栅介质层，相比在衬底上形成栅介质的方案，本发明将所形成半导体结构的带-带隧穿(Band toBand Tunneling)转变为直接隧穿(Direct Tunneling)，从而提高所形成半导体结构的导通电流，进而提高半导体结构的电学性能。
附图说明
图1是一种半导体结构的结构示意图；
图2至图13是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，半导体结构的电学性能仍有待提高。现结合一种半导体结构分析其电学性能仍有待提高。
参考图1，示出了一种半导体结构的结构示意图。以所述半导体结构为隧穿场效应晶体管为例，所述半导体结构包括：
衬底10；位于所述衬底10上的栅极结构20，所述栅极结构20包括栅介质层21以及位于所述栅介质层21上的栅极层22；位于所述栅极结构20一侧衬底10内的源区40；位于所述栅极结构20另一侧衬底10内的漏区30，所述漏区30和源区40的掺杂类型不同。
所述栅介质层21形成于所述衬底10上，相应的，所述隧穿场效应晶体管的隧穿方式为带-带隧穿(Band to Band Tunneling)，因此所述隧穿场效应晶体管的导通电流较小。
为了解决所述技术问题，本发明刻蚀部分厚度的衬底，在所述衬底内形成沟槽之后，形成填充满所述沟槽的栅介质层，从而将所形成半导体结构的隧穿方式转变为直接隧穿，进而提高所形成半导体结构的导通电流。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图13是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图2，提供衬底(未标示)。
所述衬底为后续形成半导体结构提供工艺平台。本实施例中，所形成的半导体结构为隧穿场效应晶体管(Tunneling Field-Effect Transistor，TFET)。
所述衬底的材料可以为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
本实施例中，所述衬底自下而上依次包括底层半导体层110、埋氧层120和顶层半导体层130。
所述底层半导体层110的材料可以为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述顶层半导体层130的材料可以为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述底层半导体层110的材料为硅，所述顶层半导体层130的材料为锗。
其中，所述顶层半导体层130用于作为P型阱区，还用于提供所形成隧穿场效应晶体管的沟道。
本实施例中，后续所形成的隧穿场效应晶体管类型为P型。在其他实施例中，所形成的隧穿场效应晶体管类型还可以为N型。
结合参考图3至图6，在所述衬底(未标示)上形成图形化的掩膜层240(如图5所示)。
所述掩膜层240用于作为后续刻蚀所述衬底的刻蚀掩膜。
本实施例中，所述掩膜层240形成于所述顶层半导体层130上。
由于后续还会去除所述掩膜层240，因此所述掩膜层240的材料为易于被去除的材料，且所述掩膜层240的材料与所述衬底的材料不同，从而可以减小后续去除所述掩膜层240的工艺对所述衬底造成的损伤。
为此，本实施例中，所述掩膜层240的材料为多晶硅。在其他实施例中，所述掩膜层的材料还可以是先进图案化膜材料(Advanced Patterning Film，APF)、氮化硅、有机介电层(Organic Dielectric Layer，ODL)材料、介电抗反射涂层(Dielectric Anti-reflective Coating，DARC)材料、底部抗反射涂层(Bottom Anti-reflective Coating，BARC)材料、氧化硅或光刻胶。其中，所述先进图案化膜材料可以为无定形碳。
以下结合附图，对形成所述掩膜层240的做详细说明。
参考图3，在所述衬底(未标示)上形成多个分立的第一核心层(Core)210。
所述第一核心层210用于作为后续所述掩膜层240的一部分。本实施例中，所述第一核心层210的材料为多晶硅。
具体地，所述第一核心层210通过在所述顶层半导体层130上形成第一核心材料层，再图形化所述第一核心材料层的方式形成。
参考图4，在所述第一核心层210侧壁上形成牺牲层220，所述牺牲层220的材料与所述第一核心层210的材料不同。
所述牺牲层220用于占据后续所形成栅介质层所对应的位置。
后续还会去除所述牺牲层220，因此所述牺牲层220的材料为易于被去除的材料，，从而可以减小后续去除所述牺牲层220的工艺对所述衬底和其他膜层造成的损伤。
本实施例中，所述牺牲层220的材料为氮化硅。在其他实施例中，所述牺牲层的材料还可以为氧化硅(SiO2)、氮氧化硅(SiON)、碳氮化硅(SiCN)、硼氮化硅(SiBN)或硼氮氧化硅(SiBON)。
所述牺牲层220的剖面宽度根据后续所形成栅介质层的剖面宽度而定。本实施例中，所述牺牲层220的宽度为至
Figure BDA0001285318980000061
至
Figure BDA0001285318980000062
其中，所述牺牲层220的剖面宽度指的是：所述牺牲层220沿所述第一核心层210侧壁指向所述第一核心层210中心方向上的尺寸。
具体地，形成所述牺牲层220的步骤包括：形成保形覆盖所述顶层半导体层130和第一核心层210的牺牲膜；去除位于所述顶层半导体层130顶部和第一核心层210顶部的牺牲膜，保留位于所述第一核心层210侧壁上的牺牲膜作为牺牲层220。
参考图5，在所述第一核心层210和牺牲层220露出的衬底(未标示)上形成第二核心层230，所述第二核心层230的材料与所述牺牲层220的材料不同，其中，所述第二核心层230顶部与所述第一核心层210顶部齐平，且所述第二核心层230和第一核心层210构成掩膜层240。
具体地，形成所述第二核心层230的步骤包括：在所述第一核心层210和牺牲层220露出的顶层半导体层130上形成第二核心材料层(图未示)，所述第二核心材料层覆盖所述第一核心层210和牺牲层220顶部；研磨去除高于所述第一核心层210顶部的第二核心材料层，剩余第二核心材料层作为第二核心层230。
本实施例中，采用化学机械研磨工艺，去除高于所述第一核心层210顶部的第二核心材料。
本实施例中，为了降低后续的工艺难度，提高工艺兼容性，所述第二核心层230的材料与所述第一核心层210的材料相同，所述第二核心层230的材料为多晶硅。
参考图6，去除所述牺牲层220(如图5所示)。
本实施例中，去除所述牺牲层220的工艺为湿法刻蚀工艺。所述牺牲层220的材料为氮化硅，相应的，所述湿法刻蚀工艺所采用的刻蚀溶液为磷酸溶液。
在其他实施例中，去除所述牺牲层的工艺还可以是干法刻蚀工艺，或者干法和湿法相结合的刻蚀工艺。
本实施例中，去除所述牺牲层220后，在所述掩膜层240内形成露出部分所述顶层半导体层130的开口241，后续步骤中沿所述开口241对所述衬底(未标示)进行刻蚀。
所述开口241的数量可以为一个或多个。本实施例中，所述开口241的数量为多个。
需要说明的是，所述牺牲层220的剖面宽度为至
Figure BDA0001285318980000071
至
Figure BDA0001285318980000072
相应的，所述开口241的宽度为至
Figure BDA0001285318980000073
至
Figure BDA0001285318980000074
所述开口241的尺寸较小，相比直接通过光刻和刻蚀工艺形成所述开口的方案，通过先形成所述第一核心层210、牺牲层220和第二核心层230再去除所述牺牲层220的方式，有利于降低形成所述开口241的工艺难度。
参考图7，以所述掩膜层240为掩膜，刻蚀部分厚度的所述衬底(未标示)，在所述衬底内形成沟槽131。
所述沟槽131为后续形成栅介质层提供空间位置。
所述顶层半导体层130用于提供所形成隧穿场效应晶体管的沟道，因此刻蚀部分厚度所述衬底的步骤中，刻蚀所述顶层半导体层130，所述沟槽131贯穿所述顶层半导体层130。
具体地，以所述掩膜层240为掩膜，沿所述开口241(如图6所示)对所述顶层半导体层130进行刻蚀。
本实施例中，为了提高所述沟槽131侧壁的形貌质量，采用干法刻蚀工艺刻蚀所述顶层半导体层130。
本实施例中，所述开口241的数量为多个，相应的，所述沟槽131的数量为多个。在其他实施例中，所述沟槽的数量还可以为一个。
参考图8，形成填充满所述沟槽131(如图7所示)的栅介质层250。
所述栅介质层250形成于所述顶层半导体层130内，所述栅介质层250用于作为隧穿介质层(Tunneling Oxide)，从而使所形成半导体结构实现直接隧穿(DirectTunneling)。
本实施例中，所述栅介质层250的材料为氧化硅。为了提高所述栅介质层250的形成质量和性能，形成所述栅介质层250的工艺为热氧化(Thermal Oxidation)工艺。
具体地，所述热氧化工艺的反应气体包括O2。其中，所述热氧化工艺的具体参数根据所述沟槽131的宽度和深度而定。
所述热氧化工艺的反应气体仅与所述顶层半导体层130材料发生反应，且在所述掩膜层240的保护作用下，所述栅介质层250仅形成于所述沟槽131内，避免在所述顶层半导体层130顶部形成所述栅介质层250，即所述栅介质层250顶部与所述顶层半导体层130顶部齐平。
在其他实施例中，所述栅介质层的材料还可以是高k栅介质材料，所述高k栅介质材料为相对介电常数大于氧化硅相对介电常数的栅介质材料，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
本实施例中，所述沟槽131的数量为多个，相应的，所述栅介质层250的数量为多个。在其他实施例中，所述栅介质层的数量还可以为一个。
参考图9，去除所述掩膜层240(如图8所示)。
本实施例中，采用湿法刻蚀工艺去除所述掩膜层240。所述掩膜层240的材料为多晶硅，相应的，所述湿法刻蚀工艺所采用的刻蚀溶液为四甲基氢氧化氨溶液(TMAH)。
在其他实施例中，去除所述掩膜层的工艺还可以是干法刻蚀工艺、或者干法和湿法相结合的刻蚀工艺。
继续参考图9，去除所述掩膜层240(如图8所示)后，在所述衬底(未标示)上形成栅极层300，所述栅极层300覆盖所述栅介质层250。
所述栅极层300和栅介质层250构成所形成半导体结构的栅极结构，用于控制所述半导体结构沟道的开启和截断。
本实施例中，所述栅极层300的材料为多晶硅。在其他实施例中，当所述栅介质层的材料为高k栅介质材料时，所述栅极层的材料相应为金属材料，例如W、Al、Cu、Ag、Au、Pt、Ni或Ti。
具体地，形成所述栅极层300的步骤包括：在所述顶层半导体层130上形成栅极膜，所述栅极膜覆盖所述栅介质250层；图形化所述栅极膜，保留位于所述栅介质250层上方的部分栅极膜作为栅极层300。
本实施例中，所述栅介质层250的数量为多个，所述栅极层300覆盖所述栅介质层250且与所述栅介质层250一一对应，也就是说，所述栅极层300为多个且相互分立，一个栅极层300仅覆盖一个沟槽131(如图7所示)内的栅介质层250。
结合参考图10和图11，分别在所述栅极层300两侧的衬底(未标示)内形成源区410(如图10所示)和漏区420(如图11所示)。
本实施例中，所形成的半导体结构为隧穿场效应晶体管，因此所述源区410和漏区420的掺杂类型不同。具体地，所述源区410和漏区420形成于所述顶层半导体层130内。
本实施例中，以所形成的隧穿场效应晶体管类型为P型为例，相应的，所述源区410的掺杂离子类型为P型，所述漏区420的掺杂离子类型为N型。
在其他实施例中，当所形成的隧穿场效应晶体管类型为N型时，相应的，所述源区的掺杂离子类型为N型，所述漏区的掺杂离子类型为P型。
需要说明的是，本实施例中，相邻所述栅极层300之间的源区410或漏区420被所述两个栅极层300所属的隧穿场效应晶体管共享。
具体地，参考图10，形成所述源区410的步骤包括：在所述漏区420所对应位置处的顶层半导体层130上形成第一光刻胶层310，所述第一光刻胶层310还覆盖部分所述栅极层300顶部；以所述第一光刻胶层310为掩膜，对所述顶层半导体层130进行第一离子注入工艺315，在所述顶层半导体层130内形成源区410；去除所述第一光刻胶层310。
具体地，参考图11，形成所述漏区420的步骤包括：在所述源区410所对应位置处的顶层半导体层130上形成第二光刻胶层320，所述第二光刻胶层320还覆盖部分所述栅极层300顶部；以所述第二光刻胶层320为掩膜，对所述顶层半导体层130进行第二离子注入工艺325，在所述顶层半导体层130内形成漏区420；去除所述第二光刻胶层320。
所述第一离子注入工艺315所注入的离子为P型离子，所述P型离子可以为B、Ga和In中的一种或多种；所述第二离子注入工艺325所注入的离子为N型离子，所述N型离子可以为P、Sb和As中的一种或多种。其中，所述第一离子注入工艺315和第二离子注入工艺325的具体工艺参数根据实际工艺需求而定，从而使所形成隧穿场效应晶体管的电学性能达到工艺需求。
结合参考图12和图13，需要说明的是，分别在所述栅极层300两侧的衬底(未标示)内形成源区410和漏区420后，还包括步骤：对所述衬底进行退火处理450(如图12所示)；在所述退火处理450后，在所述衬底上形成层间介质层500(如图13所示)，所述层间介质层500覆盖所述栅极层300顶部；形成贯穿所述层间介质层500的接触孔插塞510(如图13所示)，所述接触孔插塞510与所述栅极层300、源区410和漏区420实现电连接。
所述退火处理450用于修复所述源区410和漏区420中的晶格损伤，还用于激活所述源区410和漏区420中的掺杂离子，并促进所述掺杂离子进一步各向扩散。
本实施例中，所述退火处理450的工艺为快速热退火(RTA)工艺。
为了保证所述退火处理450对所述源区410和漏区420晶格损伤的修复效果、以及对所述掺杂离子的激活和扩散效果的同时，避免热预算(ThermalBudget)过大的情况，将所述退火处理450的参数控制在合理范围内，且各参数之间相互配合。本实施例中，所述快速热退火工艺的参数包括：退火温度为900℃至1050℃，工艺时间为5秒至15秒，压强为一个标准大气压。
在其他实施例中，所述退火处理的工艺还可以为尖峰退火工艺。具体地，所述尖峰退火工艺的参数包括：退火温度为900℃至1050℃，压强为一个标准大气压。
所述层间介质层500用于实现相邻半导体器件之间的电隔离，还用于为所述接触孔插塞510的形成提供工艺平台。具体地，所述层间介质层500形成于所述顶层半导体层130上。
所述层间介质层500的材料为绝缘材料。本实施例中，所述层间介质层500的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅。
所述接触孔插塞510用于实现半导体器件内的电连接，还用于实现器件与器件之间的电连接。本实施例中，所述接触孔插塞510的材料为均为W。在其他实施例中，所述接触孔插塞的材料还可以是Al、Cu、Ag或Au等金属材料。
具体地，形成所述接触孔插塞510的步骤包括：刻蚀所述层间介质层500，在所述栅极层300两侧的层间介质层500内形成露出所述源区410和漏区420的第一接触开口(图未示)，且在所述栅极层300上方的层间介质层500内形成露出所述栅极层300的第二接触开口(图未示)；向所述第一接触开口和第二接触开口内填充导电材料，所述导电材料还覆盖所述层间介质层500顶部；采用化学机械掩研磨工艺，去除高于所述层间介质层500顶部的导电材料，剩余导电材料作为所述接触孔插塞510。
相应的，本发明还提供一种半导体结构。
继续参考图13，所述半导体结构包括：
衬底(未标示)，所述衬底内具有沟槽131(如图7所示)；栅介质层250，位于所述沟槽131内；位于所述衬底上的栅极层300，所述栅极层300覆盖所述栅介质层250；源区410，位于所述栅极层300一侧的衬底内；漏区420，位于所述栅极层300另一侧的衬底内。
所述衬底为半导体结构的形成提供工艺平台。本实施例中，所述半导体结构为隧穿场效应晶体管(Tunneling Field-Effect Transistor，TFET)。
所述衬底的材料可以为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
本实施例中，所述衬底自下而上依次包括底层半导体层110、埋氧层120和顶层半导体层130。
所述底层半导体层110的材料可以为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述顶层半导体层130的材料可以为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述底层半导体层110的材料为硅，所述顶层半导体层130的材料为锗。
其中，所述顶层半导体层130用于作为P型阱区，还用于提供所述隧穿场效应晶体管的沟道。
本实施例中，所述沟槽131贯穿所述顶层半导体层130，因此所述栅介质层250贯穿所述顶层半导体层130。具体地，所述栅介质层250顶部与所述顶层半导体层130顶部齐平。
所述栅介质层250用于作为隧穿介质层(Tunneling Oxide)，从而使所述半导体结构实现直接隧穿(Direct Tunneling)。
本实施例中，所述栅介质层250的材料为氧化硅。在其他实施例中，所述栅介质层的材料还可以是高k栅介质材料，所述高k栅介质材料为相对介电常数大于氧化硅相对介电常数的栅介质材料，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
本实施例中，所述沟槽131的数量为多个，相应的，所述栅介质层250的数量为多个。在其他实施例中，所述沟槽的数量还可以为一个，相应的，所述栅介质层的数量为一个。
所述栅极层300和所述栅介质层250构成所述半导体结构的栅极结构，用于控制所述半导体结构沟道的开启和截断。
本实施例中，所述栅极层300的材料为多晶硅。在其他实施例中，当所述栅介质层的材料为高k栅介质材料时，所述栅极层的材料相应为金属材料，例如W、Al、Cu、Ag、Au、Pt、Ni或Ti。
所述栅介质层250的数量为多个，所述栅极层300覆盖所述栅介质250层且与所述栅介质层250一一对应，也就是说，所述栅极层300为多个且相互分立，一个栅极层300仅覆盖一个沟槽131内的栅介质层250。
本实施例中，所述半导体结构为隧穿场效应晶体管，因此所述源区410和漏区420的掺杂类型不同。其中，所述顶层半导体层130用于提供所述隧穿场效应晶体管的沟道，相应的，所述源区410和漏区420位于所述顶层半导体层130内。
本实施例中，以所述隧穿场效应晶体管类型为P型为例，相应的，所述源区410的掺杂离子类型为P型，所述漏区420的掺杂离子类型为N型。其中，所述P型离子可以为B、Ga和In中的一种或多种，所述N型离子可以为P、Sb和As中的一种或多种。
在其他实施例中，当所述隧穿场效应晶体管类型为N型时，相应的，所述源区的掺杂离子类型为N型，所述漏区的掺杂离子类型为P型。
需要说明的是，本实施例中，相邻所述栅极层300之间的源区410或漏区420被所述两个栅极层300所属的隧穿场效应晶体管共享。
还需要说明的是，所述半导体结构还包括：位于所述衬底上的层间介质层500，所述层间介质层500覆盖所述栅极层300顶部；贯穿所述层间介质层500的接触孔插塞510，所述接触孔插塞510与所述栅极层300、源区410和漏区420实现电连接。
所述层间介质层500用于实现相邻半导体器件之间的电隔离，还用于为所述接触孔插塞510的形成提供工艺平台。具体地，所述层间介质层500位于所述顶层半导体层130上。
所述层间介质层500的材料为绝缘材料。本实施例中，所述层间介质层500的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅。
所述接触孔插塞510用于实现半导体器件内的电连接，还用于实现器件与器件之间的电连接。本实施例中，所述接触孔插塞510的材料为均为W。在其他实施例中，所述接触孔插塞的材料还可以是Al、Cu、Ag或Au等金属材料。
本发明通过在所述衬底内形成栅介质层250，从而将所形成半导体结构的隧穿方式转变为直接隧穿，进而提高所形成半导体结构的导通电流。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (14)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底上形成图形化的掩膜层；
以所述掩膜层为掩膜，刻蚀部分厚度的所述衬底，在所述衬底内形成沟槽；
形成填充满所述沟槽的栅介质层；所述栅介质层仅形成于所述沟槽内；
形成所述栅介质层后，去除所述掩膜层；
去除所述掩膜层后，在所述衬底上形成栅极层，所述栅极层覆盖所述栅介质层；
分别在所述栅极层两侧的衬底内形成源区和漏区；
形成所述掩膜层的步骤包括：在所述衬底上形成多个分立的第一核心层；在所述第一核心层侧壁上形成牺牲层，所述牺牲层的材料与所述第一核心层的材料不同；在所述第一核心层和牺牲层露出的衬底上形成第二核心层，所述第二核心层的材料与所述牺牲层的材料不同，其中，所述第二核心层顶部与所述第一核心层顶部齐平，且所述第二核心层和第一核心层构成掩膜层；去除所述牺牲层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述掩膜层的材料为多晶硅、先进图案化膜材料、氮化硅、有机介电层材料、介电抗反射涂层材料、底部抗反射涂层材料、氧化硅或光刻胶。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅极层与所述栅介质层一一对应。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述牺牲层的材料为氮化硅、氧化硅、氮氧化硅、碳氮化硅、硼氮化硅或硼氮氧化硅。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀部分厚度的所述衬底所采用的工艺为干法刻蚀工艺。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅介质层的材料为氧化硅或高k栅介质材料。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅介质层的材料为氧化硅，形成所述栅介质层的工艺为热氧化工艺。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所形成的半导体结构为隧穿场效应晶体管，所述源区和漏区的掺杂类型不同。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，分别在所述栅极层两侧的衬底内形成源区和漏区后，还包括步骤：
对所述衬底进行退火处理；
在所述退火处理后，在所述衬底上形成层间介质层，所述层间介质层覆盖所述栅极层顶部；
形成贯穿所述层间介质层的接触孔插塞，所述接触孔插塞与所述栅极层、源区和漏区实现电连接。
10.一种半导体结构，其特征在于，包括：
衬底，所述衬底内具有沟槽；
栅介质层，仅位于所述沟槽内；
位于所述衬底上的栅极层，所述栅极层覆盖所述栅介质层；
源区，位于所述栅极层一侧的衬底内；
漏区，位于所述栅极层另一侧的衬底内；
其中，所述沟槽是以衬底上的掩膜层为掩膜刻蚀部分厚度衬底形成的；所述掩膜层是采用如下步骤形成的：在所述衬底上形成多个分立的第一核心层；在所述第一核心层侧壁上形成牺牲层，所述牺牲层的材料与所述第一核心层的材料不同；在所述第一核心层和牺牲层露出的衬底上形成第二核心层，所述第二核心层的材料与所述牺牲层的材料不同，其中，所述第二核心层顶部与所述第一核心层顶部齐平，且所述第二核心层和第一核心层构成掩膜层；去除所述牺牲层。
11.如权利要求10所述的半导体结构，其特征在于，所述半导体结构为隧穿场效应晶体管，所述源区和漏区的掺杂类型不同。
12.如权利要求10所述的半导体结构，其特征在于，所述栅极层与所述栅介质层一一对应。
13.如权利要求10所述的半导体结构，其特征在于，所述栅介质层的材料为氧化硅或高k栅介质材料。
14.如权利要求10所述的半导体结构，其特征在于，所述半导体结构还包括：
位于所述衬底上的层间介质层，所述层间介质层覆盖所述栅极层顶部；
贯穿所述层间介质层的接触孔插塞，所述接触孔插塞与所述栅极层、源区和漏区实现电连接。
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