CN111613672B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：在栅极结构两侧的基底中形成轻掺杂区；形成轻掺杂区后，在栅极结构两侧的基底中形成一层或多层浓度缓冲层，形成浓度缓冲层的步骤包括：在栅极结构的侧壁上形成侧墙层；以侧墙层为掩膜进行掺杂，在栅极结构两侧的基底中形成浓度缓冲层，且掺杂浓度高于轻掺杂区的掺杂浓度；当形成多层浓度缓冲层时，远离轻掺杂区的浓度缓冲层的掺杂浓度大于靠近轻掺杂区的浓度缓冲层的掺杂浓度；在浓度缓冲层上形成源漏掺杂层，且源漏掺杂层的掺杂浓度高于浓度缓冲层的掺杂浓度。源漏掺杂层中的高浓度掺杂离子不易穿过浓度缓冲层扩散至轻掺杂区中，栅极结构不易被破坏，提高了半导体结构的电学性能和可靠性。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源区与漏区间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(short-channel effects，SCE)更容易发生。
因此，为了减小短沟道效应的影响，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，来优化半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成栅极结构；在所述栅极结构两侧的所述基底中形成轻掺杂区；形成所述轻掺杂区后，在所述栅极结构两侧的所述基底中形成一层或多层浓度缓冲层，形成浓度缓冲层的步骤包括：在所述栅极结构的侧壁上形成侧墙层；以所述侧墙层为掩膜进行掺杂，在所述栅极结构两侧的所述基底中形成浓度缓冲层，所述浓度缓冲层的掺杂离子类型和所述轻掺杂区的掺杂离子类型相同，且掺杂浓度高于所述轻掺杂区的掺杂浓度；当形成多层所述浓度缓冲层时，远离所述轻掺杂区的浓度缓冲层的掺杂浓度大于靠近所述轻掺杂区的浓度缓冲层的掺杂浓度；在所述浓度缓冲层上形成源漏掺杂层，所述源漏掺杂层的掺杂离子类型和所述浓度缓冲层的掺杂离子类型相同，且所述源漏掺杂层的掺杂浓度高于所述浓度缓冲层的掺杂浓度。
相应的，本发明实施例还提供一种半导体结构，包括：基底；栅极结构，位于所述基底上；轻掺杂区，位于所述栅极结构两侧的所述基底中；一层或多层浓度缓冲层，位于所述栅极结构两侧的所述基底中，所述浓度缓冲层的掺杂离子类型和所述轻掺杂区的掺杂离子类型相同，且掺杂浓度高于所述轻掺杂区的掺杂浓度，所述浓度缓冲层相比于所述轻掺杂区远离所述栅极结构；当为多层所述浓度缓冲层时，远离所述轻掺杂区的所述浓度缓冲层的掺杂浓度大于靠近所述轻掺杂区的所述浓度缓冲层的掺杂浓度；一层或多层侧墙层，位于所述栅极结构的侧壁上，与所述浓度缓冲层一一对应，用作形成对应所述浓度缓冲层的掩膜；源漏掺杂层，位于所述浓度缓冲层上，所述源漏掺杂层相比于浓度缓冲层远离所述栅极结构；所述源漏掺杂层的掺杂离子类型和所述浓度缓冲层的掺杂离子类型相同，且所述源漏掺杂层的掺杂浓度高于所述浓度缓冲层的掺杂浓度。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例中，在形成轻掺杂区之后，在所述栅极结构两侧的所述基底中形成一层或多层浓度缓冲层，形成浓度缓冲层的步骤包括：在所述栅极结构的侧壁上形成侧墙层；以所述侧墙层为掩膜进行掺杂，在所述栅极结构两侧的所述基底中形成浓度缓冲层，也即浓度缓冲层位于轻掺杂区远离所述栅极结构的一侧。本发明实施例中，浓度缓冲层的掺杂浓度介于所述轻掺杂区和源漏掺杂层的掺杂浓度之间，使得从源漏掺杂层指向栅极结构的方向上，离子掺杂浓度递减，且所述侧墙层作为形成所述浓度缓冲层的掩膜，从源漏掺杂层指向栅极结构的方向上，所述侧墙层还使得所述轻掺杂区和浓度缓冲层具有一定的宽度，因此，通过形成位于源漏掺杂层和轻掺杂区之间的浓度缓冲层，使得所述源漏掺杂层中的高浓度掺杂离子不易穿过浓度缓冲层扩散至轻掺杂区中，相应使得所述轻掺杂区中的掺杂浓度不易升高，这降低了所述轻掺杂区的掺杂离子扩散至栅极结构下方基底中的概率，而由于基底中的电场强度与掺杂浓度呈正相关，因此，栅极结构下方基底中的电场强度较低，使得热载流子不易产生，从而使得所述栅极结构不易被破坏，进而提高了半导体结构的电学性能和可靠性。
附图说明
图1至图3是一种半导体结构的形成方法对应的结构示意图；
图4至图13是本发明实施例半导体结构的形成方法第一实施例中各步骤对应的结构示意图；
图14至图16是本发明实施例半导体结构的形成方法第二实施例中各步骤对应的结构示意图；
图17是本发明实施例半导体结构第二实施例对应的结构示意图。
具体实施方式
由背景技术可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
图1至图3示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底，所述基底包括：衬底1和位于所述衬底1上的鳍部2；形成横跨所述鳍部2的栅极结构3，所述栅极结构3覆盖所述鳍部2的部分顶壁和侧壁。
参考图2，形成栅极结构3后，在所述栅极结构3两侧的鳍部2中形成轻掺杂区4，所述轻掺杂区4包括靠近所述栅极结构3的第一侧壁41。
参考图3，在所述栅极结构3两侧的鳍部2中形成源漏掺杂层5，所述源漏掺杂层5包括靠近所述栅极结构3的第二侧壁51，所述第二侧壁51位于所述第一侧壁41远离栅极结构3的一侧。
形成的所述源漏掺杂层5的离子掺杂浓度较高，所述轻掺杂区4的离子掺杂浓度较低，由于所述源漏掺杂层5的离子掺杂浓度大于所述轻掺杂区4的离子浓度，因此所述源漏掺杂层5中的离子容易扩散至所述轻掺杂区4中，使得所述轻掺杂区4中的离子掺杂浓度升高，轻掺杂区4中的掺杂离子相应容易扩散到栅极结构3下方的鳍部2中。通常鳍部2中的电场强度与其掺杂浓度呈正相关，因为所述栅极结构3下方的鳍部2中的掺杂浓度升高，栅极结构3下方的鳍部2中的电场强度相应较高，所述栅极结构3易被破坏，进而造成半导体结构的可靠性有待提高的问题。
当所述半导体结构用来形成输入输出器件(IO Device)时，由于输入输出器件的工作电压高，因此输入输出器件发生栅极结构被破坏的问题更为严重。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：在形成轻掺杂区之后，在所述栅极结构两侧的所述基底中形成一层或多层浓度缓冲层，形成浓度缓冲层的步骤包括：在所述栅极结构的侧壁上形成侧墙层；以所述侧墙层为掩膜进行掺杂，在所述栅极结构两侧的所述基底中形成浓度缓冲层，也即浓度缓冲层位于轻掺杂区远离所述栅极结构的一侧。本发明实施例浓度缓冲层的掺杂浓度介于所述轻掺杂区和源漏掺杂层的掺杂浓度之间，使得从源漏掺杂层指向栅极结构的方向上，离子掺杂浓度递减，所述侧墙层作为掩膜，从源漏掺杂层指向栅极结构的方向上，所述侧墙层使得所述轻掺杂区和浓度缓冲层具有一定的宽度，因此，通过形成位于源漏掺杂层和轻掺杂区之间的浓度缓冲层，使得所述源漏掺杂层中的高浓度掺杂离子不易穿过浓度缓冲层扩散至轻掺杂区中，相应使得所述轻掺杂区中的掺杂浓度不易升高，这降低了所述轻掺杂区的掺杂离子扩散至栅极结构下方基底中的概率，而由于基底中的电场强度与掺杂浓度呈正相关，因此，栅极结构下方基底中的电场强度较低，使得热载流子不易产生，从而使得所述栅极结构不易被破坏，进而提高了半导体结构的电学性能和可靠性。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
图4至图11是本发明实施例半导体结构的形成方法第一实施例中各步骤对应的结构示意图。
参考图4，提供基底；在基底上形成栅极结构103。
基底为后续形成半导体结构提供工艺基础。
本实施例以形成的半导体结构为鳍式场效应晶体管(FinFET)为例，基底包括衬底100以及位于衬底100上的鳍部101。在其他实施例中，形成的半导体结构还可以为平面结构，相应的，基底为平面衬底。
本实施例中，衬底100的材料为硅。在其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。衬底100表面还能够形成有界面层，界面层的材料为氧化硅、氮化硅或氮氧化硅等。
本实施例中，鳍部101的材料为硅。在其他实施例中，鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
栅极结构103为多晶硅栅极结构或金属栅极结构。本实施例中，栅极结构103为多晶硅栅极结构。
在基底上形成栅极结构103的步骤包括：栅极结构103横跨鳍部101，且栅极结构103覆盖鳍部101的部分侧壁和顶壁。
本实施例中，栅极结构103为叠层结构，包括保形覆盖鳍部101的部分顶面和部分侧壁的栅氧化层1031和位于栅氧化层1031上的栅极层1032。其他实施例中，栅极结构还可以为单层结构，即栅极结构仅包括栅极层。
具体地，形成栅极结构103的步骤包括：形成保形覆盖鳍部101的栅氧化材料层(图中未示出)；在栅氧化材料层上形成横跨鳍部101的栅极材料层；在栅极材料层表面形成图形化的栅极掩膜层104；以栅极掩膜层104为掩膜刻蚀栅极材料层和栅氧化材料层，形成栅氧化层1031和位于栅氧化层1031上的栅极层1032，栅氧化层1031覆盖鳍部101的部分顶部和部分侧壁。
本实施例中，栅氧化层1031的材料为氧化硅。其他实施例中，栅氧化层的材料还可以为氮氧化硅。本实施例中，栅极层1032的材料为多晶硅。其他实施例中，栅极层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。
参考图5，在栅极结构103两侧的基底中形成轻掺杂区105(Lightly Doped Drain，LDD)。
具体的，轻掺杂区105形成在所述栅极结构103下方的鳍部101中。轻掺杂区105达到超浅结(Ultra Shallow Junction，USJ)的目的，从而降低半导体结构的沟道漏电流，减小短沟道效应。
另外，轻掺杂区105与后续形成的浓度缓冲层和源漏掺杂层形成浓度梯度，相应的，从源漏掺杂层指向栅极结构103方向上掺杂浓度越来越小，使得后续形成的源漏掺杂层中和浓度缓冲层中的掺杂离子不易穿过轻掺杂区105进入栅极结构103下方的沟道区中，沟道区中的电场强度不易提高，易防止热载流子的产生，使得栅极结构103不易被破坏。
形成轻掺杂区105的步骤包括：在栅极结构103的侧壁上形成偏移侧墙106(offsetspacer)；形成偏移侧墙106后，对位于栅极结构103两侧的基底进行轻掺杂离子注入，形成轻掺杂区105。具体的，对位于栅极结构103两侧的鳍部101进行轻掺杂离子注入，形成轻掺杂区105。
偏移侧墙106用于定义轻掺杂区105的位置。
偏移侧墙106为单层结构或者叠层结构。本实施例中，偏移侧墙106的材料包括氮化硅、碳氧化硅以及碳氮化硅中的一种或者多种。
具体地，轻掺杂的注入离子类型与所形成的器件的导电类型相同。当所形成的器件为PMOS晶体管时，轻掺杂的注入离子为P型离子，P型离子包括B、Ga或In；当所述形成的器件为NMOS晶体管时，轻掺杂的注入离子为N型离子时，N型离子包括P、As或Sb。
需要说明的是，形成轻掺杂区105后，对轻掺杂区105进行退火处理，退火处理为尖峰退火工艺或激光退火工艺。尖峰退火工艺和激光退火工艺为半导体领域中常用的退火工艺，有利于提高工艺兼容性。
退火处理能够激活轻掺杂区105中的掺杂离子，修复晶格缺陷，且因为退火处理的时间短，轻掺杂区105中的离子不易扩散至栅极结构103下方的鳍部101中，使得后续半导体工作时栅极结构103下方的电场强度不易过强，栅极结构103不易被破坏。
参考图6和图7，形成轻掺杂区105(如图5所示)后，在栅极结构103两侧的基底中形成一层浓度缓冲层107(如图7所示)，形成浓度缓冲层107的步骤包括：在所述栅极结构103的侧壁上形成侧墙层108；以所述侧墙层108为掩膜进行掺杂，在所述栅极结构103两侧的所述基底中形成浓度缓冲层107，所述浓度缓冲层107的掺杂离子类型和所述轻掺杂区105的掺杂离子类型相同，且掺杂浓度高于所述轻掺杂区105的掺杂浓度。具体的，浓度缓冲层107形成在栅极结构103两侧的鳍部101中。
后续制程包括在所述浓度缓冲层107上形成源漏掺杂层，所述源漏掺杂层的掺杂离子类型和浓度缓冲层107的掺杂离子类型相同，且所述源漏掺杂层的掺杂浓度高于浓度缓冲层107的掺杂浓度，由于浓度缓冲层107位于轻掺杂区远离栅极结构103的一侧，且浓度缓冲层107的掺杂浓度介于轻掺杂区105和源漏掺杂层的掺杂浓度之间，也就是说，从源漏掺杂层指向栅极结构103的方向上，离子掺杂浓度递减，而且，所述侧墙层108作为掩膜，从源漏掺杂层指向栅极结构1003的方向上，所述侧墙层108使得所述轻掺杂区105和浓度缓冲层107具有一定的宽度，因此，通过形成位于源漏掺杂层和轻掺杂区105之间的浓度缓冲层107，使得源漏掺杂层中的高浓度掺杂离子不易穿过浓度缓冲层107扩散至轻掺杂区105中，相应使得轻掺杂区105中的掺杂浓度不易升高，这降低了轻掺杂区105的掺杂离子扩散至栅极结构103下方鳍部101中的概率，而由于鳍部101中的电场强度与掺杂浓度呈正相关，因此，栅极结构103下方鳍部101中的电场强度较低，使得热载流子不易产生，从而使得栅极结构103不易被破坏，具体的，栅氧化层1031不易被击穿，进而提高了半导体结构的电学性能和可靠性。
本实施例中，所述基底用于形成输入输出器件，输入输出器件是芯片与外部接口交互时所使用的器件，这类器件的工作电压一般比较高，且取决于外部接口的兼容工作电压(一般为1.8V、2.5V、3.3V和5V)。输入输出器件的工作电压高，上述效果尤为显著。在其他实施例中，所述基底还可以用于形成其他类型的器件。
以下将结合附图对形成浓度缓冲层107的步骤做详细的说明。
如图6所示，在所述栅极结构103的侧壁上形成侧墙层108。
侧墙层108用于控制形成在基底中的浓度缓冲层的位置，易于使形成的浓度缓冲层相比于轻掺杂区105更远离栅极结构103。
本实施例中，侧墙层108的材料为低K材料。采用低K材料可以降低各器件之间的电容耦合效应，从而降低寄生电容。
具体的，侧墙层108的材料包括掺杂碳或氧的SiN。其他实施例中，侧墙层的材料还可以为SiON、SiBCN或SiCN等具有低K介电常数的材料。
形成侧墙层108的步骤包括：在所述栅极结构103以及所述栅极结构103露出的所述基底上保形覆盖侧墙材料层(图中未示出)；去除所述栅极结构103上以及所述基底上的侧墙材料层，形成侧墙层108。
需要说明的是，侧墙层108的宽度不宜过宽，也不宜过窄。若侧墙层108过宽，会使得后续形成的浓度缓冲层距离栅极结构103过远，进而使得后续形成源漏掺杂层距离栅极结构103过远，会导致源漏掺杂层在半导体结构工作时，不易为沟道区提供足够的应力。若侧墙层108过窄，会导致浓度缓冲层107过于靠近栅极结构103，进而会使得后续形成的源漏掺杂层过于靠近栅极结构103，会使得后续形成的源漏掺杂层中的掺杂离子更易穿过浓度缓冲层扩散至轻掺杂区105中，导致轻掺杂区105中的掺杂浓度易升高，相应导致栅极结构103下方基底中的电场强度较高，使得热载流子易产生，从而导致栅极结构103易被破坏，进而降低了半导体结构的电学性能和可靠性。本实施例中，侧墙层108的宽度为1纳米至3纳米。其中，此处基底指代的是鳍部101。
继续参考图6和图7，以所述侧墙层108为掩膜进行掺杂，在所述栅极结构103两侧的所述基底中形成浓度缓冲层107的步骤包括：以所述侧墙层108为掩膜刻蚀所述栅极结构103两侧的所述基底，在栅极结构103两侧的基底中形成沟槽109(如图9所示)；在所述沟槽109中形成所述浓度缓冲层107。具体的，刻蚀部分厚度鳍部101，在栅极结构103两侧的鳍部101中形成沟槽109。
所述沟槽109用于为形成浓度缓冲层107提供空间位置。
本实施例中，采用湿法刻蚀工艺刻蚀轻掺杂区105对应的部分厚度的基底，在栅极结构103两侧的基底中形成沟槽109。湿法刻蚀工艺为各向同性刻蚀，湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。其他实施例中，还可以采用干法刻蚀工艺刻蚀或者干法和湿法相结合的刻蚀工艺形成沟槽。
具体的，湿法刻蚀溶液为四甲基氢氧化铵。
在所述沟槽109中形成所述浓度缓冲层107的步骤包括：在所述沟槽109中外延生长形成第一外延层，在外延生长第一外延层的过程中进行原位掺杂，在所述沟槽109中形成浓度缓冲层107。其他实施例中，通过外延生长工艺，在所述沟槽109中形成第一外延层；对所述第一外延层进行离子掺杂，形成所述浓度缓冲层107。
在所述沟槽109中，外延生长的过程中进行原位掺杂形成浓度缓冲层，掺杂离子可达到提高沟道区载流子迁移率的效果。且原位掺杂相比于离子注入可以提高浓度缓冲层107中掺杂离子的激活率。
本实施例中，采用选择性外延生长法在沟槽109中形成第一外延层。通过选择性外延生长法得到的薄膜纯度高、缺陷少，有利于提高第一外延层的形成质量，从而有利于优化半导体结构的电学性能。在其他实施例中，还可以采用化学气相沉积(Chemical VaporDeposition，CVD)等工艺形成第一外延层。
本实施例中，所述浓度缓冲层107的掺杂离子类型和所述轻掺杂区105的掺杂离子类型相同，浓度缓冲层107的掺杂离子类型为P型，第一外延层的材料为Si或SiGe。其他实施例中，所述轻掺杂区的掺杂离子类型为N型时，浓度缓冲层的掺杂离子类型为N型，第一外延层的材料为Si、SiP或SiC。
其他实施例中，还可以直接对栅极结构两侧基底进行掺杂离子形成浓度缓冲层。具体的，对栅极结构两侧的鳍部进行离子注入形成浓度缓冲层。
需要说明的是，形成浓度缓冲层107后，对浓度缓冲层107进行退火处理，退火处理为尖峰退火工艺或激光退火工艺。尖峰退火工艺和激光退火工艺为半导体领域中常用的退火工艺，有利于提高工艺兼容性。
退火处理能够激活浓度缓冲层107中的掺杂离子，修复晶格缺陷，且因为退火处理的时间短，浓度缓冲层107中的掺杂离子不易穿过轻掺杂区105扩散至栅极结构103下方的鳍部101中，使得后续半导体工作时栅极结构103下方的电场强度不易过强，栅极结构103不易被破坏。
参考图8，半导体结构的形成方法还包括：在形成浓度缓冲层107后，形成源漏掺杂层前，还包括：回刻蚀部分厚度的所述浓度缓冲层107。
所述浓度缓冲层107通过在外延生长的过程中原位自掺杂形成，因为浓度缓冲层107的顶端的掺杂浓度较高，通过去除浓度缓冲层107部分厚度的顶部材料，使得剩余的浓度缓冲层107的掺杂低于后续形成源漏掺杂层。
具体的，以侧墙层108为掩膜刻蚀去除部分厚度的所述浓度缓冲层107。
本实施例中，采用干法刻蚀工艺去除浓度缓冲层107中部分厚度的顶部材料，有利于精确控制所述浓度缓冲层107顶部材料的去除厚度，降低对其他膜层结构的损伤。其他实施例中，还可以采用干法刻蚀工艺刻蚀或者干法和湿法相结合的刻蚀工艺去除所述浓度缓冲层107顶部材料。
需要说明的是，回刻蚀所述浓度缓冲层107顶部材料的厚度不宜过多，也不宜过少。若回刻蚀的浓度缓冲层107顶部材料过少，易导致浓度缓冲层107顶部的掺杂浓度高于后续形成的源漏掺杂层的掺杂浓度，且易导致后续形成在浓度缓冲层107上的源漏掺杂层距离沟道区过远，在半导体结构工作时，源漏掺杂层不易为沟道区提供足够的压应力；若回刻蚀的浓度缓冲层107顶部材料过多，易导致后续形成在浓度缓冲层107上的源漏掺杂层距离沟道区过近，会导致后续形成的源漏掺杂层中的掺杂离子更易穿过浓度缓冲层107扩散至轻掺杂区105中，导致轻掺杂区105中的掺杂浓度易升高，导致栅极结构103下方鳍部101中的电场强度较低，使得热载流子不易产生，从而导致栅极结构103易被破坏，进而提高了半导体结构的电学性能和可靠性。本实施例中，回刻蚀的所述浓度缓冲层107顶部材料的厚度为所述浓度缓冲层107厚度的十分之一至八分之一。其中，此处基底顶面指代的是鳍部101顶面。
参考图9，半导体结构的形成方法包括：在形成所述浓度缓冲层107后，形成源漏掺杂层前，还包括：在所述栅极结构103的侧壁上形成源漏侧墙层111。
通过形成源漏侧墙层111，使得后续形成的源漏掺杂层相比于浓度缓冲层107更远离栅极结构103。且后续形成的源漏掺杂层的掺杂浓度高于浓度缓冲层107的掺杂浓度，因此从源漏掺杂层指向栅极结构103的方向上，离子掺杂浓度递减。
本实施例中，源漏侧墙层111的材料为低K材料。采用低K材料可以降低各器件之间的电容耦合效应，从而降低寄生电容。
具体的，源漏侧墙层111的材料为掺杂碳或氧的SiN。其他实施例中，源漏侧墙层的材料还可以为SiON、SiBCN或SiCN等具有低K介电常数的材料。其中，低K材料指的是：相对介电常数大于或等于2.6且小于等于3.9的介质材料。
需要说明的是，源漏侧墙层111不宜过宽，也不宜过窄。若源漏侧墙层111过宽，会导致后续形成的源漏掺杂层距离栅极结构103过远，源漏掺杂层在半导体结构工作时，不易为沟道区提供足够的应力。若源漏侧墙层111过窄，会导致后续形成的源漏掺杂层过于靠近栅极结构103，会导致源漏掺杂层中的掺杂离子容易穿过浓度缓冲层107扩散至轻掺杂区105中，导致轻掺杂区105中的掺杂浓度易升高，导致栅极结构103下方基底中的电场强度较低，使得热载流子不易产生，从而导致栅极结构103易被破坏，进而提高了半导体结构的电学性能和可靠性。本实施例中，源漏侧墙层111的宽度为1纳米至3纳米。其中，此处基底指代的是鳍部101。
参考图10和图11，在浓度缓冲层107上形成源漏掺杂层102，源漏掺杂层102的掺杂离子类型和浓度缓冲层107的掺杂离子类型相同，且源漏掺杂层102的掺杂浓度高于浓度缓冲层107的掺杂浓度。
源漏掺杂层102的掺杂浓度高于浓度缓冲层107的掺杂浓度，从源漏掺杂层102指向栅极结构103的方向上，离子掺杂浓度递减，因此，源漏掺杂层102中的高浓度掺杂离子不易穿过浓度缓冲层107扩散至轻掺杂区105中，相应的，轻掺杂区105中的掺杂浓度不易升高，这降低了轻掺杂区105的掺杂离子扩散至栅极结构103下方基底中的概率，而由于基底中的电场强度与掺杂浓度呈正相关，因此，栅极结构103下方基底中的电场强度较低，使得热载流子不易产生，从而使得栅极结构103不易被破坏，具体的，栅氧化层1031不易被击穿，进而提高了半导体结构的电学性能和可靠性。其中，此处基底指代的是鳍部101。
本实施例中，源漏掺杂层102为PMOS晶体管的源区和漏区，在半导体结构工作时，为沟道区提供压应力；其他实施例中，源漏掺杂层为NMOS晶体管的源区和漏区，在半导体结构时，为沟道区提供张应力。
如图10所示，形成源漏掺杂层102的步骤包括：采用外延生长工艺在浓度缓冲层107上形成第二外延层(图中未示出)；对栅极结构103一侧的第二外延层进行掺杂处理，掺杂处理后的第二外延层用于作为源区。其他实施例中，还可以同时对所述栅极结构两侧的第二外延层进行掺杂处理，掺杂处理后的第二外延层用于作为源区和漏区。
在半导体结构工作时，漏区的电位高于源区的电位，对源区对应的第二外延层掺杂离子，使得源区的掺杂离子浓度高于漏区的掺杂离子浓度，相应的源区的电场强度高于漏区的电场强度，半导体结构工作时，源区不加载电压或者加载电压较小，耗尽层不会扩展到沟道区，所述短沟道效应较小。因此只对源区掺杂离子时，在源区和漏区附近得到的耗尽区的宽度与对源区和漏区均掺杂离子得到的耗尽区宽度相比差别不大，且因为漏区未对漏区对应的第二外延层掺杂离子，使得栅极结构103下方基底中的电场强度较低，使得热载流子不易产生，从而进一步降低使得栅极结构103被破坏的概率。其中，此处基底指代的是鳍部101。
本实施例中，采用选择性外延生长法形成第二外延层。通过选择性外延生长法得到的薄膜纯度高、缺陷少，有利于提高第二外延层的形成质量，从而有利于优化半导体结构的电学性能。在其他实施例中，还可以采用化学气相沉积等工艺形成第二外延层。
其他实施例中，外延生长工艺可以包括低压化学气相沉积(LPCVD)、超低压化学气相沉积(VLPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)、常压化学气相沉积(APCVD)或分子束外延(MBE)等。
需要说明的是，根据工艺需求，在外延生长工艺的过程中，通常会对第二外延层进行原位掺杂处理，使所述第二外延层具有一定的掺杂浓度，原位掺杂处理所掺杂的离子类型与后续掺杂处理所掺杂的离子类型相同。
本实施例中，半导体结构用于形成PMOS晶体管，第二外延层的材料为Si或SiGe，掺杂处理用于掺杂P型离子。其他实施例中，半导体结构用于形成NMOS晶体管，第二外延层的材料为Si、SiP或SiC，掺杂处理用于掺杂N型离子。
对栅极结构103一侧的第二外延层进行掺杂处理的步骤包括：形成露出栅极结构103一侧第二外延层的遮挡层113，对露出遮挡层113的第二外延层进行离子掺杂。
遮挡层113用于在对源区对应的第二外延层进行离子掺杂的过程中，保护漏区对应的第二外延层，使得被遮挡层113覆盖的第二外延层不易被掺杂。
本实施例中，遮挡层113的材料为有机材料。有机材料使得在后续去除遮挡层113时减少对半导体结构的损伤。
具体的，遮挡层113的材料可以为BARC(bottom anti-reflective coating，底部抗反射涂层)材料、ODL(organic dielectric layer，有机介电层)材料、光刻胶、DARC(dielectric anti-reflective coating，介电抗反射涂层)材料、DUO(Deep UV LightAbsorbing Oxide，深紫外光吸收氧化层)材料或APF(Advanced Patterning Film，先进图膜)材料。
形成遮挡层113的步骤包括：形成覆盖栅极结构103以及第二外延层的遮挡材料层(图中未示出)；对遮挡材料层进行平坦化处理；对遮挡材料层平坦化处理后，图形化遮挡材料层，形成遮挡层113。
本实施例中，采用旋涂工艺形成遮挡材料层。
在另一些实施例中，还可以对源漏掺杂层的源区和漏区同时进行掺杂。
需要说明的是，形成源漏掺杂层102后，对源漏掺杂层102进行退火处理，退火处理为尖峰退火工艺或激光退火工艺。尖峰退火工艺和激光退火工艺为半导体领域中常用的退火工艺，有利于提高工艺兼容性。
退火处理能够激活源漏掺杂层102中的掺杂离子，修复晶格缺陷，且因为退火处理的时间短，源漏掺杂层102中的掺杂离子不易穿过浓度缓冲层107和轻掺杂区105扩散至栅极结构103下方的基底中，使得后续半导体工作时栅极结构103下方的电场强度不易过强，栅极结构103不易被破坏。其中，此处基底指代的是鳍部101。
如图11所示，形成源漏掺杂层102后，去除遮挡层113。通过去除遮挡层113，从而为后续形成接触孔插塞做准备。
本实施例中，采用灰化工艺或干法刻蚀工艺，去除遮挡层113。
参考图12和图13，形成与源漏掺杂层102相连的接触孔插塞115。接触孔插塞115用于与外部电路实现电连接。
形成接触孔插塞115的步骤包括：
如图12所示，在栅极结构103露出的衬底100上形成应力层110和位于所述应力层110上的层间介质层114，层间介质层114覆盖源漏掺杂层102并露出栅极结构103顶面。
本实施例中，半导体结构为PMOS晶体管，应力层110用于使源漏掺杂层102易对沟道区提供足够的压应力。在形成应力层110的过程中，应力层110便将应力传输至源漏掺杂层102中，提高半导体结构的电学性能。其他实施例中，半导体结构为NMOS晶体管，应力层用于使源漏掺杂层易对沟道区提供足够的拉应力，提高半导体结构的电学性能。
应力层110的材料采用低K介电常数的材料。
所述应力层110的材料包括SiN、SiON、SiBCN和SiCN中的一种或多种。本实施例中，应力层110的材料为氮化硅。
本实施例中，采用原子层沉积工艺或者化学气相沉积工艺形成应力层110。
本实施例中，应力层110的厚度为2nm至4nm。
层间介质层114用于实现相邻半导体结构之间的电隔离，因此，层间介质层114的材料为绝缘材料。
具体的，层间介质层114的材料为氧化硅。其他实施例中，层间介质层的材料还可以为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
具体地，形成层间介质层114的步骤包括：在栅极结构103上以及栅极结构103露出的衬底100上形成层间介质材料层(图未示)，层间介质材料层覆盖栅极结构103顶部；对层间介质材料层进行平坦化处理，去除高于栅极结构103的层间介质材料层，平坦化处理后的剩余层间介质材料层作为层间介质层114。
本实施例中，在形成层间介质层114的过程中，还去除栅极掩膜层104(如图11所示)。
如图13所示，刻蚀层间介质层114和应力层110，在层间介质层114和应力层110中形成露出源漏掺杂层102的接触孔(图中未示出)；在接触孔中填充导电材料，形成接触孔插塞115。
本实施例中，采用干法刻蚀工艺刻蚀层间介质层114和应力层110，在层间介质层114和应力层110中形成露出源漏掺杂层102的接触孔(图中未示出)。
本实施例中，接触孔插塞115的材料为钨。在其他实施例中，接触孔插塞的材料还可以为金属氮化物、氮化钛和氮化铊中的一种或几种。
需要说明的是，在接触孔中填充导电材料前，采用自对准硅化物工艺在接触孔中形成金属硅化物层；接触孔插塞115形成在金属硅化物层上。金属硅化物层用于减小接触孔插塞115与源漏掺杂层102的接触电阻。
需要说明的是，其他实施例中，形成接触孔插塞的步骤还可以包括：在源漏掺杂层上形成层间介质层；刻蚀层间介质层，形成露出源漏掺杂层的接触孔；形成保形覆盖接触孔的应力层；在接触孔中填充导电材料，形成接触孔插塞。
图14至图16是本发明半导体结构的形成方法第二实施例中各步骤对应的结构示意图。
本实施例与第一实施例的相同之处，在此不再赘述。本实施例与第一实施例的不同之处在于：在所述栅极结构两侧的所述基底中形成多层浓度缓冲层，远离所述轻掺杂区205的浓度缓冲层的掺杂浓度大于靠近所述轻掺杂区205的浓度缓冲层的掺杂浓度。
浓度缓冲层为多层时，远离所述轻掺杂区205的浓度缓冲层的掺杂浓度大于靠近所述轻掺杂区205的浓度缓冲层的掺杂浓度，所述侧墙层作为掩膜，使得从源漏掺杂层202指向栅极结构的方向上，所述轻掺杂区205和浓度缓冲层均具有一定的宽度。源漏掺杂层、多层浓度缓冲层以及轻掺杂区205构成的叠层结构的浓度梯度较缓，使得后续形成的所述源漏掺杂层中的高浓度掺杂离子不易穿过多层浓度缓冲层扩散至轻掺杂区205中，相应使得所述轻掺杂区205中的掺杂浓度不易升高，这降低了所述轻掺杂区205中的掺杂离子扩散至栅极结构下方基底中的概率，而由于基底中的电场强度与掺杂浓度呈正相关，因此，栅极结构下方基底中的电场强度较低，从而使得所述栅极结构不易被破坏，进而提高了半导体结构的电学性能和可靠性。
本实施例中，以浓度缓冲层为两层为例，分别为第一浓度缓冲层208和第二浓度缓冲层209，相应的，第一浓度缓冲层208以第一缓冲侧墙211为掩膜形成，第二浓度缓冲层209以第二缓冲侧墙212为掩膜形成，第二浓度缓冲层209的掺杂浓度高于第一浓度缓冲层208的掺杂浓度，且第二浓度缓冲层209比第一浓度缓冲层208远离栅极结构。
轻掺杂区205、第一浓度缓冲层208、第二浓度缓冲层209以及源漏掺杂层构成的叠层结构浓度梯度较缓，使得后续形成的所述源漏掺杂层中的高浓度掺杂离子不易穿过第一浓度缓冲层208、第二浓度缓冲层209扩散至轻掺杂区205中，相应使得所述轻掺杂区205中的掺杂浓度不易升高，这降低了所述轻掺杂区205的掺杂离子扩散至栅极结构下方基底中的概率，而由于基底中的电场强度与掺杂浓度呈正相关，因此，栅极结构下方基底中的电场强度较低，从而使得所述栅极结构不易被破坏，进而提高了半导体结构的电学性能和可靠性。
具体的，形成浓度缓冲层的步骤包括：
如图14所示，通过外延生长工艺，在沟槽(图中未示出)中形成第三外延层，在外延生长第三外延层的过程中进行原位掺杂，形成第一浓度缓冲层208；形成第一浓度缓冲层208后，形成第二缓冲侧墙212。
本实施例中，所形成的半导体结构为PMOS晶体管，因此对第三外延层掺杂P型离子；其他实施例中，所形成的半导体结构为NMOS晶体管时，对第三外延层掺杂N型离子。
对形成第一浓度缓冲层208的步骤的具体描述，可参考前述实施例中形成浓度缓冲层的步骤的相关描述，在此不再赘述。
需要说明的是，形成第一浓度缓冲层208后，对第一浓度缓冲层208进行退火处理，具体描述在本实施例中不再赘述。
形成第二缓冲侧墙212的步骤包括：形成保形覆盖所述栅极结构以及第一浓度缓冲层208的第二缓冲侧墙材料；去除所述栅极结构顶壁和第一浓度缓冲层208上的第二缓冲侧墙材料，形成第二缓冲侧墙212。
本实施例中，采用原子层沉积工艺形成第二缓冲侧墙材料。其他实施例中，还可以采用化学气相沉积工艺形成第二缓冲侧墙材料。
如图15所示，以栅极结构的侧壁上的第二缓冲侧墙212为掩膜刻蚀第一浓度缓冲层208，在基底中形成凹槽210。具体的，所述基底指代的是鳍部201。
本实施例中，采用湿法刻蚀工艺刻蚀第一浓度缓冲层208，在基底中形成凹槽210。湿法刻蚀工艺为各向同性刻蚀，湿法刻蚀工艺具有较高的刻蚀速率，且操作简单，工艺成本低。
具体的，凹槽210形成在栅极结构两侧的鳍部201中。
其他实施例中，还可以采用干法刻蚀工艺刻蚀或者干法和湿法相结合的刻蚀工艺形成凹槽。
如图16所示，采用外延生长法在凹槽210中形成第四外延层，在外延生长第四外延层的过程中进行原位掺杂，形成第二浓度缓冲层209，第二浓度缓冲层209的掺杂浓度高于第一浓度缓冲层208的掺杂浓度。
本实施例中，所形成的半导体结构为PMOS，因此，对第四外延层掺杂P型离子。其他实施例中，所形成的半导体结构为NMOS时，对第四外延层掺杂N型离子。
对形成第二浓度缓冲层209的步骤的具体描述，可参考前述实施例中形成浓度缓冲层的步骤的相关描述，在此不再赘述。
需要说明的是，本实施例中，根据浓度缓冲层的层数，合理设定每一浓度缓冲层的掺杂浓度，使得各浓度缓冲层与轻掺杂区205和源漏掺杂层202构成的浓度梯度较缓，且远离所述轻掺杂区205的浓度缓冲层的掺杂浓度大于靠近所述轻掺杂区205的浓度缓冲层的掺杂浓度。
需要说明的是，形成第二浓度缓冲层209后，对第二浓度缓冲层209进行退火处理，具体描述刻参考前述表述，在本实施例中不再赘述。
后续步骤与前述实施例中的相应，在此不再赘述。
对本实施例形成方法的具体描述，可参考第一实施例的相关描述，本实施例不再赘述。
相应的，本发明实施例还提供一种半导体结构。参考图13，示出了本发明半导体结构第一实施例的结构示意图。
半导体结构包括：基底；栅极结构103，位于所述基底上；轻掺杂区105，位于所述栅极结构103两侧的所述基底中；一个浓度缓冲层107，位于所述栅极结构103两侧的所述基底中，所述浓度缓冲层107的掺杂离子类型和所述轻掺杂区105的掺杂离子类型相同，且掺杂浓度高于所述轻掺杂区105的掺杂浓度，所述浓度缓冲层107相比于所述轻掺杂区105远离所述栅极结构103；一个侧墙层108，位于所述栅极结构103的侧壁上，与所述浓度缓冲层107对应，用作形成所述浓度缓冲层107的掩膜；源漏掺杂层102，位于所述浓度缓冲层107上，所述源漏掺杂层102相比于浓度缓冲层107远离所述栅极结构103；所述源漏掺杂层102的掺杂离子类型和所述浓度缓冲层107的掺杂离子类型相同，且所述源漏掺杂层102的掺杂浓度高于所述浓度缓冲层107的掺杂浓度。
所述浓度缓冲层107相比于所述轻掺杂区105远离所述栅极结构103，且浓度缓冲层107的掺杂浓度介于轻掺杂区105和源漏掺杂层102的掺杂浓度之间，也就是说，从源漏掺杂层102指向栅极结构103的方向上，离子掺杂浓度递减，所述侧墙层108作为掩膜，从源漏掺杂层指向栅极结构的方向上，侧墙层108使得所述轻掺杂区和浓度缓冲层具有一定的宽度，因此，通过形成位于源漏掺杂层102和轻掺杂区105之间的浓度缓冲层107，使得源漏掺杂层102中的高浓度掺杂离子不易穿过浓度缓冲层107扩散至轻掺杂区105中，相应使得轻掺杂区105中的掺杂浓度不易升高，这降低了轻掺杂区105的掺杂离子扩散至栅极结构103下方基底中的概率，而由于基底中的电场强度与掺杂浓度呈正相关，因此，栅极结构103下方基底中的电场强度较低，使得热载流子不易产生，从而使得栅极结构103不易被破坏，进而提高了半导体结构的电学性能和可靠性。
本实施例中，所述半导体结构用于形成输入输出器件(IO Device)，输入输出器件的工作电压高。输入输出器件是芯片与外部接口交互时所使用的器件，这类器件的工作电压一般比较高，且取决于外部接口的兼容工作电压(一般为1.8V、2.5V、3.3V和5V)。输入输出器件的工作电压高，上述效果尤为显著。在其他实施例中，所述基底还可以用于形成其他类型的器件。
本实施例以半导体结构为鳍式场效应晶体管(FinFET)为例，基底包括衬底100以及位于衬底100上的鳍部101。在其他实施例中，形成的半导体结构还可以为平面结构，相应的，基底为平面衬底。
本实施例中，衬底100的材料为硅。在其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。衬底100表面还能够形成有界面层，界面层的材料为氧化硅、氮化硅或氮氧化硅等。
本实施例中，鳍部101的材料为硅。在其他实施例中，鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
本实施例中，栅极结构103，位于基底上；基底包括衬底100以及位于衬底100上的鳍部101。相应的，栅极结构103横跨鳍部101，且栅极结构103覆盖鳍部101的部分侧壁和顶壁。
栅极结构103为多晶硅栅极结构或金属栅极结构。本实施例中，栅极结构103为多晶硅栅极结构。
本实施例中，栅极结构103为叠层结构。栅极结构103包括保形覆盖鳍部101的部分顶面和部分侧壁的栅氧化层1031和位于栅氧化层1031上的栅极层1032。其他实施例中，栅极结构还可以为单层结构，即栅极结构仅包括栅极层。
本实施例中，栅氧化层1031的材料为氧化硅。其他实施例中，栅氧化层的材料还可以为氮氧化硅。本实施例中，栅极层1032的材料为多晶硅。其他实施例中，栅极层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。
轻掺杂区105，位于栅极结构103两侧的基底中。轻掺杂区105达到超浅结的目的，从而降低半导体结构的沟道漏电流，减小短沟道效应。具体的，轻掺杂区105位于所述栅极结构103下方的鳍部101中。
具体地，轻掺杂区105中离子类型与所形成的器件的导电类型相同。当所形成的器件为PMOS晶体管时，轻掺杂区105中的离子类型为P型离子，P型离子包括B、Ga或In。当所述形成的器件为NMOS晶体管时，轻掺杂区105中的离子类型为N型离子，N型离子包括P、As或Sb。
侧墙层108，位于栅极结构103的侧壁上，且侧墙层108位于栅极结构103的侧壁上。侧墙层108用作形成所述浓度缓冲层107的掩膜。
本实施例中，侧墙层108的材料为低K材料。采用低K材料可以降低各器件之间的电容耦合效应，从而降低寄生电容。
具体的，侧墙层108的材料包括掺杂碳或氧的SiN。其他实施例中，侧墙层的材料还可以为SiON、SiBCN或SiCN等具有低K介电常数的材料。
需要说明的是，侧墙层108的宽度不宜过宽，也不宜过窄。若侧墙层108过宽，会使得浓度缓冲层107距离栅极结构103过远，进而使得源漏掺杂层102距离栅极结构103过远，源漏掺杂层102在半导体结构工作时，不易为沟道区提供足够的应力。若侧墙层108过窄，会导致浓度缓冲层107过于靠近栅极结构103，进而会使得源漏掺杂层102过于靠近栅极结构103，源漏掺杂层102中的掺杂离子容易穿过浓度缓冲层107扩散至轻掺杂区105中，导致轻掺杂区105中的掺杂浓度易升高，导致栅极结构103下方鳍部101中的电场强度较高，使得热载流子易产生，从而导致栅极结构103易被破坏，进而降低了半导体结构的电学性能和可靠性。本实施例中，侧墙层108的宽度为1纳米至3纳米。
浓度缓冲层107，位于栅极结构103两侧的基底中，浓度缓冲层107的掺杂离子类型和轻掺杂区105的掺杂离子类型相同，且浓度缓冲层107的掺杂浓度高于轻掺杂区105的掺杂浓度。其中，此处基底指代的是鳍部101。
所述浓度缓冲层107的掺杂离子类型和所述轻掺杂区105的掺杂离子类型相同。具体的，当所形成的器件为PMOS晶体管时，浓度缓冲层107为掺杂P型离子的Si或SiGe。当所形成的器件为NMOS晶体管时，浓度缓冲层107为掺杂N型离子的Si、SiP或SiC。
具体的，当所形成的器件为PMOS晶体管时，掺杂浓度为1E18原子立方厘米至5E19原子每立方厘米。当所形成的器件为NMOS晶体管时，掺杂浓度为1E18原子立方厘米至5E19原子每立方厘米。
具体的，浓度缓冲层107位于栅极结构103两侧的鳍部101中。
本实施例中，源漏掺杂层102位于所述浓度缓冲层107上。
本实施例中，所述栅极结构103一侧的源漏掺杂层102用于作为源区，所述栅极结构103另一侧的源漏掺杂层102用于作为漏区；所述源区中的掺杂离子浓度高于所述漏区中的掺杂离子浓度。半导体结构工作时，漏区的电位高于源区的电位，对源区对应的第二外延层掺杂离子，使得源区的掺杂离子浓度高于漏区的掺杂离子浓度，相应的源区的电场强度高于漏区的电场强度，半导体结构工作时，源区不加载电压或者加载电压较小，耗尽层不会扩展到沟道区，所述短沟道效应较小。因此只对源区掺杂离子时，在源区和漏区附近得到的耗尽区的宽度与对源区和漏区均掺杂离子得到的耗尽区宽度相比差别不大，且因为漏区未对漏区对应的第二外延层掺杂离子，使得栅极结构103下方基底中的电场强度较低，使得热载流子不易产生，从而进一步降低使得栅极结构103被破坏的概率。
具体的，所述源漏掺杂层102的掺杂离子类型和所述轻掺杂区105的掺杂离子类型相同。本实施例中，半导体结构为PMOS晶体管，所述源漏掺杂层102为掺杂P型离子的Si或SiGe。在其他实施例中，半导体结构为NMOS晶体管，所述源漏掺杂层为掺杂N型离子的Si、SiP或SiC。
其他实施例中，所述源漏掺杂层的源区和漏区的掺杂浓度还可以相等。
本实施例中，半导体结构还包括：源漏侧墙层111，位于所述侧墙层108和源漏掺杂层102之间。
源漏掺杂层102相比于浓度缓冲层107远离栅极结构103，源漏掺杂层102的掺杂浓度高于浓度缓冲层107的掺杂浓度，因此从源漏掺杂层102指向栅极结构103的方向上，离子掺杂浓度递减。
本实施例中，源漏侧墙层111的材料为低K材料。采用低K材料可以降低各器件之间的电容耦合效应，从而降低寄生电容。
具体的，源漏侧墙层111的材料为掺杂碳或氧的SiN。其他实施例中，源漏侧墙层的材料还可以为SiON、SiBCN或SiCN等具有低K介电常数的材料。
需要说明的是，源漏侧墙层111的宽度不宜过宽，也不宜过窄。若源漏侧墙层111过宽，会使得源漏掺杂层102距离栅极结构103过远，源漏掺杂层102在半导体结构工作时，不易为沟道区提供足够的应力。若源漏侧墙层111过窄，会使得源漏掺杂层102过于靠近栅极结构103，会使得源漏掺杂层102中的掺杂离子容易穿过浓度缓冲层107扩散至轻掺杂区105中，导致轻掺杂区105中的掺杂浓度易升高，导致栅极结构103下方鳍部101中的电场强度较低，使得热载流子易产生，从而导致栅极结构103易被破坏，进而提高了半导体结构的电学性能和可靠性。本实施例中，源漏侧墙层111的宽度为1纳米至3纳米。
半导体结构还包括：偏移侧墙106，位于栅极结构103侧壁上，且偏移侧墙106，位于栅极结构103与侧墙层108之间。偏移侧墙106在半导体结构形成的过程中用于定义轻掺杂区105的位置。
偏移侧墙106包括单层结构或者叠层结构。本实施例中，偏移侧墙106的材料包括：氮化硅、碳氧化硅以及碳氮化硅中的一种或者多种。
所述半导体结构还包括：应力层110位于所述源漏掺杂层102上。
本实施例中，半导体结构为PMOS晶体管，应力层110用于使源漏掺杂层102易对沟道区提供足够的压应力，在形成应力层110的过程中，应力层110便将应力传输至源漏掺杂层102中，增强半导体结构的电学性能。其他实施例中，半导体结构为NMOS晶体管，应力层用于使源漏掺杂层易对沟道区提供足够的拉应力，增强半导体结构的电学性能。
应力层110的材料采用低K介电常数的材料。
所述应力层110的材料包括SiN、SiON、SiBCN和SiCN中的一种或多种。本实施例中，应力层110的材料为氮化硅。
本实施例中，应力层110的厚度为2nm至4nm。
所述半导体结构还包括：层间介质层114，位于所述应力层110上，层间介质层114覆盖源漏掺杂层102的并露出栅极结构103顶面。
层间介质层114用于实现相邻半导体结构之间的电隔离，因此，层间介质层114的材料为绝缘材料。
具体的，层间介质层114的材料为氧化硅。其他实施例中，层间介质层的材料还可以为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
所述半导体结构还包括：接触孔插塞115，位于所述源漏掺杂层102上，且接触孔插塞115与源漏掺杂层102相连，且应力层110和层间介质层114均覆盖接触孔插塞115的部分侧壁。接触孔插塞115用于与外部电路实现电连接。
本实施例中，接触孔插塞115的材料为钨。在其他实施例中，接触孔插塞的材料还可以为金属氮化物、氮化钛和氮化铊中的一种或几种。
所述半导体结构还包括：金属硅化物层(图中未示出)，位于所述接触孔插塞115和源漏掺杂层102之间。金属硅化物层用于减小接触孔插塞115与源漏掺杂层102的接触电阻。
参考图17，示出了本发明半导体结构第二实施例的结构示意图。
本实施例与第一实施例相同之处不再赘述，与第一实施例不同之处在于：多层浓度缓冲层，位于所述栅极结构(图中未标示)两侧的所述基底中，远离所述轻掺杂区205的所述浓度缓冲层的掺杂浓度大于靠近所述轻掺杂区205的所述浓度缓冲层的掺杂浓度；多层侧墙层，位于所述栅极结构的侧壁上，与所述浓度缓冲层一一对应，用作形成对应所述浓度缓冲层的掩膜。
浓度缓冲层为多层时，远离所述轻掺杂区205的浓度缓冲层的掺杂浓度大于靠近所述轻掺杂区205的浓度缓冲层的掺杂浓度，所述侧墙层作为掩膜，从源漏掺杂层202指向栅极结构的方向上，所述侧墙层使得所述轻掺杂区205和浓度缓冲层均具有一定的宽度。源漏掺杂层202、多层浓度缓冲层以及轻掺杂区205构成的叠层结构的浓度梯度较缓，使得所述源漏掺杂层202中的高浓度掺杂离子不易穿过多层浓度缓冲层扩散至轻掺杂区205中，相应使得所述轻掺杂区205中的掺杂浓度不易升高，这降低了所述轻掺杂区205的掺杂离子扩散至栅极结构下方基底中的概率，而由于基底中的电场强度与掺杂浓度呈正相关，因此，栅极结构下方基底中的电场强度较低，从而使得所述栅极结构不易被破坏，进而提高了半导体结构的电学性能和可靠性。
本实施例中，以浓度缓冲层为两层为例，浓度缓冲层包括第一浓度缓冲层208和第二浓度缓冲层209，相应的，第一浓度缓冲层208以第一缓冲侧墙211为掩膜形成，第二浓度缓冲层209以第二缓冲侧墙212为掩膜形成，第二浓度缓冲层209的掺杂浓度高于第一浓度缓冲层208的掺杂浓度，第二浓度缓冲层209相比于第一浓度缓冲层208远离栅极结构。
轻掺杂区205、第一浓度缓冲层208、第二浓度缓冲层209以及源漏掺杂层202构成的叠层结构浓度梯度较缓，使得所述源漏掺杂层202中的高浓度掺杂离子不易穿过第一浓度缓冲层208和第二浓度缓冲层209扩散至轻掺杂区205中，相应使得所述轻掺杂区205中的掺杂浓度不易升高，这降低了所述轻掺杂区205的掺杂离子扩散至栅极结构下方基底中的概率，而由于基底中的电场强度与掺杂浓度呈正相关，因此，栅极结构下方基底中的电场强度较低，使得热载流子不易产生，从而使得所述栅极结构不易被破坏，进而提高了半导体结构的电学性能和可靠性。
具体的，所述基底指代的是鳍部201。
本实施例中，所述半导体结构为PMOS晶体管时，第一浓度缓冲层208和第二浓度缓冲层209中均掺杂有N型离子。其他实施例中，当所述半导体结构为NMOS晶体管时，第一掺杂层和第二掺杂层中均掺杂N型离子。
需要说明的是，本实施例中，根据浓度缓冲层的层数，合理设定每一浓度缓冲层的掺杂浓度，使得各浓度缓冲层与轻掺杂区205和源漏掺杂层202构成的浓度梯度较缓，且远离所述轻掺杂区205的浓度缓冲层的掺杂浓度大于靠近所述轻掺杂区205的浓度缓冲层的掺杂浓度。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底；
在所述基底上形成栅极结构；
在所述栅极结构两侧的所述基底中形成轻掺杂区；
形成所述轻掺杂区后，在所述栅极结构两侧的所述基底中形成一层或多层浓度缓冲层，形成浓度缓冲层的步骤包括：在所述栅极结构的侧壁上形成一层或多层侧墙层，与所述浓度缓冲层一一对应；以对应侧墙层为掩膜进行掺杂，在所述栅极结构两侧的所述基底中形成浓度缓冲层，所述侧墙层位于对应浓度缓冲层的上方，且与对应浓度缓冲层相接触；所述浓度缓冲层的掺杂离子类型和所述轻掺杂区的掺杂离子类型相同，且掺杂浓度高于所述轻掺杂区的掺杂浓度；当形成多层所述浓度缓冲层时，远离所述轻掺杂区的浓度缓冲层的掺杂浓度大于靠近所述轻掺杂区的浓度缓冲层的掺杂浓度；
在所述浓度缓冲层上形成源漏掺杂层，所述源漏掺杂层的掺杂离子类型和所述浓度缓冲层的掺杂离子类型相同，且所述源漏掺杂层的掺杂浓度高于所述浓度缓冲层的掺杂浓度。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述侧墙层的材料包括：SiON、SiBCN、SiCN、掺杂碳的SiN或掺杂氧的SiN。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述侧墙层的厚度为1纳米至3纳米。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述浓度缓冲层后，形成所述源漏掺杂层前，还包括：回刻蚀部分厚度的所述浓度缓冲层。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，回刻蚀部分厚度的所述浓度缓冲层的步骤中，回刻蚀的所述浓度缓冲层的厚度为所述浓度缓冲层厚度的十分之一至八分之一。
6.如权利要求4所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺回刻蚀部分厚度的所述浓度缓冲层。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，以所述侧墙层为掩膜进行掺杂，在所述栅极结构两侧的所述基底中形成浓度缓冲层的步骤包括：以所述侧墙层为掩膜刻蚀所述栅极结构两侧的所述基底，在所述基底中形成沟槽；在所述沟槽中形成所述浓度缓冲层。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺刻蚀所述基底，在所述基底中形成所述沟槽。
9.如权利要求7所述的半导体结构的形成方法，其特征在于，在所述沟槽中形成所述浓度缓冲层的步骤包括：在所述沟槽中外延生长形成第一外延层，在外延生长第一外延层的过程中进行原位掺杂，在所述沟槽中形成所述浓度缓冲层；或者，通过外延生长工艺，在所述沟槽中形成第一外延层；对所述第一外延层进行离子掺杂，形成所述浓度缓冲层。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述浓度缓冲层的掺杂离子类型为P型，所述第一外延层的材料为Si或SiGe；
或者，所述浓度缓冲层的掺杂离子类型为N型，所述第一外延层的材料为Si、SiP或SiC。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述浓度缓冲层后，形成所述源漏掺杂层前，还包括：在所述栅极结构的侧壁上形成源漏侧墙层。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述源漏掺杂层的步骤包括：采用外延生长工艺在所述浓度缓冲层上形成第二外延层；对所述栅极结构一侧的第二外延层进行掺杂处理，掺杂处理后的第二外延层用于作为源区；或者，同时对所述栅极结构两侧的第二外延层进行掺杂处理，掺杂处理后的第二外延层用于作为源区和漏区。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述浓度缓冲层后，形成所述源漏掺杂层之前，还包括：对所述浓度缓冲层进行尖峰退火处理或者激光退火处理。
14.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底包括衬底以及位于所述衬底上的鳍部；
在所述基底上形成栅极结构的步骤包括：形成横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶壁和侧壁。
15.一种半导体结构，其特征在于，包括：
基底；
栅极结构，位于所述基底上；
轻掺杂区，位于所述栅极结构两侧的所述基底中；
一层或多层浓度缓冲层，位于所述栅极结构两侧的所述基底中，所述浓度缓冲层的掺杂离子类型和所述轻掺杂区的掺杂离子类型相同，且掺杂浓度高于所述轻掺杂区的掺杂浓度，所述浓度缓冲层相比于所述轻掺杂区远离所述栅极结构；当为多层所述浓度缓冲层时，远离所述轻掺杂区的所述浓度缓冲层的掺杂浓度大于靠近所述轻掺杂区的所述浓度缓冲层的掺杂浓度；
一层或多层侧墙层，位于所述栅极结构的侧壁上，与所述浓度缓冲层一一对应，用作形成对应所述浓度缓冲层的掩膜，所述侧墙层位于对应浓度缓冲层的上方，且与对应浓度缓冲层相接触；
源漏掺杂层，位于所述浓度缓冲层上，所述源漏掺杂层相比于浓度缓冲层远离所述栅极结构；所述源漏掺杂层的掺杂离子类型和所述浓度缓冲层的掺杂离子类型相同，且所述源漏掺杂层的掺杂浓度高于所述浓度缓冲层的掺杂浓度。
16.如权利要求15所述的半导体结构，其特征在于，所述半导体结构还包括：源漏侧墙层，位于所述栅极结构和所述源漏掺杂层之间。
17.如权利要求15所述的半导体结构，其特征在于，所述栅极结构一侧的源漏掺杂层用于作为源区，所述栅极结构另一侧的源漏掺杂层用于作为漏区；
所述源区中的掺杂离子浓度高于或等于所述漏区中的掺杂离子浓度。
18.如权利要求15所述的半导体结构，其特征在于，所述基底包括衬底以及位于所述衬底上的鳍部；
所述栅极结构横跨所述鳍部，且覆盖所述鳍部的部分侧壁和顶壁；
所述轻掺杂区位于所述栅极结构两侧的鳍部中；
所述浓度缓冲层位于所述栅极结构两侧的鳍部中。
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