CN109148578B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，所述形成方法包括：形成基底，所述基底上具有栅极结构，所述栅极结构两侧的基底内具有第一应力层；形成所述栅极结构之后，对所述第一应力层进行回刻处理，在所述第一应力层内形成开口；在所述开口内形成第二应力层。通过在所述第一应力层内形成开口；在所述开口内形成第二应力层；所述第一应力层和所述第二应力层一同用于构成所述半导体结构的源漏掺杂区；由于所述第二应力层在所述栅极结构之后形成，因此能够降低所述栅极结构形成工艺对所述第二应力层的影响，能够有效减少所述第二应力层出现应力释放问题的几率，从而有利于提高所形成半导体结构源漏掺杂区的性能，有利于改善所形成半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，特别涉及一种半导体结构的形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，传统的平面晶体管对沟道电流的控制能力变弱，产生短沟道效应，产生漏电流，最终影响半导体器件的电学性能。
为了克服晶体管的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件。鳍式场效应管中，栅至少可以从两侧对鳍部进行控制，对沟道具有比平面器件更强的控制能力，能够很好的抑制短沟道效应；且相对于其他器件，鳍式场效应晶体管具有与现有集成电路制作技术更好的兼容性。
此外，载流子的迁移率是影响晶体管性能的主要因素之一。有效提高载流子迁移率成为了晶体管器件制造工艺的重点之一。由于应力可以改变硅材料的能隙和载流子迁移率，因此通过形成应力层来提高晶体管的性能成为越来越常用的手段。具体地，在N型晶体管中形成能提供拉应力的应力层以提高电子迁移率，在P型晶体管中形成能提供压应力的应力层以提高空穴迁移率。
但是，现有技术中引入应力层后，半导体的性能有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，以提高具有应力层的半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：形成基底，所述基底上具有栅极结构，所述栅极结构两侧的基底内具有第一应力层；形成所述栅极结构之后，对所述第一应力层进行回刻处理，在所述第一应力层内形成开口；在所述开口内形成第二应力层。
相应的，本发明还提供一种半导体结构，包括：基底；栅极结构，位于所述基底上；第一应力层，位于所述栅极结构两侧的基底内；第二应力层，位于所述第一应力层内，所述第二应力层在所述栅极结构形成之后形成。
与现有技术相比，本发明的技术方案具有以下优点：
通过在所述第一应力层内形成开口；在所述开口内形成第二应力层；所述第一应力层和所述第二应力层一同用于构成所述半导体结构的源漏掺杂区；由于所述第二应力层在所述栅极结构之后形成，因此能够降低所述栅极结构形成工艺对所述第二应力层的影响，能够有效减少所述第二应力层出现应力释放问题的几率，从而有利于提高所形成半导体结构源漏掺杂区的性能，有利于改善所形成半导体结构的性能。
本发明可选方案中，所述栅极结构为金属栅极结构；在所述第一应力层形成之前，在所述基底上形成伪栅结构；在形成所述第一应力层之后，在形成所述开口之前，去除所述伪栅结构，并在所述伪栅结构的位置上金属栅极结构；因此所述开口和所述第二应力层在所述金属栅极结构之后形成，所述形成所述开口的过程可以去除部分所述第一应力层的材料，从而去除性能退化的部分第一应力层；而在所述开口内重新形成所述第二应力层，未受到所述金属栅极结构形成过程的影响，因此性能较好；所以所述第二应力层和所述第一应力层所构成的源漏掺杂区性能较好，有利于改善所形成半导体结构的性能。
本发明可选方案中，所述第二应力层为锗硅时，所述第二应力层内锗含量大于或等于所述第一应力层内锗含量，或者所述第二应力层为碳硅时，所述第二应力层内碳含量大于或等于所述第一应力层内碳含量；这种做法能够使第二应力层向所形成半导体结构的沟道提供更多的应力，能够有效提高所形成半导体结构沟道内载流子的迁移率，从而有利于所形成半导体结构性能的提高。
本发明可选方案中，所述第二应力层的掺杂浓度大于或等于所述第一应力层的掺杂浓度，因此能够有效减小所述插塞与所述第二应力层之间的接触电阻；而且所述第二应力层位于所述第一应力层内，即所述第二应力层与所形成半导体结构的沟道之间还具有部分第一应力层，因此所述第二应力层与所述半导体结构的沟道之间具有一定的距离，从而有利于防止较大掺杂浓度的第二应力层引起短沟道效应的恶化；所以较大掺杂浓度第二应力层的形成能够在控制短沟道效应的前提下，减小插塞与所述第二应力层之间的接触电阻，有利于提高所形成半导体结构的性能。
本发明可选方案中，在形成所述开口之后，形成所述第二应力层之前，沿所述开口进行所述防漏注入，在所述第一应力层下方的基底内形成防漏掺杂区；由于所述开口设置于所述第一应力层内，所以沿所述开口进行所述防漏注入的做法，能够有效减小所述防漏注入的能量，能够减小所述防漏注入对其他半导体结构的影响，有利于提高所形成半导体结构的性能；而且在所述防漏注入以及激活退火之后形成所述第二应力层，因此能够有效减小所述第二应力层的热预算，有利于减少所述第二应力层出现应力释放的可能，有利于提高所形成半导体结构的性能。
附图说明
图1至图2是一种半导体结构形成方法各个步骤对应的结构示意图；
图3至图17是本发明半导体结构形成方法一实施例各个步骤的结构示意图。
具体实施方式
由背景技术可知，现有技术中具有应力层的半导体结构存在性能欠佳的问题。现结合一种半导体结构的形成方法分析其性能欠佳问题的原因：
参考图1至图2，示出了一种半导体结构形成方法各个步骤对应的结构示意图。
参考图1，提供衬底11，所述衬底11上具有分立的鳍部12；在所述鳍部12上形成栅极结构13，所述栅极结构13横跨所述鳍部12且覆盖所述鳍部12部分顶部和部分侧壁的表面；在所述栅极结构13两侧的鳍部12内形成应力层14，并通过原位自掺杂的方式对所述应力层14进行离子掺杂。
为了提高所形成半导体结构的性能，所述半导体结构中引入了金属栅极结构，因此所述栅极结构13为伪栅结构，所以如图2所示，形成所述应力层14之后，在所述衬底11上形成层间介质层15，所述层间介质层15露出所述伪栅结构；去除所述伪栅结构，在所述层间介质层15内形成栅极开口(图中未示出)；在所述栅极开口内形成金属栅极结构16。
所述应力层14中掺杂离子的激活以及所述金属栅极结构16的形成都伴随着诸多加热(thermal)工艺的使用；所以形成所述应力层14之后工艺步骤的热预算(thermalbudget)较高；较高的热预算可能会使所述应力层14出现应力释放(stress released)的问题，也会影响所形成半导体结构的性能。
而且，随着器件尺寸的减小，所述应力层14的尺寸越来越小，为了减小所述应力层14和后续所形成插塞的接触电阻，所述应力层14的掺杂浓度越来越高；所述应力层14掺杂浓度的提高，会使所形成半导体结构的短沟道效应(the Short Channel Effect，SCE)恶化，从而影响所形成半导体结构的性能。
此外，所述应力层14尺寸的减小，会使所述应力层14对所形成半导体结构沟道施加应力减小，造成沟道内载流子迁移率的减小，从而使所形成半导体结构的性能退化。
为解决所述技术问题，本发明提供一种半导体结构的形成方法，在栅极结构形成前后分别形成第一应力层和第二应力层，通过所述第一应力层和所述第二应力层构成所述半导体结构的源漏掺杂区；在所述栅极结构之后形成所述第二应力层，因此能够降低所述栅极结构形成工艺对所述第二应力层的影响，能够有效减少所述第二应力层出现应力释放问题的几率，有利于改善所形成半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图3至图17，示出了本发明半导体结构形成方法一实施例各个步骤的结构示意图。
参考图3至图11，形成基底100，所述基底100上具有栅极结构160(如图11所示)，所述栅极结构160两侧的基底100内具有第一应力层141(如图11所示)。
所述基底100用于为后续步骤提供操作基础。本实施例中，所形成半导体结构具有鳍式结构，所述基底100包括衬底110和位于所述衬底110上分立的鳍部120。本发明其他实施例中，所形成半导体结构也可以为平面结构，所述基底也可以为平面衬底。
所述衬底110用于提供工艺操作平台；所形成半导体结构的沟道位于所述鳍部120内。
本实施例中，所述衬底110材料为单晶硅。本发明其他实施例中，所述衬底的材料还可以选自多晶硅、非晶硅或者锗、锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。本发明另一些实施例中，所述衬底还可以为绝缘体上的硅衬底、绝缘体上的锗衬底或玻璃衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
本实施例中，所述鳍部120的材料与所述衬底110的材料相同，同为单晶硅。本发明其他实施例中，所述鳍部的材料也可以与所述衬底的材料不同。所述鳍部的材料也可以为锗、锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。
本实施例中，所述衬底110和所述鳍部120可以同时形成，形成所述衬底110和所述鳍部120的步骤包括：提供初始衬底；在所述初始衬底表面形成图形化的鳍部掩膜层(图中未标示)；如图3所示，以所述鳍部掩膜层为掩膜，刻蚀所述初始衬底，去除部分所述初始衬底，形成所述衬底110和凸起于所述衬底110表面的所述鳍部120。
参考图4至图5，本实施例中，所述基底100还包括：隔离层(图中未标示)，填充于相邻鳍部120之间。
所述隔离层覆盖所述鳍部120的部分侧壁，且所述隔离层顶部低于所述鳍部120顶部。所述隔离层作为半导体结构的隔离结构，能够在相邻器件以及相邻鳍部之间起到电学隔离的作用。所述隔离层位于所述鳍部120露出的所述衬底110上，且所述隔离层的高度低于所述鳍部120的高度。
本实施例中，所述隔离层的材料为氧化硅。本发明其他实施例中，所述隔离结构的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
本实施例中，形成所述隔离层的步骤包括：如图4所示，在所述鳍部120露出的所述衬底110上形成隔离材料层(图中未标示)，所述隔离材料层覆盖所述鳍部120的顶部；研磨去除所述鳍部120顶部上的隔离材料层；如图5所示，通过回刻的方式去除剩余隔离材料层的部分厚度，露出所述鳍部120的顶部以及部分侧壁，形成所述隔离层；去除所述鳍部掩膜层。
所述栅极结构160为所形成半导体结构的栅极结构，用于控制所形成半导体结构沟道的导通和截断；所述第一应力层141用于作为所形成半导体结构源漏区的一部分，用于向所形成半导体结构的沟道提供应力以提高沟道内载流子的迁移率。
本实施例中，所形成半导体结构具有金属栅极结构，即所述栅极结构160为金属栅极结构，所述栅极结构160包括栅介质层和金属栅极。本发明其他实施例中，所述栅极结构也可以为多晶硅栅极结构等其他栅极结构。
本实施例中，参考图6至图11，形成所述第一应力层141(如图8所示)和所述栅极结构160(如图11所示)的步骤包括：形成所述基底100之后，在所述基底100上形成伪栅结构130；在所述伪栅结构130两侧的基底100内形成第一应力层141；形成所述第一应力层141之后，形成第一介质层151，所述第一介质层151露出所述伪栅结构130；如图10所示，去除所述伪栅结构130(如图9所示)，在所述第一介质层151内形成栅极开口161；如图11所示，在所述栅极开口161内形成金属栅极结构。
参考图6至图7，所述伪栅结构130用于为后续金属栅极结构的形成占据空间位置。
本实施例中，所述基底100包括所述衬底110和所述鳍部120，所以所述伪栅结构130横跨所述鳍部120，且覆盖所述鳍部120部分顶部和部分侧壁的表面。
本实施例中，所述伪栅结构130为叠层结构，所述伪栅结构130包括：伪氧化层(图中未标示)以及位于所述伪氧化层上的伪栅层(图中未标示)。
本实施例中，所述伪氧化层的材料为氧化硅。本发明其他实施例中，所述伪氧化层的材料还可以为氮氧化硅。
本实施例中，所述伪栅层的材料为多晶硅。本发明其他实施例中，所述伪栅层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料。
此外，本发明其他实施例中，所述伪栅结构还可以为单层结构，相应的，所述伪栅结构包括伪栅层。
具体的，形成所述伪栅结构130的步骤包括：如图6所示，在所述隔离层露出的所述鳍部120表面形成氧化材料层；如图7所示，在所述氧化材料层上形成伪栅材料层；在所述伪栅材料层表面形成栅极掩膜层(图中未标示)；以所述栅极掩膜层为掩膜，刻蚀所述伪栅材料层至露出所述氧化材料层，形成位于所述氧化材料层上的伪栅层，所述伪栅层横跨所述鳍部120且位于所述鳍部120部分顶部和部分侧壁上；去除所述伪栅层露出的氧化材料层，露出所述鳍部120的表面，被所述伪栅材料层覆盖的剩余的氧化材料层作为伪氧化层，所以所述伪氧化层横跨所述鳍部120且覆盖所述鳍部120部分顶部和部分侧壁的表面。
需要说明的是，形成所述伪栅结构130后，保留位于所述伪栅结构130顶部上的栅极掩膜层。所述栅极掩膜层的材料为氮化硅，所述栅极掩膜层在后续工艺过程中用于对所述伪栅结构130顶部起到保护作用。在其他实施例中，所述栅极掩膜层的材料还可以为氮氧化硅、碳化硅或氮化硼。
还需要说明的是，形成所述伪栅结构130后，所述形成方法还包括：在所述伪栅结构130侧壁上形成侧墙(图中未标示)，以保护所述伪栅结构130并定义所形成半导体结构源漏掺杂区的位置。
所述侧墙的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙可以为单层结构或叠层结构。本实施例中，所述侧墙为单层结构，所述侧墙的材料为氮化硅。
参考图8，所述第一应力层141用于作为所形成半导体结构源漏掺杂区的一部分。
本实施例中，所形成半导体结构为NMOS器件，因此所述第一应力层141为N型掺杂的应力层，所以所述第一应力层141的材料为N型掺杂的碳硅或硅，所述第一应力层141内掺杂离子为N型离子，例如：P、As或Sb。
本发明其他实施例中，所形成半导体结构也可以为PMOS器件或者CMOS器件。当所形成半导体结构为PMOS器件时，所述第一应力层的材料为P型掺杂的锗硅或硅，所述第一应力层内掺杂离子为P型离子，例如：B、Ga或In。当所形成半导体结构为CMOS器件时，所述第一应力层的材料以及掺杂类型根据所形成半导体结构类型的不同而不同。
本实施例中，所述基底100包括所述衬底110和所述鳍部120，所述第一应力层141位于所述伪栅结构130两侧的鳍部120内。所以形成所述第一应力层141的步骤包括：在所述伪栅结构130两侧的鳍部120内形成所述第一应力层141。
需要说明的是，为了提高所述第一应力层141向所形成半导体结构沟道施加应力的效果，本实施例中，所述第一应力层141与所述伪栅结构130相邻设置。具体的，所述伪栅结构130侧壁上还具有侧墙，所以所述第一应力层141与所述侧墙相接触。
具体的，形成所述第一应力层141的步骤包括：在所述伪栅结构130两侧的鳍部内形成开口(图中未示出)；通过外延生长的方式在所述开口内形成所述第一应力层141；外延生长形成所述第一应力层141的过程中，进行原位自掺杂。
本实施例中，所形成半导体结构为NMOS器件，所以所述原位自掺杂的掺杂离子为P，掺杂浓度为8.0E20atom/cm3到2.5E21atom/cm3范围内。本发明其他实施例中，所形成半导体结构为PMOS器件，所述原位自掺杂的掺杂离子为B，掺杂浓度为2.0E20atom/cm3到1.5E21atom/cm3范围内。
参考图9，所述第一介质层151用于作为层间介质层的一部分，以实现相邻半导体结构之间的电隔离；本实施例中，所述第一介质层151露出所述伪栅结构130，所以所述第一介质层151还用于定义所述栅极结构160(如图11所示)的尺寸和位置。
所述第一介质层151的材料为氧化硅。本发明其他实施例中，所述第一介质层的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
本实施例中，形成所述第一介质层151的步骤包括：在所述伪栅结构130露出的衬底110上形成介质材料层(图中未示出)，所述介质材料层覆盖所述伪栅结构130；研磨去除高于所述伪栅结构130的介质材料层，形成所述第一介质层151；去除所述栅极掩膜层，露出所述伪栅结构130。
参考图10，所述栅极开口161用于为所述金属栅极结构的形成提供操作空间。
本实施例中，所述基底100包括所述衬底110和所述鳍部120，所述伪栅结构130横跨所述鳍部120且覆盖所述鳍部120部分顶部和部分侧壁表面，所以所述栅极开口161底部露出所述鳍部120部分顶部和部分侧壁表面。
具体的，参考图11，在所述栅极开口161(如图10所示)内形成栅极结构160的步骤包括：在所述栅极开口161底部露出的基底100上形成所述栅介质层(图中未标示)；在所述栅介质层上形成所述金属栅极。
所述栅介质层用于实现所形成栅极结构160与基底内沟道之间的电隔离。
所述栅介质层的材料为高K介质材料。其中，高K介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，所述栅介质层的材料为HfO2。本发明其他实施例中，所述栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、或Al2O3等。
本实施例中，所述栅极开口底部露出所述鳍部120部分顶部和部分侧壁的表面。所以所述栅介质层横跨所述鳍部120，且位于所述鳍部120部分顶部和部分侧壁上。
所述栅介质层可以通过原子层沉积的方式形成。本发明其他实施例中，所述栅介质层还可以通过化学气相沉积或物理气相沉积等其他膜层沉积方式形成。
所述金属栅极用作为电极，实现与外部电路的电连接。
本实施例中，所述金属栅极的材料为W。本发明其他实施例中，所述金属栅极的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等。
需要说明的是，本实施例以后形成高K栅介质层后形成金属栅极(high K lastmetal gate last)的工艺顺序为例进行说明。本发明其他实施例中，可以采用先形成高K栅介质层后形成金属栅极(high K first metal gate last)或者先形成高K栅介质层先形成金属栅极(high K first metal gate first)的工艺顺序进行。
参考图12至图13，形成所述栅极结构160之后，对所述第一应力层141进行回刻处理，在所述第一应力层141内形成开口143(如图13所示)。
本实施例中，所述基底100上具有层间介质层，所以如图12所示，在进行所述回刻处理之前，所述形成方法还包括：在所述第一介质层151上形成第二介质层152，所述第二介质层152覆盖所述栅极结构160。
所述第二介质层152作为层间介质层的一部分，与所述第一介质层151一起用于实现不同半导体结构之间的电隔离。
本实施例中，所述第二介质层152的材料为氧化硅。本发明其他实施例中，所述第二介质层的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
形成所述开口143的步骤包括：如图12所示，在所述层间介质层内形成底部露出所述第一应力层141的接触孔181；如图13所示，沿所述接触孔181对所述第一应力层141进行所述回刻处理，以形成所述开口143。
所述接触孔181用于露出所述第一应力层141，为所述开口143和后续第二应力层的形成提供工艺操作空间；本实施例中，所述接触孔181还用于为后续插塞的形成提供工艺空间。
本实施例中，所述层间介质层包括所述第一介质层151和所述第二介质层152，所以所述接触孔181贯穿所述第一介质层151和所述第二介质层152。
具体的，所述接触孔181可以通过干法刻蚀的方式形成。这种刻蚀方式具有较强的各向异性特征，能够有效减少所述层间介质层的损失，提高所述接触孔181的质量
需要说明的是，本实施例中，在形成所述栅极结构160之后，形成所述第一介质层151之前，所述形成方法还包括：形成接触孔刻蚀停止层(Contact Etch Stop Lay，CESL)(图中未示出)。所述接触孔刻蚀停止层覆盖所述基底100、所述第一应力层141以及所述栅极结构160，用于防止所述接触孔181形成工艺对所述第一应力层141和所述栅极结构160造成不良影响。所述接触孔刻蚀停止层的材料为氮化硅。
所以形成所述接触孔181的步骤包括：通过干法刻蚀形成贯穿所述层间介质层的接触孔181，所述接触孔181底部露出所述第一应力层141上的接触孔刻蚀停止层；去除所露出的接触孔刻蚀停止层，在所述接触孔181底部露出所述第一应力层141。
如图13所示，回刻所述第一应力层141的步骤用于去除部分所述第一应力层141的材料，从而去除受到所述栅极结构160形成工艺影响的第一应力层141；而且回刻所述第一应力层141的步骤还可以在所述第一应力层141内形成所述开口143，从而为后续第二应力层的形成提供工艺空间。
通过所述接触孔181进行所述回刻处理以形成所述开口143的做法，能够减少形成所述半导体结构的工艺步骤，而且还可以减少光刻次数，避免前后光刻的对准问题，有利于提高所形成半导体结构的性能，有利于形成工艺良率的提高。
具体的，本实施例中，通过干法刻蚀的方式对所述第一应力层141进行所述回刻处理，即沿所述接触孔180(如图12所示)，通过干法刻蚀的方式去除所述接触孔180底部露出的所述第一应力层141的部分材料，以形成所述开口143。
所述开口143内后续用于形成第二应力层，所以所述开口143的尺寸与所形成第二应力层的尺寸相关，所以所述开口143的深度不宜太小也不宜太大。
所以所述开口143的深度如果太大，则去除的所述第一应力层141过多，后续在所述开口143内所形成第二应力层体积较大，而且所形成第二应力层深度过大，所形成第二应力层与所形成半导体结构沟道的距离过小，容易造成短沟道效应的恶化，容易出现漏电流过大的问题；所以所述开口143的深度如果太小，则去除的所述第一应力层141过少，后续在所述开口143内所形成第二应力层的体积过小，不利于增大所形成第二应力层对所形成半导体结构沟道施加应力的效果，不利于沟道内载流子迁移率的提高，不利于所形成半导体结构性能的提高。
具体的，本实施例中，所述开口143深度与所述第一应力层141厚度的比值在1:3到2:3范围内，即垂直所述衬底110表面的方向上，所述开口143的尺寸与所述第一应力层141尺寸的比值在1:3到2:3范围内。
将所述回刻处理的工艺参数设置在合理范围内，通过对所述回刻处理刻蚀时间的控制，能够实现对去除所述第一应力层141厚度的控制，从而控制所述开口143的深度，使所述开口143的深度满足设计需要。
需要说明的是，参考图14，本实施例中，形成所述开口143之后，沿所述开口143(如图13所示)进行防漏注入171，在所述第一应力层141下方的基底100内形成防漏掺杂区170。
所述防漏注入171用于向所述第一应力层141下方的基底100内注入掺杂离子，从而形成所述防漏掺杂区170；所述防漏掺杂区170用于抑制所形成半导体结构的漏电流。
沿所述开口143(如图13所示)进行所述防漏注入171，在所述第一应力层141下方的基底100内形成防漏掺杂区170；由于所述开口143设置于所述第一应力层141内，所以沿所述开口143进行所述防漏注入143的做法，能够有效减小所述防漏注入171的能量，能够减小所述防漏注入171对其他半导体结构的影响，有利于提高所形成半导体结构的性能。
本实施例中，所述基底100包括所述衬底110和所述鳍部120，所以所述防漏掺杂去区170位于所述第一应力层141下方的鳍部120内；所述开口143位于所述接触孔181(如图12所示)底部，与所述接触孔181贯通，而且所述接触孔181贯穿所述第一介质层151和所述第二介质层152，因此所述防漏注入171沿所述接触孔181和所述开口143进行，所以所述防漏注入171所需要的能量得到有效减小，降低了所述防漏注入171对所述第一应力层141以及对所述鳍部120的损伤，从而有利于所形成半导体结构性能的提高。
具体的，本实施例中，所述防漏注入171的工艺参数包括：所述半导体结构为NMOS时，所述防漏注入的注入离子为P，注入能量在2KeV到20KeV范围内，注入剂量在2.0E14atom/cm2到5.0E15atom/cm2。
本发明其他实施例中，所述半导体结构为PMOS时，所述防漏注入的工艺参数包括：所述防漏注入的注入离子为B或BF2，注入能量在2KeV到20KeV范围内，注入剂量在2.0E13atom/cm2到3.0E15atom/cm2。
参考图15，所述防漏注入171之后，对所述防漏掺杂区170进行激活退火172。
所述激活退火172用于使所述掺杂离子弛豫至晶格的位置，从而实现激活。
本实施例中，所述激活退火172为退火温度在950℃到1050℃范围内的尖峰退火工艺。本发明其他实施例中，所述激活退火也可以通过退火温度在1150℃到1350℃范围内的激光退火工艺实现。
所述激活退火172的退火温度不宜太高，也不宜太低。
所述激活退火172的退火温度如果太高，则可能会造成热预算过高，对剩余的第一应力层141可能造成不良影响，可能会使剩余的第一应力层141出现应力释放问题，所述第一应力层141内掺杂离子可能会扩散而造成短沟道问题的恶化；所述激活退火172的退火温度如果太低，则可能会影响所述防漏掺杂区170内掺杂离子的激活，可能会影响所述防漏掺杂区170对漏电流的抑制功能从而造成所形成半导体结构性能退化。
参考图16，在所述开口143(如图13所示)内形成第二应力层142。
所述第二应力层142用于作为所形成半导体结构的源漏掺杂区的一部分，与所述第一应力层141一起，向所形成半导体结构的沟道施加应力，从而提高沟道内载流子的迁移率。
所述第二应力层142在所述栅极结构160之后形成，而所述栅极结构160为金属栅极结构，其形成工艺包括多次加热(thermal)工艺，所以所述栅极结构160形成工艺的热预算(thermal budget)较大；因此所述第二应力层142在所述栅极结构160之后形成，能够有效降低所述第二应力层142受到所述栅极结构160形成工艺的影响，特别是避免所述第二应力层142受到所述栅极结构160形成过程中加热工艺的影响，能够有效减少所述第二应力层142出现应力释放问题的几率，从而有利于提高所形成半导体结构源漏掺杂区的性能，有利于改善所形成半导体结构的性能。
此外，本实施例中，形成所述第二应力层142之前，形成所述防漏掺杂去170并进行激活退火，因此能够有效减小所述第二应力层142的热预算，有利于减少所述第二应力层142出现应力释放的可能，有利于提高所形成半导体结构的性能。
本实施例中，所形成半导体结构为NMOS器件，所述第二应力层142的材料为碳硅，用于向所形成半导体结构的沟道施加拉应力。
本实施例中，所述第一应力层141的材料为碳硅或硅；所述第二应力层142内碳的含量大于或等于所述第一应力层141内碳的含量。由于所述应力层是通过晶格失配的原理向所形成半导体结构的沟道施加应力的，所以所述第二应力层142内碳的含量更高，则所述第二应力层142能够向所形成半导体结构的沟道施加更大的应力，能够有效提高所形成半导体结构沟道内载流子的迁移率，从而有利于所形成半导体结构性能的提高。
需要说明的是，本实施例中，所形成半导体结构为NMOS器件，所述第一应力层141的材料为碳硅或硅，所述第二应力层142的材料为碳硅。本发明其他实施例中，所形成半导体结构为PMOS器件时，所述第一应力层的材料为锗硅或硅，所述第二应力层的材料为锗硅。所述第二应力层的材料为锗硅，所述第二应力层内锗的含量大于或等于所述第一应力层内锗的含量，以向所形成半导体结构的沟道施加更大的应力，从而达到提高半导体结构性能的目的。
所述第二应力层142为掺杂的应力层，所述第二应力层142的掺杂类型与所述第一应力层141的掺杂类型相同。本实施例中，所形成半导体结构为NMOS器件，所述第一应力层141为N型掺杂的应力层，所以所述第二应力层142的材料为N型掺杂的碳硅或硅，所述第二应力层142内掺杂离子为N型离子，例如：P、As或Sb。
本实施例中，所述第二应力层142的掺杂浓度大于或等于所述第一应力层141的掺杂浓度。使所述第二应力层142的掺杂浓度大于或等于所述第一应力层141的掺杂浓度，能够有效减小后续所形成插塞与所述第二应力层142之间的接触电阻。
而且所述第二应力层142位于所述开口143内，所述开口143位于所述第一应力层141内，也就是说，所述第二应力层142位于所述第一应力层141内，即平行所述衬底110表面的平面内，所述第一应力层141包围所述第二应力层141。因此所形成半导体结构的沟道与所述第二应力层142之间还具有部分第一应力层141，所述第二应力层142与所述半导体结构的沟道之间具有一定的距离，从而有利于防止较大掺杂浓度的第二应力层142引起短沟道问题的恶化。
所以较大掺杂浓度第二应力层142的形成能够在控制短沟道效应的前提下，减小插塞与所述第二应力层142之间的接触电阻，有利于提高所形成半导体结构的性能。
具体的，形成所述第二应力层142的步骤包括：通过外延生长的方式在所述开口143内形成所述第二应力层142；外延生长形成所述第二应力层142的过程中，进行原位自掺杂。
本实施例中，所形成半导体结构为NMOS器件，所以所述原位自掺杂的掺杂离子为P，掺杂浓度为8.0E20atom/cm3到2.5E21atom/cm3范围内。本发明其他实施例中，所形成半导体结构为PMOS器件，所述原位自掺杂的掺杂离子为B，掺杂浓度为2.0E20atom/cm3到1.5E21atom/cm3范围内。
参考图17，本实施例中，所述形成方法还包括：形成所述第二应力层142之后，在所述接触孔181(如图16所示)内形成插塞180。
所述插塞180用于实现所形成半导体结构源漏掺杂区与外部电路的电连接。
本实施例中，所述插塞180的材料为钨。具体的，所述源漏掺杂区包括所述第一应力层141和所述第二应力层142，所以所述插塞180位于所述第二应力层142上且贯穿所述第二应力层142上的所述第一介质层151和所述第二介质层152。
具体的，形成所述插塞180的步骤包括：向所述接触孔181内填充导电材料，所述导电材料覆盖所述第二介质层152；去除高于所述第二介质层152的导电材料，以形成所述插塞180。
相应的，本发明还提供一种半导体结构。
参考图17，示出了本发明半导体结构一实施例的剖面结构示意图。
所述半导体结构包括：基底100；栅极结构160，位于所述基底100上；第一应力层141，位于所述栅极结构160两侧的基底100内；第二应力层142，位于所述第一应力层141内，所述第二应力层142在所述栅极结构160形成之后形成。
所述第二应力层142位于所述第一应力层141内，所述第一应力层141和所述第二应力层142一同用于构成所述半导体结构的源漏掺杂区；由于所述第二应力层142在所述栅极结构162之后形成，因此能够降低所述栅极结构160形成工艺对所述第二应力层142的影响，能够有效减少所述第二应力层142出现应力释放问题的几率，从而有利于提高所述半导体结构源漏掺杂区的性能，有利于改善所述半导体结构的性能。
本实施例中，所述半导体结构具有金属栅极结构，即所述栅极结构160为金属栅极结构。本实施例中，所述半导体结构为NMOS器件，因此所述第一应力层141为N型掺杂的应力层，所以所述第一应力层141的材料为N型掺杂的碳硅或硅，所述第一应力层141内掺杂离子为N型离子，例如：P、As或Sb。
所述第二应力层142用于作为所述半导体结构的源漏掺杂区的一部分，与所述第一应力层141一起，向所述半导体结构的沟道施加应力，从而提高沟道内载流子的迁移率。
所述第二应力层142在所述栅极结构160之后形成，而所述栅极结构160为金属栅极结构，其形成工艺包括多次加热(thermal)工艺，所以所述栅极结构160形成工艺的热预算(thermal budget)较大；因此所述第二应力层142在所述栅极结构160之后形成，能够有效降低所述第二应力层142受到所述栅极结构160形成工艺的影响，特别是避免所述第二应力层142受到所述栅极结构160形成过程中加热工艺的影响，能够有效减少所述第二应力层142出现应力释放问题的几率，从而有利于提高所述半导体结构源漏掺杂区的性能，有利于改善所述半导体结构的性能。
本实施例中，所述半导体结构为NMOS器件，所述第二应力层142的材料为碳硅，用于向所述半导体结构的沟道施加拉应力。
本实施例中，所述第一应力层141的材料为碳硅或硅；所述第二应力层142内碳的含量大于或等于所述第一应力层141内碳的含量。由于所述应力层是通过晶格失配的原理向所述半导体结构的沟道施加应力的，所以所述第二应力层142内碳的含量更高，则所述第二应力层142能够向所述半导体结构的沟道施加更大的应力，能够有效提高所述半导体结构沟道内载流子的迁移率，从而有利于所述半导体结构性能的提高。
需要说明的是，本实施例中，所述半导体结构为NMOS器件，所述第一应力层141的材料为碳硅或硅，所述第二应力层142的材料为碳硅。本发明其他实施例中，所述半导体结构为PMOS器件时，所述第一应力层的材料为锗硅或硅，所述第二应力层的材料为锗硅。所述第二应力层的材料为锗硅，所述第二应力层内锗的含量大于或等于所述第一应力层内锗的含量，以向所述半导体结构的沟道施加更大的应力，从而达到提高半导体结构性能的目的。
所述第二应力层142为掺杂的应力层，所述第二应力层142的掺杂类型与所述第一应力层141的掺杂类型相同。本实施例中，所述半导体结构为NMOS器件，所述第一应力层141为N型掺杂的应力层，所以所述第二应力层142的材料为N型掺杂的碳硅或硅，所述第二应力层142内掺杂离子为N型离子，例如：P、As或Sb。
本实施例中，所述第二应力层142的掺杂浓度大于或等于所述第一应力层141的掺杂浓度。使所述第二应力层142的掺杂浓度大于或等于所述第一应力层141的掺杂浓度，能够有效减小后续所述插塞与所述第二应力层142之间的接触电阻。
所述第二应力层142位于所述第一应力层141内，即平行所述衬底110表面的平面内，所述第一应力层141包围所述第二应力层141。因此所述半导体结构的沟道与所述第二应力层142之间还具有部分第一应力层141，所述第二应力层142与所述半导体结构的沟道之间具有一定的距离，从而有利于防止较大掺杂浓度的第二应力层142引起短沟道问题的恶化。
所以较大掺杂浓度的第二应力层142能够在控制短沟道效应的前提下，减小插塞与所述第二应力层142之间的接触电阻，有利于提高所述半导体结构的性能。
需要说明的是，本实施例中，所述半导体结构为本发明半导体结构形成方法所形成，所以所述半导体结构的具体技术方案，参考前述半导体结构形成方法的实施例，本发明在此不再赘述。
综上，所述第二应力层在所述栅极结构之后形成，因此能够降低所述栅极结构形成工艺对所述第二应力层的影响，能够有效减少所述第二应力层出现应力释放问题的几率，从而有利于提高所形成半导体结构源漏掺杂区的性能，有利于改善所形成半导体结构的性能。而且本发明可选方案中，通过增大所述第二应力层内锗或碳的含量，能够使第二应力层向所形成半导体结构的沟道提供更多的应力，能够有效提高所形成半导体结构沟道内载流子的迁移率，从而有利于所形成半导体结构性能的提高。此外，通过增大所述第二应力层的掺杂浓度能够在控制短沟道效应的前提下，减小插塞与所述第二应力层之间的接触电阻，有利于提高所形成半导体结构的性能。另外，本发明可选方案中，在所述第一应力层下方的基底内形成防漏掺杂区能够有效减小所述第二应力层的热预算，有利于减少所述第二应力层出现应力释放的可能，有利于提高所形成半导体结构的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构的形成方法，其特征在于，包括：
形成基底，所述基底上具有栅极结构，所述栅极结构两侧的基底内具有第一应力层；
形成所述栅极结构之后，对所述第一应力层进行回刻处理，在所述第一应力层内形成开口；
在所述开口内形成第二应力层；
所述栅极结构为金属栅极结构，形成所述基底之后，对所述第一应力层进行回刻之前，所述形成方法还包括：在所述基底上伪栅结构；在所述伪栅结构两侧的基底内形成所述第一应力层；形成所述第一应力层之后，形成层间介质层；去除所述伪栅结构，在所述层间介质层内形成栅极开口；在所述栅极开口内形成金属栅极结构。
2.如权利要求1所述的形成方法，其特征在于，通过干法刻蚀的方式对所述第一应力层进行所述回刻处理。
3.如权利要求1所述的形成方法，其特征在于，所述开口深度与所述第一应力层厚度的比值在1:3到2:3范围内。
4.如权利要求1所述的形成方法，其特征在于，所述第一应力层的材料为锗硅、碳硅或硅。
5.如权利要求1所述的形成方法，其特征在于，所述第一应力层的材料为锗硅或硅时，所述第二应力层的材料为锗硅；所述第一应力层材料为碳硅或硅时，所述第二应力层的材料为碳硅。
6.如权利要求5所述的形成方法，其特征在于，所述第二应力层的材料为锗硅，所述第二应力层内锗的含量大于或等于所述第一应力层内锗的含量；
所述第二应力层的材料为碳硅，所述第二应力层内碳的含量大于或等于所述第一应力层内碳的含量。
7.如权利要求1所述的形成方法，其特征在于，所述基底上还具有层间介质层；
形成所述开口的步骤包括：
在所述层间介质层内形成底部露出所述第一应力层的接触孔；
沿所述接触孔对所述第一应力层进行所述回刻处理，以形成所述开口。
8.如权利要求7所述的形成方法，其特征在于，所述形成方法还包括：形成所述第二应力层之后，在所述接触孔内形成插塞。
9.如权利要求1所述的形成方法，其特征在于，通过外延生长的方式在所述开口内形成所述第二应力层。
10.如权利要求9所述的形成方法，其特征在于，外延生长形成所述第二应力层的过程中，进行原位自掺杂。
11.如权利要求10所述的形成方法，其特征在于，所述第二应力层的掺杂浓度大于或等于所述第一应力层的掺杂浓度。
12.如权利要求10所述的形成方法，其特征在于，当所述半导体结构为PMOS时，所述原位自掺杂的掺杂离子为B，掺杂浓度为2.0E20atom/cm3到1.5E21atom/cm3范围内；当所述半导体结构为NMOS时，所述原位自掺杂的掺杂离子为P，掺杂浓度为8.0E20atom/cm3到2.5E21atom/cm3范围内。
13.如权利要求1所述的形成方法，其特征在于，所述形成方法还包括：形成所述开口之后，形成所述第二应力层的步骤之前，沿所述开口进行防漏注入，在所述第一应力层下方的基底内形成防漏掺杂区。
14.如权利要求13所述的形成方法，其特征在于，所述防漏注入的工艺参数包括：
当所述半导体结构为NMOS时，所述防漏注入的注入离子为P，注入能量在2KeV到20KeV范围内，注入剂量在2.0E14atom/cm2到5.0E15atom/cm2；
当所述半导体结构为PMOS时，所述防漏注入的注入离子为B或BF2，注入能量在2KeV到20KeV范围内，注入剂量在2.0E13atom/cm2到3.0E15atom/cm2。
15.如权利要求13所述的形成方法，其特征在于，所述形成方法还包括：所述防漏注入之后，形成所述第二应力层之前，对所述防漏掺杂区进行激活退火。
16.如权利要求15所述的形成方法，其特征在于，所述激活退火为退火温度在950℃到1050℃范围内的尖峰退火工艺或者退火温度在1150℃到1350℃范围内的激光退火工艺。
17.一种半导体结构，其特征在于，所述半导体结构由权利要求1～16中任一项所述的形成方法形成，包括：
基底；
栅极结构，位于所述基底上，所述栅极结构为金属栅极结构；
第一应力层，位于所述栅极结构两侧的基底内；
第二应力层，位于所述第一应力层内，所述第二应力层在所述栅极结构形成之后形成。
18.如权利要求17所述的半导体结构，其特征在于，所述第二应力层的材料为锗硅或碳硅。
19.如权利要求17所述的半导体结构，其特征在于，所述第二应力层的掺杂浓度大于或等于所述第一应力层的掺杂浓度。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107799421B (zh) * 2016-09-05 2021-04-02 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN109148578B (zh) * 2017-06-16 2021-09-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11296225B2 (en) 2018-06-29 2022-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
CN113053747B (zh) * 2019-12-26 2022-09-09 株洲中车时代半导体有限公司 改善SiC晶圆翘曲的方法及SiC半导体器件的制备方法
CN113540237A (zh) * 2020-04-14 2021-10-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN116504718B (zh) * 2023-06-25 2023-09-12 合肥晶合集成电路股份有限公司 一种半导体结构的制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101989616A (zh) * 2009-07-30 2011-03-23 台湾积体电路制造股份有限公司 晶体管与其制法
CN103985634A (zh) * 2013-02-08 2014-08-13 中芯国际集成电路制造(上海)有限公司 一种pmos晶体管的制造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6221724B1 (en) * 1998-11-06 2001-04-24 Advanced Micro Devices, Inc. Method of fabricating an integrated circuit having punch-through suppression
US7102201B2 (en) * 2004-07-15 2006-09-05 International Business Machines Corporation Strained semiconductor device structures
CN1808268B (zh) * 2005-01-18 2010-10-06 中芯国际集成电路制造(上海)有限公司 用于应变硅mos晶体管的金属硬掩模方法和结构
US8361859B2 (en) * 2010-11-09 2013-01-29 International Business Machines Corporation Stressed transistor with improved metastability
US8796788B2 (en) * 2011-01-19 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices with strained source/drain structures
US8482079B2 (en) * 2011-06-15 2013-07-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing the same
US20130069172A1 (en) * 2011-09-16 2013-03-21 United Microelectronics Corp. Semiconductor device and method for fabricating the same
US8476169B2 (en) * 2011-10-17 2013-07-02 United Microelectronics Corp. Method of making strained silicon channel semiconductor structure
US8785285B2 (en) * 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
KR20140021080A (ko) * 2012-07-16 2014-02-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102171023B1 (ko) * 2014-07-21 2020-10-29 삼성전자주식회사 반도체 소자 제조방법
US9607989B2 (en) * 2014-12-04 2017-03-28 Globalfoundries Inc. Forming self-aligned NiSi placement with improved performance and yield
US9985134B1 (en) * 2016-11-29 2018-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods of forming FinFETs
CN109148578B (zh) * 2017-06-16 2021-09-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101989616A (zh) * 2009-07-30 2011-03-23 台湾积体电路制造股份有限公司 晶体管与其制法
CN103985634A (zh) * 2013-02-08 2014-08-13 中芯国际集成电路制造(上海)有限公司 一种pmos晶体管的制造方法

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