CN103985634A - 一种pmos晶体管的制造方法 - Google Patents
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Abstract
本发明提供了一种PMOS晶体管的制造方法，先在预掺杂制备形成源、漏区的应力填充层中刻蚀形成第二沟槽，其中，在栅区域下的第二沟槽侧壁，邻近形成应力填充层之前的被保留的部分轻掺杂源漏延伸区，而后填充该第二沟槽以形成掺杂浓度高于应力填充层的调节层，从而在避免源漏区产生穿通电流的同时，提高源、漏区表面的Ge和B掺杂浓度；一方面，补充该被保留的部分轻掺杂源漏延伸区中流失的B掺杂杂质，增加该轻掺杂源漏延伸区B掺杂浓度，进而降低沟道区与源、漏区的电阻，降低沟道区的电场，提高工作电流；另一方面，增加源、漏区对沟道区施加的应力，提高器件沟道区的载流子迁移率，增加PMOS晶体管的工作电流。
Description
技术领域
本发明属于半导体器件技术领域，涉及一种PMOS晶体管的制造方法。
背景技术
随着集成电路规模的不断增大和IC 工艺的迅速发展，集成电路中器件的特征尺寸越来越小。在半导体器件向高密度和小尺寸发展的过程中，金属- 氧化物- 半导体(MOS) 晶体管是主要的驱动力。当MOS晶体管的制作工艺进展至微米级之后，MOS 晶体管的沟道长度和宽度随之不断缩小，当沟道区的长度减小到一定值，使源/ 漏极耗尽区之间过于接近时，会导致出现不希望的穿通(punch through) 电流，产生了短沟道效应(Short Channel Effect)，同时还会产生热载流子效应(Hot Carrier Effect)，并进而导致晶体管无法运作。换言之，由于短沟道效应的存在会影响器件的性能，因此也就阻碍了集成电路中器件特征尺寸的进一步缩小。
现有的半导体技术中，形成晶体管的方法一般为：提供硅基底，在硅基底中形成阱区以及隔离结构；在硅基底表面上依次形成栅介质层和栅极；在栅介质层和栅极周围形成侧墙；以侧墙、栅介质和栅极为掩膜对硅基底进行离子注入形成源极和漏极，源极和漏极之间的阱区即为沟道区。
由于驱动电流和热载流子注入是MOS 晶体管设计中最为重要的两个参数，因此传统设计通过控制栅氧化层、沟道区域、阱区域、源/ 漏延伸区的掺杂形状、袋形注入(pocket implant) 区以及源/ 漏极注入形状和热预算等等来获得预料的性能。
具体地，为了避免短沟道效应与热载流子效应的发生，微米级与以下制作工艺的MOS 的源极/ 漏极设计上会采用轻掺杂漏极区(LightlyDoped Drain，LDD) 结构，亦即在栅极结构下方邻接源极/漏极区的部分形成深度较浅，且掺杂型态与源极/ 漏极区相同的低掺杂区，作为源/ 漏延伸区，以降低沟道区的电场；进一步，在源/ 漏延伸区植入较重的掺杂离子例如砷离子以形成超浅结(ultra-shallow junctions，USJ)，以提高器件的阈值电压Vt 并有效控制器件的短沟道效应；并且，对于0.18um 以下尺寸的半导体器件，会在源/ 漏延伸区附近形成包围源/ 漏延伸区的袋形注入区(pocket/halo)。袋形注入区的存在可以减小耗尽区的耗尽程度，以产生较小的穿透电流。
为了进一步提高沟道区的载流子迁移率，降低短沟道效应，现有技术中，采用Σ型SiGe源、漏区对沟道施加压应力进而提高PMOS的沟道迁移率（High Performance 30 nm Gate Bulk CMOS for 45nm Node with Σ-shaped SiGe-SD，H.Ohta等，IEEE，2005），具体地，在形成B掺杂LDD结构及袋形注入区后，在栅区域两侧沉积SiGe沟槽刻蚀保护侧墙，之后刻蚀出Σ型沟槽，而后SiGe填充Σ型沟槽形成该Σ型SiGe源、漏区。
不过，由于SiGe沟槽刻蚀保护侧墙的沉积过程一般在高温下进行，进一步，随着晶体管栅极长度的持续缩小，氧化增强扩散影响B离子在硅和二氧化硅中的扩散以及分凝系数的改变，容易导致形成的LDD结构中B掺杂杂质从LDD结构中流失；同时，外延SiGe时气体成分中的氢也会导硅中B掺杂杂质的损失。而LDD结构中的B掺杂损耗导致沟道区与源、漏区的电阻升高，从而抬高沟道区的电场，降低工作电流，影响PMOS晶体管的工作性能。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种PMOS晶体管的制造方法，用于解决现有技术中由于轻掺杂源漏延伸区的B掺杂杂质损耗而引起的沟道与源、漏区的电阻增加的问题。
为实现上述目的及其他相关目的，本发明提供一种PMOS晶体管的制造方法，至少包括以下步骤：
1）提供一半导体衬底，在所述半导体衬底上制备栅区域，并对所述栅区域下方邻接预制备源、漏区的区域进行B离子轻掺杂注入，形成轻掺杂源漏延伸区；
2）在所述栅区域两侧沉积第一保护侧墙，在所述栅区域两侧的所述半导体衬底内刻蚀出第一沟槽，并在所述栅区域下保留部分轻掺杂源漏延伸区；
3）在所述第一沟槽内外延生长应力填充层以填充满所述第一沟槽；
4）在所述栅区域两侧的所述应力填充层内刻蚀出第二沟槽，其中，所述第二沟槽使栅区域部分悬空于所述应力填充层之上，同时在所述栅区域下的所述第二沟槽侧壁邻近被保留的部分轻掺杂源漏延伸区；
5）外延生长调节层以填充满所述第二沟槽，而后进行退火，其中，所述调节层与应力填充层的掺杂类型相同，同时，所述调节层的掺杂浓度高于所述应力填充层的掺杂浓度；
6）以所述栅区域为掩膜，对位于栅区域两侧且形成有所述调节层和应力填充层的半导体衬底进行离子注入形成源区及漏区。
可选地，外延生长所述应力填充层及调节层时通入的掺杂源为含Ge元素的第一掺杂源和含B元素的第二掺杂源。
可选地，在步骤3）中，所述应力填充层在外延生长时由外层至内层的掺杂浓度逐层增加。
可选地，所述应力填充层中B掺杂杂质的浓度范围是1E18~2E20cm-2；所述应力填充层中Ge元素的摩尔比范围是0.1~0.5。
可选地，在步骤4）中，位于一第二沟槽上的栅区域悬空部分的宽度与所述第一保护侧墙的总宽度之比的范围是1/2~1。
可选地，所述第二沟槽与第一沟槽的深度比为1/5~1/3。
可选地，所述调节层中B掺杂杂质的浓度范围是5E19~8E20 cm-2；所述调节层中Ge元素的摩尔比范围是0.1~0.5。
可选地，所述步骤5）中外延生长调节层填充满所述第二沟槽后继续外延生长。
可选地，步骤1）中B离子轻掺杂注入的能量为0.3~3KeV，B离子注入的剂量为1E13~5E13cm-2。
可选地，步骤1）中所述B离子轻掺杂注入时与半导体衬底的法线夹角为0~7°。
可选地，所述栅区域包括栅介质层、位于所述栅介质层上的栅极及位于所述栅介质层及栅极两侧的侧墙结构。
可选地，所述半导体衬底的材料为Si、Si1-xCx或Si1-x-yGeyCx，其中，x的范围为0.01~0.1，y的范围为0.1~0.5。
如上所述，本发明的一种PMOS晶体管的制造方法，具有以下有益效果：本发明先在预掺杂制备形成源、漏区的应力填充层中刻蚀形成第二沟槽，其中，在栅区域下的所述第二沟槽侧壁，邻近形成应力填充层之前的被保留的部分轻掺杂源漏延伸区，而后填充该第二沟槽以形成掺杂浓度高于所述应力填充层的调节层，之后通过退火扩散，从而在避免源漏区产生穿通（punch through）电流的同时，提高了源、漏区表面的Ge和B掺杂浓度；由于源、漏区表面的B掺杂浓度的提高，从而补充该被保留的部分轻掺杂源漏延伸区中流失的B掺杂杂质，增加该轻掺杂源漏延伸区的B掺杂浓度，进而降低沟道区与源、漏区的电阻，降低沟道区的电场，提高工作电流，改善PMOS晶体管的工作性能；同时，由于源、漏区表面的Ge掺杂浓度的提高，还可以进一步增加源、漏区对沟道区施加的应力，以提高器件沟道区的载流子迁移率，增加PMOS晶体管的工作电流。
附图说明
图1至图6B显示为本发明一种PMOS晶体管的制造方法在实施例中的结构示意图，其中，图2B为图2A中A区域的局部放大图，图5B为图5A中B区的局部放大图，图6B为图6A中C区的局部放大图。
图7显示为现有技术和本发明中轻掺杂源漏延伸区的掺杂浓度与工作电阻（Ron）关系对比图，其中，“■”标记表示现有技术中存在B掺杂杂质损失的关系图，“△”标记表示本发明补充了B掺杂杂质损失后的关系图。
元件标号说明
1半导体衬底
2栅区域
21栅介质层
22栅极
23侧墙结构
31第一保护侧墙
32第二保护侧墙
41第一沟槽
42第二沟槽
5轻掺杂源漏延伸区
51流失B掺杂杂质的区域
61应力填充层
62应力保持层
63调节层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图7。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
为了进一步提高沟道区的载流子迁移率，降低短沟道效应，现有技术中，采用Σ型SiGe源、漏区对沟道施加压应力进而提高PMOS的沟道迁移率（High Performance 30 nm Gate Bulk CMOS for 45nm Node with Σ-shaped SiGe-SD，H.Ohta等，IEEE，2005），具体地，在形成B掺杂LDD结构及袋形注入区后，在栅区域两侧沉积SiGe沟槽刻蚀保护侧墙，之后刻蚀出Σ型沟槽，而后SiGe填充Σ型沟槽形成该Σ型SiGe源、漏区。
不过，由于SiGe沟槽刻蚀保护侧墙的沉积过程一般在高温下进行，进一步，随着晶体管栅极长度的持续缩小，氧化增强扩散影响B离子在硅和二氧化硅中的扩散以及分凝系数的改变，容易导致形成的LDD结构中B掺杂杂质从LDD结构中流失；同时，外延SiGe时气体成分中的氢也会导硅中B掺杂杂质的损失。而LDD结构中的B掺杂损耗导致沟道区与源、漏区的电阻升高，从而抬高沟道区的电场，降低工作电流，影响PMOS晶体管的工作性能。
有鉴于此，本发明提供了一种PMOS晶体管的制造方法，本发明先在预掺杂制备形成源、漏区的应力填充层中刻蚀形成第二沟槽，其中，在栅区域下的所述第二沟槽侧壁，邻近形成应力填充层之前的被保留的部分轻掺杂源漏延伸区，而后填充该第二沟槽以形成掺杂浓度高于所述应力填充层的调节层，之后通过退火扩散，从而在避免源漏区产生穿通(punch through) 电流的同时，提高了源、漏区表面的Ge和B掺杂浓度；由于源、漏区表面的B掺杂浓度的提高，从而补充该被保留的部分轻掺杂源漏延伸区中流失的B掺杂杂质，增加该轻掺杂源漏延伸区的B掺杂浓度，进而降低沟道区与源、漏区的电阻，降低沟道区的电场，提高工作电流，改善PMOS晶体管的工作性能；同时，由于源、漏区表面的Ge掺杂浓度的提高，还可以进一步增加源、漏区对沟道区施加的应力，以提高器件沟道区的载流子迁移率，增加PMOS晶体管的工作电流。
如图1至图7所示，本发明提供一种PMOS晶体管的制造方法，所述制造方法至少包括以下步骤：
首先执行步骤1），如图1所示，提供一半导体衬底1，在所述半导体衬底1上制备栅区域2，并对所述栅区域2下方邻接预制备源、漏区的区域进行B离子轻掺杂注入，形成轻掺杂源漏延伸区5，其中，所述栅区域2包括栅介质层21、位于所述栅介质层21上的栅极22及位于所述栅介质层21及栅极22两侧的侧墙结构23。
需要说明的是，所述半导体衬底1的材料为Si、Si1-xCx或Si1-x-yGeyCx，其中，x的范围为0.01~0.1，y的范围为0.1~0.5；所述B离子轻掺杂注入的能量为0.3~3KeV，B离子注入的剂量为1E13~5E13cm-2，其中，B离子注入方式包含Boron，BF2和大分子注入方式等；所述B离子轻掺杂注入时与半导体衬底的法线夹角为0~7°。在本实施例中，所述半导体衬底1为Si，所述B离子轻掺杂注入的能量为0.5KeV，B离子注入的剂量为4E13cm-2；所述B离子轻掺杂注入时与半导体衬底的法线夹角为0°，亦即垂直所述半导体衬底1进行B离子注入。接着执行步骤2）。
在步骤2）中，如图2A及图2B所示，在所述栅区域2两侧沉积第一保护侧墙31，以在后续刻蚀第一沟槽及第二沟槽时对栅区域2进行保护，而后如图3所示，采用湿法刻蚀或干法刻蚀配合湿法刻蚀，在所述栅区域2两侧的所述半导体衬底1内刻蚀出第一沟槽41，并在所述栅区域2下保留部分轻掺杂源漏延伸区5。其中，所述湿法刻蚀时采用氢卤酸或醋酸溶液等，所述氢卤酸至少包括氢氟酸或氢溴酸；所述干法刻蚀至少包括反应离子刻蚀或感应耦合等离子体刻蚀等；所述沟槽4的形状未限制，可以为U型、V型或Σ型沟槽等；所述第一保护侧墙31中包括二氧化硅。
需要说明的是，由图2A及图2B中可以看出，因为沉积第一保护侧墙31是在B离子轻掺杂注入形成轻掺杂源漏延伸区5之后进行的，且沉积过程一般在高温下进行，进一步，随着晶体管栅极长度的持续缩小，氧化增强扩散影响B离子在硅衬底和第一保护侧墙31的二氧化硅中的扩散以及分凝系数的改变，因此，容易导致轻掺杂源漏延伸区5中的区域51的B掺杂杂质扩散至第一保护侧墙31中，造成轻掺杂源漏延伸区5中的B掺杂杂质的流失。
在本实施例步骤2）中，如图3所示，先采用反应离子刻蚀而后进行氢氟酸湿法刻蚀，以在所述栅区域2两侧的所述半导体衬底1内刻蚀出Σ型第一沟槽41，并在所述栅区域2下保留部分轻掺杂源漏延伸区5，其中，被保留的部分轻掺杂源漏延伸区5主要为已流失B掺杂杂质的区域51。接着执行步骤3）。
在步骤3）中，如图4所示，在温度为500~800℃时，通入掺杂源，在所述第一沟槽41内外延生长应力填充层61以填充满所述第一沟槽41。其中，外延生长应力填充层61的优选温度范围为650~780℃；外延生长所述应力填充层61时通入的掺杂源为含Ge的第一掺杂源以增加预制备的源漏区对沟道区产生的应力；外延生长所述应力填充层61时通入的掺杂源还包括含B元素的第二掺杂源，以降低以预制备的源区和漏区的电阻；进一步，逐渐增加所述掺杂源（第一掺杂源和或第二掺杂源）的浓度，使所述应力填充层61在外延生长时由外层至内层的掺杂浓度逐层增加；所述应力填充层中B掺杂杂质的浓度范围是1E18~2E20cm-2；所述应力填充层中Ge元素的摩尔比范围是0.1~0.5。
在本实施例步骤3）中，在温度为650~780℃时，通入含Ge元素的第一掺杂源和含B元素的第二掺杂源，逐渐增加所述第一掺杂源是按照恒定浓度或梯度浓度的方式增加，逐渐增加所述第二掺杂源是按照梯度浓度的方式增加，从而在所述半导体衬底1（Si）的第一沟槽41中外延生长掺杂有Ge和B元素的应力填充层61以填充满所述第一沟槽41，而后进行退火，其中，所述应力填充层61中Ge元素的摩尔比范围为0.1~0.2，所述应力填充层61中B掺杂杂质的浓度范围是1E18~2E20cm-2。不过，图4中为了简化起见，并未在图4中表示出该应力填充层61中由外层至内层的掺杂浓度变化。
需要指出的是，逐层增加掺杂源（第一掺杂源和第二掺杂源）的浓度外延生长所述应力填充层61的原因在于：外延生长所述应力填充层61时，在所述第一沟槽41的边缘处的最外层SiGe应力填充层中，如果Ge的浓度太高，容易造成Si和SiGe界面上的缺陷太多，如果B的浓度太高，容易造成后续制备的源、漏区产生穿通（punch through）电流，因此，位于最外层的应力填充层中Ge和B的掺杂浓度在整个应力填充层中为最低的，不过，由于受限于外延工艺，该逐层增加掺杂源浓度的梯度范围不会很大，因此，无法在避免预制备源、漏区产生穿通电流的同时，有效地提高预制备的源、漏区表面的Ge和B掺杂浓度，从而无法单纯利用逐层增加掺杂源浓度外延生长应力填充层的方法，用于补充步骤2）中造成地轻掺杂源漏延伸区5中的B掺杂杂质的流失。接着执行步骤4）。
在步骤4）中，如图5A及5B所示，采用湿法刻蚀或干法刻蚀配合湿法刻蚀，在所述栅区域2两侧的所述应力填充层61内刻蚀出第二沟槽42，其中，所述第二沟槽42使栅区域2部分悬空于所述应力填充层61之上，同时在所述栅区域2下的所述第二沟槽42的侧壁邻近被保留的部分轻掺杂源漏延伸区51。其中，位于一第二沟槽上的栅区域悬空部分的宽度d0与所述第一保护侧墙31的总宽度d1之比的范围是1/2~1；所述第二沟槽42与第一沟槽41的深度比为1/5~1/3，在本实施例中，如图5B所示，优选d0：d1=1/2, 所述第二沟槽42与第一沟槽41的深度比为1/3。
需要指出的是，在所述栅区域2下的所述第二沟槽42的侧壁邻近被保留的部分轻掺杂源漏延伸区51是指：在所述栅区域2下的第一沟槽41与第二沟槽42的侧壁接近但未接触，亦即第二沟槽42未直接与被保留的部分轻掺杂源漏延伸区51接触，而是二者之间间隔有一小部分的掺杂B和Ge浓度较低的应力填充层61，从而避免后续外延的高B掺杂浓度的调节层提高预制备的源、漏区表面的Ge和B掺杂浓度时，B掺杂杂质直接扩散到半导体衬底的沟道或体区中形成预制备源、漏区的穿透电流。接着执行步骤5）。
在步骤5）中，如图6A及6B所示，在温度为500~800℃时（优选温度范围为650~780℃），通入与步骤3）类型相同的掺杂源，外延生长调节层63以填充满所述第二沟槽42，而后进行退火。其中，所述调节层63与应力填充层61的掺杂类型相同，同时，所述调节层63的掺杂浓度高于所述应力填充层61的掺杂浓度；外延生长所述调节层63时通入的掺杂源为含Ge的第一掺杂源以增加预制备的源漏区对沟道区产生的应力；外延生长所述调节层63时通入的掺杂源还包括含B元素的第二掺杂源，以降低以预制备的源区和漏区的电阻；所述调节层中B掺杂杂质的浓度范围是5E19~8E20cm-2；所述调节层中Ge元素的摩尔比范围是0.1~0.5。
在本实施例中，外延生长调节层63的温度为650~780℃；所述调节层中B掺杂杂质的浓度范围是3E20cm-2；所述调节层中Ge元素的摩尔比范围是0.3；由于所述应力填充层61由外层至内层的掺杂浓度逐层增加，因此，本实施例的调节层63的掺杂浓度高于最后外延生长的位于顶部的应力填充层61的掺杂浓度。
需要说明的是，所述步骤5）中外延生长调节层63填充满所述第二沟槽42后继续外延生长，以形成高出所述半导体衬底1表面的应力保持层62，用于对外延生长的应力填充层61及调节层63进行应力保持，所述应力保持层62的厚度为10~30nm，在本实施例中，所述应力保持层62优选15nm。
需要指出的是，步骤5）中外延Ge和B高掺杂浓度的调节层63并进行退火后，调节层63中的B掺杂杂质会扩散至被保留的部分轻掺杂源漏延伸区51中，以补充形成第一保护侧墙31时该被保留的部分轻掺杂源漏延伸区51中流失的B的掺杂杂质，增加了被保留的部分轻掺杂源漏延伸区51的B掺杂浓度。
需要进一步指出的是，步骤5）中外延生长的Ge和B高掺杂浓度的调节层63配合步骤3）中渐变增加Ge和B掺杂浓度外延生长的应力填充层61，可以在避免预制备源、漏区产生穿通（punch through）电流的同时，有效地提高预制备的源、漏区表面的Ge和B掺杂浓度，其中，由于源、漏区表面的B掺杂浓度的提高，从而增加被保留的部分轻掺杂源漏延伸区51的B掺杂浓度，进而降低后续制备的沟道区与源、漏区的电阻，降低沟道区的电场，提高工作电流，改善PMOS晶体管的工作性能；同时由于Ge浓度的提高，可以进一步增加预制备源、漏区对沟道区施加的应力，以提高器件沟道区的载流子迁移率，增加PMOS晶体管的工作电流。接着执行步骤6）。
在步骤6）中，以所述栅区域2为掩膜，对位于栅区域2两侧且形成有所述调节层63和应力填充层61的半导体衬底1进行离子注入形成源区及漏区（未图示），而后进行退火。其中，离子注入的能量为3~10KeV，离子注入的剂量为3E13~2E15cm-2。
需要说明的是，该步骤6）的离子注入为多步离子注入，其中，首先进行控制结深的离子注入，在本实施例中，该控制结深的离子注入的能量为7KeV，注入的剂量为5E13cm-2；而后再以4KeV的能量及2E15cm-2的剂量进行第二次离子注入，以形成源区及漏区。
需要进一步说明的是，本实施例制造的晶体管为PMOS，则步骤6）中注入的离子为B离子。
图7显示为现有技术和本发明中轻掺杂源漏延伸区的掺杂浓度与工作电阻（Ron）的关系对比图，其中，“■”标记表示现有技术中存在B掺杂杂质损失的关系图，“△”标记表示本发明补充了B掺杂杂质损失后的关系图，且该关系图为本发明进行优化后的一组关系图。由图7可知，本发明通过提高轻掺杂源漏延伸区的掺杂浓度，从而降低了工作电阻。
综上所述，本发明一种PMOS晶体管的制造方法，先在预掺杂制备形成源、漏区的应力填充层中刻蚀形成第二沟槽，其中，在栅区域下的所述第二沟槽侧壁，邻近形成应力填充层之前的被保留的部分轻掺杂源漏延伸区，而后填充该第二沟槽以形成掺杂浓度高于所述应力填充层的调节层，之后通过退火扩散，从而在避免源漏区产生穿通电流的同时，提高了源、漏区表面的Ge和B掺杂浓度；由于源、漏区表面的B掺杂浓度的提高，从而补充该被保留的部分轻掺杂源漏延伸区51中流失的B掺杂杂质，增加该轻掺杂源漏延伸区的B掺杂浓度，进而降低沟道区与源、漏区的电阻，降低沟道区的电场，提高工作电流，改善PMOS晶体管的工作性能；同时，由于源、漏区表面的Ge掺杂浓度的提高，还可以进一步增加源、漏区对沟道区施加的应力，以提高器件沟道区的载流子迁移率，增加PMOS晶体管的工作电流。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (12)
1.一种PMOS晶体管的制造方法，其特征在于，所述制造方法至少包括以下步骤：
1）提供一半导体衬底，在所述半导体衬底上制备栅区域，并对所述栅区域下方邻接预制备源、漏区的区域进行B离子轻掺杂注入，形成轻掺杂源漏延伸区；
2）在所述栅区域两侧沉积第一保护侧墙，在所述栅区域两侧的所述半导体衬底内刻蚀出第一沟槽，并在所述栅区域下保留部分轻掺杂源漏延伸区；
3）在所述第一沟槽内外延生长应力填充层以填充满所述第一沟槽；
4）在所述栅区域两侧的所述应力填充层内刻蚀出第二沟槽，其中，所述第二沟槽使栅区域部分悬空于所述应力填充层之上，同时在所述栅区域下的所述第二沟槽侧壁邻近被保留的部分轻掺杂源漏延伸区；
5）外延生长调节层以填充满所述第二沟槽，而后进行退火，其中，所述调节层与应力填充层的掺杂类型相同，同时，所述调节层的掺杂浓度高于所述应力填充层的掺杂浓度；
6）以所述栅区域为掩膜，对位于栅区域两侧且形成有所述调节层和应力填充层的半导体衬底进行离子注入形成源区及漏区。
2.根据权利要求1所述的PMOS晶体管的制造方法，其特征在于：外延生长所述应力填充层及调节层时通入的掺杂源为含Ge元素的第一掺杂源和含B元素的第二掺杂源。
3.根据权利要求2所述的PMOS晶体管的制造方法，其特征在于：在步骤3）中，所述应力填充层在外延生长时由外层至内层的掺杂浓度逐层增加。
4.根据权利要求2所述的PMOS晶体管的制造方法，其特征在于：所述应力填充层中B掺杂杂质的浓度范围是1E18~2E20cm-2；所述应力填充层中Ge元素的摩尔比范围是0.1~0.5。
5.根据权利要求1所述的PMOS晶体管的制造方法，其特征在于：在步骤4）中，位于一第二沟槽上的栅区域悬空部分的宽度与所述第一保护侧墙的总宽度之比的范围是1/2~1。
6.根据权利要求1所述的PMOS晶体管的制造方法，其特征在于：所述第二沟槽与第一沟槽的深度比为1/5~1/3。
7.根据权利要求2所述的PMOS晶体管的制造方法，其特征在于：所述调节层中B掺杂杂质的浓度范围是5E19~8E20cm-2；所述调节层中Ge元素的摩尔比范围是0.1~0.5。
8.根据权利要求1所述的PMOS晶体管的制造方法，其特征在于：所述步骤5）中外延生长调节层填充满所述第二沟槽后继续外延生长。
9.根据权利要求1所述的PMOS晶体管的制造方法，其特征在于：步骤1）中B离子轻掺杂注入的能量为0.3~3KeV，B离子注入的剂量为1E13~5E13 cm-2。
10.根据权利要求1所述的PMOS晶体管的制造方法，其特征在于：步骤1）中所述B离子轻掺杂注入时与半导体衬底的法线夹角为0~7°。
11.根据权利要求1所述的MOS晶体管的制造方法，其特征在于：所述栅区域包括栅介质层、位于所述栅介质层上的栅极及位于所述栅介质层及栅极两侧的侧墙结构。
12.根据权利要求1所述的MOS晶体管的制造方法，其特征在于：所述半导体衬底的材料为Si、Si1-xCx或Si1-x-yGeyCx，其中，x的范围为0.01~0.1，y的范围为0.1~0.5。
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105206530A (zh) * | 2014-06-27 | 2015-12-30 | 中芯国际集成电路制造(上海)有限公司 | Pmos晶体管的形成方法 |
| CN107785319A (zh) * | 2016-08-31 | 2018-03-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN109148578A (zh) * | 2017-06-16 | 2019-01-04 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| KR20190042758A (ko) * | 2016-09-19 | 2019-04-24 | 어플라이드 머티어리얼스, 인코포레이티드 | 도핑된 게르마늄 형성 방법 |
| CN110047753A (zh) * | 2018-01-16 | 2019-07-23 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的形成方法和半导体器件 |
| CN112289927A (zh) * | 2020-09-16 | 2021-01-29 | 长江存储科技有限责任公司 | 开关器件及其制造方法，相变随机存储器 |
| WO2023102906A1 (zh) * | 2021-12-10 | 2023-06-15 | 华为技术有限公司 | 半导体器件及其制作方法、电子设备 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090108291A1 (en) * | 2007-10-26 | 2009-04-30 | United Microelectronics Corp. | Semiconductor device and method for fabricating the same |
| US20100224938A1 (en) * | 2009-03-03 | 2010-09-09 | International Business Machines Corporation | CMOS Transistors With Silicon Germanium Channel and Dual Embedded Stressors |
| CN101908506A (zh) * | 2009-06-03 | 2010-12-08 | 中台湾积体电路制造股份有限公司 | 半导体装置及其制造方法 |
-
2013
- 2013-02-08 CN CN201310050747.3A patent/CN103985634B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090108291A1 (en) * | 2007-10-26 | 2009-04-30 | United Microelectronics Corp. | Semiconductor device and method for fabricating the same |
| US20100224938A1 (en) * | 2009-03-03 | 2010-09-09 | International Business Machines Corporation | CMOS Transistors With Silicon Germanium Channel and Dual Embedded Stressors |
| CN101908506A (zh) * | 2009-06-03 | 2010-12-08 | 中台湾积体电路制造股份有限公司 | 半导体装置及其制造方法 |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105206530A (zh) * | 2014-06-27 | 2015-12-30 | 中芯国际集成电路制造(上海)有限公司 | Pmos晶体管的形成方法 |
| CN107785319A (zh) * | 2016-08-31 | 2018-03-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN107785319B (zh) * | 2016-08-31 | 2021-02-02 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| KR20190042758A (ko) * | 2016-09-19 | 2019-04-24 | 어플라이드 머티어리얼스, 인코포레이티드 | 도핑된 게르마늄 형성 방법 |
| KR102253546B1 (ko) | 2016-09-19 | 2021-05-18 | 어플라이드 머티어리얼스, 인코포레이티드 | 도핑된 게르마늄 형성 방법 |
| CN109148578A (zh) * | 2017-06-16 | 2019-01-04 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| US10944004B2 (en) | 2017-06-16 | 2021-03-09 | Semiconductor Manufacturing International (Shanghai) Corporation | Semiconductor structure and fabrication method thereof |
| CN109148578B (zh) * | 2017-06-16 | 2021-09-07 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN110047753A (zh) * | 2018-01-16 | 2019-07-23 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的形成方法和半导体器件 |
| CN110047753B (zh) * | 2018-01-16 | 2022-03-29 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的形成方法和半导体器件 |
| CN112289927A (zh) * | 2020-09-16 | 2021-01-29 | 长江存储科技有限责任公司 | 开关器件及其制造方法，相变随机存储器 |
| CN112289927B (zh) * | 2020-09-16 | 2022-05-13 | 长江存储科技有限责任公司 | 开关器件及其制造方法，相变随机存储器 |
| WO2023102906A1 (zh) * | 2021-12-10 | 2023-06-15 | 华为技术有限公司 | 半导体器件及其制作方法、电子设备 |
Also Published As
| Publication number | Publication date |
|---|---|
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