CN109346440B - 半导体器件的制造方法和集成电路的制造方法 - Google Patents
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Abstract
本公开提供了半导体器件的制造方法，该制造方法包括：在半导体衬底上形成栅极结构；进行第一次掺杂，形成轻掺杂区；进行第二次掺杂，形成源极结构和漏极结构，第一次掺杂的掺杂类型与第二次掺杂的掺杂类型相同，第二次掺杂的掺杂浓度大于第一次掺杂的掺杂浓度；以及采用退火工艺，激活位于轻掺杂区、源极结构和漏极结构中的杂质元素，其中，在采用退火工艺之前，向所述轻掺杂区中注入间隙原子，以在所述轻掺杂区内形成点缺陷。基于此，本公开还提供了集成电路的制造方法。本公开能够在不加大制造工艺的复杂程度和集成电路面积的同时提高半导体器件的击穿电压，能基于同一工艺制造出具有不同击穿电压的半导体器件且不影响开关速度等工作性能。
Description
技术领域
本发明涉及半导体技术领域，更具体地，涉及半导体器件的制造方法和集成电路的制造方法。
背景技术
在CMOS工艺中，轻掺杂(lightly doped)结构已经成为了集成电路中的一种基本结构。这种具有低掺杂浓度的结构位于沟道中，且靠近半导体器件的源极和/或漏极，从而能够承受部分电压、防止半导体器件的热电子退化效应、减轻短沟道效应的影响。
半导体器件的源漏掺杂区与衬底(或阱区)形成源漏PN结，源漏结深是指衬底(或外延层)表面至源漏掺杂区浓度等于衬底浓度之处的距离。对于具有轻掺杂结构的半导体器件来说，轻掺杂结构向源漏PN结过渡的浓度梯度越缓，该半导体器件的耐高压性能就越好，即击穿电压越大。也就是说，半导体器件的轻掺杂结构由半导体衬底向源漏PN结过渡的浓度梯度在一定条件下决定了半导体器件的耐高压性能。
目前，随着CMOS工艺的发展，器件尺寸逐渐缩小。为了减轻短沟道效应、改善半导体器件的一些工作性能，需要相应地将源漏结深和轻掺杂结构变浅(例如在45nm-CMOS逻辑工艺中，轻掺杂结构的深度已小于20nm)，以使半导体器件具有更快的开关速度和更小的漏电流。为了实现较浅的源漏结深和轻掺杂结构，在半导体器件的制造过程中只允许用很短的快速热退火过程激活源漏掺杂区和轻掺杂结构内的杂质元素。
一些应用中，常常需要在形成标准/低压半导体器件的同时形成具有一定耐高压性能的高压半导体器件。若直接采用上述现有的半导体制造工艺形成高压半导体器件，则短时间的快速热退火过程只能在高压半导体器件内形成较浅的源漏结深和轻掺杂结构，无法达到期望的击穿电压(例如直接利用标准55nm-CMOS逻辑工艺制造的高压MOS器件，仅具有19V左右的击穿电压)，从而无法满足耐高压要求；若在上述制造工艺的基础上延长快速热退火过程的时间或增加额外的热过程，则高压半导体器件内能够形成足够深的源漏结深，轻掺杂结构向源漏PN结过渡的浓度梯度较缓，从而具有足够大的击穿电压，但是与高压半导体器件同步形成的标准/低压半导体器件内的源漏结深和轻掺杂结构也会相应地加深，导致标准/低压MOS器件的开关速度等工作性能变差，并且也加大了制造工艺的复杂程度。
发明内容
为了解决上述现有技术存在的问题，本发明提供一种半导体器件的制造方法和集成电路的制造方法，其能够在不加大制造工艺的复杂程度和集成电路面积的同时提高半导体器件的击穿电压，并能基于相同的工艺同步制造出具有不同击穿电压的半导体器件且不影响开关速度等工作性能。
根据本发明的一方面，提供了一种半导体器件的制造方法，包括：在半导体衬底上形成栅极结构；在所述半导体衬底内进行第一次掺杂，形成位于所述栅极结构两侧的轻掺杂区；在所述半导体衬底内进行第二次掺杂，形成分别位于所述栅极结构两侧且位于所述轻掺杂区内的源极结构和漏极结构，所述第一次掺杂的掺杂类型与所述第二次掺杂的掺杂类型相同，所述第二次掺杂的掺杂浓度大于所述第一次掺杂的掺杂浓度；以及采用退火工艺，激活位于所述轻掺杂区、所述源极结构和所述漏极结构中的杂质元素，其中，在采用退火工艺之前，所述制造方法还包括：向所述轻掺杂区中注入间隙原子，以在所述轻掺杂区内形成点缺陷。
优选地，在所述第一次掺杂过程之前和/或之后，通过离子注入的方式向所述轻掺杂区中注入所述间隙原子。
优选地，所述间隙原子的注入深度与所述轻掺杂区的注入深度一致。
优选地，所述间隙原子包括硅原子。
优选地，形成所述轻掺杂区的步骤包括：采用自对准技术，利用所述栅极结构或特定版图形成所述轻掺杂区。
优选地，形成所述轻掺杂区的步骤包括：按照预设的注入角度、注入剂量以及注入能量向所述半导体衬底的预定区域进行离子注入以形成所述轻掺杂区，所述轻掺杂区延伸至所述栅极结构的下方。
优选地，所述退火工艺包括热退火工艺和快速热退火工艺中的任一种。
优选地，所述半导体器件包括增强型NMOS、增强型PMOS、耗尽型NMOS、耗尽型PMOS、DMOS器件以及IGBT器件中的任一种。
根据本发明的另一方面，提供了一种集成电路，至少包括第一半导体器件和第二半导体器件，所述第一半导体器件的击穿电压小于所述第二半导体器件的击穿电压，所述制造方法包括：在半导体衬底上形成所述第一半导体器件的栅极结构和所述第二半导体器件的栅极结构；在所述半导体衬底内进行第一次掺杂，形成所述第二半导体器件的轻掺杂区，所述第二半导体的所述轻掺杂区位于所述第二半导体的所述栅极结构两侧；在所述半导体衬底内进行第二次掺杂，形成所述第一半导体器件的源极结构、漏极结构以及所述第二半导体器件的源极结构、漏极结构，所述第一次掺杂的掺杂类型与所述第二次掺杂的掺杂类型相同，所述第二次掺杂的掺杂浓度大于所述第一次掺杂的掺杂浓度；以及采用退火工艺，激活位于每个所述轻掺杂区、每个所述源极结构和每个所述漏极结构中的杂质元素，其中，在采用退火工艺之前，所述制造方法还包括：向所述第二半导体器件的轻掺杂区中注入间隙原子，以在所述第二半导体器件的轻掺杂区内形成点缺陷。
优选地，所述第一次掺杂的过程还形成所述第一半导体器件的轻掺杂区。
优选地，在所述第一次掺杂过程之前和/或之后，通过离子注入的方式向所述第二半导体器件的轻掺杂区中注入所述间隙原子。
优选地，所述间隙原子的注入深度与所述轻掺杂区的注入深度一致。
优选地，所述间隙原子包括硅原子。
优选地，形成所述轻掺杂区的步骤包括：采用自对准技术，利用所述栅极结构或特定版图形成对应的所述轻掺杂区。
优选地，形成所述轻掺杂区的步骤包括：按照预设的注入角度、注入剂量以及注入能量向所述半导体衬底的预定区域进行离子注入以形成所述轻掺杂区，所述轻掺杂区延伸至对应的所述栅极结构的下方。
优选地，所述退火工艺包括热退火工艺和快速热退火工艺中的任一种。
优选地，每个所述半导体器件包括增强型NMOS、增强型PMOS、耗尽型NMOS、耗尽型PMOS、DMOS器件以及IGBT器件中的任一种。
本发明实施例通过在退火过程之前预先利用间隙原子在轻掺杂区内形成点缺陷，使得后续的退火过程仅需持续较短的时间就可以形成结深较深的轻掺杂结构，从而具有以下有益效果：轻掺杂区向源漏PN结过渡的梯度浓度较缓，提高了半导体器件的击穿电压；由于退火过程的持续时间较短，且标准/低压半导体器件中没有预先形成点缺陷，因此可以通过同一退火过程同步制造出高压半导体器件和标准/低压半导体器件，并同时保证了标准/低压半导体器件的工作性能(例如具有较快的开关速度和较小的漏电流)；仅增加了一次注入间隙原子的步骤，未增加工艺复杂性和集成电路面积，并能够基于各种纳米级或大尺寸的CMOS工艺实现。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
图1示出根据本发明实施例的半导体器件的截面示意图。
图2a至图2d具体示出根据本发明实施例的半导体器件的制造方法的各个阶段的截面示意图。
图3a至图3d具体示出根据本发明实施例的集成电路的制造方法的各个阶段的截面示意图。
图4示出本发明实施例的集成电路中第一半导体器件和第二半导体器件的漏源电压与导通电流之间的关系曲线示意图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，在图中可能未示出某些公知的部分。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
下面，参照附图对本发明进行详细说明。
图1示出根据本发明实施例的半导体器件的截面示意图。
如图1所示，半导体器件100包括半导体衬底110、在半导体衬底上形成的栅极结构120、在半导体衬底内形成的轻掺杂区130以及在半导体衬底内形成的源极结构141和漏极结构142。其中，半导体器件100的栅极G由栅极结构120引出，源极S和漏极D分别由源极结构141和漏极结构142引出。
半导体器件100可以包括增强型NMOS、增强型PMOS、耗尽型NMOS、耗尽型PMOS、DMOS器件以及IGBT器件中的任一种。具体地，半导体衬底110包括但不限于P型/N型半导体衬底，且半导体衬底110具有轻掺杂的外延层(Epitaxial Layer,EPI)。在一些实施例中，半导体衬底110内还包括与其掺杂类型相反的阱区。
栅极结构120包括栅极绝缘层121和栅极导电层122，其中，栅极绝缘层121包括绝缘氧化物，栅极导电层122的材料包括但不限于多晶硅。栅极结构的两侧还可以形成侧墙123，用于实现自对准掺杂。
半导体器件100的源极S和漏极D分别位于栅极结构120的两侧，从而能够形成可导通的沟道。具体地，形成源极S的源极结构141至少部分位于栅极结构120一侧的轻掺杂区130内，形成漏极的漏极结构142至少部分位于栅极结构120另一侧的轻掺杂区130内。源极结构141和漏极结构142的掺杂浓度高于对应的轻掺杂区130的掺杂浓度，源极结构141、漏极结构142和轻掺杂区130的掺杂类型与半导体衬底110/半导体衬底内的阱区的掺杂类型相反，例如当半导体衬底为P型掺杂时，轻掺杂区130为N-型掺杂，源极结构141和漏极结构142为N+型掺杂。
基于不同的工艺，轻掺杂区130可以截止于栅极结构120的边缘，也可以延伸至栅极结构的下方。
下面将结合图2a至图2d对本发明的半导体器件的制造方法进行详细的说明。
图2a至图2d具体示出根据本发明实施例的半导体器件的制造方法的各个阶段的截面示意图。
首先，如图2a所示，提供半导体衬底110，并在半导体衬底110上形成栅极结构120的栅极绝缘层121以及位于栅极绝缘层上的栅极导电层122。半导体衬底110例如但不限于为P型或N型硅衬底。
接下来，如图2b所示，在半导体衬底110内进行第一次掺杂，形成轻掺杂区130。第一次掺杂的方式例如为离子注入，掺杂剂包括硼、磷、砷等杂质元素。
再接下来，如图2c所示，在所述半导体衬底内进行第二次掺杂，形成源极结构和漏极结构。上述第一次掺杂的掺杂类型与第二次掺杂的掺杂类型相同即均为N型掺杂或P型掺杂，第二次掺杂的掺杂浓度大于第一次掺杂的掺杂浓度。
作为一种具体的实施例，如图2b和2c所示，采用自对准技术，可以先利用栅极结构或特定版图(例如掩膜版)作为遮挡物进行第一次掺杂以形成轻掺杂区130，之后再形成栅极结构的侧墙123，并利用该侧墙123进行第二次掺杂以形成源极结构141和漏极结构142，从而轻掺杂区130能够在沟道和源极结构、漏极结构之间承受部分电压，并与相邻的半导体衬底形成结深小于源漏PN结(源极结构、漏极结构分别与半导体衬底形成的PN结)的轻掺杂PN结。
作为另一种具体的实施例，采用源漏扩展技术，按照一定的注入角度、注入能量和注入剂量向位于栅极结构两侧的半导体衬底中的预定区域进行离子注入以形成轻掺杂区，通过注入角度的设置，可以使轻掺杂区延伸至栅极结构的下方，使高浓度掺杂的源极结构和漏极结构远离栅极结构，从而轻掺杂区能够在沟道和源极结构、漏极结构之间承受部分电压，并与相邻的半导体衬底形成结深小于源漏PN结(源极结构和漏极结构分别与半导体衬底形成的PN结)的轻掺杂PN结。
最后，采用退火工艺(例如为热退火工艺或快速热退火工艺)，激活位于轻掺杂区130、源极结构141和漏极结构142中的杂质元素。特别地，在采用退火工艺之前，向轻掺杂区注入间隙原子(例如但不限于未处于晶格位置的硅原子)，以在轻掺杂区内预先形成点缺陷。在退火过程中，由于轻掺杂区内已经形成点缺陷，根据瞬态增强扩散效应(Transientenhanced diffusion,TED)，轻掺杂区内的间隙原子会大大促进杂质元素在半导体衬底中的扩散能力。因此，由栅极至对应的源漏PN结之间的轻掺杂PN结的浓度梯度能够缓慢递增、半导体器件的源漏结深能够加深至预期值，从而该源漏PN结能够承受更大的电压，使得半导体器件具有足够大的击穿电压。
作为一种可选的实施例，可以在第一次掺杂的过程中，同时执行向轻掺杂区中注入间隙原子的步骤。
作为一种优选的实施例，在第一次掺杂过程之前和/或之后，通过离子注入的方式向所述轻掺杂区中注入间隙原子。间隙原子的注入深度和剂量可以根据具体工艺和所需的击穿电压选定。例如，间隙原子的注入深度优选与轻掺杂区的注入深度一致，注入剂量选为(但不限于)1E15atom/cm2左右。当然，本发明实施例的制造方法不限于此，本领域技术人员可以根据实际需要在执行退火过程之前的任意步骤中向轻掺杂区中注入间隙原子。
需要说明的是，本实施例提供的半导体器件的制造方法可以用于制造增强型NMOS、增强型PMOS、耗尽型NMOS、耗尽型PMOS、DMOS器件以及IGBT器件等半导体器件中的任一种，本领域技术人员可以根据实际需要加入相应的制造步骤。
进一步地，本发明实施例的制造方法可以基于纳米级的CMOS工艺实现，但是不限于此。本发明实施例的制造方法同样适用于其他大尺寸半导体制造工艺。
本发明提供的半导体器件的击穿电压能够达到期望值，即本发明提供的半导体器件具有一定的耐高压性能。并且，本发明提供的半导体器件的制造方法能够在制造标准/低压半导体器件的同时制造具有一定的耐高压性能的半导体器件，且不会影响标准/低压半导体器件的工作性能(例如，不会影响开关速度、漏电流等性能指标)。
基于上述半导体器件和半导体器件的制造方法，本发明还相应地提供了一种同时包含标准/低压半导体器件和耐高压半导体器件的集成电路及其制造方法。下面首先结合图3a至图3d对本发明提供的集成电路的制造方法进行详细的说明。
图3a至图3d具体示出根据本发明实施例的集成电路的制造方法的各个阶段的截面示意图。需要强调的是，图3a至图3d仅示出了用于说明“在退火过程前，在耐高压半导体器件的轻掺杂区内注入间隙原子以形成点缺陷”这一技术特征的部分结构，应当理解，本发明实施例的集成电路还可以包括其他半导体器件结构和/或连接关系。
首先，如图3a所示，提供半导体衬底110，并在半导体衬底110上形成第一半导体器件的栅极结构120a和第二半导体器件的栅极结构120b。其中，栅极结构120a和120b均包括栅极绝缘层121以及位于栅极绝缘层上的栅极导电层122。半导体衬底110例如但不限于为P型或N型硅衬底。
接下来，如图3b所示，在半导体衬底110内进行第一次掺杂，形成第一半导体器件的轻掺杂区130a和第二半导体器件的轻掺杂区130b。第一次掺杂的方式例如为离子注入，掺杂剂包括硼、磷、砷等杂质元素。第一半导体器件和第二半导体器件之间可以被隔离岛150隔开，也可以根据将第一半导体器件的源/漏极与第二半导体器件的源/漏极相连或共用。
再接下来，如图3c所示，在所述半导体衬底内进行第二次掺杂，形成第一半导体器件的源极结构、漏极结构(分别由对应的源漏结构140实现)和第二半导体器件的源极结构、漏极结构(分别由对应的源漏结构140实现)。上述第一次掺杂的掺杂类型与第二次掺杂的掺杂类型相同，第二次掺杂的掺杂浓度大于所述第一次掺杂的掺杂浓度。
作为一种具体的实施例，如图3b和3c所示，采用自对准技术，可以先利用对应的栅极结构或特定版图(例如掩膜版)作为遮挡物进行第一次掺杂以形成第一半导体器件的轻掺杂区130a和第二半导体器件的轻掺杂区130b，之后再形成栅极结构的侧墙123，并利用该侧墙123进行第二次掺杂以形成第一半导体器件和第二半导体器件的源漏结构140，从而轻掺杂区130a和130b能够在沟道和源漏结构之间承受部分电压，并与相邻的半导体衬底形成结深小于源漏PN结(源漏结构与半导体衬底形成的PN结)的轻掺杂PN结。
作为另一种具体的实施例，采用源漏扩展技术，按照一定的注入角度、注入能量和注入剂量向位于栅极结构两侧的半导体衬底中的预定区域进行离子注入以形成轻掺杂区，通过注入角度的设置，可以使轻掺杂区延伸至栅极结构的下方，使高浓度掺杂的源漏结构远离栅极结构，从而轻掺杂区能够在沟道和源漏结构之间承受部分电压，并与相邻的半导体衬底形成结深小于源漏PN结(源漏结构与半导体衬底形成的PN结)的轻掺杂PN结。
最后，采用退火工艺(例如为热退火工艺或快速热退火工艺)，激活位于轻掺杂区和源漏结构中的杂质元素。特别地，在采用退火工艺之前，向第二半导体器件的轻掺杂区130b中注入间隙原子(例如但不限于硅原子)，以在第二半导体器件的轻掺杂区130b内预先形成点缺陷。在退火过程中，由于第二半导体器件的轻掺杂区130b内已经形成点缺陷，根据瞬态增强扩散效应，轻掺杂区内的间隙原子会大大促进杂质元素在半导体衬底中的扩散能力。因此，在第二半导体器件中，由栅极至对应的源漏PN结之间的轻掺杂PN结的浓度梯度能够缓慢递增、使得位于栅极和源/漏极之间的轻掺杂区130b与半导体衬底之间形成的PN结的浓度梯度变缓、第二半导体器件的源漏结深能够加深至高压器件的预期值，从而第二半导体器件能够具有足够大的击穿电压。而由于第一半导体器件中没有注入间隙原子，因此第一半导体器件中位于栅极和源/漏极之间的轻掺杂区130a与半导体衬底之间形成的PN结具有较小的结深，使得第一半导体器件具有较快的开关速度和较小的漏电流，因此可以作为高性能的标准/低压器件。至此，本发明实施例的集成电路的制造方法能够利用制造标准/低压半导体器件的工艺同步制造出具有一定耐高压性能的半导体器件，并且不影响标准/低压半导体器件的工作性能。
作为一种可选的实施例，可以在第一次掺杂的过程中，同时执行向第二半导体器件的轻掺杂区中注入间隙原子的步骤。
作为一种优选的实施例，在第一次掺杂过程之前和/或之后，通过离子注入的方式向所述轻掺杂区中注入间隙原子。间隙原子的注入深度和剂量可以根据具体工艺和所需的击穿电压选定。例如，间隙原子的注入深度优选与轻掺杂区的注入深度一致，注入剂量选为(但不限于)1E15atom/cm2左右。
当然，本发明实施例的制造方法不限于此，本领域技术人员可以根据实际需要在执行退火过程之前的任意步骤中向第二半导体器件的轻掺杂区中注入间隙原子。
需要说明的是，本发明实施例的集成电路至少包括第一半导体器件和第二半导体器件，即本发明实施例可以包括多个第一半导体器件和/或多个第二半导体器件。上述第一半导体器件和第二半导体器件可以分别为增强型NMOS、增强型PMOS、耗尽型NMOS、耗尽型PMOS、DMOS器件以及IGBT器件等半导体器件中的任一种，本领域技术人员可以根据实际需要在上述集成电路的制造方法中加入相应的制造步骤。
进一步地，本发明实施例的集成电路的制造方法可以基于纳米级的CMOS工艺实现，但是不限于此。本发明实施例的集成电路的制造方法同样适用于其他大尺寸半导体制造工艺。
本发明的另一实施例还提供了一种集成电路，该集成电路采用上述集成电路的制造方法制成。为了对集成电路中的第一半导体器件和第二半导体器件的性能进行进一步描述，图4示出本发明实施例的集成电路中第一半导体器件和第二半导体器件的漏源电压与导通电流之间的关系曲线示意图。其中，横轴表示漏源电压VDS，纵轴表示导通电流ID。
从图4中可以看出：第一半导体器件的源漏电压VDS达到19V时即发生击穿，即第一半导体器件的击穿电压约为19V；而在相同的工作条件下，第二半导体器件的漏源电压VDS达到31V左右才会发生击穿，即第二半导体器件的击穿电压约为31V，第二半导体器件相比于第一半导体器件具有更好的耐高压性能，可以工作在电压更高的工作环境中。具体原因是：第一半导体器件的轻掺杂PN结的结深较浅，且第一半导体器件的轻掺杂PN结与源漏PN结之间的浓度过渡不平缓，导致第一半导体器件的轻掺杂区能够分担的电压收到限制；第二半导体器件的轻掺杂区中由于在退火之前注入了间隙原子，因此能够预先形成点缺陷，从而在之后的退火过程中形成的轻掺杂PN结的结深较深，且轻掺杂PN结与源漏PN结之间的浓度梯度过渡平缓，因此第二半导体器件的轻掺杂区能够分担较多的电压，使得第二半导体器件的击穿电压较高。
本发明实施例通过在退火过程之前预先利用间隙原子在轻掺杂区内形成点缺陷，使得后续的退火过程仅需持续较短的时间就可以形成结深较深的轻掺杂结构，从而具有以下有益效果：轻掺杂区向源漏PN结过渡的梯度浓度较缓，提高了半导体器件的击穿电压；由于退火过程的持续时间较短，且标准/低压半导体器件中没有预先形成点缺陷，因此可以通过同一退火过程同步制造出高压半导体器件和标准/低压半导体器件，并同时保证了标准/低压半导体器件的工作性能(例如具有较快的开关速度和较小的漏电流)；仅增加了一次注入间隙原子的步骤，未增加工艺复杂性和集成电路面积，并能够基于各种纳米级或大尺寸的CMOS工艺实现。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (15)
1.一种半导体器件的制造方法，其中，包括：
在半导体衬底上形成第一半导体器件的栅极结构和第二半导体器件的栅极结构；
在所述半导体衬底内进行第一次掺杂，以同步形成所述第一半导体器件的轻掺杂区和所述第二半导体器件的轻掺杂区，所述第一半导体器件的轻掺杂区位于其栅极结构两侧，所述第二半导体器件的轻掺杂区位于其栅极结构两侧；
在所述半导体衬底内进行第二次掺杂，以同步形成所述第一半导体器件的源极结构和漏极结构、所述第二半导体器件的源极结构和漏极结构，所述第一半导体器件的源极结构和漏极结构分别位于所述第一半导体器件的栅极结构两侧且位于所述第一半导体器件的轻掺杂区内，所述第二半导体器件的源极结构和漏极结构分别位于所述第二半导体器件的栅极结构两侧且位于所述第二半导体器件的轻掺杂区内，所述第一次掺杂的掺杂类型与所述第二次掺杂的掺杂类型相同，所述第二次掺杂的掺杂浓度大于所述第一次掺杂的掺杂浓度；以及
采用退火工艺，同步激活位于所述第一半导体器件的轻掺杂区、所述第二半导体器件的轻掺杂区、所述第一半导体器件的源极结构和漏极结构、所述第二半导体器件的源极结构和漏极结构中的杂质元素，
其中，在采用退火工艺之前，所述制造方法还包括：
向所述第二半导体器件的轻掺杂区中注入间隙原子，以在所述第二半导体器件的轻掺杂区内形成点缺陷，所述间隙原子的注入深度与所述第二半导体器件的轻掺杂区的注入深度一致，以促进所述第二半导体器件的轻掺杂区的杂质元素在所述退火工艺的作用下向所述半导体衬底扩散。
2.根据权利要求1所述的制造方法，其中，在所述第一次掺杂过程之前和/或之后，通过离子注入的方式向所述第二半导体器件轻掺杂区中注入所述间隙原子。
3.根据权利要求1所述的制造方法，其中，所述间隙原子包括硅原子。
4.根据权利要求1所述的制造方法，其中，同步形成所述第一半导体器件和所述第二半导体器件的轻掺杂区的步骤包括：采用自对准技术，利用所述第一半导体器件和所述第二半导体器件的栅极结构或特定版图形成各所述轻掺杂区。
5.根据权利要求1所述的制造方法，其中，同步形成所述第一半导体器件和所述第二半导体器件的轻掺杂区的步骤包括：按照预设的注入角度、注入剂量以及注入能量向所述半导体衬底的预定区域进行离子注入以形成各所述轻掺杂区，各所述轻掺杂区延伸至相应的所述栅极结构的下方。
6.根据权利要求1所述的制造方法，其中所述退火工艺包括热退火工艺和快速热退火工艺中的任一种。
7.根据权利要求1所述的制造方法，其中，所述第一半导体器件和/或第二半导体器件包括增强型NMOS、增强型PMOS、耗尽型NMOS、耗尽型PMOS、DMOS器件以及IGBT器件中的任一种。
8.一种集成电路的制造方法，其中，所述集成电路至少包括第一半导体器件和第二半导体器件，所述第一半导体器件的击穿电压小于所述第二半导体器件的击穿电压，所述制造方法包括：
在半导体衬底上形成所述第一半导体器件的栅极结构和所述第二半导体器件的栅极结构；
在所述半导体衬底内进行第一次掺杂，以同步形成所述第一半导体器件的轻掺杂区和所述第二半导体器件的轻掺杂区，所述第一半导体器件的轻掺杂区位于其栅极结构两侧，所述第二半导体的轻掺杂区位于其栅极结构两侧；
在所述半导体衬底内进行第二次掺杂，以同步形成所述第一半导体器件的源极结构和漏极结构、所述第二半导体器件的源极结构和漏极结构，所述第一次掺杂的掺杂类型与所述第二次掺杂的掺杂类型相同，所述第二次掺杂的掺杂浓度大于所述第一次掺杂的掺杂浓度；以及
采用退火工艺，同步激活位于所述第一半导体器件的轻掺杂区、所述第二半导体器件的轻掺杂区、所述第一半导体器件的源极结构和漏极结构、所述第二半导体器件的源极结构和漏极结构中的杂质元素，
其中，在采用退火工艺之前，所述制造方法还包括：
向所述第二半导体器件的轻掺杂区中注入间隙原子，以在所述第二半导体器件的轻掺杂区内形成点缺陷。
9.根据权利要求8所述的制造方法，其中，在所述第一次掺杂过程之前和/或之后，通过离子注入的方式向所述第二半导体器件的轻掺杂区中注入所述间隙原子。
10.根据权利要求8所述的制造方法，其中，所述间隙原子的注入深度与所述轻掺杂区的注入深度一致。
11.根据权利要求8所述的制造方法，其中，所述间隙原子包括硅原子。
12.根据权利要求8所述的制造方法，其中，形成所述轻掺杂区的步骤包括：
采用自对准技术，利用所述栅极结构或特定版图形成对应的所述轻掺杂区。
13.根据权利要求8所述的制造方法，其中，形成所述轻掺杂区的步骤包括：
按照预设的注入角度、注入剂量以及注入能量向所述半导体衬底的预定区域进行离子注入以形成所述轻掺杂区，所述轻掺杂区延伸至对应的所述栅极结构的下方。
14.根据权利要求8所述的制造方法，其中所述退火工艺包括热退火工艺和快速热退火工艺中的任一种。
15.根据权利要求8所述的制造方法，其中，每个所述半导体器件包括增强型NMOS、增强型PMOS、耗尽型NMOS、耗尽型PMOS、DMOS器件以及IGBT器件中的任一种。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811139565.2A CN109346440B (zh) | 2018-09-28 | 2018-09-28 | 半导体器件的制造方法和集成电路的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201811139565.2A CN109346440B (zh) | 2018-09-28 | 2018-09-28 | 半导体器件的制造方法和集成电路的制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109346440A CN109346440A (zh) | 2019-02-15 |
| CN109346440B true CN109346440B (zh) | 2021-07-06 |
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ID=65307128
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| Application Number | Title | Priority Date | Filing Date |
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| CN201811139565.2A Active CN109346440B (zh) | 2018-09-28 | 2018-09-28 | 半导体器件的制造方法和集成电路的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109346440B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113066726B (zh) * | 2021-03-19 | 2021-11-16 | 弘大芯源(深圳)半导体有限公司 | 一种场效应晶体管的实现方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101809713A (zh) * | 2007-06-29 | 2010-08-18 | 格罗方德半导体公司 | 阻止晶体管栅极电极的预非晶化 |
| CN104425282A (zh) * | 2013-09-10 | 2015-03-18 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW519703B (en) * | 2002-01-16 | 2003-02-01 | Macronix Int Co Ltd | Manufacturing method of high-voltage device |
| JPWO2004112139A1 (ja) * | 2003-06-10 | 2006-09-28 | 富士通株式会社 | 半導体装置とその製造方法 |
-
2018
- 2018-09-28 CN CN201811139565.2A patent/CN109346440B/zh active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN101809713A (zh) * | 2007-06-29 | 2010-08-18 | 格罗方德半导体公司 | 阻止晶体管栅极电极的预非晶化 |
| CN104425282A (zh) * | 2013-09-10 | 2015-03-18 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN109346440A (zh) | 2019-02-15 |
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