KR20120031450A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

(과제) 다대하게 공정이 증가하지 않고, 또한, 제어성이 좋은 공정을 이용하여, P－바디의 깊이를 바꾼 트렌치 MOSFET를 CMOS와 동일 기판 상에 실현한다.
(해결 수단) 트렌치 MOSFET에 있어서, P－바디 영역(4)의 일부이고, 딥 트렌치(5)와 이간한 근방에 P－바디 영역(4)보다도 깊게 확산된 연신 바디 영역(10)을 형성했다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THEREOF}
본 발명은, 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다. 특히, MOS 트랜지스터와 동일 기판 상에 형성되는 트렌치형 MOS 전계 효과 트랜지스터(트렌치 MOSFET)의 구조 및 제조 방법에 관한 것이다.
MOS 트랜지스터는 전자 기술에 있어서 핵심을 담당하는 전자 소자로서, MOS 트랜지스터의 소형화와 고구동 능력화는, 저내압 영역 및 고내압 영역에 관계없이 중요한 과제로 되어 있다.
캐리어가 이동하는 방향을 상하 방향으로 설정되는 종형 구조의 트렌치 MOSFET는, 소면적이며 큰 채널폭을 가지는 트랜지스터를 구성할 수 있으므로, 고구동 능력이 필요한 용도에 많이 이용된다. 지금까지는 디스크리트 드라이버 소자로서 널리 이용되어 왔는데, 이 고구동 능력의 트렌치 MOSFET와 제어 회로를 구성하는 CMOS를 일체화한 프로세스가 근년 제안되어 오고 있다.
트렌치 MOSFET는, 일반적으로 P－바디로 불리는 영역에 있어서 게이트 산화막에 접하는 부분을 채널 형성 영역으로 한 종형의 DMOS(Double Diffused MOS) 구조를 취하는 경우가 많다. 인접하는 드레인의 비교적 불순물 농도가 낮은 영역보다도 이 P－바디 영역의 농도를 높게 설정함으로써, 드레인에 고전압이 인가된 경우의 공핍(空乏)층의 신장을 P－바디보다도 드레인측으로 많이 발생시키고, 드레인으로부터 신장하는 공핍층이 소스 영역에 도달해서, 펀치스루로 불리는 내압 저하를 억제하는 것이 가능하여, 트랜지스터의 채널 길이를 작게 설정해도 내압을 확보할 수 있는 메리트가 있다. 따라서, 고구동 능력의 소자를 얻기 쉽다고 하는 특징이 있다
그러나, 드레인의 비교적 불순물 농도가 낮은 영역은 저항값이 불순물 농도에 반비례하여 상승하게 되므로, 접합 내압을 고려하면서, 불순물 농도를 어느 정도 높이는 것이 좋다. 이 때 P－바디의 농도가 그대로이면 공핍층이 P－바디 영역측으로 크게 확산하기 때문에 펀치스루 내압이 저하해 버린다. 한편 드레인 농도에 맞추어 P－바디의 불순물 농도를 높여 버리면, 접합 내압의 저하나 역치 전압의 상승을 초래하게 된다.
종래는 내압을 유지하고, 드레인 기생 저항을 최대한 억제할 수 있도록, P－바디 영역의 불순물 농도와 드레인 농도를 조정하거나, 혹은 또, 특허 문헌 1과 같이, Epi공정에 마스크 맞춤?노광 공정과 불순물 주입 공정을 부가함으로써, P－바디 영역의 공핍층 확산에 의한 펀치스루 내압의 저하를 억제하는 방법이 제안되어 있다.
특허 문헌 1의 기술은, 도 5에 나타낸 바와 같이, 트렌치형 MOSFET(30)는, N＋형 기판(32)의 상층을 이루는 P형 에피택셜층(34)을 포함하는 구조체 내에 형성된다.(여기서 N＋의 표기는 고농도의 N형 영역임을 나타낸다.) N형 드레인 영역(33)은 트렌치(35)의 저부를 통과하여 P형 에피택셜층 내에 주입되고, 확산 스텝을 거쳐 N＋형 기판(32)과 트렌치의 저부 사이에서 연장된다. N형 드레인 영역과 P형 에피택셜층(34) 사이의 접합부(33a)는, N＋형 기판과 트렌치의 측벽 사이에서 연장된다.
이와 같이, 이 기술에서는, N형 드레인 영역(33)을 트렌치(35)의 저부의 P형 에피택셜층 내에 주입함으로써 트렌치 측벽 근방에서는 P－바디 영역을 얕게, 트렌치로부터 떨어진 영역의 P－바디를 깊게 함으로써, 어느 정도 채널 길이를 짧게 제어하면서, 드레인으로부터의 공핍층이 소스측으로 도달하는 펀치스루 내압을 향상시키고 있다. 이것은, 드레인으로부터 신장하는 공핍층은, 채널로부터 어느 정도 떨어진 영역에서 최대의 신장이 되기 때문이고, 게이트 직하에 있는 채널 영역보다도, 어느 정도 떨어진 영역의 공핍층을 제어하는 것이 내압 향상에 대해 효과적이다.
특허 문헌 1:일본국 특허 공개 2000－164869호 공보
그러나, 특허 문헌 1의 기술은, 채널 길이를 결정하는 트렌치 측벽 근방의 P－바디의 깊이와, 트렌치로부터 어느 정도 거리가 떨어진 영역의 P－바디의 깊이를 바꾸기 위해서, 마스크 맞춤?노광 공정을 부가하여 이온 주입을 행하고 있어서, 공정이 증가하게 되어 버린다. 또, 트렌치를 통한 이온 주입을 행함으로써, 트렌치 폭, 트렌치 깊이, 트렌치 측벽에 있어서의 절연막 두께, 이온 주입의 각도 등, 불균일을 증대시키는 파라미터가 많이 존재하여, 정확한 제어를 행하는 것은 대단히 곤란해진다. 따라서, 트랜지스터?채널 길이의 불균일, 드레인 저항층의 불균일, 나아가서는 많은 트랜지스터 특성의 불균일을 수반하는 것은 피할 수 없다.
여기서, 본 발명의 목적은, 특허 문헌 1만큼의 공정이 증가하지 않고, 또한, 제어성이 좋은 공정을 이용하여, P－바디의 깊이를 바꾼 트렌치 MOSFET를 제조할 수 있는 공정 및 이에 의해 만들어지는 트렌치 MOSFET를 제공하는 것이다.
본 발명은, 상기 목적을 달성하기 위해서, 이하의 수단을 이용한다.
1. 제1 도전형의 반도체 기판에, 제2 도전형의 매입(埋入)층을 형성하는 공정과, 상기 매입층 상에 제2 도전형의 에피택셜층을 형성하는 공정과, 상기 제2 도전형의 에피택셜층 내에, 제1 도전형의 제1 확산층 영역을 형성하는 공정과, 상기 제1 도전형의 제1 확산층으로부터 상기 제2 도전형의 에피택셜층 내에까지 연장되는 딥 트렌치 영역을 형성하는 공정과, 상기 딥 트렌치 영역의 내벽에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막에 접하고, 상기 딥 트렌치 영역 내에 다결정 실리콘을 충전하는 공정과, 상기 제1 도전형의 제1 확산층 영역 표면에 제2 도전형의 소스 영역을 형성하는 공정과, 상기 제1 도전형의 제1 확산층 영역 표면으로부터 불순물을 이온 주입하고, 제1 도전형의 제2 확산층 영역을 형성하는 공정과, 상기 제1 도전형의 제1 확산층 영역 표면에 제1 도전형의 고농도 확산층을 형성하는 공정으로 이루어지고, 상기 제1 도전형의 제2 확산층 영역은, 상기 제1 도전형의 제1 확산층 영역보다 높은 가속 에너지를 이용하여 이온 주입을 행하는 반도체 장치의 제조 방법으로 했다.
2. 제1 도전형의 반도체 기판에, 제2 도전형의 매입층을 형성하는 공정과, 상기 매입층 상에 제2 도전형의 에피택셜층을 형성하는 공정과, 상기 제2 도전형의 에피택셜층 표면에, 쉘로우 트렌치 영역을 형성하는 공정과, 상기 제2 도전형의 에피택셜층 표면으로부터 이온 주입을 행함으로써 제1 도전형의 확산층 영역을 형성공정과, 상기 제1 도전형의 확산층으로부터 상기 제2 도전형의 에피택셜층 내에까지 연장되는 딥 트렌치 영역을 형성하는 공정과, 상기 딥 트렌치 영역의 내벽에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막에 접하고, 상기 딥 트렌치 영역 내에 다결정 실리콘을 충전하는 공정과, 상기 제1 도전형의 제1 확산층 영역 표면에 제2 도전형의 소스 영역을 형성하는 공정과, 상기 제1 도전형의 제1 확산층 영역 표면에 제1 도전형의 고농도 확산층을 형성하는 공정으로 이루어지고, 상기 제1 도전형의 확산층 영역은 쉘로우 트렌치 영역을 통해 이온 주입을 행하는 것으로 했다.
3. 제1 도전형의 반도체 기판과, 상기 반도체 기판 상에 형성된 고농도 드레인이 되는 제2 도전형의 매입층과, 상기 매입층 상에 형성된 저농도 드레인이 되는 제2 도전형의 에피택셜층과, 상기 제2 도전형의 에피택셜층 내에 형성된 바디 영역이 되는 제1 도전형의 제1의 확산층 영역과, 상기 제1의 확산층 영역으로부터 상기 에피택셜층 내에까지 연장되어 형성된 딥 트렌치 영역과, 상기 딥 트렌치 영역의 내벽에 형성된 게이트 절연막과, 상기 게이트 절연막에 접하고, 상기 딥 트렌치 영역내에 충전된 다결정 실리콘으로 이루어지는 게이트 전극과, 상기 제1의 확산층 영역 표면에 형성된 제2 도전형의 소스 영역과, 상기 제1의 확산층 영역 표면에 형성된 바디 콘택트 영역이 되는 제1 도전형의 고농도 확산층을 갖고, 상기 제1의 확산층 영역은, 상기 딥 트렌치 영역으로부터 이간한 위치에, 저부에 상기 에피택셜층을 향해 연신되어 있는 제2의 확산층 영역을 가지는 형상인 반도체 장치로 했다.
본 발명에 의하면, 저비용으로, 충분한 소자 특성을 가지고, 원하는 미세 치수에도 대응할 수 있는 반도체 장치를 제조하는 것이 가능하게 된다.
도 1은 본 발명의 실시형태의 제1의 반도체 장치의 제조 방법을 설명하기 위한 공정 순서 단면도이다.
도 2는 도 1에 이어지는 공정 순서 단면도이다.
도 3은 본 발명의 실시형태의 제2의 반도체 장치의 제조 방법을 설명하기 위한 공정 순서 단면도이다.
도 4는 도 3에 이어지는 공정 순서 단면도이다.
도 5는 종래의 반도체 장치를 설명하기 위한 도면이다.
도 1 및 2는, 본 실시형태의 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
본 발명에 따른 트렌치 MOSFET의 제조 공정을 도면을 따라 순서대로 나타냈다.
우선, 도 1(a)에 나타낸 바와 같이, P형 반도체 기판(1) 상에 형성된 N＋형 매입층(2) 상에, epi층(3)이 설치되고, 전체적으로 N형 불순물이 도프된다(여기에서는 N－epi층(3)이라고 부른다). N＋형 매입층(2)은 5×1017cm－3?5×1019cm－3의 농도를 가지는, Sb(안티몬), 혹은 As(비소), 또 혹은 P(인)가 도프됨으로써 형성되고, 또 N－epi층(3)은, 1×1015cm－3?5×1017cm－3의 농도로 인을 도프함으로써 실현된다. 두께는 N＋형 매입층(2)이 약 2?10μm이며, N－epi층(3)이 2?10μm이다.
이어서 N－epi층(3) 내에 소자 분리를 위한 STI(Shallow Trench Isolation)를 형성하는데, 트렌치 MOSFET 영역 내에는 형성되지 않는다.
다음에, 도 1(b)에 나타낸 바와 같이, P－바디(4)를 이온 주입에 의해 형성한다. P－바디(4)는 B(붕소) 혹은 BF2(2불화붕소)를 5×1016cm－3?1×1018cm－3의 농도가 되도록 주입된다. 이 때의 주입 가속 에너지는, 트렌치 MOSFET의 필요한 내압에 따라 바뀌는데, 바람직하게는 50?250keV의 범위 내이다.
또한, 도 1(c)에 나타낸 바와 같이, 딥 트렌치(5)를 형성한다. 딥 트렌치(5)의 깊이는 1?3um 정도이며, 트랜지스터에 원하는 드레인 내압에 의해 적절히 설정된다.
그리고, 도 2(a)에 나타낸 바와 같이, 딥 트렌치(5)의 내벽에 게이트 산화막(6)을 열산화에 의해 형성하고, 게이트 전극(7)이 되는 다결정 실리콘을 트렌치(5) 내에 게이트 산화막(6)을 통해 충전한다. 게이트 전극(7)은, 딥 트렌치(5)의 측벽 및 저면을 따라 연장되는 게이트 산화막(6)에 의해 N－epi층(3) 및 P－바디(4)로부터 전기적으로 격리되어 있다. 게이트 산화막(6)의 두께는 원하는 트랜지스터의 게이트 파괴 내압을 고려하여 설정되고, 대략 7nm?20nm이다. 또, 게이트 산화막(6)의 형성 온도로는 800℃부터 1150℃이며, 더 바람직하게는 1000℃?1150℃의 범위이다.
계속해서, 도 2(b)에 나타낸 바와 같이, P－바디(4)의 상측 표면 영역에, N＋형 소스 고농도 영역(8)을 형성하기 위한 이온 주입을 행한다. N＋형 소스 고농도 영역(8)을 형성하기 위해서는, 시트 저항을 저감하기 위해 예를 들면 As를, 바람직하게는 5×1014?1×1016atoms/cm2의 도스량으로 이온 주입한다. 물론, P(인)를 고농도로 주입해도 된다.
그 후, 도 2(c)에 나타낸 바와 같이, 비교적 낮은 가속 에너지에 의해 P＋바디 콘택트 영역(9)을 형성하고, 비교적 높은 가속 에너지에 의해 연신 P－바디 영역(10)을 형성한다. 여기서, P＋형 바디 콘택트 영역(9)을 형성하려면, 시트 저항을 저감하기 위해, 예를 들면 BF2를 바람직하게는 5×1014?1×1016atoms/cm2의 도스량으로 이온 주입한다. 물론, B(보론)를 고농도로 주입해도 된다.
계속해서, 연신 P－바디 영역(10)을 이미 있는 P－바디 영역의 저부에 연속하도록, 그리고, 딥 트렌치(5)로부터는 조금 이간한 위치에 형성한다. 연신 P－바디 영역(10)은 B(붕소) 혹은 BF2(2불화붕소)를 5×1016cm－3?1×1018cm－3의 농도가 되도록 주입한다. 이 때의 주입 가속 에너지는, 트렌치 MOSFET의 필요한 내압에 따라 바뀌고, 바람직하게는 50?1000keV의 범위 내이다. 또, 이 때의 이온 주입을 위한 마스크 패턴은 P＋바디 콘택트 영역(9) 형성을 위한 이온 주입에 이용한 것 것과 같은 것을 이용한다. 그 후, 필요에 따라 이온 주입한 불순물의 활성화, 확산을 위한 열처리를 행한다.
그 후, 금속층(도시하지 않음)을 형성하고, N＋형 소스 고농도 영역(8) 및 P－바디(4)의 전극을 형성한다.
이상의 설명은, N－epi층(3)을 이용한 경우로 설명했는데, P-epi층을 사용하여 P－바디(4)와 동시에 N형의 불순물을 이온 주입하고, N＋형 매입층(2)과 P－바디(4) 사이를 N형 드레인 영역으로서 설정해도 된다. 또, 여기에서는 N형의 트랜지스터를 전제로 하여 설명했는데, 매입층, epi층을 P형, P－바디 영역을 N형으로 한 P형의 트랜지스터의 경우도 똑같이 적용할 수 있다. (물론 epi층을 N형으로 하고, 불순물 도입에 의해 P형 매입층과 바디 영역 사이를 P형 드레인 영역으로서 설정해도 된다.)
또, 트렌치 MOSFET와 동일 기판 상에 형성되는 CMOS에 대해서는 일절 언급하고 있지 않지만, 상기에 나타낸 공정은 CMOS 형성에 있어서, 어떠한 장해가 되는 공정은 존재하지 않고, 트렌치 MOSFET와 CMOS를 동일 기판 상에 형성하는 것은 용이하다.
도 3 및 4는, 본 실시형태의 제2의 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
우선, 도 3(a)에 나타낸 바와 같이, P형 반도체 기판(21) 상에 형성된 N＋형 매입층(22) 상에, epi층(23)이 설치되고, 전체적으로 N형 불순물(여기에서는 N－epi층(23)이라고 부름)이 도프되어 있다. N＋형 매입층(22)은 5×1017cm－3?5×1019cm－3의 농도를 가지는, Sb(안티몬), 혹은 As(비소), 또 혹은 P(인)로 도프됨으로써 형성되고, 또 N－epi층(23)은, 1×1015cm－3?5×1017cm－3의 농도로 인을 도프함으로써 실현된다. N＋형 매입층(22)의 두께는 약 2?10μm 두께이며, N－epi층(23)은 2?10μm 두께이다.
다음에, N－epi층(23) 내에 소자 분리를 위한 STI(쉘로우 트렌치(24)라고 부름)를 형성하고, 절연막을 쉘로우 트렌치(24) 내에 매입한다. 그 후, 트렌치 MOSFET의 형성 예정 영역에 있는 쉘로우 트렌치 내의 절연막은 제거한다.(이 절연막의 제거는, 후의 P－바디로의 이온 주입용 레지스터 패턴 형성 후에 행해도 된다.) 또한, 쉘로우 트렌치의 깊이는, 일반적으로 요구되는 동작 전압에 의해 적절히 설정되고, 대략 200nm?600nm이다.
또한, 도 3(b)에 나타낸 바와 같이, P－바디(25)를 이온 주입에 의해 형성한다. P－바디(25)는 B(붕소) 혹은 BF2(2불화붕소)를 5×1016cm－3?1×1018cm－3의 농도가 되도록 주입된다. 이 때, 내부의 절연막이 제거된 쉘로우 트렌치(24)가 형성되어 있는 영역은 불순물이 표면보다 깊게 주입되기 때문에, 쉘로우 트렌치(24) 직하에서는 P－바디(25)를 깊게, 그 외의 영역에서는 P－바디(25)를 얕게 형성할 수 있다. 즉, N－epi층(23)의 표면의 형상을 반영시킨 깊이 방향의 불순물 분포 형상을 가지는 P－바디(25)를 형성할 수 있다.
그리고, 도 3(c)에 나타낸 바와 같이, 딥 트렌치(26)를 형성한다. 딥 트렌치(26)의 깊이는 1?3um정도이며, 원하는 트랜지스터?드레인 내압에 따라 적절히 설정된다. 또 딥 트렌치(26)는 P－바디(25)가 얕은 영역으로 설정되는 것이 중요하다.
계속해서, 도 4(a)에 나타낸 바와 같이, 딥 트렌치(26)의 내벽에 게이트 산화막(27)을 열산화에 의해 형성하고, 게이트 전극(28)이 되는 다결정 실리콘을 트렌치(26) 내에 게이트 산화막(27)을 통해 충전한다. 게이트 전극(28)은, 딥 트렌치(26)의 측벽 및 저면을 따라 연장되는 게이트 산화막(27)에 의해 N－epi층(23) 및 P－바디(25)로부터 전기적으로 격리되어 있다. 게이트 산화막(27)의 두께는 원하는 트랜지스터의 게이트 파괴 내압을 고려하여 설정되고, 대략 7nm?20nm이다. 또, 게이트 산화막(27)의 형성 온도는 800℃에서 1150℃의 범위이며, 더 바람직하게는 1000℃?1150℃의 범위이다.
그 후, 도 4(b)에 나타낸 바와 같이, P－바디(25)의 상측 표면 및 딥 트렌치(26)의 측벽에 인접하는 쉘로우 트렌치(24) 영역에, N＋소스 영역(29) 및 P＋바디 콘택트 영역(30)을 형성한다.
이상의 설명에서는, N-epi층(23)을 이용한 경우를 설명했는데, P－epi층을 사용하여 P－바디(25)와 동시에 N형의 불순물을 이온 주입하고, N＋형 매입층(22)과 P－바디(25) 사이를 N형의 드레인 영역으로서 설정해도 된다. 또, 여기에서는 N형의 트랜지스터를 전제로 하여 설명했는데, 매입층, epi층을 P형, P-바디 영역을 N형으로 한 P형의 트랜지스터의 경우도 똑같이 적용할 수 있다. 물론 epi층을 N형으로 하고, 불순물 도입에 의해 P형 매입층과 바디 영역 사이를 P형의 드레인 영역으로서 설정하는 것도 가능하다.
또, 트렌치 MOSFET와 동일 기판 상에 형성되는 CMOS에 대해서는 일절 언급하고 있지 않지만, 상기에 나타낸 공정은 CMOS 형성에 있어서, 어떠한 장해가 되는 공정은 존재하지 않고, 트렌치 MOSFET와 CMOS를 동일 기판 상에 형성하는 것은 용이하다.
이상으로 설명한 본 실시형태에 의해 다음과 같은 효과를 얻을 수 있다.
(1) 간단한 공정 또한 마스크 공정 증가가 되지 않고, 펀치스루 내압이 높은 트렌치 MOSFET를 형성할 수 있다.
(2) 불균일 요인이 되는 인자가 적기 때문에, 안정된 품질의 디바이스를 제조할 수 있다.
(3) 채널 길이가 작은 상태로 펀치스루 내압을 향상시킬 수 있으므로, 트랜지스터의 전류 구동 능력이 높은 트렌치 MOSFET를 실현할 수 있다
비교적 고내압?고구동 능력이 요구되는, 자동차 전용 반도체 장치나, TV, DVD, 백색 가전 등의 가정용 전자제품에 유효하게 되는 반도체 장치에 이용할 수 있다.
1, 21:P형 반도체 기판
2, 22:N＋형 매입층
3, 23:N－epi층
4, 25:P－바디
5, 26:딥 트렌치
6, 27:게이트 산화막
7, 28:게이트 전극
8, 29:N＋형 소스 고농도 영역
9, 30:P＋형 바디 콘택트 영역
10:연신 P－바디 영역
24:쉘로우 트렌치

Claims (8)

  1. 제1 도전형의 반도체 기판에, 고농도 드레인이 되는 제2 도전형의 매입(埋入)층을 형성하는 공정과,
    상기 매입층 상에 저농도 드레인이 되는 제2 도전형의 에피택셜층을 형성하는 공정과,
    상기 에피택셜층 내에, 바디 영역이 되는 제1 도전형의 제1 확산층 영역을 형성하는 공정과,
    상기 제1 확산층 영역으로부터 상기 에피택셜층 내에까지 연장되는 딥 트렌치 영역을 형성하는 공정과,
    상기 딥 트렌치 영역의 내벽에 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막에 접하고, 상기 딥 트렌치 영역 내에 다결정 실리콘을 충전하여 게이트 전극을 형성하는 공정과,
    상기 제1 확산층 영역 표면에 제2 도전형의 소스 영역을 형성하는 공정과,
    상기 제1 확산층 영역 표면으로부터, 상기 딥 트렌치 영역과는 이간한 위치이고, 상기 제1 확산층 영역의 저부가 되는 영역에 불순물을 이온 주입하고, 상기 에피택셜층을 향해 신장되어 있는 연신 바디 영역이 되는 제1 도전형의 제2 확산층 영역을 상기 제1확산층 영역에 연속하여 형성하는 공정과,
    상기 제1 확산층 영역 표면에 바디 콘택트 영역이 되는 제1 도전형의 고농도 확산층을 형성하는 공정으로 이루어지는, 반도체 장치의 제조 방법.
  2. 청구항 1에 있어서,
    상기 제1 확산층 영역을 형성하는 이온 주입의 가속 에너지는 50?250keV의범위이고, 상기 제2 확산층 영역을 형성하는 이온 주입의 가속 에너지는, 100?1000keV의 범위이고, 또한 상기 제1 확산층 영역을 형성하는 이온 주입의 가속 에너지보다 높은, 반도체 장치의 제조 방법.
  3. 청구항 1에 있어서,
    상기 제2 확산층 영역은 상기 바디 콘택트 영역이 되는 제1 도전형의 고농도 확산층을 형성하는 마스크 패턴과 같은 마스크 패턴을 이용하여 형성되는, 반도체 장치의 제조 방법.
  4. 제1 도전형의 반도체 기판에, 고농도 드레인이 되는 제2 도전형의 매입층을 형성하는 공정과,
    상기 매입층 상에 저농도 드레인이 되는 제2 도전형의 에피택셜층을 형성하는 공정과,
    상기 에피택셜층 표면에, 나중에 형성되는 딥 트렌치 영역으로부터 이간한 위치에 쉘로우 트렌치 영역을 형성하는 공정과,
    상기 에피택셜층 표면으로부터 상기 쉘로우 트렌치 영역을 통해 이온 주입을 행함으로써, 상기 에피택셜층 표면의 형상을 반영한 불순물 분포 형상을 가지는, 바디 영역이 되는 제1 도전형의 확산층 영역을 형성하는 공정과,
    상기 확산층 영역으로부터 상기 에피택셜층 내에까지 연장되는 상기 딥 트렌치 영역을 형성하는 공정과,
    상기 딥 트렌치 영역의 내벽에 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막에 접하고, 상기 딥 트렌치 영역 내에 다결정 실리콘을 충전하여 게이트 전극을 형성하는 공정과,
    상기 확산층 영역 표면에 제2 도전형의 소스 영역을 형성하는 공정과,
    상기 확산층 영역 표면에 바디 콘택트 영역이 되는 제1 도전형의 고농도 확산층을 형성하는 공정으로 이루어지는, 반도체 장치의 제조 방법.
  5. 청구항 4에 있어서,
    상기 쉘로우 트렌치의 깊이는, 200nm?600nm의 범위 내인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1 도전형의 반도체 기판과,
    상기 반도체 기판 상에 형성된 고농도 드레인이 되는 제2 도전형의 매입층과,
    상기 매입층 상에 형성된 저농도 드레인이 되는 제2 도전형의 에피택셜층과,
    상기 제2 도전형의 에피택셜층 내에 형성된 바디 영역이 되는 제1 도전형의 제1의 확산층 영역과,
    상기 제1의 확산층 영역으로부터 상기 에피택셜층 내에까지 연장되어 형성된 딥 트렌치 영역과,
    상기 딥 트렌치 영역의 내벽에 형성된 게이트 절연막과,
    상기 게이트 절연막에 접하고, 상기 딥 트렌치 영역 내에 충전된 다결정 실리콘으로 이루어지는 게이트 전극과,
    상기 제1의 확산층 영역 표면에 형성된 제2 도전형의 소스 영역과,
    상기 제1의 확산층 영역 표면에 형성된 바디 콘택트 영역이 되는 제1 도전형의 고농도 확산층을 갖고,
    상기 제1의 확산층 영역은, 상기 딥 트렌치 영역으로부터 이간한 위치에 있어서, 저부에 상기 에피택셜층을 향해 연신되어 있는 제2의 확산층 영역을 가지는 형상인, 반도체 장치.
  7. 청구항 6에 있어서,
    상기 제2의 확산층 영역은 상기 바디 콘택트 영역의 아래에 위치하고 있는, 반도체 장치.
  8. 청구항 6에 있어서,
    상기 에피택셜층의 표면에 형성된 쉘로우 트렌치 영역을 더 갖고, 상기 제2의 확산층 영역은 상기 쉘로우 트렌치 영역의 아래에 위치하고 있는, 반도체 장치.
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