KR20100046354A - Ｌｄｍｏｓ 트랜지스터 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자에 관한 것으로, 특히 LDMOS 트랜지스터 및 그의 제조방법에 관한 것이다.
본 발명의 목적을 이루기 위한 LDMOS 트랜지스터는 드리프트 영역과, 드리프트 영역 내에 일정간격 이격되어 배치된 소오스 영역 및 드레인 영역과, 소오스 영역 및 드레인 영역 사이의 드리프트 영역 내에 형성되는 필드 절연막과, 필드 절연막 하단에 형성된 N TOP 영역 및 N TOP 영역의 하단에 형성된 P TOP 영역을 포함함을 특징으로 한다. 그러므로, 본 발명은 LDMOS 트랜지스터의 브레이크다운 전압 및 온저항 특성을 향상시킬 수 있다.
P TOP 영역, N TOP 영역

Description

ＬＤＭＯＳ 트랜지스터 및 그의 제조 방법{LDMOS TRANSISTOR AND MANUFACTURING METHOD FOR THE SAME}
본 발명은 반도체 소자에 관한 것으로, 특히 LDMOS 트랜지스터 및 그의 제조방법에 관한 것이다.
이상적으로, 전력용 반도체 소자로는 반도체의 이론적 항복전압에 가까운 고전압에서의 동작이 가능한 소자가 바람직하다.
이에 따라, 고전압을 사용하는 외부 시스템이 집적 회로에 의해 제어되는 경우, 집적 회로는 내부에 고전압 제어를 위한 소자가 필요하게 되고, 이러한 소자는 높은 브레이크 다운 전압(Breakdown Voltage)을 갖는 구조를 필요로 한다.
즉, 고전압이 집적 인가되는 트랜지스터의 드레인 또는 소오스에 있어서는 드레인 및 소오스와 반도체 기판 사이의 펀치스루(punch through) 전압과 드레인 및 소오스와 웰(well) 또는 기판 사이의 브레이크다운 전압이 고전압보다 커야 한다.
고전압 반도체 소자중 고전압용 MOS인 LDMOS(lateral diffused MOS)는 채널영역과 드레인 전극이 드리프트 영역(Drift Region)을 두고 분리되어 게이트 전극 에 의하여 제어되어 고전압에 적합한 구조를 갖는다.
도 1은 종래의 LDMOS 트랜지스터의 구조의 일 예를 나타내는 단면도이다.
도 1에 도시된 바와 같이, LDMOS 트랜지스터는 게이트 에지(gate edge)에 집중되는 전계(electric field)를 완화하여 드레인-소스 브레이크다운 전압(BVdss)을 향상하기 위해 드리프트 영역에는 로코스(LOCOS,130)를 형성한다.
로코스(130)는 브레이크다운 전압(BVdss) 향상 측면에서는 효과적인 반면, 전류 흐름 경로가 로코스(130) 하단으로 우회하게 되므로 로코스 미적용 LDMOS 대비 드레인-소스 간의 온저항 Rdson 측면에서는 불리한 구조이다.
그러나, 온저항 Rdson을 개선하기 위해 드리프트 농도를 증가시킬 경우 상대적으로 브레이크다운 전압(BVdss)은 감소된다. 즉, 브레이크다운 전압(BVdss)과 온저항 Rdson은 상충관계(trade-off)를 보인다.
그리하여, 브레이크다운 전압(BVdss)을 향상시키기 위해 드리프트 영역의 로코스(130) 하단에 P TOP 영역(150)을 구현하는 발명이 미국 특허 US-20040178443에 재시된다.
그러나, 이러한 발명 역시 P TOP 영역(150)으로 인해 전류 경로가 P TOP 영역(150) 하단의 둘레로 우회적으로 흐르게 되며, 이는 온저항 Rdson 측면에서 손실을 초래하게 한다.
본 발명이 이루고자하는 기술적 과제는 LDMOS 트랜지스터의 온저항 및 브레이크다운 전압을 모두 개선하는 LDMOS 트랜지스터 및 그의 제조방법을 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명의 LDMOS 트랜지스터는 드리프트 영역과, 드리프트 영역 내에 일정간격 이격되어 배치된 소오스 영역 및 드레인 영역과, 소오스 영역 및 드레인 영역 사이의 드리프트 영역 내에 형성되는 필드 절연막과, 필드 절연막 하단에 형성된 N TOP 영역 및 N TOP 영역의 하단에 형성된 P TOP 영역을 포함함을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예에 의한 LDMOS 트랜지스터의 제조방법은 드리프트 영역을 형성하는 단계와, 드리프트 영역 내에 일정간격 이격된 소오스 영역 및 드레인 영역을 형성하는 단계와, 드리프트 영역 내에 P형 고농도 불순물을 이온주입하여 P TOP 영역을 형성하는 단계와, P TOP 영역의 상단에 N형 고농도 불순물을 이온주입하여 N TOP 영역을 형성하는 단계와, N TOP 영역 상단에 필드 절연막을 형성하는 단계를 포함함을 특징으로 한다.
본 발명에 의한 LDMOS 트랜지스터 및 그의 제조 방법은 LDMOS의 로코스 하단에 P TOP 영역과 더불어 N TOP 영역을 형성함으로써, 브레이크다운 전압 및 온저항 특성을 향상시킬 수 있다.
이하, 본 발명에 의한 LDMOS 트랜지스터의 일 실시예를 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 2는 본 발명의 일실시예에 의하여 P TOP 영역 및 N TOP 영역을 포함한 LDMOS 트랜지스터를 도시한 단면도이다.
도 2에 도시된 바와같이, LDMOS(lateral double MOS) 트랜지스터의 구성은 반도체 기판(200) 내에 N형으로 도핑된 매몰층(210)이 형성되어 있고, 매몰층(210) 내에 N형으로 도핑된 N웰(215)이 형성되어 있다.
N웰(215)의 표면에 필드 절연막(230)이 형성되어 있고, 필드 절연막(230) 일측의 N웰(215) 내에 P형으로 도핑된 P형 바디영역(220)이 형성되어 있으며, P형 바디영역(220) 표면 내에 고농도 P+ 불순물로 도핑된 소오스 콘택 영역(224)이 형성되어 있다.
이후에 소오스 콘택 영역(224)에 인접한 P형 바디영역(220)의 표면 내에 고농도 N+ 불순물로 도핑된 소오스 영역(222)과, 소오스 영역(222)과 이격되어 필드 절연막(230) 타측의 N웰(215)의 표면 내에 드레인 영역(240)이 형성되어 있다.
소오스 영역(222)과 드레인 영역(240)은 필드 절연막(230)의 양쪽에 격리되어 형성되어 있다.
P형 바디영역(220)의 상부 영역 중 소오스 영역(222)에 인접하고 게이트 절연막(260) 및 게이트 도전막(280)과 중첩되는 부분은 채널 영역이 된다.
채널 영역 위에는 게이트 절연막(260)과 게이트 도전막(280)이 순차적으로 적층되고, 소오스 영역(222) 및 드레인 영역(240)은 배선을 통해 각각 소스 전극 및 드레인 전극과 전기적으로 연결된다.
그리고, 필드 절연막(230)의 하부의 N웰(215) 내에 N TOP 영역(250) 및 P TOP 영역(270)이 형성되어 있다.
P TOP 영역(270)은 이중 RESURF(reduced surface field) 효과를 얻게하고, N TOP 영역(250)은 드리프트 영역의 N웰 대비 고농도의 영역으로써, 필드 절연막(230) 하단에 표면 전류 경로(surface current flow path) 형성과 동시에 드리프트 영역의 저항을 감소하는 효과를 갖게한다.
여기서, 상기 표면 전류 경로는 필드 절연막(230) 하단에 N TOP 영역(250)을 형성함으로써 새로 추가되는 채널 영역으로서, P TOP 영역(270) 채널 영역에 대비하여 표면에 가까운 표면 전류 경로라고 할 수 있다.
즉, N TOP 영역(250)은 P TOP 영역(270)의 하부 둘레로 우회적으로 흐르는 전류 경로로 인하여 온저항에 손실이 발생 되던 것에 상기 표면 전류 경로를 추가함으로써, 온저항 Rdson 특성을 향상시킬 수 있다.
결과적으로 본 발명에서는 높은 브레이크다운 전압과 낮은 온저항 특성을 가지는 전력 소자를 제작할 수 있다.
이하, 본 발명에 의한 LDMOS 트랜지스터의 제조방법의 일 실시예를 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 3a 내지 도 3d는 본 발명의 LDMOS 트랜지스터의 제조 과정을 도시한 도면 이다.
도 3a에 도시된 바와 같이, 반도체 기판(200) 상에 N형으로 도핑된 매몰층(210, NBL)을 형성하고, 매몰층(210) 내에 N형으로 도핑된 N웰(215)을 형성한다.
도 3b에 도시된 바와 같이, N웰(215) 상에 포토 레지스트 패턴(255)을 형성하고, 포토 레지스트 패턴(255)을 채널 이온주입 마스크로 이용하여 N웰(215)내에 P TOP 영역(270)을 형성하기 위한 고농도 P형 불순물 이온 주입 공정을 실시한다.
그리고, P TOP 영역(270) 상부의 N웰(215) 내의 표면에 가까운 쪽으로 N TOP 영역(250)을 형성하기 위한 고농도 N형 불순물 이온 주입 공정을 실시한다.
여기서 P TOP 영역(270)과 N TOP 영역(250)은 일부 오버랩(overlap)될 수 있다.
도 3c에 도시된 바와 같이, 포토 레지스트 패턴(225)을 애싱 또는 스트립 공정에 의해 제거한뒤, N TOP 영역(250)이 형성된 N웰(215) 표면 상에 필드 절연막(230)을 형성한다.
예를 들어, 필드 산화물로 이루어진 필드 절연막(230)은 통상적인 로코스(LOCOS) 기술을 사용하여 형성할 수 있다.
필드 절연막(230)은 N TOP 영역(250)의 상부 표면상에 형성되며, P형 바디 영역(220)으로부터 일정한 거리만큼 떨어진 위치에 형성한다.
도 3d에 도시된 바와 같이, P형 바디 영역(220) 내에 고농도 P+형 불순물로 도핑된 소스 콘택 영역(224)과 고농도 N+형 불순물로 도핑된 소오스 영역(222)을 형성한다.
그리고, 채널 영역 위에 순차적으로 게이트 절연막(260) 및 게이트 도전막(280)을 형성하여 LDMOS 트랜지스터를 제조한다.
본 발명의 LDMOS 트랜지스터는 P TOP 영역(270)과 더불어 N웰(125) 대비 고농도의 불순물로 이온주입된 N TOP 영역(250)을 형성함으로써, 필드 절연막(230) 하단의 드리프트 영역의 저항을 감소시킬 수 있다.
또한, 기존의 P TOP 영역(270) 구조의 LDMOS 트랜지스터의 경우, P TOP 영역(270) 하부의 둘레로 우회하던 전류 흐름 경로를 N TOP 영역(250)을 형성함으로써, 표면 전류 흐름 경로를 구현하여 온저항 Rdson 특성을 향상시킬 수 있다.
도 1은 일반적인 LDMOS 트랜지스터의 단면도.
도 2는 본 발명의 실시예에 따른 LDMOS 트랜지스터의 단면도.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 LDMOS 트랜지스터를 제조하기 위한 공정 단면도.

Claims (10)

  1. 드리프트 영역;
    상기 드리프트 영역 내에 일정간격 이격되어 배치된 소오스 영역 및 드레인 영역;
    상기 소오스 영역 및 드레인 영역 사이의 상기 드리프트 영역 내에 형성되는 필드 절연막;
    상기 필드 절연막 하단에 형성된 N TOP 영역; 및
    상기 N TOP 영역의 하단에 형성된 P TOP 영역;
    을 포함함을 특징으로 하는 LDMOS 트랜지스터.
  2. 제 1 항에 있어서,
    상기 N TOP 영역은
    상기 드리프트 영역에 주입된 N형 불순물의 농도보다 고농도로 이온주입된 영역임을 특징으로 하는 LDMOS 트랜지스터.
  3. 제 1 항에 있어서,
    상기 N TOP 영역은
    상기 P TOP 영역에 일부가 오버랩되는 LDMOS 트랜지스터.
  4. 제 1 항에 있어서,
    상기 N TOP 영역은
    인 또는 비소 성분을 포함하는 LDMOS 트랜지스터.
  5. 제 1 항에 있어서,
    상기 P TOP 영역은
    붕소 성분을 포함하는 LDMOS 트랜지스터.
  6. 드리프트 영역을 형성하는 단계;
    상기 드리프트 영역 내에 일정간격 이격된 소오스 영역 및 드레인 영역을 형성하는 단계;
    상기 드리프트 영역 내에 P형 고농도 불순물을 이온주입하여 P TOP 영역을 형성하는 단계;
    상기 P TOP 영역의 상단에 N형 고농도 불순물을 이온주입하여 N TOP 영역을 형성하는 단계;
    상기 N TOP 영역 상단에 필드 절연막을 형성하는 단계를 포함함을 특징으로 하는 LDMOS 트랜지스터 제조 방법.
  7. 제 6 항에 있어서,
    상기 N TOP 영역은
    상기 드리프트 영역에 도핑된 N형 불순물보다 농도가 높은 N형 불순물을 이온주입하여 형성함을 특징으로 하는 LDMOS 트랜지스터 제조 방법.
  8. 제 6 항에 있어서,
    상기 N TOP 영역은
    상기 P TOP 영역에 일부 오버랩되어 형성됨을 특징으로 하는 LDMOS 트랜지스터 제조방법.
  9. 제 6 항에 있어서,
    상기 N TOP 영역은
    인 또는 비소 성분을 포함하는 N형 불순물을 이온주입하여 형성됨을 특징으로 하는 LDMOS 트랜지스터 제조방법.
  10. 제 6 항에 있어서,
    상기 P TOP 영역은
    붕소 성분을 포함하는 P형 불순물을 이온주입하여 형성됨을 특징으로 하는 LDMOS 트랜지스터 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103123935A (zh) * 2011-11-18 2013-05-29 上海华虹Nec电子有限公司 Nldmos器件及其制造方法
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