KR101941295B1 - 반도체 소자 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 고전압용 수평형 MOSFET 장치에 있어 별도의 에피층이나 배리드 층(buried layer) 없이 항복 전압을 높일 수 있는 반도체 소자에 관한 것이다. 특히, 고농도 제1 도전형의 바디를 제1 도전형의 기판과 격리(isolate)시킴으로써 상기 고농도 제1 도전형의 바디의 전위를 제1 도전형의 기판과 다르게 구성할 수 있는 반도체 소자에 관한 것이다.

Description

반도체 소자{A semicondcutor device}
본 발명은 반도체 소자에 관한 것으로, 고전압용 수평형 MOSFET 장치에 있어 별도의 에피층이나 배리드 층(buried layer) 없이 항복 전압(Breakdown Voltage)을 높일 수 있는 반도체 소자에 관한 것이다.
종래의 일반적인 N형 LDMOS(Lateral Double diffused MOS)에서 소스 영역을 포함하는 바디 영역은 접지 전원과 연결되며, N+ 소스 영역으로부터 바디 영역까지의 항복 전압은 매우 제한된다. 구체적으로, 상기 항복 전압은 약 20V 보다 낮게 제한된다.
이와 같은 LDMOS 소자의 낮은 항복 전압을 해결하기 위해 다양한 방법들이 제안되었다. 일 예로, 바디 영역이 감싸지도록 딥웰을 확장하여 형성하거나 N+ 소스 영역을 감싸도록 N- 확산 영역을 형성하는 방법 등이 제안되었다. 다만, 상기와 같은 방법들을 통해 항복 전압을 일정 이상 향상시킬 수는 있었으나, 약 100V 이상의 항복 전압을 갖지는 못하였다.
또한, 기판 상에 두꺼운 에피층을 형성하며 상기 기판과 딥웰 영역 사이에 배리드 층(buried layer)을 형성함으로써 바디 영역과 기판을 완벽하게 아이솔레이트(fully isolated)시키는 방법도 제안되었다. 하지만 배리드 층(buried layer) 및 두꺼운 에피층을 형성하는 기술 구성은 높은 단가를 필요로 하는 문제점이 있을 뿐만 아니라, 상기와 같이 완벽히 아이솔레이트(fully isolated)되는 기술 구성을 필요로 하지 않는 어플리케이션들도 상당수 있다는 문제점이 있었다.
대한민국 공개특허 제 10-1998-074299호
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 두꺼운 에피층 및 배리드 층의 형성 없이 소스 영역과 기판 사이의 항복 전압을 향상시킬 수 있는 반도체 소자를 제공하고자 한다.
특히, 반도체 소자 제조 공정시 높은 단가를 필요로 하는 마스크 공정의 추가 없이 제조 가능한 반도체 소자를 제공하고자 한다.
본 발명의 일 측면에 따른 반도체 소자는 반도체 기판; 상기 기판에 형성되는 소스 영역 및 드레인 영역; 상기 소스 영역을 감싸는 제1 바디 영역; 상기 드레인 영역 하단에 형성되는 딥웰 영역; 및 상기 제1 바디 영역 하단에 위치하며 상기 딥웰 영역의 밑면과 동일 평면상(Co-Planar)이 아닌 제2 바디 영역;을 포함한다.
상기 제2 바디 영역은 상기 딥웰보다 작은 깊이로 형성될 수 있다.
상기 딥웰 및 제2 바디 영역은, 서로 다른 불순물 농도로 형성될 수 있다.
상기 제2 바디 영역의 불순물 농도는 높은 임피던스 패스 형성을 위해 상기 딥웰의 불순물 농도보다 낮을 수 있다.
상기 제2 바디 영역의 저면은 하나 이상의 홈이 형성될 수 있다.
본 발명의 다른 측면에 따른 반도체 소자는 반도체 기판; 상기 기판에 형성되는 소스 영역 및 드레인 영역; 상기 소스 영역을 감싸는 제1 바디 영역; 및 상기 제1 바디 영역 및 드레인 영역을 감싸는 딥웰 영역;을 포함하며, 상기 제1 바디 영역 아래에 위치하는 딥웰 영역의 깊이는 상기 드레인 영역 아래의 딥웰 영역의 깊이와 다르다.
상기 제1 바디 영역 아래에 위치하는 딥웰 영역의 깊이는 상기 드레인 영역 아래의 딥웰 영역의 깊이보다 작은 깊이로 형성될 수 있다.
상기 제1 바디 영역 아래에 위치하는 딥웰 영역 및 상기 드레인 영역 아래의 딥웰 영역은 서로 다른 불순물 농도로 형성될 수 있다.
상기 제1 바디 영역 아래에 위치하는 딥웰 영역은 상기 드레인 영역 아래의 딥웰 영역의 불순물 농도보다 낮을 수 있다.
상기 제1 바디 영역 아래에 위치하는 딥웰 영역은 상기 제1 바디 영역과 정션 영역을 형성할 수 있다.
본 발명의 또 다른 측면에 따른 반도체 소자는 제1 도전형 기판; 상기 기판에 형성되는 소스 및 드레인 영역; 상기 소스 영역을 감싸는 제1 도전형 바디 영역; 상기 드레인 영역 하단에 형성되는 제2 도전형 딥웰; 및 상기 제1 도전형 바디 영역 하단에 형성되는 제2 도전형 바디 영역;을 포함하고, 상기 제2 도전형 바디 영역은 상기 제2 도전형 딥웰과는 상이한 깊이로 형성된다.
상기 제2 도전형 바디 영역은 상기 제2 도전형 딥웰보다 작은 깊이로 형성될 수 있다.
상기 제2 도전형 딥웰 및 제2 도전형 바디 영역은 서로 다른 불순물 농도로 형성될 수 있다.
상기 제2 도전형 바디 영역은 상기 제2 도전형 딥웰의 불순물 농도보다 낮을 수 있다.
상기 제2 도전형 딥웰에 형성되는 제1 도전형 배리드 층;을 더 포함할 수 있다.
상기 제1 도전형 바디 영역 하단에 형성되는 제1 도전형 배리드 층;을 더 포함할 수 있다.
상기 제1 도전형 배리드 층은 상기 제1 도전형 바디 영역의 농도보다 높을 수 있다.
본 발명의 바람직한 실시예에 따른 반도체 소자는 드레인 영역을 포함하는 제2 도전형 딥웰과는 상이한 깊이로 형성되며, 소스 영역을 포함하는 제1 도전형 바디 영역을 완벽하게 감싸도록 형성되는 제2 도전형 바디 영역을 포함함으로써 별도로 두꺼운 에피층 및 배리드 층의 형성 없이 항복 전압을 향상시킬 수 있다는 효과가 있다.
또한, 제2 도전형 바디 영역을 형성함으로써 소스 영역과 제1 도전형 바디 영역 사이의 항복 전압을 증가시킬 뿐만 아니라, 소스 영역 및 제1 도전형 바디 영역을 제1 도전형 기판과 격리시킬 수 있다. 이로 인해, 소스 영역 또는 제1 도전형 바디 영역에 기판 영역보다 높은 퍼텐셜 또는 전압을 인가할 수 있다.
또한, 제2 도전형 바디 영역이 제2 도전형 딥웰보다 작은 깊이로 형성됨으로써, 상기 제2 도전형 바디 영역이 동일한 깊이로 형성된 구조보다 높은 임피던스 경로를 제공할 수 있다.
또한, 상기와 같은 기술 구성을 통해 드레인과 소스간 최대 전압(BVdss)에 영향을 끼치지 않으며 바디 퍼텐셜을 기판의 퍼텐셜보다 증가시킬 수 있다.
또한, 바디 영영과 소스 영역을 같이 연결함으로써 바디 효과(Body Effect)를 제거할 수 있다.
도 1은 본 발명의 제1 예에 따른 반도체 소자를 나타낸 도면,
도 2는 본 발명의 제2 예에 따른 반도체 소자를 나타낸 도면,
도 3은 본 발명의 제3 예에 따른 반도체 소자를 나타낸 도면,
도 4는 본 발명의 제4 예에 따른 반도체 소자를 나타낸 도면,
도 5는 본 발명의 제5 예에 따른 반도체 소자를 나타낸 도면,
도 6은 본 발명의 제6 예에 따른 반도체 소자를 나타낸 도면,
도 7은 본 발명의 제7 예에 따른 반도체 소자를 나타낸 도면, 및
도 8은 본 발명의 제5 및 제7 예에 따른 반도체 소자 형성에 대한 다양한 시뮬레이션 결과를 나타낸 도면이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
공간적으로 상대적인 용어인 아래(below, beneath, lower), 위(above, upper) 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관 관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 아래(below, beneath)로 기술된 소자는 다른 소자의 위(above, upper)에 놓여질 수 있다. 따라서, 예시적인 용어인 아래는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, "제1 도전형" 및 "제2 도전형"이라는 용어는 P 또는 N형과 같이 서로 반대되는 도전형을 가리키며, 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 이하, 본 발명의 일실시예에서는 제1 도전형이 P형이고, 제2 도전형이 N형인 경우를 예시하여 설명한다.
이하, 본 발명의 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 제1 예에 따른 반도체 소자를 나타낸 도면이다.
도 1에 도시된 바와 같이, 본 발명에 적용가능한 제1 예에 따른 반도체 소자는 P형 기판(10) 상에 형성되며, N+ 드레인(25)을 포함하는 N형 딥웰(20); 상기 N형 딥웰(20)의 일 측면의 일부와 접하면서, 상기 N형 딥웰(20) 보다는 작은 깊이로 형성되는 N형 바디 영역(30); 및 상기 N형 바디 영역(30) 내 형성되며, 소스 영역(45)을 포함하는 P형 바디 영역(40);을 포함한다.
도 1에 도시된 바와 같이, N형 바디 영역(30)은 P형 기판(10)과 접하고 있다. 이로 인해 P형 바디 영역(40) 및 소스 영역(45)를 P형 기판(10)으로부터 분리되어 형성된다. 이렇게 함으로써 소스 영역(45)과 P형 기판(10)은 서로 다른 퍼텐셜을 유지할 수 있다. 그리고 N형 바디 영역(30)과 P형 바디 영역(40)이 서로 접하고 있으므로, PN junction 영역이 형성된다고 볼 수 있다.
N형 딥웰(20)은 P형 기판(10) 상에 형성된다. 상기 N형 딥웰(20) 내에는 N+ 드레인 영역(25)이 형성되고, 상기 N+ 드레인 영역의 주변부에는 별도의 N형 드리프트 드레인 확장 영역(Drift Drain Extention Region)(23)이 형성될 수 있다. N형 딥웰(20) 및 N형 드리프트 드레인 확작 영역(23)의 불순물의 농도는 서로 상이할 수 있으며, 일 예로 N형 딥웰(20)의 불순물 농도는 N형 드리프트 드레인 확장 영역(23)의 불순물 농도보다 낮게 형성될 수 있다. 이와 같이 N형 딥웰(20)의 불순물 농도를 낮게 형성함으로써 반도체 소자의 항복 전압을 증가시킬 수 있다.
상기 N형 딥웰(20) 내에는 P형 배리드 층(51)이 형성될 수 있다. 즉, 도 1과 같이 상기 N형 딥웰(20) 내에 P형 배리드 층(51)을 형성시켜 이중 RESURF 구조를 형성하게 되면 P형 배리드 층(51)의 상/하로 복수의 전류 채널이 형성되어 반도체 소자의 온 저항(On Resistance)을 낮게할 수 있다. 도 1에서는 상기 N형 딥웰(20) 내에 P형 배리드 층(51)이 형성되어 있는 구조를 나타내고 있다. 그리고 더 높은 전류량을 확보하기 위해서 상기 P형 배리드 층(51)은 복수 개로 형성하되, 위/아래로 서로 일정 간격 이격되어 형성될 수 있다.
도 1에서는 상기 P형 배리드 층(51)이 기판 표면으로부터 일정 간격 이격되어 형성되는 일 예를 도시하였지만, 반도체 소자 특성에 따라 상기 P형 배리드 층(51)은 LOCOS 영역(60)과 접하거나, 거의 근접하여 형성될 수 있다.
N형 바디 영역(30)은 상기 N형 딥웰(20)의 일 측면의 일부와 접하도록 P형 기판(10) 상에 형성되며, 상기 N형 딥웰(20)과는 상이한 깊이로 형성된다. 바람직하게는, 상기 N형 바디 영역(30)은 상기 N형 딥웰(20)이 형성된 깊이보다는 작은 깊이로 형성된다.
도 1에서 상기 N형 바디 영역(30)의 밑면은 상기 N형 딥웰(20)의 밑면과 동일한 평면 상으로 형성되지 않는다(Not Coplanar). 즉, 평행하게 형성되지 않는다. 다시 말하면, 상기 N형 바디 영역(30)과 P형 바디 영역(40)에 의한 정션 영역이 형성되는데, 상기 정션 영역은 N형 딥웰(20)과 동일한 평면 상에 형성되지 않는다(Not Coplanar).
상기 N형 바디 영역(30)이 균일한 깊이로 구성되도록 도시되었으나, 이는 일 예에 불과하며 상기 N형 바디 영역(30)은 도 3 등과 같이 불균일한 깊이로 구성될 수도 있다.
본 발명에 적용가능한 예에서 상기 N형 바디 영역(30) 및 N형 딥웰(20)의 접촉 영역에는 경계홈(A)이 형성될 수 있다. 구체적으로, 상기 N형 바디 영역(30)의 일 측면의 일부가 상기 N형 딥웰(20)과 접촉하도록 형성됨으로써 상기 N형 바디 영역(30) 및 N형 딥웰(20)의 사이 영역에는 상기 경계홈(A)이 형성될 수 있다.
이와 같이, 축적 영역(바디 영역 및 드리프트 영역 사이) 하단 영역에 N채널 JFET 구성이 형성됨으로써 드레인 소스간 최대 전압(BVdss)을 높게 유지시킬 수 있다.
본 발명에 적용가능한 예에서 상기 N형 딥웰(20)과 N형 바디 영역(30)의 불순물 농도는 서로 다르게 구성될 수 있다. 일 예로, 상기 N형 바디 영역(30)의 불순물 농도는 상기 N형 딥웰(20)의 불순물 농도보다 낮을 수 있다. 상기와 같이 구성함으로써 높은 임피던스(Impedance) 패스를 형성할 수 있다.
상기 예와는 반대로, 상기 N형 바디 영역(30)을 형성하기 위한 별도의 마스크를 활용할 경우 상기 N형 바디 영역(30)의 불순물 농도를 상기 N형 딥웰(20)의 불순물 농도보다 높게 형성할 수 있다. 상기와 같이 구성함으로써 낮은 임피던스 패스를 형성할 수 있다.
P형 바디 영역(40)은 상기 N형 바디 영역(30) 내 형성된다. 바람직하게는, 상기 P형 바디 영역(40)은 상기 N형 바디 영역(30)보다는 작은 깊이로 형성될 수 있다.
또한, 상기 P형 바디 영역(40)은 N+ 소스(45) 및 P+ 픽업 영역(47)를 포함할 수 있다.
이와 같이 본 발명의 일 예에 따른 반도체 소자는 P형 기판(10) 및 P형 바디 영역(40) 사이에 N형 바디 영역(30)이 형성됨으로써 상기 P형 바디 영역(40) 전위를 상기 P형 기판(10)과 다르게 인가할 수 있다. 이로 인하여 N+ 소스(45) 와 P+ 픽업 영역(47)을 동일한 전위로 유지할 수 있으며, 바디 효과(body effect)가 제거되는 효과를 얻을 수 있다. 즉, 상기 P형 바디 영역(40)의 전위가 P형 기판(10) 보다 커지도록 구성할 수 있다.
상기와 같은 반도체 소자는 LOCOS 산화막(60), 게이트 전극(70) 및 살리사이드 영역 등을 추가로 구비하여 N형 LDMOS로 동작할 수 있다. 이를 위해 필요한 공정 및 소자 구성은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다.
도 2는 본 발명의 제2 예에 따른 반도체 소자를 나타낸 도면이다.
도 2에 도시된 바와 같이, 본 발명의 제2 예에 따른 반도체 소자는 제1 예에 따른 반도체 소자에 있어 P형 바디 영역(40) 또는 N형 바디 영역(30)의 일부와 중첩하게 형성되는 P형 배리드 층(52)을 더 포함할 수 있다. 상기 P형 배리드 층(52)은 상기 P형 바디 영역(40)보다 높은 농도로 형성된다. 그 이유는 P형 바디 영역(40) 내의 밑면으로 갈수록 불순물 농도가 낮아짐으로 인해 저항이 높게 되는데, 이로 인해 기생 트랜지스터가 형성될 수 있다. 이를 막기 위해 P형 바디 영역(40)의 하단에 더 높은 농도로 P형 배리드 층(52)을 형성한다.
도 2에서는 상기 P형 배리드 층(52)과 N형 딥웰(20) 내에 형성되는 P형 배리드 층(51)이 동일한 깊이에 형성되는 것으로 도시하였으나, 각 P형 배리드 층(51, 52)이 형성되는 높이는 서로 상이할 수 있으며, 상기 P형 배리드 층(52)은 상기 N형 딥웰(20) 내에 형성되는 P형 배리드 층(51)보다 반도체 소자의 표면에 가깝게(도 2의 경우, 보다 높게), 또는 반도체 소자의 표면으로부터 멀게(도 2의 경우, 보다 낮게) 형성될 수 있다.
도 3은 본 발명의 제3 예에 따른 반도체 소자를 나타낸 도면이다.
도 3에 도시된 바와 같이, 본 발명의 제3 예에 따른 반도체 소자의 N형 바디 영역(30)은 제1 예에 따른 반도체 소자 내 N형 바디 영역(30)과 다른 모양으로 형성될 수 있다. 즉, 본 발명의 제3 예에 따른 반도체 소자 내 N형 바디 영역(30)에 있어, 상기 N형 바디 영역(30)의 저면에는 하나 이상의 홈(B)이 형성될 수 있다.
구체적으로, 제1 예의 N형 바디 영역(30)은 단일한 우물 모양으로 형성되어 저면의 모양이 U자 형태로 형성되나, 제3 예의 N형 바디 영역(30)은 복수 개의 우물이 간격을 두고 형성되어 저면에 하나의 홈(B)이 형성된 W자 형태, 또는 복수 개의 홈(B)이 형성된 물결 무늬 형태로 형성될 수 있다. 이로 인해 N형 드레인 영역(25)과 소스 영역(45) 사이의 리버스 바이어스(reverse-biased) 상태에서 항복 전압 값을 증가시킬 수 있다. 즉, 홈이 형성된 부분으로 인해 P형 바디 영역(40)과 P형 기판(10) 사이의 거리가 다른 위치에 비해 짧아짐으로 인해 공핍 영역(depletion)이 쉽게 확보되기 때문이다.
도 4는 본 발명의 제4 예에 따른 반도체 소자를 나타낸 도면으로, 도 4에 도시된 바와 같이, 본 발명의 제4 예에 따른 반도체 소자에서는 제3 예의 반도체 소자에 추가적으로 P형 바디 영역(40) 또는 N형 바디 영역(30)에 중첩하여 P형 배리드 층이 형성될 수 있다.
이하, 도 5 내지 도 7를 통해 본 발명에 따른 반도체 소자의 다른 적용예에 대하여 상세히 설명한다.
도 5는 본 발명의 제5 예에 따른 반도체 소자를 나타낸 도면이다.
도 5에 도시된 바와 같이, N형 딥웰(20) 및 N형 바디 영역(30)은 일체로 형성될 수 있다. 상기 구성을 보다 상세히 설명하기 위해 도 5에서는 상기와 같은 구성을 형성하기 위한 딥웰 마스크(100)도 함께 도시하였다.
구체적으로, 상기 딥웰 마스크(100)를 이용하여 딥웰 형성을 영역(C) 및 N형 바디 형성을 위한 영역(D)을 열어준다. 이와 같이 구성된 딥웰 마스크(100)를 이용하여 N형 불순물, 예를 들어, 인(P), 비소(As), 안티몬(Sb) 등을 동시에 이온 주입함으로써 N형 딥웰(20) 및 N형 바디 영역(30)을 한번에 동시에 형성할 수 있다. 이로 인해 N형 딥웰(20)은 드레인 영역 하단에도 존재하고 P형 바디 영역(40) 하단에도 존재한다. 편의상 P형 바디 영역(40) 하단에 존재하는 딥웰 영역을 N형 바디 영역(30)으로 명명하였다.
상기 N형 딥웰 영역(20)과 N형 바디 영역(30)의 경계에 존재하는 마스크 패턴에 의해 이온 주입이 제한되며, 이로 인해 상기 N형 딥웰(20) 및 N형 바디 영역(30) 경계 지역에는 경계홈(A)이 형성될 수 있다. 이온 주입 이후 공정에서 확산을 위한 열처리에 의해 서로 만나게 되므로 상기 경계홈(A) 근처의 영역은 N형 딥웰 영역(20)과 N형 바디 영역(30)보다 상대적으로 농도가 낮을 수 있다.
그리고 도 5에 도시된 바와 같이 보다 컴팩트한 소자 면적을 확보하기 위해 N형 딥웰 영역(20) 형성을 위한 공간(C)이 N형 바디 영역(30) 형성을 위한 공간(D)보다 거리가 짧게 정의한다. 이로 인해 그 깊이가 다르게 형성된다. 같은 에너지로 이온 주입했어도 각각의 공간의 거리에 의해 영향을 받는다. 짧은 너비를 갖는 공간에 이온 주입된 영역의 깊이는 상대적으로 넓은 너비를 갖은 공간에 이온 주입된 영역의 깊이보다 짧다. 즉, P형 바디 영역(40) 아래에 위치하는 딥웰 영역 또는 N형 바디 영역(30)의 기판 표면으로부터 깊이는 상기 드레인 아래의 딥웰 영역의 깊이와 다르게 형성되면 더 짧게 형성될 수 있다. 또한 농도도 이와 마찬가지로 짧은 너비를 갖는 공간에 이온 주입된 영역의 농도는 상대적으로 넓은 너비를 갖은 공간에 이온 주입된 영역의 농도보다 낮다. 동일한 도즈로 이온 주입을 하였어도 좁은 공간에 이온 주입되었기 때문에 넓은 공간에 비해 이온 주입량이 상대적으로 적게 분포하기 때문이다. 적게 분포한 만큼 확산된 양도 작아서 보다 낮은 농도를 형성하게 된다.
만약 N형 딥웰 영역(20)과 N형 바디 영역(30)의 경계에 존재하는 마스크 패턴이 없을 경우(도8의 Split-1), N형 딥웰(20)과 N형 바디 영역(30)의 깊이는 동일하게 된다. 그렇게 되면 도5의 실시예보다, P형 바디 영역(40)의 하단에 존재하는 N형 바디 영역(30)이 P형 기판(10) 방향으로 매우 깊게 형성되어 P형 바디 영역(40) 및 P형 기판(10) 사이의 거리가 매우 커지게 되고, 이로 인해 리버스 바이어스(Reverse Vias) 상태에서 P형 바디 영역(40)에서 N형 바디 영역(30) 방향으로 충분한 공핍 영역(depletion region)이 확보되지 않는다. 이로 인해 낮은 전압에서 항복(breakdown)이 일어날 수 있다.
이외 기타 기술 구성에 대해서는 앞에서 상세히 설명한 바, 이하 생략한다.
도 6은 본 발명의 제6 예에 따른 반도체 소자를 나타낸 도면이다.
도 6에 도시된 바와 같이, 본 발명의 제6 예에 따른 반도체 소자는 제5 예에 따른 반도체 소자에 있어 P형 바디 영역(40) 또는 N형 바디 영역(30)의 일부와 중첩하게 형성되는 P형 배리드 층(52)을 더 포함할 수 있다.
도 6에서는 상기 P형 배리드 층(52)과 N형 딥웰(20) 내에 형성되는 P형 배리드 층(51)이 동일한 깊이에 형성되는 것으로 도시하였으나, 각 P형 배리드 층(51, 52)이 형성되는 높이는 서로 상이할 수 있으며, 상기 P형 배리드 층(52)은 상기 N형 딥웰(20) 내에 형성되는 P형 배리드 층(51)보다 반도체 소자의 표면에 가깝게(도 6의 경우, 보다 높게), 또는 반도체 소자의 표면으로부터 멀게(도 6의 경우, 보다 낮게) 형성될 수 있다.
이외 기타 기술 구성에 대해서는 앞에서 상세히 설명한 바, 이하 생략한다.
도 7은 본 발명의 제7 예에 따른 반도체 소자를 나타낸 도면이다.
도 7에 도시된 바와 같이, 딥웰 마스크(100)의 마스크 패턴 D는 단일의 구멍이 아니라 슬릿(Slit, 110)을 이용한 복수 개의 구멍(multiple small openings)으로 형성될 수도 있다.
이때, 상기와 같은 딥웰 마스크(100)를 이용하여 이온 주입을 하게 되면, 도 7과 같이 N형 바디 영역(30)은 복수 개의 우물이 간격을 두고 형성되어 저면에 하나의 홈(B)이 형성된 W자 형태, 또는 복수 개의 홈(B)이 형성된 물결 무늬 형태로 형성될 수 있다. 이러한 모양으로 인한 효과에 대해서는 도8 에서 설명하고자 한다.
이외 기타 기술 구성에 대해서는 앞에서 상세히 설명한 바, 이하 생략한다.
도 8은 본 발명의 제5 및 제7 예에 따른 반도체 소자 형성에 대한 다양한 시뮬레이션 결과를 나타낸 도면이다.
먼저, split-1은 N형 딥웰(20) 및 N형 바디 영역(30)의 경계면에 마스크 패턴이 형성되지 않은 경우이다(첫번째 왼쪽 그림). 그래서 N형 딥웰(20)과 N형 바디 영역(30)의 깊이는 동일하게 된다. 즉, 같은 평면상(Coplanar)에 있게 된다. 그래서 Split-1은 전기장에 대한 시뮬레이션 결과(첫번째 오른쪽 그림)를 살펴보면, LOCOS 영역 아래 뿐만 아니라 P형 바디 영역까지 매우 높은 전기장을 나타내고 있다. 이로 인해 Vd-Id 그래프 그림(오른쪽 그림) 및 Table(맨 오른쪽 아래 그림)에서 보듯이 79V 로 매우 낮은 전압에서 항복 전압이 일어난다.
Split-2는 N형 딥웰(20) 및 N형 바디 영역(30) 경계면에 마스크 패턴을 형성한 경우이다(두번째 왼쪽 그림). 앞의 도 5와 비슷한 경우다. 상기 경우에 대한 시뮬레이션 결과(두번째 중간 그림)를 살펴보면, LOCOS 영역 아래는 전기장이 Split-1 보다 어느 정도 균일해졌지만, 여전히 P형 바디 영역(40) 근처에서 전기장(electric field) 값이 다른 지역보다 매우 진하게 형성되어 있음을 볼 수 있다. 이로 인해 Vd-Id 그래프 그림(오른쪽 그림) 및 Table(맨 오른쪽 아래 그림)에서 보듯이 439V로 목표치보다 낮은, 여전히 낮은 전압에서 항복 현상(breakdown)이 발생되게 된다.
Split-3 내지 Split-6은 N형 딥웰(20) 및 N형 바디 영역(30) 경계면에 마스크 패턴이 존재할 뿐만 아니라. N형 바디 영역(30)위에는 슬릿을 이용한 경우이다. Split-3은 슬릿 간격이 매우 좁고, 여러 개의 슬릿을 사용한 경우이다. 그에 비해 Split-4 또는 Split-5는 슬릿 개수를 줄이고, 슬릿 간격을 넓게 한 것이다. 그리고 Split-6는 경계면에 존재하는 마스크 패턴의 길이를 조정한 것이다. 여기서 Split-3 내지 Split-6은 제7예의 실시예에 나와 있는 바와 같이(도 7 참조), N형 바디 영역(30)은 복수 개의 우물이 간격을 두고 형성되어 저면에 하나의 홈(B)이 형성된 W자 형태, 또는 복수 개의 홈(B)이 형성된 물결 무늬 형태로 형성된 경우이다.
Split-3 내지 Split-6은 도8의 시뮬레이션 결과에서도 반도체 소자 내 전기장 값 분포가 안정적인 것으로부터 확인할 수 있다. Vd-Id 그래프 및 Table 에서 보듯이 Split-3내지 Split-6 모두, 앞의 Split-1 및 2에 비해 드레인 소스간 항복 전압 (BVdss) 값이 760V - 800 V 로 증가된 것을 볼 수 있다. 왜냐하면 N형 바디 영역(30)을 형성하기 위해 복수 개의 슬릿을 형성하게 되면, N형 바디 영역(30)은 슬릿이 없는 경우보다 깊이가 얇게 형성된다. 또한 많은 슬릿을 사용하게 되면 이온 주입 공간이 좁아지게 되어 N형 바디 영역(30)의 불순물 농도는 슬릿을 전혀 사용하지 않는 경우보다 불순물 농도가 낮게 형성되게 된다. 이러한 깊이 및 농도가 작아짐에 따라 P형 바디 영역(40)에서 N형 바디 영역(30) 방향으로 공핍(depletion)영역이 쉽게 확보되어 BVdss 값이 증가하게 된다.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
10: P형 기판 20: N형 딥웰
23: N형 웰 25: N+ 드레인 영역
30: N형 바디 영역 40: P형 바디 영역
45: N+ 소스 47: P+ 픽업 영역
51. 52 : P형 배리드 층
60: LOCOS 산화막
70: 게이트 전극
100: 마스크 110: 슬릿

Claims (20)

  1. 반도체 기판;
    상기 기판에 형성되는 소스 영역 및 드레인 영역;
    상기 소스 영역과 상기 드레인 영역 사이에 형성된 하나의 게이트 전극;
    상기 소스 영역을 감싸는 제1 바디 영역;
    상기 드레인 영역 하단에 형성되는 딥웰 영역; 및
    상기 제1 바디 영역 하단에 위치하며 상기 딥웰 영역의 밑면과 동일 평면상(Co-Planar)이 아닌 제2 바디 영역;을 포함하고,
    상기 제1 바디 영역과 상기 제2 바디 영역은 서로 다른 도전형이며, 상기 제1 바디 영역, 상기 제2 바디 영역, 상기 딥웰 영역 모두 상기 게이트 전극과 중첩되고,
    상기 제2 바디 영역의 저면에 적어도 하나 이상의 홈이 형성되는 것을 특징으로 하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 제2 바디 영역은 상기 딥웰보다 작은 깊이로 형성되는 반도체 소자.
  3. 제 1항에 있어서,
    상기 딥웰 및 제2 바디 영역은, 서로 다른 불순물 농도로 형성되는 반도체 소자.
  4. 제 1항에 있어서,
    상기 제2 바디 영역의 불순물 농도는 높은 임피던스 패스 형성을 위해 상기 딥웰의 불순물 농도보다 낮은 반도체 소자.
  5. 삭제
  6. 반도체 기판;
    상기 기판에 형성되는 소스 영역 및 드레인 영역;
    상기 소스 영역을 감싸는 제1 바디 영역; 및
    상기 제1 바디 영역 및 드레인 영역을 감싸는 딥웰 영역;을 포함하며
    상기 제1 바디 영역 아래에 위치하는 딥웰 영역의 깊이는 상기 드레인 영역 아래의 딥웰 영역의 깊이와 다르고,
    상기 제1 바디 영역 아래에 위치하는 딥웰 영역과 상기 드레인 영역 아래의 딥웰 영역 사이에 경계홈이 형성되고,
    상기 제1 바디 영역 아래에 위치하는 딥웰 영역의 저면에 적어도 하나 이상의 홈이 형성되는 것을 특징으로 하는 반도체 소자.
  7. 제 6항에 있어서,
    상기 제1 바디 영역 아래에 위치하는 딥웰 영역의 깊이는 상기 드레인 영역 아래의 딥웰 영역의 깊이보다 작은 깊이로 형성되는 반도체 소자.
  8. 제 6항에 있어서,
    상기 제1 바디 영역 아래에 위치하는 딥웰 영역 및 상기 드레인 영역 아래의 딥웰 영역은 서로 다른 불순물 농도로 형성되는 반도체 소자.
  9. 제 6항에 있어서,
    상기 제1 바디 영역 아래에 위치하는 딥웰 영역은 상기 드레인 영역 아래의 딥웰 영역의 불순물 농도보다 낮은 반도체 소자.
  10. 제 6항에 있어서,
    상기 제1 바디 영역 아래에 위치하는 딥웰 영역은 상기 제1 바디 영역과 정션 영역을 형성하는 반도체 소자.
  11. 제1 도전형 기판;
    상기 기판에 형성되는 소스 및 드레인 영역;
    상기 소스 영역을 감싸는 제1 도전형 바디 영역;
    상기 드레인 영역 하단에 형성되는 제2 도전형 딥웰;
    상기 제1 도전형 바디 영역 하단에 형성되는 제2 도전형 바디 영역;을 포함하고,
    상기 제2 도전형 바디 영역은 상기 제2 도전형 딥웰과는 상이한 깊이로 형성되고,
    상기 제2 도전형 바디 영역의 상기 기판 표면과 수평한 방향으로의 길이는 상기 제2 도전형 딥웰의 상기 기판 표면과 수평한 방향으로의 길이보다 짧고,
    상기 제2 도전형 바디 영역의 저면에 적어도 하나 이상의 홈이 형성되는 것을 특징으로 하는 반도체 소자.
  12. 제 11항에 있어서,
    상기 제2 도전형 바디 영역은 상기 제2 도전형 딥웰보다 작은 깊이로 형성되는 반도체 소자.
  13. 제 11항에 있어서,
    상기 제2 도전형 딥웰 및 제2 도전형 바디 영역은 서로 다른 불순물 농도로 형성되는 반도체 소자.
  14. 제 11항에 있어서,
    상기 제2 도전형 바디 영역은 상기 제2 도전형 딥웰의 불순물 농도보다 낮은 반도체 소자.
  15. 제 11항에 있어서,
    상기 제2 도전형 딥웰에 형성되는 제1 도전형 배리드 층;을 더 포함하는 반도체 소자.
  16. 제 11항에 있어서,
    상기 제1 도전형 바디 영역 하단에 형성되는 제1 도전형 배리드 층;을 더 포함하는 반도체 소자.
  17. 제 16항에 있어서,
    상기 제1 도전형 배리드 층은 상기 제1 도전형 바디 영역의 농도보다 높은 반도체 소자.
  18. 제 1항에 있어서,
    상기 제1 바디 영역, 상기 제2 바디 영역, 상기 딥웰 영역은 상기 기판 표면의 수직방향으로 상기 게이트 전극과 중첩되는 반도체 소자.
  19. 제 6항에 있어서,
    상기 소스 영역과 상기 드레인 영역 사이에 형성된 게이트 전극;을 더 포함하고, 상기 경계홈은 상기 게이트 전극 아래에 형성되는 반도체 소자.
  20. 삭제
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