TWI709196B - 半導體裝置及其形成方法 - Google Patents

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Abstract

一種半導體裝置的形成方法包括提供半導體基板、於半導體基板中形成第一N型佈植區與第二N型佈植區。第一N型佈植區與第二N型佈植區被半導體基板的一部分隔開。上述方法亦包括於半導體基板中形成第一P型佈植區、對半導體基板進行熱處理製程以於半導體基板中形成P型井區與N型井區。N型井區具有第一部分、第二部分以及第三部分，第三部分位於第一部分與第二部分之間，第三部分的摻雜濃度低於第一部分的摻雜濃度與第二部分的摻雜濃度。

Description

半導體裝置及其形成方法
本發明實施例關於一種半導體裝置，且特別有關於一種橫向擴散金氧半(lateral diffused metal oxide semiconductor，LDMOS)場效電晶體及其形成方法。
半導體裝置已廣泛地使用於各種電子產品中，舉例而言，諸如個人電腦、手機以及數位相機等。半導體裝置的製造通常是藉由在半導體基板上形成絕緣層或介電層、導電層以及半導體層，接著使用微影製程圖案化所形成的各種材料層，藉以在此半導體基板之上形成電路零件及組件。
現有的半導體裝置及其形成方法大抵上可滿足一般需求，然而隨著裝置的微型化，其並非在各方面皆令人滿意。
本發明實施例包括一種半導體裝置的形成方法。上述方法包括提供半導體基板、於上述半導體基板中形成第一N型佈植區與第二N型佈植區。上述第一N型佈植區與上述第二N型佈植區被上述半導體基板的一部分隔開。上述方法亦包括於上述半導體基板中形成第一P型佈植區。上述第一N型佈植區位於上述第二N型佈植區與上述第一P型佈植區之間。上述方法亦包括對上述半導體基板進行熱處理製程以於上述半導體基板中形成P型井區與N型井區。上述N型井區具有第一部分、第二部分以及第三部分，上述第一部分位於上述第三部分與上述P型井區之間，上述第三部分位於上述第一部分與上述第二部分之間，上述第三部分的摻雜濃度低於上述第一部分的摻雜濃度與上述第二部分的摻雜濃度。上述方法亦包括形成閘極介電層於上述半導體基板上，以及形成閘極電極於上述閘極介電層上。上述閘極介電層覆蓋上述P型井區與上述N型井區。
本發明實施例亦包括一種半導體裝置。上述半導體裝置包括半導體基板、位於上述半導體基板中的P型井區與N型井區。上述N型井區相鄰於上述P型井區。上述N型井區具有第一部分、第二部分以及第三部分。上述第一部分位於上述第三部分與上述P型井區之間。上述第三部分位於上述第一部分與上述第二部分之間。上述第三部分的摻雜濃度低於上述第一部分的摻雜濃度與上述第二部分的摻雜濃度。上述半導體裝置亦包括位於上述P型井區中的N型源極區、位於上述N型井區中的N型汲極區、位於上述半導體基板上的閘極介電層以及位於上述閘極介電層上的閘極電極。上述閘極介電層部分覆蓋上述P型井區與上述N型井區。上述N型井區之第三部分與上述N型井區之第一部分之間具有第一界面，且上述第一界面與上述閘極電極的側壁對齊。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本發明實施例敘述了一第一特徵部件形成於一第二特徵部件之上或上方，即表示其可能包含上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦可能包含了有附加特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與第二特徵部件可能未直接接觸的實施例。
應理解的是，額外的操作步驟可實施於所述方法之前、之間或之後，且在所述方法的其他實施例中，部分的操作步驟可被取代或省略。
此外，其中可能用到與空間相關用詞，例如「在…下方」、「下方」、「較低的」、「上方」、「較高的」及類似的用詞，這些空間相關用詞係為了便於描述圖示中一個(些)元件或特徵部件與另一個(些)元件或特徵部件之間的關係，這些空間相關用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相關形容詞也將依轉向後的方位來解釋。
除非另外定義，在此使用的全部用語(包括技術及科學用語)具有與此篇揭露所屬之一般技藝者所通常理解的相同涵義。能理解的是，這些用語，例如在通常使用的字典中定義的用語，應被解讀成具有與相關技術及本發明的背景或上下文一致的意思，而不應以一理想化或過度正式的方式解讀，除非在本發明實施例有特別定義。
以下所揭露之不同實施例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
本發明實施例之半導體裝置的N型井區具有第一部分、第二部分以及位於上述第一部分與上述第二部分之間的第三部分，上述N型井區之第三部分的摻雜濃度低於上述N型井區之第一部分的摻雜濃度與上述N型井區之第二部分的摻雜濃度，因此可提升半導體裝置的崩潰電壓。此外，根據本發明實施例，使用單一佈植罩幕進行離子佈植製程於半導體基板中形成被上述半導體基板之一部分隔開的第一N型佈植區與第二N型佈植區，因此可在不增加佈植罩幕的情況下形成上述N型井區的第一部分、第二部分與第三部分，藉此提升半導體裝置的崩潰電壓而同時不增加半導體裝置的製造成本。
首先，請參照第1A圖，根據本發明一些實施例，提供半導體基板100。半導體基板100可為矽基板，但本發明實施例並非以此為限。在一些實施例中，半導體基板100包括磊晶半導體層。在一些實施例中，半導體基板100可包括單晶基板、多層基板(multi-layer substrate)、梯度基板(gradient substrate)、其他適當之基板或上述之組合。在一些實施例中，半導體基板100為P型半導體基板。舉例而言，P型半導體基板100可包括P型摻質(例如:硼、鋁、鎵、銦、鉈、其他適當之P型摻質或上述之組合)。根據一些實施例，於半導體基板100上形成第一罩幕102。在一些實施例中，第一罩幕102具有第一開口102a與第二開口102b，且半導體基板100的頂表面的一部分經由第一開口102a與第二開口102b露出。
在一些實施例中，如第1A圖所示，第一開口102a與第二開口102b之間具有間距S1，間距S1位於半導體基板100之部分100a之上。當間距S1太大時，可能會導致後文所述之N型佈植區104和106兩區經過熱處理製程後(例如:後文所述之熱處理製程A1)無法連接在一起而降低半導體裝置的效能。在一些實施例中，間距S1小於12微米(例如:間距S1為2至10微米)。
如第1A圖所示，第一開口102a可具有第一寬度W1，第二開口102b可具有第二寬度W2。第一寬度W1可等於、大於或小於寬度W2。當第一寬度W1太大且第二寬度W2太小時，可能會使後續所形成之N型井區(例如:第1K圖中的N型井區114)之摻雜濃度較低的部分太靠近N型汲極區(例如:第1K圖中的N型汲極區130)，這可能會導致電場分布不均勻而降低半導體裝置的效能。在一些實施例中，第一寬度W1與第二寬度W2之間的比值(亦即，W1/W2)為0.2至1。
在一些實施例中，可使用如旋轉塗佈(spin-on coating)之方式形成光阻層於半導體基板100上，接著進行軟烘烤(soft baking)、曝光(exposure)、曝光後烘烤(post exposure baking)以及顯影(developing)等步驟圖案化上述光阻層以形成具有第一開口102a與第二開口102b的第一罩幕102。在一些實施例中，第一罩幕102可由如氧化矽或氮化矽等硬罩幕材料所形成，且形成第一罩幕102的製程可包括沉積製程、微影製程、蝕刻製程、其他適當的製程或上述之組合。
接著，如第1A圖所示，根據一些實施例，於半導體基板100中形成第一N型佈植區104與第二N型佈植區106。於後續的步驟中，第一N型佈植區104與第二N型佈植區106可被用來在半導體基板100中形成N型井區(例如:第1D圖中的N型井區114)，於後文將對此進行詳細說明。
在一些實施例中，第一N型佈植區104與第二N型佈植區106包括N型摻質(例如:氮、磷、砷、銻、鉍、其他適當之N型摻質或上述之組合)。舉例而言，可使用離子佈植製程將前述之N型摻質佈植至半導體基板100中而於半導體基板100中形成第一N型佈植區104與第二N型佈植區106。在一些實施例中，第一罩幕102於上述離子佈植製程中充當佈植罩幕，且上述N型摻質可經由第一罩幕102之第一開口102a與第二開口102b進入半導體基板100中。
在一些實施例中，如第1A圖所示，半導體基板100的部分100a位於第一N型佈植區104與第二N型佈植區106之間。在一些實施例中，第一N型佈植區104與第二N型佈植區106被半導體基板100之部分100a分隔開。
接著，請參照第1B圖，根據一些實施例，移除第一罩幕102。在一些實施例中，第一罩幕102係由光阻所形成，因此可使用如電漿灰化之方式移除第一罩幕102。在一些實施例中，第一罩幕102係由如氧化矽或氮化矽等硬罩幕材料所形成，因此可使用蝕刻製程移除第一罩幕102。
接著，請參照第1B圖，根據一些實施例，於半導體基板100上形成第二罩幕108，第二罩幕108覆蓋第一N型佈植區104與第二N型佈植區106。在一些實施例中，第二罩幕108具有第三開口108a，且半導體基板100的頂表面的一部分經由第三開口108a露出。第二罩幕108的材料與形成方法可相同或類似於前述之第一罩幕102，為了簡明起見，於此將不再詳細說明。
接著，如第1B圖所示，根據一些實施例，於半導體基板100中形成第一P型佈植區110。於後續的步驟中，第一P型佈植區110可被用來在半導體基板100中形成P型井區(例如:第1D圖中的P型井區112)，於後文將對此進行詳細說明。
在一些實施例中，如第1B圖所示，第一N型佈植區104位於第二N型佈植區106與第一P型佈植區110之間。在一些實施例中，如第1B圖所示，第一P型佈植區110的深度可大抵上等於第一N型佈植區104的深度與第二N型佈植區106的深度。
在一些實施例中，第一P型佈植區110包括P型摻質(例如:硼、鋁、鎵、銦、鉈、其他適當之P型摻質或上述之組合)。舉例而言，可使用離子佈植製程將前述之P型摻質佈植至半導體基板100中而於半導體基板100中形成第一P型佈植區110。在一些實施例中，第二罩幕108於上述離子佈植製程中充當佈植罩幕，且上述P型摻質可經由第二罩幕108之第三開口108a進入半導體基板100中。
接著，如第1C圖所示，根據一些實施例，移除第二罩幕108。在一些實施例中，第二罩幕108係由光阻所形成，因此可使用如電漿灰化之方式移除第二罩幕108。在一些實施例中，第二罩幕108係由如氧化矽或氮化矽等硬罩幕材料所形成，因此可使用蝕刻製程移除第二罩幕108。
接著，如第1C圖所示，根據一些實施例，對半導體基板100進行熱處理製程A1，以於半導體基板100中形成P型井區112以及與P型井區112相鄰的N型井區114。在一些實施例中，熱處理製程A1可活化第一P型佈植區110中的P型摻質以及第一N型佈植區104與第二N型佈植區106中的N型摻質。
舉例而言，熱處理製程A1可包括爐管退火製程(furnace annealing process)、其他適當的熱處理製程或上述之組合。在一些實施例中，熱處理製程A1的熱處理溫度為900℃至1250℃，且所對應之熱處理時間為120分鐘至600分鐘。
在一些實施例中，P型井區112的摻雜濃度大於P型半導體基板100的摻雜濃度。舉例而言，P型井區112的摻雜濃度可為1E16至1E18cm-3 。
在一些實施例中，如第1C圖所示，N型井區114具有第一部分114a、第二部分114b以及第三部分114c。在一些實施例中，N型井區114之第一部分114a位於P型井區112與N型井區114之第三部分114c之間，N型井區114之第三部分114c位於N型井區114之第一部分114a與第二部分114b之間。
在一些實施例中，N型井區114之第一部分114a對應於第一N型佈植區104，N型井區114之第二部分114b對應於第二N型佈植區106，N型井區114之第三部分114c對應於半導體基板100之部分100a。如第1C圖所示，N型井區114的第一部分114a與第三部分114c之間可具有第一界面I1，N型井區114的第二部分114b與第三部分114c之間可具有第二界面I2。
在一些實施例中，N型井區114之第三部分114c的摻雜濃度(例如:平均摻雜濃度)低於第一部分114a的摻雜濃度與第二部分114b的摻雜濃度。在一些實施例中，如第1C圖所示，經由熱處理製程A1，第一N型佈植區104與第二N型佈植區106中一部分的N型摻質擴散進入半導體基板100之部分100a中，使得所形成之N型井區114具有高摻雜濃度部分(例如:第一部分114a與第二部分114b)以及位於此些高摻雜濃度部分之間的低摻雜濃度部分(例如:第三部分114c)。
在一些實施例中，由於N型井區114具有低摻雜濃度部分(例如:第三部分114c)以及位於此低摻雜濃度部分兩側的高摻雜濃度部分(例如:第一部分114a與第二部分114b)，使得所形成的半導體裝置(例如:後文所述之半導體裝置10)具有較高的崩潰電壓。舉例而言，N型井區114之第三部分114c的摻雜濃度可為1E16至1E18cm-3 ，N型井區114之第一部分114a的摻雜濃度可為2E16至5E18cm-3 ，N型井區114之第二部分114b的摻雜濃度可為2E16至5E18cm-3 。
承前述，在一些實施例中，用來形成被半導體基板100之部分100a分隔的第一N型佈植區104與第二N型佈植區106的離子佈植製程僅使用單一佈植罩幕(亦即，第一罩幕102)。換句話說，在此些實施例中，不需使用額外的佈植罩幕即可使所形成之N型井區114具有低摻雜濃度部分(例如:第三部分114c)以及位於此低摻雜濃度部分兩側的高摻雜濃度部分(例如:第一部分114a與第二部分114b)，因此可降低半導體裝置的生產成本。
在一些實施例中，經由熱處理製程A1，第一N型佈植區104與第二N型佈植區106中一部分的N型摻質擴散進入半導體基板100之部分100a中而形成N型井區114之第三部分114c，因此N型井區114之第三部分114c的摻雜濃度從第一界面I1與第二界面I2朝向N型井區114之第三部分114c的中心區逐漸下降。舉例而言，在一些實施例中，如第1C圖與1C’圖所示，N型井區114之第三部分114c的摻雜濃度從位置P1與位置P2朝向位置P3逐漸下降至一最小值。在一些實施例中，位置P1位於第一界面I1上，位置P2位於第二界面I2上，位置P1與位置P3之間的距離為Z1，位置P2與位置P3之間的距離為Z2，距離Z1小於或大抵上等於距離Z2(例如:距離Z1與距離Z2之間的比值(亦即，Z1/Z2)為0.3至1)。
如第1C圖所示，N型井區114之第一部份114a可具有深度D1，N型井區114之第二部份114b可具有深度D2，N型井區114之第三部份114c可具有深度D3。在一些實施例中，深度D1與深度D2大於深度D3。在一些實施例中，如第1C圖所示，N型井區114之第三部份114c之深度從第一界面I1與第二界面I2朝向N型井區114之第三部分114c的中心區逐漸縮小。在一些實施例中，N型井區114之第三部份114c具有內凹的底部輪廓。
接著，如第1D圖所示，根據一些實施例，於N型井區114中形成N型摻雜區116。在一些實施例中，N型摻雜區116位於N型井區114之第二部分114b中。N型摻雜區116的摻雜濃度可大於N型井區114之第二部分114b的摻雜濃度。舉例而言，N型摻雜區116的摻雜濃度可為5E17至1E19cm-3 。舉例而言，形成N型摻雜區116的步驟可包括離子佈植製程、熱處理製程、其他適當之製程或上述之組合。
接著，如第1E圖所示，根據一些實施例，於N型井區114中形成N型摻雜區118。N型摻雜區118的摻雜濃度可大於N型井區114之第二部分114b的摻雜濃度並小於N型摻雜區116的摻雜濃度。舉例而言，N型摻雜區118的摻雜濃度可為1E17至8E18cm-3 。舉例而言，形成N型摻雜區118的步驟可包括離子佈植製程、熱處理製程、其他適當之製程或上述之組合。
接著，如第1F圖所示，根據一些實施例，於半導體基板100之頂表面上形成氧化物120a與氧化物120b。在一些實施例中，氧化物120a與氧化物120b可為場氧化物(field oxide)。在一些實施例中，如第1F圖所示，氧化物120a覆蓋N型井區114，氧化物120b覆蓋P型井區112。在一些實施例中，如第1F圖所示，氧化物120a完全覆蓋N型井區114之第三部分114c。在一些實施例中，如第1F圖所示，氧化物120a僅部分覆蓋N型井區114之第一部分114a與第二部分114b。舉例而言，氧化物120a與氧化物120b可為氧化矽，且可使用矽局部氧化法(local oxidation of silicon，LOCOS)形成氧化物120a與氧化物120b。
接著，如第1G圖所示，根據一些實施例，於半導體基板100之頂表面上形成閘極介電層122，並於閘極介電層122上形成閘極電極124。閘極介電層122與閘極電極124可部分覆蓋N型井區114與P型井區112。
如第1G圖所示，閘極電極124可具有側壁124S。在一些實施例中，如第1G圖所示，閘極電極124的側壁124S大抵上與第一界面I1相互對齊且相鄰於摻雜濃度較低的N型井區114之第三部分114c，這可降低在閘極電極124的側壁124S附近的電場，進而提高半導體裝置的崩潰電壓。在一些實施例中，閘極電極124的側壁124S與第一界面I1共平面。
舉例而言，閘極介電層122可由氧化矽、氮化矽、氮氧化矽、高介電常數(high-k)介電材料、其他適當之介電材料或上述之組合所形成。在一些實施例中，閘極介電層122的形成步驟可包括沉積製程、微影製程、蝕刻製程、其他適當之製程或上述之組合。
舉例而言，閘極電極124可由多晶矽、金屬(例如:W、Ti、Al、Cu、Mo、Ni、Pt、其他適當之金屬材料或上述之組合)、金屬合金、金屬氮化物、金屬矽化物、金屬氧化物、其他適當的導電材料或上述之組合所形成。在一些實施例中，閘極電極124的形成步驟可包括沉積製程、微影製程、蝕刻製程、其他適當之製程或上述之組合。
接著，如第1H圖所示，根據一些實施例，於P型井區112中形成P型摻雜區126。P型摻雜區126的摻雜濃度可大於P型井區112的摻雜濃度。舉例而言，P型摻雜區126的摻雜濃度可為1E17至5E18cm-3 。舉例而言，形成P型摻雜區126的步驟可包括離子佈植製程、熱處理製程、其他適當之製程或上述之組合。
接著，如第1I圖所示，根據一些實施例，於閘極介電層122與閘極電極124的側壁上形成閘極側壁間隔物128。舉例而言，閘極側壁間隔物128可由絕緣材料(例如:SiO2 、SiN、SiON、其他適當之絕緣材料或上述之組合)形成。舉例而言，可使用化學氣相沉積製程或其他合適的製程於半導體基板100之頂表面上形成絕緣材料之毯覆層(blanket layer)，接著對上述絕緣材料之毯覆層進行非等向性的(anisotropic)蝕刻而於閘極介電層122與閘極電極124的側壁上形成閘極側壁間隔物128。
接著，如第1J圖所示，根據一些實施例，於N型井區114中形成N型汲極區130，並於P型井區112中形成N型源極區132。在一些實施例中，如第1J圖所示，N型源極區132形成於P型摻雜區126中，N型汲極區130形成於N型摻雜區116中。在一些實施例中，N型源極區132的一部分位於閘極電極124與閘極介電層122的下方。
舉例而言，N型汲極區130的摻雜濃度與N型源極區132的摻雜濃度各自可為5E19至1E21cm-3 。舉例而言，形成N型汲極區130與N型源極區132的步驟可包括離子佈植製程、熱處理製程、其他適當之製程或上述之組合。
在一些實施例中，N型汲極區130的摻雜濃度大於N型摻雜區116的摻雜濃度與N型摻雜區118的摻雜濃度。在一些實施例中，N型摻雜區118圍繞N型汲極區130的側壁與底表面。
接著，如第1K圖所示，根據一些實施例，於P型井區112中形成P型摻雜區134以形成半導體裝置10。在一些實施例中，P型摻雜區134位於P型摻雜區126中，且P型摻雜區134的摻雜濃度大於P型摻雜區126的摻雜濃度。舉例而言，P型摻雜區134的摻雜濃度可為5E19至1E21cm-3 。舉例而言，形成P型摻雜區134的步驟可包括離子佈植製程、熱處理製程、其他適當之製程或上述之組合。在一些實施例中，P型摻雜區134直接接觸N型源極區132。
如第1K圖所示，本發明實施例之半導體裝置10的N型井區114具有低摻雜濃度部分(例如:第三部分114c)以及位於此低摻雜濃度部分兩側的高摻雜濃度部分(例如:第一部分114a與第二部分114b)而可具有較高的崩潰電壓。在一些實施例中，半導體裝置10的崩潰電壓可為80至200伏特。
如第1K圖所示，半導體裝置10的N型井區114的第三部分114c可具有寬度W3。當寬度W3太大時，可能會使N型井區114c濃度太低，增加導通電阻而降低半導體裝置10的效能。在一些實施例中，寬度W3小於10微米(例如:寬度W3為1至8微米)。
綜合上述，根據一些實施例，半導體裝置10的N型井區114具有第一部分114a、第二部分114c以及位於第一部分114a與第二部分114b之間的第三部分114c，N型井區114之第三部分114c的摻雜濃度低於N型井區之第一部分114a的摻雜濃度與N型井區之第二部分114b的摻雜濃度，因此可使半導體裝置10具有較高的崩潰電壓。此外，根據一些實施例，使用單一佈植罩幕(亦即，第一罩幕102)進行離子佈植製程於半導體基板100中形成被半導體基板之一部分100a隔開的第一N型佈植區104與第二N型佈植區106，因此可在不增加佈植罩幕的情況下形成N型井區114的第一部分114a、第二部分114b與第三部分114c而提升半導體裝置10的性能且不增加製造成本。
第2圖繪示出本發明一些實施例之半導體裝置20的剖面圖。半導體裝置20與半導體裝置10的其中一個差異在於半導體裝置20的第一界面I1與閘極電極124的側壁124S橫向分離(laterally spaced apart)。在一些實施例中，如第2圖所示，閘極電極124部分覆蓋N型井區114的第三部分114c。
第3圖繪示出本發明一些實施例之半導體裝置30的剖面圖。半導體裝置30與半導體裝置10的其中一個差異在於半導體裝置30的第二界面I2與閘極電極124的側壁124S相互對齊。在一些實施例中，第二界面I2與閘極電極124的側壁124S共平面。在一些實施例中，如第3圖所示，閘極電極124完全覆蓋N型井區114的第三部分114c。
第4圖繪示出本發明一些實施例之半導體裝置40的剖面圖。半導體裝置40與半導體裝置10的其中一個差異在於半導體裝置40的第一界面I1與閘極電極124的側壁124S橫向分離。在一些實施例中，如第4圖所示，第二界面I2與閘極電極124的側壁124S橫向分離，且閘極電極124完全覆蓋N型井區114的第三部分114c。
第5圖繪示出本發明一些實施例之半導體裝置50的剖面圖。半導體裝置50與半導體裝置10的其中一個差異在於半導體裝置50的第一界面I1與閘極電極124的側壁124S橫向分離。在一些實施例中，如第5圖所示，第二界面I2與閘極電極124的側壁124S橫向分離，且閘極電極124未覆蓋N型井區114的第三部分114c。在一些實施例中，如第5圖所示，第一界面I1可與閘極側壁間隔物128的側壁相互對齊。
綜合上述，根據本發明實施例，半導體裝置的N型井區具有低摻雜濃度部分以及位於此低摻雜濃度部分兩側的高摻雜濃度部分，而可提高崩潰電壓。此外，根據本發明實施例，使用單一佈植罩幕進行離子佈植製程於半導體基板中形成被上述半導體基板之一部分隔開的第一N型佈植區與第二N型佈植區，因此可在不增加佈植罩幕及製造成本的情況下形成上述N型井區的第一部分、第二部分與第三部分。
前述內文概述了許多實施例的特徵部件，使本技術領域中具有通常知識者可以從各個方面更佳地了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明實施例的發明精神與範圍。在不背離本發明實施例的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。另外，雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，且並非所有優點都已於此詳加說明。
10、20、30、40、50:半導體裝置100:半導體基板100a:半導體基板的一部分102:第一罩幕102a:第一開口102b:第二開口104:第一N型佈植區106:第二N型佈植區108:第二罩幕108a:第三開口110:第一P型佈植區112:P型井區114:N型井區114a:N型井區的第一部分114b:N型井區的第二部分114c:N型井區的第三部分116:N型摻雜區118:N型摻雜區120a、120b:氧化物122:閘極介電層124:閘極電極124S:閘極電極的側壁126:P型摻雜區128:閘極側壁間隔物130:N型汲極區132:N型源極區134:P型摻雜區I1:第一界面I2:第二界面A1:熱處理D1、D2、D3:深度P1、P2、P3:位置W1、W2、W3:寬度S1:間距
以下將配合所附圖式詳述本發明實施例。應注意的是，各種特徵部件並未按照比例繪製且僅用以說明例示。事實上，元件的尺寸可能經放大或縮小，以清楚地表現出本發明實施例的技術特徵。 第1A、1B、1C、1D、1E、1F、1G、1H、1I、1J以及1K圖為一系列之製程剖面圖，其繪示出本發明一些實施例之半導體裝置的形成方法。 第1C’圖繪示出本發明一些實施例之N型井區之摻雜濃度曲線圖。 第2圖繪示出本發明一些實施例之半導體裝置的剖面圖。 第3圖繪示出本發明一些實施例之半導體裝置的剖面圖。 第4圖繪示出本發明一些實施例之半導體裝置的剖面圖。 第5圖繪示出本發明一些實施例之半導體裝置的剖面圖。
10:半導體裝置
100:半導體基板
112:P型井區
114:N型井區
114a:N型井區的第一部分
114b:N型井區的第二部分
114c:N型井區的第三部分
116:N型摻雜區
118:N型摻雜區
120a、120b:氧化物
122:閘極介電層
124:閘極電極
124S:閘極電極的側壁
126:P型摻雜區
128:閘極側壁間隔物
130:N型汲極區
132:N型源極區
134:P型摻雜區
I1:第一界面
I2:第二界面
W3:寬度

Claims (16)

  1. 一種半導體裝置的形成方法，包括：提供一半導體基板；於該半導體基板中形成一第一N型佈植區與一第二N型佈植區，其中該第一N型佈植區與該第二N型佈植區被該半導體基板的一部分隔開；於該半導體基板中形成一第一P型佈植區，其中該第一N型佈植區位於該第二N型佈植區與該第一P型佈植區之間；對該半導體基板進行一熱處理製程以於該半導體基板中形成一P型井區與一N型井區，其中該半導體基板經由該熱製程使該第一N型佈植區與該第二N型佈植區中的摻質擴散形成具有一第一部分、一第二部分以及一第三部分的該N型井區，其中該第一部分位於該第三部分與該P型井區之間，該第三部分位於該第一部分與該第二部分之間，且該第三部分的摻雜濃度低於該第一部分的摻雜濃度與該第二部分的摻雜濃度；形成一閘極介電層於該半導體基板上，其中該閘極介電層覆蓋該P型井區與該N型井區；以及形成一閘極電極於該閘極介電層上。
  2. 如申請專利範圍第1項所述之半導體裝置的形成方法，其中於該半導體基板中形成該第一N型佈植區與該第二N型佈植區的步驟包括：形成一第一佈植罩幕於該半導體基板上，其中該第一佈植罩幕具有一第一開口與一第二開口，該第一開口與該第二開口之間具有一間 距；以及經由該第一開口與第二開口將N型摻質佈植至該半導體基板中。
  3. 如申請專利範圍第2項所述之半導體裝置的形成方法，其中於該半導體基板中形成該第一P型佈植區的步驟包括：形成一第二佈植罩幕於該半導體基板上，其中該第二佈植罩幕覆蓋該第一N型佈植區與該第二N型佈植區，且該第二佈植罩幕具有一第三開口；以及經由該第三開口將P型摻質佈植至該半導體基板中。
  4. 如申請專利範圍第2項所述之半導體裝置的形成方法，其中該間距為2至10微米。
  5. 如申請專利範圍第1項所述之半導體裝置的形成方法，其中該N型井區之第一部分與該N型井區之第三部分之間具有一第一界面，該N型井區之第二部分與該N型井區之第三部分之間具有一第二界面，其中該N型井區之第三部分的摻雜濃度從該第一界面與該第二界面朝向該N型井區之第三部分的中心區逐漸降低。
  6. 如申請專利範圍第5項所述之半導體裝置的形成方法，其中該N型井區之第三部分的深度從該第一界面與該第二界面朝向該N型井區之第三部分的中心區逐漸縮小。
  7. 如申請專利範圍第1項所述之半導體裝置的形成方法，其中該N型井區之第三部分的深度小於該N型井區之第一部分的深度與該N型井區之第二部分的深度。
  8. 如申請專利範圍第1項所述之半導體裝置的形成方法，更包括： 於該P型井區中形成一N型源極區；以及於該N型井區之第二部分中形成一N型汲極區。
  9. 如申請專利範圍第8項所述之半導體裝置的形成方法，更包括：於該半導體基板上形成一場氧化物，其中該場氧化物覆蓋該N型井區之第三部分。
  10. 如申請專利範圍第8項所述之半導體裝置的形成方法，更包括：於該P型井區中形成一P型摻雜區，其中該P型摻雜區直接接觸該N型源極區。
  11. 一種半導體裝置，包括：一半導體基板；一P型井區，位於該半導體基板中；一N型井區，位於該半導體基板中且相鄰於該P型井區，其中該N型井區具有一第一部分、一第二部分以及一第三部分，其中該第一部分位於該第三部分與該P型井區之間，該第三部分位於該第一部分與該第二部分之間，且該第三部分的摻雜濃度低於該第一部分的摻雜濃度與該第二部分的摻雜濃度，該第三部分可具有一寬度，其中該寬度小於10微米；一N型源極區，位於該P型井區中；一N型汲極區，位於該N型井區中；一閘極介電層，位於該半導體基板上，其中該閘極介電層部分覆蓋該P型井區與該N型井區；以及 一閘極電極，位於該閘極介電層上，其中該N型井區之第三部分與該N型井區之第一部分之間具有一第一界面，且該第一界面與該閘極電極的一側壁對齊。
  12. 如申請專利範圍第11項所述之半導體裝置，其中該N型井區之第三部分與該N型井區之第二部分之間具有一第二界面，且該N型井區之第三部分的摻雜濃度從該第一界面與該第二界面朝向該N型井區之第三部分的中心區逐漸降低。
  13. 如申請專利範圍第12項所述之半導體裝置，其中該N型井區之第三部分的深度從該第一界面與該第二界面朝向該N型井區之第三部分的中心區逐漸縮小。
  14. 如申請專利範圍第11項所述之半導體裝置，其中該N型井區之第三部分的深度小於該N型井區之第一部分的深度與該N型井區之第二部分的深度。
  15. 如申請專利範圍第11項所述之半導體裝置，更包括：一P型摻雜區位於該P型井區中，其中該P型摻雜區直接接觸該N型源極區。
  16. 如申請專利範圍第11項所述之半導體裝置，更包括：一場氧化物，位於該半導體基板上，其中該場氧化物覆蓋該N型井區之第一部分、該N型井區之第二部分以及該N型井區之第三部分。
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