KR20200131426A - 반도체 소자 및 그 제조 방법 - Google Patents

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KR20200131426A
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Abstract

반도체 소자 및 그 제조 방법이 개시된다. 상기 반도체 소자는, 기판의 표면 부위에 형성된 드리프트 영역과, 상기 드리프트 영역의 표면 부위에 형성된 드레인 영역과, 상기 드리프트 영역의 일측에 형성된 바디 영역과, 상기 바디 영역의 표면 부위에 형성된 소스 영역과, 상기 드레인 영역과 상기 소스 영역 사이에서 상기 드레인 영역에 인접하도록 상기 기판 상에 형성된 필드 구조물과, 상기 드레인 영역과 상기 소스 영역 사이에서 상기 소스 영역에 인접하도록 상기 기판 상에 형성된 게이트 구조물을 포함한다. 상기 게이트 구조물의 일부는 상기 필드 구조물의 일부 상에 배치되며, 상기 필드 구조물은 상기 기판 상에 형성된 필드 플레이트와 상기 필드 플레이트의 측면들 상에 형성된 필드 스페이서들을 포함한다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method of manufacturing the same}
본 발명의 실시예들은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는 LDMOS(laterally diffused metal oxide semiconductor) 소자와 같은 고전압 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로, LDMOS 소자는 전력 스위칭 회로와 같은 응용 회로에 사용될 수 있다. 상기 LDMOS 소자는 게이트 전극과 드레인 영역 사이에 실리콘 산화물로 이루어지는 필드 플레이트를 구비할 수 있으며, 상기 필드 플레이트는 상기 LDMOS 소자의 항복 전압을 증가시키기 위해 사용될 수 있다.
또한, 상기 LDMOS 소자는 상기 게이트 전극 아래에 형성되는 드리프트 영역을 포함할 수 있으며, 상기 필드 플레이트와 상기 드레인 영역은 상기 드리프트 영역 내에 형성될 수 있다. 일 예로서, 상기 필드 플레이트는 LOCOS(local oxidation of silicon) 공정 또는 STI(shallow trench isolation) 공정을 통해 형성될 수 있다.
그러나, 상기와 같이 필드 플레이트를 사용하는 경우 상기 드리프트 영역을 통한 전자들의 이동 거리가 증가하기 때문에 온-저항(Rsp)이 증가되는 단점이 있다.
본 발명의 실시예들은 온-저항을 감소시키고 아울러 항복 전압을 개선할 수 있는 반도체 소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 소자는, 기판의 표면 부위에 형성된 드리프트 영역과, 상기 드리프트 영역의 표면 부위에 형성된 드레인 영역과, 상기 드레인 영역으로부터 이격되도록 형성된 바디 영역과, 상기 바디 영역의 표면 부위에 형성된 소스 영역과, 상기 드레인 영역과 상기 소스 영역 사이에서 상기 드레인 영역에 인접하도록 상기 기판 상에 형성된 필드 구조물과, 상기 드레인 영역과 상기 소스 영역 사이에서 상기 소스 영역에 인접하도록 상기 기판 상에 형성된 게이트 구조물을 포함할 수 있다. 특히, 상기 게이트 구조물의 일부가 상기 필드 구조물의 일부 상에 배치될 수 있으며, 상기 필드 구조물은 상기 기판 상에 형성된 필드 플레이트와 상기 필드 플레이트의 측면들 상에 형성된 필드 스페이서들을 포함할 수 있다.
본 발명의 일부 실시예들에 따르면, 상기 필드 플레이트는 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있다.
본 발명의 일부 실시예들에 따르면, 상기 필드 스페이서들은 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있다.
본 발명의 일부 실시예들에 따르면, 상기 게이트 구조물은, 상기 기판 상에 형성된 게이트 절연막과, 상기 게이트 절연막과 상기 필드 구조물의 일부 상에 형성된 게이트 전극을 포함할 수 있다. 특히, 상기 필드 스페이서들 중에서 상기 게이트 전극 아래에 형성되는 제1 필드 스페이서와 상기 게이트 절연막 사이의 경계 부위는 곡면 형태를 가질 수 있다. 이때, 상기 제1 필드 플레이트와 상기 게이트 절연막은 실리콘 산화물로 이루어질 수 있다.
본 발명의 일부 실시예들에 따르면, 상기 반도체 소자는 상기 소스 영역에 인접하도록 상기 바디 영역의 표면 부위에 형성되는 바디 콘택 영역을 더 포함할 수 있다.
상기 목적을 달성하기 위한 본 발명의 다른 측면에 따른 반도체 소자 제조 방법은, 기판의 표면 부위에 드리프트 영역을 형성하는 단계와, 상기 기판의 표면 부위에 바디 영역을 형성하는 단계와, 상기 드리프트 영역 상에 필드 플레이트와 상기 필드 플레이트의 측면들 상에 배치되는 필드 스페이서들을 포함하는 필드 구조물을 형성하는 단계와, 상기 기판 상에 게이트 구조물을 형성하되 상기 게이트 구조물의 일부가 상기 필드 구조물 상에 위치되고 다른 일부가 상기 바디 영역 상에 위치되도록 하는 단계와, 상기 게이트 구조물과 이격되도록 상기 드리프트 영역의 표면 부위에 드레인 영역을 형성하는 단계와, 상기 게이트 구조물과 인접하도록 상기 바디 영역의 표면 부위에 소스 영역을 형성하는 단계를 포함할 수 있다.
본 발명의 일부 실시예들에 따르면, 상기 필드 플레이트는 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다.
본 발명의 일부 실시예들에 따르면, 상기 필드 스페이서들은 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다.
본 발명의 일부 실시예들에 따르면, 상기 필드 구조물을 형성하는 단계는, 상기 기판 상에 제1 절연막을 형성하는 단계와, 상기 제1 절연막을 패터닝하여 상기 필드 플레이트를 형성하는 단계와, 상기 기판 및 상기 필드 플레이트 상에 제2 절연막을 형성하는 단계와, 이방성 식각 공정을 통해 상기 제2 절연막을 부분적으로 제거하여 상기 필드 플레이트의 측면들 상에 상기 필드 스페이서들을 형성하는 단계를 포함할 수 있다.
본 발명의 일부 실시예들에 따르면, 상기 게이트 구조물을 형성하는 단계는, 상기 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 및 상기 필드 구조물 상에 도전막을 형성하는 단계와, 상기 도전막을 패터닝하여 상기 게이트 절연막 및 상기 필드 구조물의 일부 상에 게이트 전극을 형성하는 단계를 포함할 수 있다. 특히, 상기 필드 구조물을 형성하는 단계는, 상기 기판 상에 절연막을 형성하는 단계와, 상기 절연막을 패터닝하여 상기 필드 플레이트를 형성하는 단계와, 상기 기판 및 상기 필드 플레이트 상에 폴리실리콘막을 형성하는 단계와, 이방성 식각 공정을 통해 상기 폴리실리콘막을 부분적으로 제거하여 상기 필드 플레이트의 측면들 상에 상기 폴리실리콘 스페이서들을 형성하는 단계와, 상기 폴리실리콘 스페이서들을 산화시켜 상기 필드 플레이트의 측면들 상에 상기 필드 스페이서들을 형성하는 단계를 포함할 수 있다. 이때, 상기 게이트 절연막과 상기 필드 스페이서들은 열산화 공정을 통해 동시에 형성될 수 있으며, 상기 필드 스페이서들 중에서 상기 게이트 전극 아래에 형성되는 제1 필드 스페이서와 상기 게이트 절연막 사이의 경계 부위가 곡면 형태로 형성될 수 있다.
본 발명의 일부 실시예들에 따르면, 상기 방법은 상기 소스 영역에 인접하도록 상기 바디 영역의 표면 부위에 바디 콘택 영역을 형성하는 단계를 더 포함할 수 있다.
상술한 바와 같은 본 발명의 실시예들에 따르면, 상기 필드 구조물이 상기 드리프트 영역 상에 형성될 수 있으므로 상기 드리프트 영역을 통한 전자들의 이동 거리가 증가되지 않으며, 이에 따라 상기 반도체 소자의 온-저항을 개선할 수 있다. 또한, 상기 제1 필드 스페이서는 상기 게이트 전극과 상기 필드 플레이트의 모서리 부위 사이에서 전계가 집중되는 것을 방지할 수 있으며, 이에 따라 상기 반도체 소자의 항복 전압이 크게 개선될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 3 내지 도 9는 도 1에 도시된 반도체 소자를 제조하는 방법을 설명하기 위한 개략적인 단면도들이다.
도 10 내지 도 19는 도 2에 도시된 반도체 소자를 제조하는 방법을 설명하기 위한 개략적인 단면도들이다.
이하, 본 발명의 실시예들은 첨부 도면들을 참조하여 상세하게 설명된다. 그러나, 본 발명은 하기에서 설명되는 실시예들에 한정된 바와 같이 구성되어야만 하는 것은 아니며 이와 다른 여러 가지 형태로 구체화될 수 있을 것이다. 하기의 실시예들은 본 발명이 온전히 완성될 수 있도록 하기 위하여 제공된다기보다는 본 발명의 기술 분야에서 숙련된 당업자들에게 본 발명의 범위를 충분히 전달하기 위하여 제공된다.
본 발명의 실시예들에서 하나의 요소가 다른 하나의 요소 상에 배치되는 또는 연결되는 것으로 설명되는 경우 상기 요소는 상기 다른 하나의 요소 상에 직접 배치되거나 연결될 수도 있으며, 다른 요소들이 이들 사이에 개재될 수도 있다. 이와 다르게, 하나의 요소가 다른 하나의 요소 상에 직접 배치되거나 연결되는 것으로 설명되는 경우 그들 사이에는 또 다른 요소가 있을 수 없다. 다양한 요소들, 조성들, 영역들, 층들 및/또는 부분들과 같은 다양한 항목들을 설명하기 위하여 제1, 제2, 제3 등의 용어들이 사용될 수 있으나, 상기 항목들은 이들 용어들에 의하여 한정되지는 않을 것이다.
본 발명의 실시예들에서 사용된 전문 용어는 단지 특정 실시예들을 설명하기 위한 목적으로 사용되는 것이며, 본 발명을 한정하기 위한 것은 아니다. 또한, 달리 한정되지 않는 이상, 기술 및 과학 용어들을 포함하는 모든 용어들은 본 발명의 기술 분야에서 통상적인 지식을 갖는 당업자에게 이해될 수 있는 동일한 의미를 갖는다. 통상적인 사전들에서 한정되는 것들과 같은 상기 용어들은 관련 기술과 본 발명의 설명의 문맥에서 그들의 의미와 일치하는 의미를 갖는 것으로 해석될 것이며, 명확히 한정되지 않는 한 이상적으로 또는 과도하게 외형적인 직감으로 해석되지는 않을 것이다.
본 발명의 실시예들은 본 발명의 이상적인 실시예들의 개략적인 도해들을 참조하여 설명된다. 이에 따라, 상기 도해들의 형상들로부터의 변화들, 예를 들면, 제조 방법들 및/또는 허용 오차들의 변화는 충분히 예상될 수 있는 것들이다. 따라서, 본 발명의 실시예들은 도해로서 설명된 영역들의 특정 형상들에 한정된 바대로 설명되어지는 것은 아니라 형상들에서의 편차를 포함하는 것이며, 도면들에 설명된 요소들은 전적으로 개략적인 것이며 이들의 형상은 요소들의 정확한 형상을 설명하기 위한 것이 아니며 또한 본 발명의 범위를 한정하고자 하는 것도 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(100)는, 기판(102)의 표면 부위에 형성된 드리프트 영역(106)과, 상기 드리프트 영역(106)의 표면 부위에 형성된 드레인 영역(130)과, 상기 드레인 영역(130)으로부터 측방으로 이격되도록 형성된 바디 영역(108)과, 상기 바디 영역(108)의 표면 부위에 형성된 소스 영역(132)과, 상기 드레인 영역(130)과 상기 소스 영역(132) 사이에서 상기 드레인 영역(130)에 인접하도록 상기 기판(102) 상에 형성된 필드 구조물(120)과, 상기 드레인 영역(130)과 상기 소스 영역(132) 사이에서 상기 소스 영역(132)에 인접하도록 상기 기판(102) 상에 형성된 게이트 구조물(128)을 포함할 수 있다. 특히, 상기 게이트 구조물(128)의 일부는 상기 필드 구조물(120)의 일부 상에 배치될 수 있으며, 상기 필드 구조물(120)은 상기 기판(102) 상에 형성된 필드 플레이트(112)와 상기 필드 플레이트(112)의 측면들 상에 형성된 필드 스페이서들(116, 118)을 포함할 수 있다.
상기 기판(102)으로는 P형 기판이 사용될 수 있으며, 또한 선택적으로 상기 기판(102) 상에 P형 에피택시얼층이 구비될 수도 있다. 상기 P형 에피택시얼층이 구비되는 경우, 상기 드리프트 영역(106)과 바디 영역(108)은 상기 P형 에피택시얼층의 표면 부위들에 형성될 수 있다. 또한, 상기 드리프트 영역(106)과 바디 영역(108)은 소자 분리 영역(104)에 의해 정의된 액티브 영역 내에 형성될 수 있다.
상기 드리프트 영역(106)은 상대적으로 낮은 불순물 농도를 갖는 N형 불순물 영역일 수 있으며, 상기 드레인 영역(130)은 상대적으로 높은 불순물 농도를 갖는 고농도 N형 불순물 영역일 수 있다. 아울러, 상기 바디 영역(108)은 P형 불순물 영역일 수 있으며, 상기 소스 영역(132)은 고농도 N형 불순물 영역일 수 있다. 한편, 상기 바디 영역(108)의 표면 부위에는 상기 소스 영역(132)에 인접하도록 바디 콘택 영역(134)이 형성될 수 있다. 일 예로서, 상기 바디 콘택 영역(134)은 고농도 P형 불순물 영역일 수 있다.
상기 게이트 구조물(128)은 상기 기판(102) 상에 형성된 게이트 절연막(122)과 상기 게이트 절연막(122) 및 상기 필드 구조물(120)의 일부 상에 형성된 게이트 전극(124)을 포함할 수 있다. 상기 게이트 전극(124)의 측면들 상에는 게이트 스페이서들(126)이 형성될 수 있다. 상기 게이트 절연막(122)은 실리콘 산화물로 이루어질 수 있으며, 상기 게이트 전극(124)은 불순물 도핑된 폴리실리콘으로 이루어질 수 있다.
본 발명의 일 실시예에 따르면, 상기 필드 플레이트(112)는 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다. 상기 필드 스페이서들(116, 118)은 상기 게이트 전극(112)의 아래에 배치되는 제1 필드 스페이서(116)와 상기 드레인 영역(130)에 인접하게 배치되는 제2 필드 스페이서(118)를 포함할 수 있으며, 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다.
상기 필드 구조물(120)은 상기 반도체 소자(100)의 항복 전압을 증가시키기 위하여 사용될 수 있다. 특히, 상기 필드 구조물(120)이 상기 기판(102) 상에 배치될 수 있으므로 상기 드리프트 영역(106)을 통한 전자들의 이동 거리가 증가되지 않으며, 이에 따라 상기 반도체 소자(100)의 온-저항을 개선할 수 있다. 또한, 상기 제1 필드 스페이서(116)는 상기 게이트 전극(124)과 상기 필드 플레이트(112)의 모서리 부위 사이에서 전계가 집중되는 것을 방지할 수 있으며, 이에 따라 상기 반도체 소자(100)의 항복 전압이 크게 개선될 수 있다.
도시되지는 않았으나, 상기 드레인 영역(130) 상에는 제1 금속 실리사이드층이 형성될 수 있고, 상기 소스 영역(132)과 상기 바디 콘택 영역(134) 상에는 제2 금속 실리사이드층이 형성될 수 있으며, 상기 게이트 전극(124) 상에는 제3 금속 실리사이드층이 형성될 수 있다. 특히, 상기 필드 구조물(120)은 상기 금속 실리사이드층들을 형성하는 동안 상기 드리프트 영역(106) 상에 금속 실리사이드가 형성되는 것을 방지하기 위한 실리사이드 방지 패턴으로서 기능할 수 있다. 예를 들면, 상기 드레인 영역(130), 상기 소스 영역(132), 상기 바디 콘택 영역(134) 및 상기 게이트 전극(124) 상에는 코발트 실리사이드층들이 형성될 수 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 소자(200)는, 기판(202)의 표면 부위에 형성된 드리프트 영역(206)과, 상기 드리프트 영역(206)의 표면 부위에 형성된 드레인 영역(236)과, 상기 드레인 영역(236)으로부터 측방으로 이격되도록 형성된 바디 영역(208)과, 상기 바디 영역(208)의 표면 부위에 형성된 소스 영역(238)과, 상기 드레인 영역(236)과 상기 소스 영역(238) 사이에서 상기 드레인 영역(236)에 인접하도록 상기 기판(202) 상에 형성된 필드 구조물(220)과, 상기 드레인 영역(236)과 상기 소스 영역(238) 사이에서 상기 소스 영역(238)에 인접하도록 상기 기판(202) 상에 형성된 게이트 구조물(234)을 포함할 수 있다. 특히, 상기 게이트 구조물(234)의 일부는 상기 필드 구조물(220)의 일부 상에 배치될 수 있으며, 상기 필드 구조물(220)은 상기 기판(202) 상에 형성된 필드 플레이트(212)와 상기 필드 플레이트(212)의 측면들 상에 형성된 필드 스페이서들(222, 224)을 포함할 수 있다.
상기 게이트 구조물(234)은 상기 기판(202) 상에 형성된 게이트 절연막(226)과 상기 게이트 절연막(226) 및 상기 필드 구조물(220)의 일부 상에 형성된 게이트 전극(230)을 포함할 수 있다. 상기 게이트 전극(230)의 측면들 상에는 게이트 스페이서들(232)이 형성될 수 있다. 상기 게이트 절연막(226)은 실리콘 산화물로 이루어질 수 있으며, 상기 게이트 전극(230)은 불순물 도핑된 폴리실리콘으로 이루어질 수 있다.
상기 바디 영역(208)의 표면 부위에는 상기 소스 영역(238)에 인접하도록 바디 콘택 영역(240)이 형성될 수 있다. 아울러, 도시되지는 않았으나, 상기 드레인 영역(236) 상에는 제1 금속 실리사이드층이 형성될 수 있고, 상기 소스 영역(238)과 상기 바디 콘택 영역(240) 상에는 제2 금속 실리사이드층이 형성될 수 있으며, 상기 게이트 전극(230) 상에는 제3 금속 실리사이드층이 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 필드 플레이트(212)는 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다. 상기 필드 스페이서들(222, 224)은 상기 게이트 전극(230)의 아래에 배치되는 제1 필드 스페이서(222)와 상기 드레인 영역(236)에 인접하게 배치되는 제2 필드 스페이서(224)를 포함할 수 있으며, 실리콘 산화물로 형성될 수 있다. 특히, 도시된 바와 같이 상기 제1 필드 스페이서(222)와 상기 게이트 절연막(226) 사이의 경계 부위는 곡면 형태를 가질 수 있다. 따라서, 상기 게이트 전극(230)과 상기 제1 필드 플레이트(222) 사이에서 전계가 집중되는 것을 방지할 수 있으며, 이에 따라 상기 반도체 소자(200)의 항복 전압이 크게 개선될 수 있다.
도 3 내지 도 9는 도 1에 도시된 반도체 소자를 제조하는 방법을 설명하기 위한 개략적인 단면도들이다.
도 3을 참조하면, 기판(102)의 표면 부위에 액티브 영역을 정의하기 위한 소자 분리 영역(104)을 형성한 후 상기 액티브 영역의 표면 부위들에 드리프트 영역(106)과 상기 드리프트 영역(106)의 일측에 바디 영역(108)을 형성할 수 있다. 도시된 바에 의하면, 상기 바디 영역(108)이 상기 드리프트 영역(106)으로부터 측방으로 소정 간격 이격되어 있으나, 상기 바디 영역(108)은 상기 드리프트 영역(106)의 일측에 접할 수도 있다. 또한, 상기와 다르게, 상기 바디 영역(108)은 상기 드리프트 영역(106) 내에 형성될 수도 있다.
상기 기판(102)으로는 P형 기판이 사용될 수 있으며, 선택적으로 상기 기판(102) 상에는 P형 에피택시얼층이 구비될 수도 있다. 상기 P형 에피택시얼층이 구비되는 경우 상기 드리프트 영역(106)과 상기 바디 영역(108)은 상기 P형 에피택시얼층의 표면 부위들에 형성될 수 있다. 상기 소자 분리 영역들(104)은 실리콘 산화물로 이루어질 수 있으며 얕은 트렌치 소자 분리(shallow trench isolation; STI) 공정을 통해 형성될 수 있다. 상기 드리프트 영역(106)은 이온 주입 공정에 의해 형성된 N형 불순물 영역일 수 있으며, 상기 바디 영역(108)은 이온 주입 공정에 의해 형성된 P형 불순물 영역일 수 있다.
도 4 내지 도 7을 참조하면, 상기 드리프트 영역(106) 상에 필드 플레이트(112)와 상기 필드 플레이트(112)의 측면들 상에 배치되는 필드 스페이서들(116)을 포함하는 필드 구조물(120)을 형성할 수 있다.
예를 들면, 도 4에 도시된 바와 같이 상기 기판(102) 상에 제1 절연막(110)을 형성하고, 도 5에 도시된 바와 같이 상기 제1 절연막(110)을 패터닝함으로써 상기 드리프트 영역(106) 상에 상기 필드 플레이트(112)를 형성할 수 있다. 상기 제1 절연막(110)은 화학 기상 증착 공정을 통해 형성될 수 있으며, 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있다. 이어서, 도 6에 도시된 바와 같이 상기 기판(102)과 상기 필드 플레이트(112) 상에 제2 절연막(114)을 형성하고, 도 7에 도시된 바와 같이 이방성 식각 공정을 통해 상기 제2 절연막(114)을 부분적으로 제거함으로써 상기 필드 플레이트(112)의 측면들 상에 상기 필드 스페이서들(116, 118)을 형성할 수 있다. 상기 제2 절연막(114)은 화학 기상 증착 공정을 통해 형성될 수 있으며, 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있다.
도 8을 참조하면, 상기 기판(102) 상에 게이트 구조물(128)이 형성될 수 있다. 특히, 상기 게이트 구조물(128)의 일부가 상기 필드 구조물(120) 상에 형성되고 다른 일부가 상기 바디 영역(108) 상에 형성될 수 있다.
예를 들면, 상기 기판(102) 상에 게이트 절연막(122)을 형성한 후 상기 게이트 절연막(122)과 상기 필드 구조물(120) 상에 도전막(미도시)을 형성할 수 있다. 이어서, 상기 도전막을 패터닝함으로써 상기 게이트 절연막(122)과 상기 필드 구조물(120)의 일부 상에 게이트 전극(124)을 형성할 수 있다. 상기 게이트 절연막(122)은 열산화 공정을 통해 형성된 실리콘 산화막일 수 있고, 상기 도전막은 화학 기상 증착 공정을 통해 형성된 불순물 도핑된 폴리실리콘막일 수 있다.
또한, 상기 게이트 전극(124)의 측면들 상에는 게이트 스페이서들(126)이 형성될 수 있다. 상기 게이트 스페이서들(126)은 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있으며, 상기 기판(102) 및 상기 게이트 전극(124) 상에 실리콘 산화막 또는 실리콘 질화막을 형성한 후 이방성 식각 공정을 수행함으로써 상기 게이트 전극(124)의 측면들 상에 형성될 수 있다.
도 9를 참조하면, 상기 게이트 구조물(128)과 이격되도록 상기 드리프트 영역(106)의 표면 부위, 즉 상기 필드 구조물(120)과 인접한 상기 드리프트 영역(106)의 표면 부위에 드레인 영역(130)을 형성할 수 있으며, 상기 게이트 구조물(128)과 인접하도록 상기 바디 영역(108)의 표면 부위에 소스 영역(132)을 형성할 수 있다. 예를 들면, 상기 드레인 영역(130)과 상기 소스 영역(132)은 고농도 N형 불순물 영역들일 수 있으며 이온 주입 공정에 의해 동시에 형성될 수 있다.
또한, 상기 소스 영역(132)에 인접하도록 상기 바디 영역(108)의 표면 부위에 바디 콘택 영역(134)을 형성할 수 있다. 예를 들면, 상기 바디 콘택 영역(134)은 고농도 P형 불순물 영역일 수 있으며 이온 주입 공정에 의해 형성될 수 있다. 이어서, 도시되지는 않았으나, 금속 실리사이데이션 공정이 수행될 수 있으며, 이에 의해 상기 드레인 영역(130) 상에 제1 금속 실리사이드층과, 상기 소스 영역(132)과 상기 바디 콘택 영역(134) 상에 제2 금속 실리사이드층 및 상기 게이트 전극(124) 상에 제3 금속 실리사이드층이 형성될 수 있다. 예를 들면, 상기 금속 실리사이데이션 공정에 의해 코발트 실리사이드층들이 형성될 수 있다.
도 10 내지 도 19는 도 2에 도시된 반도체 소자를 제조하는 방법을 설명하기 위한 개략적인 단면도들이다.
도 10을 참조하면, 기판(202)의 표면 부위에 액티브 영역을 정의하기 위한 소자 분리 영역(204)을 형성한 후 상기 액티브 영역의 표면 부위들에 드리프트 영역(206)과 상기 드리프트 영역(206)의 일측에 바디 영역(208)을 형성할 수 있다.
도 11 내지 도 18을 참조하면, 상기 드리프트 영역(206) 상에 필드 플레이트(212)와 상기 필드 플레이트(212)의 측면들 상에 배치되는 필드 스페이서들(222, 224)을 포함하는 필드 구조물(220)을 형성할 수 있다. 또한, 상기 기판(202) 및 상기 필드 구조물(220)의 일부 상에 게이트 절연막(226)과 게이트 전극(230)을 포함하는 게이트 구조물(234)을 형성할 수 있다.
예를 들면, 도 11에 도시된 바와 같이 상기 기판(202) 상에 절연막(210)을 형성하고, 도 12에 도시된 바와 같이 상기 절연막(210)을 패터닝함으로써 상기 드리프트 영역(206) 상에 상기 필드 플레이트(212)를 형성할 수 있다. 상기 절연막(210)은 화학 기상 증착 공정을 통해 형성될 수 있으며, 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있다. 이어서, 도 13에 도시된 바와 같이 상기 기판(202)과 상기 필드 플레이트(212) 상에 도핑되지 않은 폴리실리콘막(214)을 형성하고, 도 14에 도시된 바와 같이 이방성 식각 공정을 통해 상기 폴리실리콘막(214)을 부분적으로 제거함으로써 상기 필드 플레이트(212)의 측면들 상에 폴리실리콘 스페이서들(216, 218)을 형성할 수 있다.
도 15를 참조하면, 열산화 공정을 수행함으로써 상기 기판(202) 상에 실리콘 산화물로 이루어진 게이트 절연막(226)을 형성할 수 있다. 이때, 상기 열산화 공정에 의해 상기 폴리실리콘 스페이서들(216, 218)이 산화될 수 있으며, 이에 의해 상기 필드 플레이트(212)의 측면들 상에 실리콘 산화물로 이루어진 필드 스페이서들(222, 224)이 형성될 수 있다. 특히, 상기 열산화 공정을 수행하는 동안 상기 게이트 절연막(226)과 상기 필드 스페이서들(222, 224)의 경계 부위들이 도시된 바와 같이 곡면 형태로 형성될 수 있다. 상기 필드 스페이서들(222, 224)은 후속하여 형성될 게이트 전극(230)의 아래에 배치되는 제1 필드 스페이서(222)와 후속하여 형성될 드레인 영역(236)에 인접하게 배치되는 제2 필드 스페이서(224)를 포함할 수 있다. 특히, 상기 제1 필드 스페이서(222)와 상기 게이트 절연막(226) 사이의 경계 부위는 곡면 형태를 가질 수 있으므로, 상기 게이트 전극(230)과 상기 제1 필드 플레이트(222) 사이에서 전계가 집중되는 것을 방지할 수 있으며, 이에 따라 상기 반도체 소자(200)의 항복 전압이 크게 개선될 수 있다.
도 16 및 도 17을 참조하면, 상기 게이트 절연막(226)과 상기 필드 구조물(220) 상에 도전막(228)을 형성할 수 있으며, 상기 도전막(228)을 패터닝하여 상기 게이트 절연막(226) 및 상기 필드 구조물(220)의 일부 상에 게이트 전극(230)을 형성할 수 있다.
도 18을 참조하면, 상기 게이트 전극(230)의 측면들 상에 게이트 스페이서들(232)이 형성될 수 있다. 예를 들면, 상기 기판(202) 및 게이트 전극(230) 상에 실리콘 산화막(미도시) 또는 실리콘 질화막(미도시)을 형성한 후 이방성 식각 공정을 수행함으로써 상기 게이트 전극(230)의 측면들 상에 게이트 스페이서들(232)이 형성될 수 있다. 이때, 상기 이방성 식각 공정을 수행하는 동안 상기 드리프트 영역(206) 및 상기 바디 영역(208)의 표면 부위들 상에 형성된 상기 게이트 절연막(226) 부위들이 제거될 수 있다.
도 19를 참조하면, 상기 게이트 구조물(234)과 이격되도록 상기 드리프트 영역(206)의 표면 부위, 즉 상기 필드 구조물(220)과 인접한 상기 드리프트 영역(206)의 표면 부위에 드레인 영역(236)을 형성할 수 있으며, 상기 게이트 구조물(234)과 인접하도록 상기 바디 영역(208)의 표면 부위에 소스 영역(238)을 형성할 수 있다. 또한, 상기 소스 영역(238)에 인접하도록 상기 바디 영역(208)의 표면 부위에 바디 콘택 영역(240)을 형성할 수 있다.
도시되지는 않았으나, 상기 바디 콘택 영역(240)을 형성한 후 금속 실리사이데이션 공정이 수행될 수 있으며, 이에 의해 상기 드레인 영역(236) 상에 제1 금속 실리사이드층과, 상기 소스 영역(238)과 상기 바디 콘택 영역(240) 상에 제2 금속 실리사이드층 및 상기 게이트 전극(230) 상에 제3 금속 실리사이드층이 형성될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 반도체 소자 102 : 기판
104 : 소자 분리 영역 106 : 드리프트 영역
108 : 바디 영역 112 : 필드 플레이트
116, 118 : 필드 스페이서 120 : 필드 구조물
122 : 게이트 절연막 124 : 게이트 전극
126 : 게이트 스페이서 128 : 게이트 구조물
130 : 드레인 영역 132 : 소스 영역
134 : 바디 콘택 영역 200 : 반도체 소자
202 : 기판 204 : 소자 분리 영역
206 : 드리프트 영역 208 : 바디 영역
212 : 필드 플레이트 216, 218 : 폴리실리콘 스페이서
220 : 필드 구조물 222, 224 : 필드 스페이서
226 : 게이트 절연막 230 : 게이트 전극
232 : 게이트 스페이서 234 : 게이트 구조물
236 : 드레인 영역 238 : 소스 영역
240 : 바디 콘택 영역

Claims (16)

  1. 기판의 표면 부위에 형성된 드리프트 영역;
    상기 드리프트 영역의 표면 부위에 형성된 드레인 영역;
    상기 드레인 영역으로부터 이격되도록 형성된 바디 영역;
    상기 바디 영역의 표면 부위에 형성된 소스 영역;
    상기 드레인 영역과 상기 소스 영역 사이에서 상기 드레인 영역에 인접하도록 상기 기판 상에 형성된 필드 구조물; 및
    상기 드레인 영역과 상기 소스 영역 사이에서 상기 소스 영역에 인접하도록 상기 기판 상에 형성된 게이트 구조물을 포함하되,
    상기 게이트 구조물의 일부가 상기 필드 구조물의 일부 상에 배치되며, 상기 필드 구조물은 상기 기판 상에 형성된 필드 플레이트와 상기 필드 플레이트의 측면들 상에 형성된 필드 스페이서들을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 필드 플레이트는 실리콘 산화물 또는 실리콘 질화물로 이루어지는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 필드 스페이서들은 실리콘 산화물 또는 실리콘 질화물로 이루어지는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서, 상기 게이트 구조물은,
    상기 기판 상에 형성된 게이트 절연막; 및
    상기 게이트 절연막과 상기 필드 구조물의 일부 상에 형성된 게이트 전극을 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제4항에 있어서, 상기 필드 스페이서들 중에서 상기 게이트 전극 아래에 형성되는 제1 필드 스페이서와 상기 게이트 절연막 사이의 경계 부위는 곡면 형태를 갖는 것을 특징으로 하는 반도체 소자.
  6. 제5항에 있어서, 상기 제1 필드 플레이트와 상기 게이트 절연막은 실리콘 산화물로 이루어지는 것을 특징으로 하는 반도체 소자.
  7. 제1항에 있어서, 상기 소스 영역에 인접하도록 상기 바디 영역의 표면 부위에 형성되는 바디 콘택 영역을 더 포함하는 것을 특징으로 하는 반도체 소자.
  8. 기판의 표면 부위에 드리프트 영역을 형성하는 단계;
    상기 기판의 표면 부위에 바디 영역을 형성하는 단계;
    상기 드리프트 영역 상에 필드 플레이트와 상기 필드 플레이트의 측면들 상에 배치되는 필드 스페이서들을 포함하는 필드 구조물을 형성하는 단계;
    상기 기판 상에 게이트 구조물을 형성하되 상기 게이트 구조물의 일부가 상기 필드 구조물 상에 위치되고 다른 일부가 상기 바디 영역 상에 위치되도록 하는 단계;
    상기 게이트 구조물과 이격되도록 상기 드리프트 영역의 표면 부위에 드레인 영역을 형성하는 단계; 및
    상기 게이트 구조물과 인접하도록 상기 바디 영역의 표면 부위에 소스 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제8항에 있어서, 상기 필드 플레이트는 실리콘 산화물 또는 실리콘 질화물로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제8항에 있어서, 상기 필드 스페이서들은 실리콘 산화물 또는 실리콘 질화물로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제8항에 있어서, 상기 필드 구조물을 형성하는 단계는,
    상기 기판 상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막을 패터닝하여 상기 필드 플레이트를 형성하는 단계;
    상기 기판 및 상기 필드 플레이트 상에 제2 절연막을 형성하는 단계; 및
    이방성 식각 공정을 통해 상기 제2 절연막을 부분적으로 제거하여 상기 필드 플레이트의 측면들 상에 상기 필드 스페이서들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제8항에 있어서, 상기 게이트 구조물을 형성하는 단계는,
    상기 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 및 상기 필드 구조물 상에 도전막을 형성하는 단계; 및
    상기 도전막을 패터닝하여 상기 게이트 절연막 및 상기 필드 구조물의 일부 상에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제12항에 있어서, 상기 필드 구조물을 형성하는 단계는,
    상기 기판 상에 절연막을 형성하는 단계;
    상기 절연막을 패터닝하여 상기 필드 플레이트를 형성하는 단계;
    상기 기판 및 상기 필드 플레이트 상에 폴리실리콘막을 형성하는 단계;
    이방성 식각 공정을 통해 상기 폴리실리콘막을 부분적으로 제거하여 상기 필드 플레이트의 측면들 상에 상기 폴리실리콘 스페이서들을 형성하는 단계; 및
    상기 폴리실리콘 스페이서들을 산화시켜 상기 필드 플레이트의 측면들 상에 상기 필드 스페이서들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제13항에 있어서, 상기 게이트 절연막과 상기 필드 스페이서들은 열산화 공정을 통해 동시에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제13항에 있어서, 상기 필드 스페이서들 중에서 상기 게이트 전극 아래에 형성되는 제1 필드 스페이서와 상기 게이트 절연막 사이의 경계 부위는 곡면 형태를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제8항에 있어서, 상기 소스 영역에 인접하도록 상기 바디 영역의 표면 부위에 바디 콘택 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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