CN111211171A - 横向扩散金属氧化物半导体装置 - Google Patents

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Abstract

本发明提供了一种横向扩散金属氧化物半导体装置,包括基板、第一栅极结构、及主动区,其中主动区包含漏极区、源极区、主体区、及第二栅极结构。第一栅极结构形成在基板上并超出主动区,并沿第一方向延伸。漏极区设置在第一栅极结构的第一侧的基板中。源极区及主体区设置在第一栅极结构的第二侧的基板中,第一侧与第二侧相对。第二栅极结构设置在源极区及主体区间。

Description

横向扩散金属氧化物半导体装置
技术领域
本发明是关于一种横向扩散金属氧化物半导体(Laterally Diffused MetalOxide Semiconductor,LDMOS)装置。
背景技术
横向扩散金属氧化物半导体(laterally diffused metal oxidesemiconductor,LDMOS)装置是一种在栅极与漏极区之间具有漂移区的晶体管,以避免漏极接面处(基板与漏极区之间的p-n接面处)的高电场。横向扩散金属氧化物半导体装置通常是适用于各种高电压(例如5到200V)的高电压用途中。
为了增加横向扩散金属氧化物半导体装置所适用的范围,需要增加其电性能(例如增加击穿电压、降低导通电阻(on-resistance,Ron)以及增加电流驱动能力)。在一些应用中,需要将横向扩散金属氧化物半导体装置的源极(source)及主体(bulk)电隔绝,传统的方法通常是在源极及主体间设置场氧化物(field oxide)以将其电隔绝,然而这种方法会增加导通电阻,以及增加装置的尺寸。
发明内容
本发明一些实施例提供一种横向扩散金属氧化物半导体装置,包括基板、第一栅极结构、及主动区,其中主动区包含漏极区、源极区、主体区、及第二栅极结构。第一栅极结构形成在基板上,并沿第一方向延伸并超出主动区。漏极区设置在第一栅极结构的第一侧的基板中。源极区设置在第一栅极结构的第二侧的基板中,第一侧与第二侧相对。主体区设置在第一栅极结构的第二侧的基板中。第二栅极结构设置在源极区及主体区间。
在本发明一些实施例的横向扩散金属氧化物半导体装置中,更包括体掺杂区,设置在第一栅极结构的第二侧的基板中,而源极区及主体区设置在体掺杂区中,体掺杂区的电性与主体区的电性相同,且与源极区的电性相反。此外,上述横向扩散金属氧化物半导体装置更包括阱区,设置在第一栅极结构的第一侧的基板中,漏极区设置在阱区中,且上述漏极区及阱区的电性相同。第二栅极结构的一侧与源极区的边缘实质上切齐,且第二栅极结构的另一侧与主体区的边缘实质上切齐。在主体区及源极区间未设置隔离结构。
在本发明一些实施例的横向扩散金属氧化物半导体装置中,第一栅极结构围绕源极区及主体区且超出主动区。上述横向扩散金属氧化物半导体装置更包括另一个源极区,设置在第一栅极结构的第二侧的基板中,主体区设置在源极区之间。上述横向扩散金属氧化物半导体装置更包括另一个第二栅极结构,第二栅极结构分别设置在主体区的两侧,且分别设置在源极区及主体区之间。上述第二栅极结构及主体区沿第一方向排列。此外,第二栅极结构是藉由主体区而互相对称。
附图说明
以下将配合所附图式详述本发明的实施例。应注意的是,依据在业界的标准做法,各种特征并未按照比例绘示且仅用以说明例示。事实上,可任意地放大或缩小元件的尺寸,以清楚地表现出本发明的特征。
图1是本发明一些实施例的半导体装置的俯视图。
图2A是根据本发明一些实施例沿图1的剖面线A-A’绘示的剖面图。
图2B是根据本发明一些实施例沿图1的剖面线B-B’绘示的剖面图。
图2C是根据本发明一些实施例沿图1的剖面线C-C’绘示的剖面图。
图3A是根据本发明一些实施例的半导体装置的剖面图。
图3B是根据本发明一些实施例的半导体装置的剖面图。
附图标号:
1 半导体装置
10、20 阱区
10A 上表面
22 掺杂区
30 基板
100 体掺杂区
101 主动区
102 淡掺杂区
110 源极区
111 源极轻掺杂区
112、122、132 电极
120 主体区
130 漏极区
140、340 第一栅极结构
142、152、342 栅极介电层
144、154、344 导电结构
346 栅极间隔物
150 第二栅极结构
160 场氧化物
342a 薄栅极介电层
342b 厚栅极介电层
A-A’、B-B’、C-C’ 剖面线
具体实施方式
以下公开许多不同的实施方法或是例子来实行所提供的标的的不同特征。当然这些实施例仅用以例示,且不该以此限定本发明的范围。举例来说,在说明书中提到第一特征形成于第二特征之上,其包括第一特征与第二特征是直接接触的实施例,另外也包括于第一特征与第二特征之间另外有其他特征的实施例。此外,在不同实施例中可能使用重复的标号或标示,这些重复仅为了简单清楚地叙述本发明,不代表所讨论的不同实施例及/或结构之间有特定的关系。
此外,其中可能用到与空间相关用词,例如“上”、“下”、“左”、“右"、“上方”、“下方”及类似的用词,这些空间相关用词是为了便于描述图示中一个(些)元件或特征与另一个(些)元件或特征之间的关系,这些空间相关用词包括使用中或操作中的装置的不同方位,以及图式中所描述的方位。当装置被转向不同方位时,则其中所使用的空间相关形容词也将依转向后的方位来解释。
本文所用的术语“约”表示可以基于与目标半导体装置相关的特定技术节点而变化的特定值。基于特定技术节点,术语“约”可以表示在给定的量(如上述数值的10-30%(如±10%、±20%或±30%))内变化的数值。
请参考图1,其是本发明一些实施例的半导体装置1的俯视图。半导体装置1包括阱区10、以及围绕阱区10的阱区20,其中阱区10与阱区20的电性相反。阱区10中设置有体掺杂区100,且体掺杂区100中还设置有两个源极区110及主体区120。此外,阱区10中还设置有主动区101,其中主动区101包含漏极区130,并与体掺杂区100隔开一距离。在源极区110、主体区120、漏极区130上分别设置有电极112、122、132,用以连接半导体装置1外部的电路。应注意的是,在图1中以虚线所表示的区域指的是阱区10的上表面10A下方的区域(于图2A中所绘示)。
在阱区10上还设置有第一栅极结构140以及第二栅极结构150。第一栅极结构140围绕源极区110、主体区120、及第二栅极结构150,其中一部分的第一栅极结构140沿图1中的Y方向(第一方向)延伸。对此部分的第一栅极结构140而言,漏极区130是位于沿Y方向延伸的部分第一栅极结构140的一侧(第一侧),而源极区110及主体区120是位于沿Y方向延伸的部分第一栅极结构140的另一侧(第二侧),且第一栅极结构140沿Y方向延伸的部分横跨主体区120及两个源极区110并超出主动区101。第二栅极结构150是位于源极区110及主体区120间,覆盖部分的源极区110及主体区120(如图1所示),且第一栅极结构140与第二栅极结构150彼此间隔开一距离。应注意的是,上述两个第二栅极结构150与主体区120沿Y方向(第一方向)排列,主体区120位于两个第二栅极结构150之间,且上述两个第二栅极结构150实质上对称于主体区120。
半导体装置1例如可为横向扩散金属氧化物半导体(laterally diffused metaloxide semiconductor,LDMOS)装置。具体来说,在漏极区130与第一栅极结构140会隔开一距离,以形成飘移区,可使电流(未绘示)横向地流经第一栅极结构140下方的通道(未显示)并朝向源极区110流动(如图2A所示)。
阱区10与阱区20例如可为外延层,并且具有相反的的电性。举例来说,阱区10例如为N型掺杂的阱区,而阱区20例如为P型掺杂的阱区。依照掺质浓度,P型掺杂的材料可进一步分类为P++、P+、P、P-、P--型材料。若一材料被称为P型掺杂的材料,则其是以P型掺质所掺杂,并且其可为P++、P+、P、P-、P--型材料的任一者。同样地,N型掺杂的材料可进一步分类为N++、N+、N、N-、N--型掺杂的材料。若一材料被称为N型掺杂的材料,则其是以N型掺质所掺杂,并且其可为N++、N+、N、N-、N--型材料的任一者。
在一些实施例中,体掺杂区100与源极区110、漏极区130的电性相反,且与主体区120的电性相同。举例来说,当体掺杂区为P型掺杂的区域时,源极区110及漏极区130例如可为N+型掺杂的区域,而主体区120例如可为P+型掺杂的区域。举例来说,P型掺杂的区域的掺质浓度可介于1×1017至5×1018cm-3间,且P+型掺杂的区域的掺质浓度可介于5×1019至1×1021cm-3间;N型掺杂的区域的掺质浓度可介于1×1016至5×1018cm-3间,且N+型掺杂的区域的掺质浓度可介于5×1019至1×1021cm-3间。然而,应注意的是,本发明并不以此为限,可根据设计需求,选择合适的掺杂类型及掺杂浓度。
可使用合适的掺质(例如硼或BF2等的P型掺质或例如磷或砷等的N型掺质)对半导体装置1进行注入工艺,以形成阱区10、阱区20、体掺杂区100、源极区110、主体区120、及漏极区130等区域。上述注入工艺可以包括形成掩膜(如光阻)和对掩膜进行图案化,以覆盖并保护特定区域免于注入工艺。举例来说,当在对源极区110及漏极区130进行N+型掺质的注入工艺时,可在主体区120上设置掩膜,以保护主体区120。接着,在对主体区120进行P+型掺质的注入工艺时,可在源极区110及漏极区130上设置掩膜,以保护源极区110及漏极区130。藉此,可得到不同掺杂种类的区域。此外,形成源极区110、主体区120、及漏极区130的注入工艺是在形成体掺杂区100之后所进行。
此外,第一栅极结构140及第二栅极结构150可由相同的工艺所形成,例如藉由氧化工艺、沉积工艺所形成。上述沉积工艺的范例例如为分子束沉积(molecular-beamdeposition,MBD)、原子层沉积(atomic layer deposition,ALD)、等离子体增强化学气相沉积(plasma-enhanced chemical vapor deposition,PECVD)等。此外,第一栅极结构140及第二栅极结构150可包括相同的无机导电材料(例如多晶硅),且第一栅极结构140及第二栅极结构150可同时形成。
接着,请参考图2A及图2B,其分别是根据一实施例,沿图1的剖面线A-A’及B-B’绘示的半导体装置1的剖面图。应注意的是,为了简洁,图1中省略了图2A及图2B的一些元件。
在图2A中,阱区10及阱区20设置在基板30上,体掺杂区100设置在阱区10中,源极区110及主体区120设置在体掺杂区100中,且第一栅极结构140及第二栅极结构150设置在阱区10的上表面10A上。此外,半导体装置1还包括场氧化物160,设置在阱区10及阱区20间,并且一部分的场氧化物160从阱区10的上表面10A露出。在阱区20中还设置有掺杂区22,以设置电连接到基板30的电极(未绘示)。
基板30可以是半导体基板,例如块体(bulk)半导体、绝缘体上半导体(semiconductor-on-insulator,SOI)基板等,其可为掺杂的(如使用P型或N型掺质)。基板30亦可以是晶圆(如硅晶圆)。一般来说,绝缘体上半导体基板包括形成在绝缘层上的一层半导体材料。绝缘层可为如埋藏氧化(buried oxide,BOX)层、氧化硅层等,并且是设置在基板(通常为硅或玻璃基板)上。也可使用其它基板如多层基板(multi-layeredsubstrates)、梯度基板(gradient substrates)、混合晶向基板(hybrid orientationsubstrates)和/或类似基板。在一些实施例中,基板30的半导体材料可以包括硅、锗等元素半导体;包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体;包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP的合金半导体;或上述的组合。
在一些实施例中,基板30的电性与阱区10相反,并且与阱区20相同。举例来说,若基板30为P型掺杂,则阱区10可为N型掺杂,并且阱区20可为P型掺杂,然而本发明并不以此为限。阱区10、阱区20的掺杂深度例如介于1至5μm之间,体掺杂区100的掺杂深度例如介于0.3至1μm之间,且源极区110、主体区120、及漏极区130的掺杂深度分别例如介于0.2至0.5μm之间。此外,源极区110、主体区120、漏极区130的掺杂深度与体掺杂区100的掺杂深度的比例分别介于约0.3至0.8、0.3至0.8、0.3至0.8之间。
第一栅极结构140包括栅极介电层142及导电结构144,且第二栅极结构150包括栅极介电层152及导电结构154,栅极介电层142设置在导电结构144及阱区10的上表面10A间,而栅极介电层152设置在导电结构154及阱区10的上表面10A间。栅极介电层142及栅极介电层152的材料例如为氧化硅、氮化硅或高介电常数材料,例如Ta2O5、HfO2、HSiOx、Al2O3、InO2、La2O3、ZrO2或TaO2等合适的介电材料。导电结构144及导电结构154的材料可包括多晶硅、非晶硅或金属硅化物,例如WSix、TiSix、CoSix、NiSix等合适的导电材料。
可使用相同的掩膜,以合适的工艺(例如氧化工艺、沉积工艺等),在阱区10的上表面10A上设置栅极介电层142及导电结构144、栅极介电层152及导电结构154,因而可节省成本,并降低工艺复杂度。
藉由在阱区10的上表面10A上(源极区110及主体区120间),所有的体掺杂区100通过第一栅极结构140和第二栅极结构150之间的空间连接在一起,而源极区110及主体区120之间被第二栅极结构150和栅极间隔物(未绘示)电隔离,而不需要在源极区110及主体区120间(阱区10中)设置额外的隔离结构,进而可缩短源极区110及主体区120的距离,以降低半导体装置1的尺寸,并降低导通电阻(on-resistance,Ron)、以及增加电流驱动能力。
可使用自对准工艺形成第一栅极结构140及第二栅极结构150。具体来说,在注入掺质以形成源极区110及主体区120后,由于在阱区10上设置有第一栅极结构140及第二栅极结构150,因此所注入的掺质会被第一栅极结构140及第二栅极结构150所阻挡,造成第二栅极结构150的一侧会与主体区120的边缘实质上切齐,且第二栅极结构150的另一侧会与源极区110的边缘实质上切齐。此外,第一栅极结构140的一侧亦会与源极区110的边缘实质上切齐。藉此,可简化工艺,并且降低成本。然而,应注意的是,若在后续工艺中对半导体装置1进行热处理(例如退火工艺),则所注入的掺质会扩散到第一栅极结构140及第二栅极结构150的下方。
由于第二栅极结构150并未设置在剖面线B-B’所经过的部分,因此在图2B中仅绘示第一栅极结构140,而未绘示第二栅极结构150。由于在剖面线B-B’所经过的部分未设置第二栅极结构150,因此在对阱区10进行注入工艺以形成体掺杂区100后,所注入的掺质不会被第二栅极结构150阻挡,因此在剖面线B-B’所经过的部分,体掺杂区100会形成为连续的结构。
请参考图2C,其是根据本发明一些实施例,沿图1的剖面线C-C’所绘示的剖面图。剖面线C-C’通过源极区110及漏极区130,其中漏极区130设置在与体掺杂区100不同的淡掺杂区102中,而淡掺杂区102设置在阱区10中,且体掺杂区100与淡掺杂区102间隔开一距离。因此,可允许在前述栅极结构与漏极区130间形成飘移区。体掺杂区100与淡掺杂区102可具有相反的电性,且漏极区130与淡掺杂区102可具有相同的电性。举例来说,若体掺杂区100掺杂了P型掺质,则淡掺杂区102可掺杂N型掺质,且漏极区130可掺杂N+型掺质。在图2C中,体掺杂区100的掺杂深度比淡掺杂区102的掺杂深度大,举例来说,体掺杂区100的掺杂深度介于0.3至1μm间,而淡掺杂区102的掺杂深度介于0.2至0.8μm间,且体掺杂区100的掺杂深度与淡掺杂区102的掺杂深度间的比例可介于0.2至5间,但本发明并不以此为限,可根据设计需求,选择不同的掺杂深度。
请参考图3A及图3B,其是本发明另一些实施例的半导体装置的剖面图。应注意的是,在图3A及图3B中,第一栅极结构340的结构与前述实施例不同。在图3A中,第一栅极结构340为一阶梯形栅极结构,还包括栅极间隔物346,设置在导电结构344及栅极介电层342的两侧,以提供电绝缘。在一些实施例中,栅极介电层342包含薄栅极介电层342a及厚栅极介电层342b,其中薄栅极介电层342a下方具有源极轻掺杂区111以及体掺杂区100。在图3B中,可在第一栅极结构340及阱区10间设置场氧化物160,且场氧化物160是设置在部分的第一栅极结构340的下方,从而可增加工艺的弹性,并且确保电绝缘。
综上所述,本发明实施例提供了一种横向扩散金属氧化物半导体装置。藉由在主体区以及源极区之间设置第二栅极结构,可不需要在主体区以及源极区之间设置额外的隔离结构,因此可缩短主体区以及源极区间的距离,进而达成缩小半导体装置的尺寸,并且降低导通电阻、以及增加电流驱动能力的功效。
上述内容概述许多实施例的特征,因此任何本领域技术人员,可更加理解本发明的各面向。任何本领域技术人员,可无困难地以本发明为基础,设计或修改其他工艺及结构,以达到与本发明实施例相同的目的及/或得到相同的优点。任何本领域技术人员也应了解,在不脱离本发明的精神及范围内做不同改变、代替及修改,如此等效的创造并没有超出本发明的精神及范围。

Claims (10)

1.一种横向扩散金属氧化物半导体装置,其特征在于,包括:
一基板;
一第一栅极结构,形成在该基板上,沿一第一方向延伸;
一漏极区,设置在该第一栅极结构的一第一侧的该基板中;
一源极区,设置在该第一栅极结构的一第二侧的该基板中,其中该第一侧与该第二侧相对;
一主体区,设置在该第一栅极结构的该第二侧的该基板中;以及
一第二栅极结构,设置在该源极区及该主体区间,其中该第二栅极结构的一侧与该源极区的一边缘实质上切齐,且该第二栅极结构的另一侧与该主体区的一边缘实质上切齐。
2.如权利要求1所述的横向扩散金属氧化物半导体装置,其特征在于,更包括一主动区,其中该主动区包含该漏极区、该源极区、该主体区及该第二栅极结构,且其中该第一栅极结构沿该第一方向延伸并超出该主动区。
3.如权利要求1所述的横向扩散金属氧化物半导体装置,其特征在于,更包括一体掺杂区,设置在该第一栅极结构的该第二侧的该基板中,其中该源极区及该主体区设置在该体掺杂区中,该体掺杂区的电性与该主体区的电性相同,且与该源极区的电性相反。
4.如权利要求1所述的横向扩散金属氧化物半导体装置,其特征在于,更包括一阱区,设置在该第一栅极结构的该第一侧的该基板中,其中该漏极区设置在该阱区中,且该漏极区及该阱区的电性相同。
5.如权利要求1所述的横向扩散金属氧化物半导体装置,其特征在于,该主体区及该源极区间未设置隔离结构。
6.如权利要求1所述的横向扩散金属氧化物半导体装置,其特征在于,该第一栅极结构围绕该源极区及该主体区。
7.如权利要求1所述的横向扩散金属氧化物半导体装置,其特征在于,更包括另一个源极区,设置在该第一栅极结构的该第二侧的该基板中,其中该主体区设置在所述两个源极区之间。
8.如权利要求7所述的横向扩散金属氧化物半导体装置,其特征在于,更包括另一个第二栅极结构,所述两个第二栅极结构分别设置在该主体区的两侧,且分别设置在所述两个源极区及该主体区之间。
9.如权利要求8所述的横向扩散金属氧化物半导体装置,其特征在于,所述两个第二栅极结构及该主体区沿该第一方向排列。
10.如权利要求8所述的横向扩散金属氧化物半导体装置,其特征在于,所述两个第二栅极结构藉由该主体区而互相对称。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113764524A (zh) * 2020-06-04 2021-12-07 新唐科技股份有限公司 半导体结构以及半导体结构的制造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI817285B (zh) * 2021-12-13 2023-10-01 新唐科技股份有限公司 半導體裝置及其形成方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1973376A (zh) * 2004-06-23 2007-05-30 飞思卡尔半导体公司 Ldmos晶体管
CN101339956A (zh) * 2007-07-03 2009-01-07 台湾积体电路制造股份有限公司 半导体装置
US20090020813A1 (en) * 2007-07-16 2009-01-22 Steven Howard Voldman Formation of lateral trench fets (field effect transistors) using steps of ldmos (lateral double-diffused metal oxide semiconductor) technology
CN101625998A (zh) * 2008-07-09 2010-01-13 东部高科股份有限公司 横向双扩散金属氧化物半导体器件及其制造方法
US20110127602A1 (en) * 2009-12-02 2011-06-02 Alpha And Omega Semiconductor Incorporated Dual Channel Trench LDMOS Transistors and BCD Process with Deep Trench Isolation
CN103531630A (zh) * 2012-06-29 2014-01-22 飞思卡尔半导体公司 高击穿电压ldmos器件
US20160155795A1 (en) * 2014-12-02 2016-06-02 Semiconductor Manufacturing International (Shanghai) Corporation Nldmos transistor and fabrication method thereof
CN106898650A (zh) * 2015-12-18 2017-06-27 德克萨斯仪器股份有限公司 具有渐变主体掺杂的ldmos器件

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI606590B (zh) * 2014-01-02 2017-11-21 聯華電子股份有限公司 橫向雙擴散金氧半導體電晶體元件及其佈局圖案

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1973376A (zh) * 2004-06-23 2007-05-30 飞思卡尔半导体公司 Ldmos晶体管
CN101339956A (zh) * 2007-07-03 2009-01-07 台湾积体电路制造股份有限公司 半导体装置
US20090020813A1 (en) * 2007-07-16 2009-01-22 Steven Howard Voldman Formation of lateral trench fets (field effect transistors) using steps of ldmos (lateral double-diffused metal oxide semiconductor) technology
CN101625998A (zh) * 2008-07-09 2010-01-13 东部高科股份有限公司 横向双扩散金属氧化物半导体器件及其制造方法
US20110127602A1 (en) * 2009-12-02 2011-06-02 Alpha And Omega Semiconductor Incorporated Dual Channel Trench LDMOS Transistors and BCD Process with Deep Trench Isolation
CN103531630A (zh) * 2012-06-29 2014-01-22 飞思卡尔半导体公司 高击穿电压ldmos器件
US20160155795A1 (en) * 2014-12-02 2016-06-02 Semiconductor Manufacturing International (Shanghai) Corporation Nldmos transistor and fabrication method thereof
CN106898650A (zh) * 2015-12-18 2017-06-27 德克萨斯仪器股份有限公司 具有渐变主体掺杂的ldmos器件

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113764524A (zh) * 2020-06-04 2021-12-07 新唐科技股份有限公司 半导体结构以及半导体结构的制造方法
CN113764524B (zh) * 2020-06-04 2023-07-04 新唐科技股份有限公司 半导体结构以及半导体结构的制造方法

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