TWI817285B - 半導體裝置及其形成方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 181
- 238000000034 method Methods 0.000 title claims description 38
- 239000000758 substrate Substances 0.000 claims abstract description 35
- 210000000746 body region Anatomy 0.000 claims description 20
- 239000004020 conductor Substances 0.000 claims description 14
- 238000013508 migration Methods 0.000 claims 1
- 230000005012 migration Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 132
- 230000008901 benefit Effects 0.000 description 13
- 239000003989 dielectric material Substances 0.000 description 13
- 230000003647 oxidation Effects 0.000 description 12
- 238000007254 oxidation reaction Methods 0.000 description 12
- 239000000463 material Substances 0.000 description 11
- 229910044991 metal oxide Inorganic materials 0.000 description 11
- 150000004706 metal oxides Chemical class 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 9
- 239000000969 carrier Substances 0.000 description 8
- 238000002955 isolation Methods 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000000407 epitaxy Methods 0.000 description 3
- 229910052738 indium Inorganic materials 0.000 description 3
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 3
- 150000002500 ions Chemical group 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- 229910000967 As alloy Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910000673 Indium arsenide Inorganic materials 0.000 description 2
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 2
- 229910001096 P alloy Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000002248 hydride vapour-phase epitaxy Methods 0.000 description 2
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 2
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000004943 liquid phase epitaxy Methods 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 229910000807 Ga alloy Inorganic materials 0.000 description 1
- 229910005540 GaP Inorganic materials 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000846 In alloy Inorganic materials 0.000 description 1
- CTNCAPKYOBYQCX-UHFFFAOYSA-N [P].[As] Chemical compound [P].[As] CTNCAPKYOBYQCX-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- RNQKDQAVIXDKAG-UHFFFAOYSA-N aluminum gallium Chemical compound [Al].[Ga] RNQKDQAVIXDKAG-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- -1 arsenic aluminum Indium Chemical compound 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005566 electron beam evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- HZXMRANICFIONG-UHFFFAOYSA-N gallium phosphide Chemical compound [Ga]#P HZXMRANICFIONG-UHFFFAOYSA-N 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 150000004678 hydrides Chemical class 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
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- Condensed Matter Physics & Semiconductors (AREA)
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- Manufacturing & Machinery (AREA)
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Abstract
一種半導體裝置包括第一導電類型的半導體基底；位於半導體基底內的第二導電類型區域；位於第二導電類型區域中的飄移區，飄移區具有第一導電類型；與飄移區的第一側相距設置的源極結構；位於第二導電類型區域的頂面上且相應於飄移區的第一側的第一閘極結構；與飄移區的第二側相距設置的汲極結構；位於第二導電類型區域之上且鄰近飄移區的第二側的第二閘極結構，第二閘極結構位於飄移區與汲極結構之間；以及位於第二閘極結構之上的一導電層，且一絕緣層位於第二閘極結構與導電層之間。導電層電性連接汲極結構、第二閘極結構以及飄移區。
Description
本發明係有關於一種半導體裝置及其形成方法，且特別係有關於一種以電子為傳導載子而導通的半導體裝置及其形成方法。
在積體電路(IC)領域中，半導體裝置例如垂直擴散式金屬氧化物半導體(vertically diffused metal oxide semiconductor，VDMOS)裝置及側向擴散式金屬氧化物(laterally diffused metal oxide semiconductor，LDMOS)裝置，已廣泛應用於顯示器驅動IC元件、電源供應器、電力管理、通訊、車用電子或工業控制等多種領域中。以電源管理積體電路為例，LDMOS裝置不僅用於輸出緩衝功率金屬氧化物半導體(output buffer power MOS)，也用於高壓電路邏輯操作(HV circuit logic operation)，而如何製作出適合不同應用需求的LDMOS裝置是一個重要課題。對於LDMOS裝置而言，崩潰電壓(例如汲極源極擊穿電壓，BVdss)和導通電阻(例如特定導通電阻；specific on-resistance)是評估LDMOS裝置的兩個重要的關鍵參數，因此成為
LDMOS裝置的性能指標。
LDMOS裝置依導電類型又可分為N型LDMOS裝置和P型LDMOS裝置。N型LDMOS裝置常用於產品設計，因為它有更好的品質因數(figure of merit，FOM)，其為汲極源極擊穿電壓和導通電阻的函數。由於P型LDMOS裝置是通過電洞載子進行傳導，因此傳輸速度比起以電子進行傳導的N型LDMOS裝置要更慢，如果應用於產品設計，要達到同樣的電性表現，P型LDMOS裝置的占用面積會大於N型LDMOS裝置的占用面積。以在電路設計上要達到同樣的驅動電流為例，P型LDMOS裝置的陣列尺寸大約是N型LDMOS裝置的陣列尺寸的兩倍。然而，P型LDMOS裝置的電路設計較更為簡單，部分產品也逐漸採用P型LDMOS裝置。
因此，雖然現存的半導體裝置可以應付它們原先預定的用途，但目前它們在結構上仍有需要克服的問題。如何改良半導體裝置，以提升半導體裝置的電性又可以顯著減小製程晶片的尺寸，對於相關業者而言實為一重要議題。
本發明的一些實施例係揭示一種半導體裝置，包括具有第一導電類型的一半導體基底；一第二導電類型區域，位於半導體基底內並自半導體基底的頂面向下延伸；一飄移區，位於第二導電類型區域中並自第二導電類型區域的頂面向下延伸，其中飄移區具有第一側與第二側，且飄移區具有第一導電類型；一源極結構，係與飄移區的第一側相距設置，源極結構包括具有第二導電類型的一第一頂摻雜區以及具有第一導電類型的第二頂摻雜區，且第二頂摻
雜區鄰接第一頂摻雜區；一第一閘極結構，相應於飄移區的第一側設置，且位於第二導電類型區域的頂面上；一汲極結構，係與飄移區的相對於第一側的第二側相距設置，汲極結構包括具有第一導電類型的一第三頂摻雜區以及具有第二導電類型的一第四頂摻雜區，且第四頂摻雜區鄰接第三頂摻雜區；一第二閘極結構，位於第二導電類型區域的頂面上，第二閘極結構係鄰近飄移區的第二側，並位於飄移區與汲極結構之間；以及一導電層位於第二閘極結構之上，且一絕緣層位於第二閘極結構與導電層之間。一些實施例中，導電層係電性連接汲極結構、第二閘極結構以及飄移區。
根據本發明的一些實施例，係揭示一種半導體裝置的形成方法，包括提供具有第一導電類型的一半導體基底，半導體基底包含一第二導電類型區域，且第二導電類型區域係自半導體基底的頂面向下延伸；形成一飄移區(drift region)於第二導電類型區域中，飄移區具有第一導電類型且形成有一第一側與一第二側，且飄移區自第二導電類型區域的頂面向下延伸；形成一源極結構和一汲極結構，分別與飄移區的第一側和相對於第一側的第二側相距設置，源極結構包括具有第二導電類型的一第一頂摻雜區以及具有第一導電類型的一第二頂摻雜區，且第二頂摻雜區鄰接第一頂摻雜區，汲極結構包括具有第一導電類型的一第三頂摻雜區以及具有第二導電類型的一第四頂摻雜區，且第四頂摻雜區鄰接第三頂摻雜區；形成一第一閘極結構於第二導電類型區域的頂面上，且第一閘極結構相應於飄移區的第一側；形成一第二閘極結構於第二導電類型區域的頂面上，且第二閘極結構係鄰近飄移區的第二側，並位於飄移區與汲極結構之間；形成一導電層於第二閘極結構之上，其中一絕緣層
位於第二閘極結構上，導電層位於絕緣層上；以及電性連接導電層於汲極結構、第二閘極結構以及飄移區。
100:半導體基底
110:第二導電類型區域
120:飄移區
121,122,123,124,125:飄移部
120-1:飄移區的第一側
120-2:飄移區的第二側
130:場氧化層
1321:第一場氧化部
1322:第二場氧化部
141:第一閘極結構
1412:第一閘極介電層
1414:第一閘極電極
142:第二閘極結構
1422:第二閘極介電層
1424:第二閘極電極
151:第一井區(第二導電類型基體區)
152:第二井區(第一導電類型基體區)
161:第一頂摻雜區
162:第二頂摻雜區
163:第三頂摻雜區
164:第四頂摻雜區
165:第一導電類型重摻雜區
166:第一導電類型重摻雜區
166s:第一導電類型重摻雜區的側壁
170:絕緣層
172:導電層
180:介電層
100a,110a,180a:頂面
190-1:第一導電部
191M:第一導線
191V:第一導孔
192V:第二導孔
193V:第三導孔
190-2:第二導電部
192M:第二導線
194V:第四導孔
195V:第五導孔
196V:第六導孔
190-3:第三導電部
193M:第三導線
197V:第七導孔
198V:第八導孔
R1:第一阻值
R2:第二阻值
A-A’:剖面線
D1:第一方向
D2:第二方向
D3:第三方向
AA:主動區
E1,E2:主動區的側緣
d1,d2:距離
Vg,Vs,Vd,Vp:電壓
Id:電流
S:源極端
D:汲極端
第1~3圖繪示根據本揭露的一些實施例的形成一半導體裝置的示意圖，其中第1圖為本揭露的一些實施例中，一半導體裝置之中間階段的上視圖；第2圖為本揭露的一些實施例中，一半導體裝置之中間階段的剖面示意圖，且第2圖對應第1圖中的剖面線A-A’的位置而繪製；第3圖繪示根據本揭露的一些實施例中，一半導體裝置之中間階段的剖面示意圖，其中第3圖是接續第2圖的製程而形成導電部件的剖面示意圖。
第4圖是根據本揭露的一些實施例之另一種半導體結構的中間階段所對應的剖面示意圖。
第5圖是根據本揭露的一些實施例之又一種半導體結構的中間階段所對應的剖面示意圖。
第6A圖繪示根據本揭露的一些實施例，對應於第5圖的半導體裝置的一種主動區與飄移區的上視圖。
第6B圖繪示根據本揭露的一些實施例，對應於第5圖的半導體裝置的另一種主動區與飄移區的上視圖。
第7圖是根據本揭露的一些實施例之半導體結構的電路結構的示意圖。
以下針對本揭露之半導體裝置及其形成方法作詳細說明。應了解的是，以下之敘述提供了不同的實施例或例子，用於實施本揭露之不同樣態。以下所述特定的元件及排列方式僅為簡單描述本揭露。當然，這些僅用以舉例而非用以限定本揭露之範圍。再者，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在不同的範例中重複參考數字及/或字母。如此重複是為了簡明和清楚，而非用以表示所討論的不同實施例及/或形態之間的關係。
以下描述實施例的一些變化。在不同圖式和說明的實施例中，相似的參考數字被用來標明相似的元件。可以理解的是，在方法的前、中、後可以提供額外的操作，且一些敘述的操作可為了該方法的其他實施例被取代或刪除。
此外，此處可能使用空間上的相關用語，例如「在...下方」、「下方的」、「在...上方」、「上方的」及其他類似的用語可用於此，以便描述如圖所示之一元件或部件與其他元件或部件之間的關係。此空間上的相關用語除了包含圖式繪示的方位外，也包含使用或操作中的裝置的不同方位。裝置可以被轉至其他方位(旋轉90度或其他方位)，則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。
在此，「約」、「大約」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內。在此給定的
數量為大約的數量，意即在沒有特定說明的情況下，仍可隱含「約」、「大約」之含義。
本發明係揭露半導體裝置之實施例，且實施例可被包含於例如微處理器、記憶元件、功率元件及/或其他元件的積體電路(integrated circuit,IC)中，例如可用於輸出緩衝功率金屬氧化物半導體元件(output buffer power Metal-Oxide-Semiconductor(MOS)devices)、或是高壓邏輯電路中。實施例可應用之積體電路也可包含不同的被動和主動微電子元件，例如薄膜電阻器(thin-film resistor)、其他類型電容器例如，金屬-絕緣體-金屬電容(metal-insulator-metal capacitor,MIMCAP)、電感、二極體、金屬氧化物半導體場效電晶體(MOS field-effect transistors)、互補式MOS電晶體、雙載子接面電晶體(bipolar junction transistors,BJTs)、側向擴散式MOS電晶體、高功率MOS電晶體、或其他類型的電晶體。在本發明所屬技術領域中具有通常知識者可以了解的是，也可將實施例的半導體裝置使用於包含其他類型的半導體元件於積體電路之中。
本揭露一些實施例的半導體裝置及其形成方法係提出一種側向擴散式金屬氧化物半導體(laterally diffused metal oxide semiconductor，LDMOS)裝置及其形成方法。實施例的半導體裝置包括相互嵌合的P型側向擴散式金屬氧化物半導體(P-type LDMOS；PLDMOS)元件和N型側向擴散式金屬氧化物半導體(N-type LDMOS；NLDMOS)元件的結構設計，可以維持或僅微增原有裝置尺寸。再者，實施例之半導體裝置是以PLDMOS元件
做為NLDMOS元件的觸發源(trigger source)，並且以電子作為傳導載子以進行內部載子導通(internal carrier conduction)。因此，本揭露一些實施例所提出的半導體裝置在操作行為上是如同一NLDMOS元件，而具有NLDMOS元件之優點，例如可以顯著降低半導體裝置的導通電阻(Ron)以及大幅縮減所需的裝置面積。因此，本揭露之一些實施例的半導體裝置可以同時兼具PLDMOS元件簡單電路設計及NLDMOS元件電路佈局面積小且電性良好的優點，進而提升半導體裝置的電性表現和達到尺寸微小化。
參照第1~3圖，其繪示根據本揭露的一些實施例的形成一半導體裝置的示意圖。第1圖係為本揭露的一些實施例中，一半導體裝置之中間階段的上視圖。第2、3圖係為本揭露的一些實施例中，一半導體裝置之中間階段的剖面示意圖，其中第2、3圖係對應第1圖中的剖面線A-A’的位置而繪製。
請同時參照第1圖和第2圖。根據一些實施例，提供一半導體基底100，且在半導體基底100內或上方形成第二導電類型區域110，其中第二導電類型區域110係自半導體基底100的頂面100a向下延伸。半導體基底100可為元素半導體基底，包括矽(silicon)、鍺(germanium)；或是化合物半導體基底，包括碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)；或是合金半導體基底，包括矽鍺合金(SiGe)、磷砷鎵合金(GaAsP)、砷鋁銦合金(AlInAs)、砷鋁鎵合金(AlGaAs)、砷銦鎵合金(GaInAs)、磷銦鎵合金(GaInP)及/或磷砷銦鎵合金(GaInAsP)或上述材料之組合。
此外，半導體基底100也可以是絕緣層上覆半導體(semiconductor on insulator,SOI)基底。一些實施例中，半導體基底100可為輕摻雜之第一導電類型(例如P型)或第二導電類型(例如N型)之基底。在此實施例中，半導體基底100係具有第一導電類型例如P型，其內部具有P型摻質，例如硼(B)。
後續於第二導電類型區域110內形成井區(例如飄移區和基體區)或摻雜區等，且此些井區和摻雜區並自第二導電類型區域110的頂面110a向下延伸；亦即，前述井區和摻雜區是靠近半導體基底100的頂面100a/第二導電類型區域110的頂面110a的位置。
在一些實施例中，第二導電類型區域110係為一第二導電類型井區(second conductive type well region)，例如N型井區。在高壓裝置應用中，第二導電類型區域110可以是一高壓N型井區。在一些實施例中，第二導電類型區域110可為設置於半導體基底100上的第二導電類型磊晶層(second conductive type epitaxy layer)，例如N型磊晶層(N-epi layer)。
在一些實施例中，上述N型井區(第二導電類型區域110)的形成方法包含離子植入製程和熱驅入(drive in)製程。舉例而言，以N型井區作為第二導電類型區域110時，其摻雜濃度在大約1x1015原子/cm3至大約5x1017原子/cm3的範圍內。
在一些其他的實施例中，上述的N型磊晶層(第二導電類型區域110)可藉由金屬有機物化學氣相沉積法(metal organic chemical vapor deposition，MOCVD)、電漿增強化學氣相沉積法(plasma-enhanced CVD，PECVD)、分子束磊晶法(molecular beam epitaxy滿MBE)、氫化物氣相磊晶法(hydride vapour phase
epitaxy，HVPE)、液相磊晶法(liquid phase epitaxy，LPE)、氯化物氣相磊晶法(chloride-vapor phase epitaxy，Cl-VPE)、其他相似的製程方法、或前述製程方法之組合而形成。
在一些實施例中，參照第1、2圖，係於第二導電類型區域110中形成具有第一導電類型的一飄移區(drift region)120，且飄移區120自第二導電類型區域110的頂面110a向下延伸。第一導電類型例如是P型，此飄移區120內部具有P型摻質例如硼。在一些實施例中，飄移區120可包括複數個飄移部(drift portions)，如第1圖所示之飄移部121、122、123、124和125。此些飄移部121~125分別在第二導電類型區域110的頂面110a沿著第一方向D1(例如X方向)延伸，並且在第二方向D2(例如Y方向)上彼此相距，其中第二方向D2不同於第一方向D1，例如第二方向D2垂直於第一方向D1。在一些實施例中，此些飄移部121~125係彼此平行設置。再者，數個飄移部121~125自第二導電類型區域110的頂面110a沿著第三方向D3向下延伸。
在一些實施例中，飄移區120的佈植劑量例如在大約3.0x1012原子/cm2至大約5.0x1013原子/cm2的範圍內。再者，在一些實施例中，飄移區120摻質的摻雜濃度例如是大約1x1016原子/立方公分(atoms/cm3)至大約5x1018原子/立方公分(atoms/cm3)的範圍內。
在一些實施例中，參照第2圖，於第二導電類型區域110的頂面110a處可形成隔離結構，例如場氧化層(field oxide layer)130。場氧化層130可以包含一個或多個相隔開來的場氧化部。在第2圖之示例中，係繪示一個場氧化部以說明場氧化層130，
但本揭露並不以此為限。再者，參照第1、2圖，在一些實施例中，場氧化層130(第2圖)的兩端可分別對應於主動區AA的兩側緣E1和E2(第1圖)。
在一些實施例中，參照第2圖，場氧化層130係位於飄移區120的上方。第1圖中係省略了場氧化物層130的繪製，以利清楚顯示一些實施例的半導體裝置中飄移區120所包含的多個飄移部121~125的分布和飄移區120相對於其他部件(例如主動區AA以及閘極結構)的配置。
在一些實施例中，場氧化物層130(或場氧化部)係由氧化矽製成，且可以是藉由熱氧化法所形成的矽局部氧化(local oxidation of silicon，LOCOS)隔離部。在一些其他的實施例中，上述場氧化物層130(或場氧化部)可以是藉由蝕刻和沉積製程所形成的淺溝槽隔離(shallow trench isolation，STI)結構。
接著，根據一些實施例，形成場氧化層130之後，進行相關元件的電極製作，例如形成閘極結構。
再參照第1、2圖，在一些實施例中，在第二導電類型區域110的頂面110a上形成第一閘極結構(first gate structure)141以及第二閘極結構(second gate structure)142。在一些實施例中，第一閘極結構141和第二閘極結構142分別相應於飄移區120的第一側120-1和第二側120-2，其中第一側120-1相對於第二側120-2。
在此示例中，第一閘極結構141和第二閘極結構142分別鄰近於飄移區120的第一側120-1和第二側120-2，且第一閘極結構141係覆蓋一部份的飄移區120。亦即第一閘極結構141和飄移區
120各至少有一部分重疊。再者，第二閘極結構142係與飄移區120的該第二側120-2相距設置，如第1、2圖所示。
在一些實施例中，第一閘極結構141包含第一閘極介電層1412以及設置於第一閘極介電層1412上的第一閘極電極1414；第二閘極結構142包含第二閘極介電層1422以及設置於第二閘極介電層1422上的第二閘極電極1424。閘極結構的製造方法例如可通過依序於第二導電類型區域110上毯覆性沈積介電材料層(用以形成第一閘極介電層1412和第二閘極介電層1422)以及位於介電材料層之上的導電材料層(用以形成第一閘極電極1414和第二閘極電極1424)，再藉由微影製程與蝕刻製程將介電材料層及導電材料層分別圖案化，以形成包含閘極介電層及閘極電極的第一閘極結構141和第二閘極結構142。
上述介電材料層的材料(即第一閘極介電層1412和第二閘極介電層1422的材料)可包含氧化矽、氮化矽、氮氧化矽、高介電常數(high-k)的介電材料、前述之組合、或其它合適的介電材料。一些實施例中，介電材料層可藉由化學氣相沉積法(CVD)或旋轉塗佈(spin coating)而形成。上述導電材料層之材料(即第一閘極電極1414和第二閘極電極1424的材料)可為非晶矽、多晶矽、一或多種金屬、金屬氮化物、導電金屬氧化物、前述之組合、或其他合適之導電材料。導電材料層之材料可藉由化學氣相沉積法(CVD)、濺鍍(sputtering)、電阻加熱蒸鍍法、電子束蒸鍍法、或其它合適的沈積方式形成。在一實施例中，係以多晶矽為第一閘極電極1414和第二閘極電極1424的材料。另外，第一閘極結構141和第二閘極結構142可包含設置於閘極結構之兩側側壁上的絕緣間隙物(未繪示)。
再者，在一些實施例中，半導體裝置還包括第一井區151和第二井區152，分別自第二導電類型區域110的頂面110a向下延伸。第一井區151和第二井區152具有相反的導電類型。根據一些實施例中，第一井區151具有第二導電類型例如N型，第二井區152具有第一導電類型例如P型。在此示例中，第一井區151又可稱為第二導電類型基體區151，例如N型基體區(N-body region)，而第二井區152又可稱為第一導電類型基體區152，例如P型基體區(P-body region)。
在一些實施例中，第一井區(/第二導電類型基體區)151係與飄移區120的第一側120-1相隔一距離d1設置。第一閘極結構141的底面(例如第一閘極介電層1412的底面)的一部分的例如是與下方的第二導電類型基體區151的一部分重疊。
在一些實施例中，第二井區(/第一導電類型基體區)152係與飄移區120的第二側120-2相隔一距離d2設置，其中距離d2大於距離d1。第二閘極結構142的底面(例如第二閘極介電層1422的底面)的一部分例如是與下方的第一導電類型基體區152的一部分重疊。
第一井區(或第二導電類型基體區)151和第二井區(或第一導電類型基體區)152的形成方法例如包含離子植入製程和熱驅入(drive in)製程。可相對於半導體基底100傾斜一適當角度，以進行離子植入製程。在一些實施例中，第一井區(或第二導電類型基體區)151和第二井區(或第一導電類型基體區)152的摻雜濃度係大於第二導電類型區域110的摻雜濃度。在一些實施例中，第二導電類型基體區151和第一導電類型基體區152的摻雜濃度是在大約
5x1016原子/cm3至大約5x1018原子/cm3的範圍內。
根據一些實施例，在形成第一井區(或第二導電類型基體區)151和第二井區(或第一導電類型基體區)152之後，可進行半導體裝置的源極和汲極的相關頂摻雜區的製作。根據此實施例，係在第一井區(或第二導電類型基體區151)中形成半導體裝置之源極結構的兩個相反導電類型的頂摻雜區(亦即下面所述的第一頂摻雜區161和第二頂摻雜區162)，以及在第一導電類型基體區152中形成半導體裝置之汲極結構的兩個相反導電類型的頂摻雜區(亦即下面所述之第三頂摻雜區163和第四頂摻雜區164)。
參照第1、2圖，在一些實施例中，係在第一井區(或第二導電類型基體區)151中形成第一頂摻雜區(first top doping region)161和第二頂摻雜區(second top doping region)162，且第一頂摻雜區161和第二頂摻雜區162係自第二導電類型區域110的頂面110a向下延伸。在此示例中，第一頂摻雜區161具有第二導電類型例如N型，第二頂摻雜區162具有第一導電類型例如P型。實施例之源極結構係包括第一頂摻雜區161和第二頂摻雜區162。
再者，根據一些實施例，第二頂摻雜區162係與飄移區120的第一側120-1相距設置，且第二頂摻雜區162亦與第一閘極結構141下方的第二導電類型基體區151的側壁相隔一距離，如第2圖所示。
在一些實施例中，係在第二井區(或第一導電類型基體區)152中形成第三頂摻雜區(third top doping region)163和第四頂摻雜區(fourth top doping region)164，且第三頂摻雜區163和第四頂摻雜區164係自第二導電類型區域110的頂面110a向下延
伸。在此示例中，第三頂摻雜區163具有第一導電類型例如P型，第四頂摻雜區164具有第二導電類型例如N型。實施例之汲極結構係包括第三頂摻雜區163和第四頂摻雜區164，其中第二閘極結構142位於飄移區120與汲極結構之間。
再者，根據一些實施例，第四頂摻雜區164係與飄移區120的第二側120-2相距設置，且第四頂摻雜區164亦與第二閘極結構142下方的第一導電類型基體區152的側壁相隔一距離，如第2圖所示。
再者，在一些實施例中，上述頂摻雜區例如第一頂摻雜區161、第二頂摻雜區162、第三頂摻雜區163和第四頂摻雜區164，其形成方法可包含離子植入製程和熱驅入(drive in)製程、或是其他合適之製程。
雖然在此示例中，是在第二導電類型基體區151中形成第一頂摻雜區161和第二頂摻雜區162做實施例之說明，但是本揭露並不以此為限。在一些其他的實施例中，例如非高壓操作的半導體裝置，可以在第二導電類型區域110具有足夠的第二導電類型摻質(例如N型摻質)的摻雜濃度的情況下，省略第二導電類型基體區151的製作。
根據本揭露的一些實施例，半導體裝置還包括形成一導電層172，且此導電層172與上述之汲極結構(包含上述之第三頂摻雜區163和第四頂摻雜區164)、第二閘極結構142以及飄移區120電性連接。
在一些實施例中，飄移區120具有第一阻值(R1)，導電層172係包含摻雜的多晶矽並具有第二阻值(R2)。在操作實施例所
提出的半導體裝置時，當第一閘極結構141的閘極電壓(Vg)為0V時，半導體裝置導通(turn-on)(以電子為載體)，電流係自源極結構(包含上述之第一頂摻雜區161和第二頂摻雜區162)而流向汲極結構(包含上述之第三頂摻雜區163和第四頂摻雜區164)。在本揭露的一些實施例中，可以依據半導體裝置的飄移區120的第一阻值(R1)和導電層172的第二阻值(R2)的比例，而調整第二閘極結構142在第一閘極結構141的Vg=0V時所得到的分壓(Vp)，以使半導體裝置導通。當第一閘極結構141的閘極電壓(Vg)等於電源電壓(Vdd)時，第二閘極結構142所得到的分壓(Vp)相當低甚至等於零，此時半導體裝置關閉(turn-off)，沒有電流流動。
上述第一阻值(R1)和第二阻值(R2)的相對大小並沒有特別限制，第一阻值(R1)可以大於、等於或小於上述之第二阻值(R2)，只要第一阻值(R1)和第二阻值(R2)的比例使得第一閘極結構141的電壓Vg=0V時，第二閘極結構142可以得到適當的分壓(Vp)以導通半導體裝置，則皆屬實施例可應用之範圍，本揭露對此並不多作限制。
在一些實施例中，導電層172的形成可通過在第一閘極結構141和第二閘極結構142上沉積一絕緣層170，並且可對此絕緣層170進行緻密化(densify)的處理。在一些實施例中，絕緣層170係覆蓋第二導電類型區域110的頂面110a、第一閘極結構141以及第二閘極結構142。絕緣層170的材料例如是四乙氧基矽烷(tetraethoxysilane，TEOS)，或是其他合適的材料。然後，於絕緣層170上方形成未摻雜的多晶矽(undoped-polysilicon)材料，並藉由微影和蝕刻製程對其進行圖案化，以形成未摻雜的多晶矽層。
其中，此未摻雜的多晶矽層、下方的絕緣層170以及第二閘極結構142(其第二閘極電極1424)則形成一電容結構。之後，在一些實施例中，係通過一光罩以對未摻雜的多晶矽層進行離子佈植而形成摻雜部。此摻雜部係可作為一些實施例中半導體裝置的導電層172。而對於未摻雜的多晶矽層進行離子佈植的濃度，以能使應用之半導體裝置達到所需的第二阻值(R2)之大小即可。
再者，雖然實施例之圖式中係以導電層172位於第二閘極結構142的正上方為例作說明，但本揭露並不以此為限，導電層172的位置可以是在絕緣層170上的其他位置，例如可以位於相對於第三頂摻雜區163的上方或是其他部件的上方，並通過適當的導線/導孔配置和連接亦可完成導電層172與汲極結構、第二閘極結構142以及飄移區120的電性連接。
參照第3圖，根據一些實施例，半導體裝置還包括在飄移區120中形成一第一導電類型重摻雜區165，例如P型重摻雜區(P+ doping region)。第一導電類型重摻雜區165可以自第二導電類型區域110的頂面110a向下延伸，或是位於場氧化層130的下方。在第3圖之示例中，第一導電類型重摻雜區165係位於場氧化層130的下方。
第3圖繪示根據本揭露的一些實施例中，一半導體裝置之中間階段的剖面示意圖，其中第3圖係接續第2圖的製程而形成導電部件的剖面示意圖。
參照第3圖，根據一些實施例，於絕緣層170上方形成一介電層180以覆蓋導電層172，並且形成所需的導電部件，以完成實施例之半導體裝置中相關元件的電性連接。在一些實施例中，上
述導電部件例如是內連線結構，包括位於介電層180和絕緣層170內的多個導孔以及位於介電層180上方的多條導線。
一些實施例中，介電層180可為單層介電材料層，或是包含由兩種或兩種以上的介電材料所形成的多層結構。為簡化圖式，在此係繪示單層介電材料的介電層180，以利清楚說明。介電層180的介電材料例如是氧化矽、氮化矽、氮氧化矽、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼磷矽玻璃(borophosphosilicate glass；BPSG)、低介電常數(low-k)介電材料，或是其他合適的介電材料。
在一些實施例中，係形成多個導電部件，以完成半導體裝置中相關元件的電性連接。參照第3圖，半導體裝置更包括第一導電部190-1、第二導電部190-2和第三導電部190-3。在一些實施例中，第一導電部190-1係電性連接飄移區120、第二閘極結構142以及導電層172。明確而言，一實施例的第一導電部190-1係包括第一導孔191V、第二導孔192V、第三導孔193V和第一導線191M。如第3圖所示，此示例的第一導孔191V穿過介電層180、絕緣層170和場氧化層130，並接觸第一導電類型重摻雜區165。在一些實施例中，可以在形成第一導孔191V後，藉由一額外遮罩對場氧化層130進行佈植，以在場氧化層130下方形成第一導電類型重摻雜區165。此示例中的第二導孔192V穿過介電層180和絕緣層170，並連接第二閘極結構142。此示例的第三導孔193V穿過介電層180，並連接導電層172。再者，此示例的第一導線191M係位於介電層180的頂面180a上，且第一導線191M連接第一導孔191V、第二導孔192V以及第三導孔193V。
在一些實施例中，第二導電部190-2係電性連接導電層172以及第三頂摻雜區163。在此示例中，第二導電部190-2更電性連接導電層172、具有第一導電類型的第三頂摻雜區163以及具有第二導電類型的第四頂摻雜區164。明確而言，實施例的第二導電部190-2可以包括第四導孔194V、第五導孔195V、第六導孔196V和第二導線192M。如第3圖所示，此示例的第四導孔194V穿過介電層180，並連接導電層172。此示例的第五導孔195V穿過介電層180和絕緣層170，並連接具有第一導電類型(如P型)的第三頂摻雜區163。此示例的第六導孔196V穿過介電層180和絕緣層170，並連接具有第二導電類型(如N型)的第四頂摻雜區164。再者，此示例的第二導線192M係位於介電層180的頂面180a上，且第二導線192M連接第四導孔194V、第五導孔195V以及第六導孔196V。
再者，在一些實施例中，第三導電部190-3係電性連接第一頂摻雜區161和第二頂摻雜區162。明確而言，第三導電部190-3係包括第七導孔197V、第八導孔198V和第三導線193M。如第3圖所示，此示例的第七導孔197V穿過介電層180和絕緣層170，並連接具有第二導電類型(如N型)的第一頂摻雜區161。此示例的第八導孔198V穿過介電層180和絕緣層170，並連接具有第一導電類型(如P型)的第二頂摻雜區162。再者，此示例的第三導線193M係位於介電層180的頂面180a上，且第三導線193M連接第七導孔197V以及第八導孔198V。
因此，根據本揭露的一些實施例，半導體裝置中的第一閘極結構141可視為一P型側向擴散式金屬氧化物半導體(PLDMOS)元件的閘極；第一頂摻雜區161和第二頂摻雜區162可
視為PLDMOS元件的源極區域；具有第一導電型態(如P型)的第三頂摻雜區163和具有第二導電型態(如N型)的第四頂摻雜區164可視為PLDMOS元件的汲極區域。再者，第二閘極結構142可視為一N型側向擴散式金屬氧化物半導體(NLDMOS)元件的閘極，在第一導電類型基體區152(例如P型基體區)中的第二導電型態(如N型)的第四頂摻雜區164可視為NLDMOS元件的源極。因使，實施例所提出的半導體裝置在結構上包括了互相嵌合(embedded)的PLDMOS元件和NLDMOS元件。因此，半導體裝置可以相較於原有的PLDMOS元件的尺寸僅增加了些許面積，大致上維持了原有尺寸。
再者，通過上述實施例之第一導電部190-1，第二閘極結構142(NLDMOS元件)可與導電層172電性連接，並且也電性連接與第一閘極結構141(PLDMOS元件)部分重疊的飄移區120。通過上述實施例之第二導電部190-2，可電性連接導電層172與PLDMOS元件的汲極(包含第三頂摻雜區163和第四頂摻雜區164)。因此，本揭露一些實施例提出的半導體裝置是以PLDMOS元件做為NLDMOS的觸發源(trigger source)，而半導體裝置是以電子作為傳導載子而進行內部載子導通(internal carrier conduction)，其操作行為如同是NLDMOS元件。
因此，實施例之半導體裝置除了在結構上包括相互嵌合的PLDMOS元件和NLDMOS元件而可維持或僅微增原有裝置尺寸的益處外，由於半導體裝置的內部是以電子導通方式(NLDMOS元件的導通方式)而使半導體裝置導通，因此實施例之半導體裝置還具有NLDMOS元件之優點，例如可以顯著降低半導體裝置的導通電阻(Ron)以及可大幅縮減所需的裝置面積。因此，應用實施例之半導
體裝置兼具PLDMOS簡單電路設計及NLDMOS電路佈局面積小且電性良好的優點，進而提升半導體裝置的電性表現和達到尺寸微小化。
第4圖是根據本揭露的一些實施例之另一種半導體結構的中間階段所對應的剖面示意圖。第4圖與第3圖中相同或相似之元件係以相同或相似之元件標號表示。為了簡化說明，關於相同或類似於第3圖所繪示的元件及其形成步驟，則不再重述。
在一些實施例中，參照第4圖，半導體裝置包括在半導體基底100內的第二導電類型區域110(例如高壓N型井區或N型磊晶層)，以及在第二導電類型區域110內且自其頂面110a向下延伸的飄移區120、第一井區(/第二導電類型基體區)151和第二井區(/第一導電類型基體區)152。半導體裝置還包括在第一井區(/第二導電類型基體區)151內的兩個相反導電類型的頂摻雜區，亦即上述之具有第二導電類型(例如N型)的第一頂摻雜區161以及具有第一導電類型(例如P型)的第二頂摻雜區162。半導體裝置還包括在第二井區內的兩個相反導電類型的頂摻雜區，亦即上述之具有第一導電類型(例如P型)的第三頂摻雜區163和具有第二導電類型(例如N型)的第四頂摻雜區164。再者，如第1圖所示，飄移區120可包括複數個分別沿著第一方向D1延伸並且在第二方向D2上彼此相距的飄移部。在一些實施例中，此些飄移部121~125係彼此平行設置。如第4圖所示之井區和頂摻雜區的相對位置及其形成步驟，可參照上述內容，在此不再重述。
在一些實施例中，如第4圖所示，半導體裝置還包括在第二導電類型區域110上方的第一閘極結構141、第二閘極結構
142、絕緣層170、導電層172(例如摻雜的多晶矽)、介電層180、第一導電部190-1、第二導電部190-2和第三導電部190-3等部件。其中第一導電部190-1可包括第一導孔191V、第二導孔192V、第三導孔193V和第一導線191M；第二導電部190-2可包括第四導孔194V、第五導孔195V、第六導孔196V和第二導線192M；第三導電部190-3可包括第七導孔197V、第八導孔198V和第三導線193M。上述材料層或導電部之各部件的相對位置及其形成步驟，已詳細記載於上述內容，在此不再重述。
第4圖所示之實施例的半導體結構與第3圖所示之實施例的半導體結構，其主要差異在於場氧化層132/130和第一導電類型重摻雜區166/165的設置。
第4圖中，場氧化層132包括第一場氧化部(first field oxide portion)1321和第二場氧化部(second field oxide portion)1322。第一場氧化部1321和第二場氧化部1322形成於第二導電類型區域110的頂面110a處，且第一場氧化部1321和第二場氧化部1322係相距設置。
在如第3圖所示的半導體結構中，第一閘極結構141和第二閘極結構142係分別延伸至場氧化層130的兩端並與其部分重疊，場氧化層130的兩端例如可分別相應於主動區AA的兩側緣E1和E2(第1圖)，且第一導電類型重摻雜區165位於場氧化層130的下方。而在如第4圖所示的半導體結構中，第一導電類型重摻雜區166(例如P+)是自第二導電類型區域110的頂面110a向下延伸，且其形成位置可在第一場氧化部1321和第二場氧化部1322之間。
再者，在一些實施例中，如第4圖所示，第一導電類型
重摻雜區166(例如P+)係位於飄移區120中，並且可以自一主動區的頂面向下延伸。以做為第一導電部190-1的第一導孔191V的接觸墊。
具體而言，如第4圖所示，第一場氧化部1321位於第一閘極結構141與第一導電類型重摻雜區(例如P+)166之間，且第一場氧化部1321的兩端分別鄰接第一閘極結構141與第一導電類型重摻雜區166。再者，第二場氧化部1322位於第二閘極結構142與第一導電類型重摻雜區(例如P+)166之間，且第二場氧化部1322的兩端分別鄰接第二閘極結構142與第一導電類型重摻雜區(例如P+)166。
另外，在一些實施例中，第一場氧化部1321和第二場氧化部1322係由氧化矽製成，且可以是藉由熱氧化法所形成的矽局部氧化(LOCOS)隔離部。在一些其他的實施例中，上述第一場氧化部1321和第二場氧化部1322可以是藉由蝕刻和沉積製程所形成的淺溝槽隔離(STI)結構。
根據本揭露的一些實施例，如第4圖所示，第一導電類型重摻雜區166的側壁166s係鄰近或鄰接主動區的一側緣。因此，在此示例中，第一導電類型重摻雜區166可以形成於飄移區120和主動區的重疊區域中，並且暴露於第一場氧化部1321和第二場氧化部1322之間的第二導電類型區域110的頂面處，以提供接觸件(例如第一導孔191V)的設置。
如第4圖所提出的一些實施例的半導體裝置，類似第3圖的半導體裝置，在結構上亦包括相互嵌合的PLDMOS元件和NLDMOS元件，而具有可維持或僅微增原有裝置尺寸的益處。再者，
如第4圖所提出的半導體裝置，也是以PLDMOS元件當作一個NLDMOS的觸發源，但是以電子作為傳導載子而進行內部載子導通(internal carrier conduction)，因此其操作行為如同一NLDMOS元件，而具有與NLDMOS元件相同的優點，例如可以顯著降低半導體裝置的導通電阻(Ron)以及可縮減所需的裝置面積。因此，應用如第4圖之半導體裝置亦兼具PLDMOS簡單電路設計及NLDMOS電路佈局面積小且電性良好的優點，進而提升半導體裝置的電性表現和達到尺寸微小化。
第5圖是根據本揭露的一些實施例之又一種半導體結構的中間階段所對應的剖面示意圖。第5圖與第3圖中相同或相似之元件係以相同或相似之元件標號表示。為了簡化說明，關於相同或類似於第3圖所繪示的元件及其形成步驟，不再重述。
在一些實施例中，參照第5圖，半導體裝置包括在半導體基底100內的第二導電類型區域110(例如高壓N型井區或N型磊晶層)，以及在第二導電類型區域110內且自其頂面110a向下延伸的飄移區120、第二導電類型基體區151、第一導電類型基體區152、在第二導電類型基體區151內的第二導電類型(例如N型)的第一頂摻雜區161和第一導電類型(例如P型)的第二頂摻雜區162、在第一導電類型基體區152內的第一導電類型(例如P型)的第三頂摻雜區163和第二導電類型(例如N型)的第四頂摻雜區164。而第5圖所示之井區和頂摻雜區的相對位置及其形成步驟，可參照上述內容，在此不再重述。
在一些實施例中，如第5圖所示，半導體裝置還包括在第二導電類型區域110上方的第一閘極結構141、第二閘極結構
142、絕緣層170、導電層172(例如摻雜的多晶矽)、介電層180、第一導電部190-1(例如包括第一導孔191V、第二導孔192V、第三導孔193V和第一導線191M)、第二導電部190-2(例如包括第四導孔194V、第五導孔195V、第六導孔196V和第二導線192M)以及第三導電部190-3(例如包括第七導孔197V、第八導孔198V和第三導線193M)等部件。而此些部件的相對位置及其形成製程，亦可參照上述內容，在此不再重述。
第5圖所示之實施例的半導體結構與第1-3圖所示之實施例的半導體結構的區別主要在於主動區AA和飄移區120的設置。第1-3圖所示之實施例的半導體結構，其所形成的飄移區120大致位於主動區AA之間的非主動區(參照第1圖)。第5圖所示之實施例的半導體結構，其所形成的飄移區120大致位於主動區AA處。主動區AA可以是數個平行設置的條形區域或是一整片連續區域，亦可達到本揭露之半導體裝置的可顯著降低導通電阻和有效縮減所需裝置面積的益處。
第6A圖繪示根據本揭露的一些實施例，對應於第5圖的半導體裝置的一種主動區與飄移區的上視圖。在一些實施例中，如第6A圖所示，半導體裝置中，主動區AA是由多個長條形區域所組成，且此些長條形的主動區AA分別沿著第一方向D1(例如X方向)延伸，並且在第二方向D2(例如Y方向)上彼此相距和平行設置。此示例中，此些條形的主動區AA之間係以場氧化層(例如LOCOS隔離部)或是淺溝槽隔離(STI)結構相隔開來。
再者，在一些實施例中，飄移區120可包括具有第一導電類型(例如P型)的多個飄移部，例如第6A圖所示之飄移部
121~125，其分別沿著第一方向D1(例如X方向)延伸，並且在第二方向D2(例如Y方向)上彼此相距設置。在一些實施例中，此些飄移部121~125係彼此平行設置。如第6A圖所示，在此示例中，係對於長條形的主動區AA進行離子佈植，以形成飄移區120的飄移部121~125，其中飄移部121~125分別自主動區AA的頂面向下延伸。如第6A圖所示，離子佈植後所形成的飄移部121~125係各自與相應的長條形主動區AA的一部份重疊。
第6B圖繪示根據本揭露的一些實施例，對應於第5圖的半導體裝置的另一種主動區與飄移區的上視圖。與第6A圖的主動區AA包括多個長條形區域不同，第6B圖的主動區AA為整面的連續區域。在此示例中，係在整面的主動區AA進行離子佈植，以形成飄移區120的多個飄移部121~125。
第7圖是根據本揭露的一些實施例之半導體結構的電路結構的示意圖。可同時參照第3圖的半導體結構。相較於一般的P型側向擴散式金屬氧化物半導體(PLDMOS)裝置，一些實施例的半導體裝置例如包括P型飄移區和P+汲極，在結構上雖然類似於PLDMOS元件，但是其細部結構可視為相互嵌合的PLDMOS元件和NLDMOS元件(如上述第3~5圖之說明)，因此實施例之半導體裝置具有可維持或僅微增原有裝置尺寸的益處。在操作上，如第7圖所示，實施例之半導體裝置的汲極端D係與導電層172(具有第二阻值R2)相連接，導電層172和飄移區120(具有第一阻值R1)係與第二閘極結構142相連接。當第一閘極結構141的閘極電壓Vg為0V時，會使PLDMOS元件導通，P點電壓Vp高，此時NLDMOS元件導通(turn-on)，電流Id係自源極端S而流向汲極端D，因此半導體裝置
導通(以電子為載體)。當第一閘極結構141的閘極電壓Vg為0V時，依據飄移區120的第一阻值R1和導電層172的第二阻值R2的比例，可調整第二閘極結構142所得到的P點電壓Vp，以使半導體裝置導通。當第一閘極結構141的閘極電壓Vg為電源電壓Vdd時，P點電壓Vp相當低甚至等於零，NLDMOS元件關閉(turn-off)，沒有電流產生，因此半導體裝置關閉。據此，實施例提出之半導體裝置在結構整體上雖類似PLDMOS裝置的簡單設計，但其內部是NLDMOS的電子導通方式而使導通電阻降低。因此，實施例之半導體裝置具有PLDMOS簡單電路設計以及NLDMOS裝置之電路佈局面積小且電性良好的優點。
綜上所述，本揭露一些實施例的半導體裝置所提出的結構設計，有助於在不增加甚至可縮減所需的裝置面積的情況下有效的降低半導體裝置的導通電阻(Ron)。實施例之半導體裝置，在結構上係包括相互嵌合的PLDMOS元件和NLDMOS元件，因此可維持或僅微增原有裝置尺寸。再者，實施例之半導體裝置是以PLDMOS元件做為NLDMOS元件的觸發源，並且以電子作為傳導載子而進行內部載子導通。因此，實施例之半導體裝置在操作行為上是如同一NLDMOS元件，而具有NLDMOS元件之優點，例如可以顯著降低半導體裝置的導通電阻以及可進一步縮減所需的裝置面積。因此，即使相較於一般的PLDMOS元件，實施例之半導體裝置在結構上(包括相互嵌合的PLDMOS元件和NLDMOS元件)可能微幅增加裝置的尺寸，但是透過其NLDMOS元件的操作行為(電子導通)所帶來的大幅縮減裝置面積的益處，仍可使實施例之半導體裝置最終所需的面積有效的縮減。再者，實施例之半導體裝置的整體結
構是類似於PLDMOS元件，而具有簡單電路設計的益處。綜合上述，實施例之半導體裝置實具有顯著降低的導通電阻和可有效縮減所需裝置面積的益處，進而提升半導體裝置的電性表現和達到尺寸微小化。另外，實施例提出的半導體裝置之製造方法與現有製程的步驟相容，且製法簡易，並不會使製造成本大幅增加。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100:半導體基底
110:第二導電類型區域
120:飄移區
120-1:飄移區的第一側
120-2:飄移區的第二側
130:場氧化層
141:第一閘極結構
1412:第一閘極介電層
1414:第一閘極電極
142:第二閘極結構
1422:第二閘極介電層
1424:第二閘極電極
151:第一井區(第二導電類型基體區)
152:第二井區(第一導電類型基體區)
161:第一頂摻雜區
162:第二頂摻雜區
163:第三頂摻雜區
164:第四頂摻雜區
165:第一導電類型重摻雜區
170:絕緣層
172:導電層
180:介電層
100a,110a,180a:頂面
190-1:第一導電部
191M:第一導線
191V:第一導孔
192V:第二導孔
193V:第三導孔
190-2:第二導電部
192M:第二導線
194V:第四導孔
195V:第五導孔
196V:第六導孔
190-3:第三導電部
193M:第三導線
197V:第七導孔
198V:第八導孔
D1:第一方向
D3:第三方向
Claims (23)
- 一種半導體裝置，包括：一半導體基底，具有一第一導電類型；一第二導電類型區域，位於該半導體基底內並自該半導體基底的頂面向下延伸；一飄移區(drift region)，位於該第二導電類型區域中並自該第二導電類型區域的頂面向下延伸，其中該飄移區具有一第一側與一第二側，其中該飄移區具有該第一導電類型；一源極結構，係與該飄移區的該第一側相距設置，該源極結構包括具有該第二導電類型的一第一頂摻雜區以及具有該第一導電類型的一第二頂摻雜區，且該第二頂摻雜區鄰接該第一頂摻雜區；一第一閘極結構，相應於該飄移區的該第一側設置，且位於該第二導電類型區域的該頂面上；一汲極結構，係與該飄移區的相對於該第一側的該第二側相距設置，該汲極結構包括具有該第一導電類型的一第三頂摻雜區以及具有該第二導電類型的一第四頂摻雜區，且該第四頂摻雜區鄰接該第三頂摻雜區；一第二閘極結構，位於該第二導電類型區域的該頂面上，該第二閘極結構係鄰近該飄移區的該第二側，並位於該飄移區與該汲極結構之間；以及一導電層位於該第二閘極結構之上，且一絕緣層位於該第二閘極結構與該導電層之間，其中該導電層係電性連接該汲極結構、 該第二閘極結構以及該飄移區。
- 如請求項1之半導體裝置，其中該第一閘極結構的底面的一部分係與下方的該飄移區的一部分重疊，該第二閘極結構係與該飄移區的該第二側相距設置。
- 如請求項1之半導體裝置，其中該飄移區包括複數個飄移部(drift portions)分別在該第二導電類型區域的該頂面沿著第一方向延伸且平行設置，且該些飄移部在第二方向上彼此相距，該第二方向不同於該第一方向。
- 如請求項1之半導體裝置，更包括一第一導電類型基體區(first conductivity type body region)自該第二導電類型區域的該頂面向下延伸，該汲極結構的該第三頂摻雜區和該第四頂摻雜區係位於該第一導電類型基體區中，其中該第二閘極結構的底面的一部分係與下方的該第一導電類型基體區的一部分重疊。
- 如請求項1之半導體裝置，更包括一第二導電類型基體區(second conductivity type body region)自該第二導電類型區域的該頂面向下延伸，該源極結構的該第一頂摻雜區和該第二頂摻雜區係位於該第二導電類型基體區中，其中該第一閘極結構的底面的一部分係與下方的該第二導電類型基體區的一部分重疊。
- 如請求項1之半導體裝置，更包括一場氧化層(field oxide layer)形成於該第二導電類型區域的該頂面處，其中該場氧化層位於該第一閘極結構和該第二閘極結構之間，且該場氧化層的兩端分別接觸該第一閘極結構和該第二閘極結 構。
- 如請求項6之半導體裝置，其中該場氧化層位於該飄移區的上方。
- 如請求項1之半導體裝置，更包括：一第一導電類型重摻雜區位於該飄移區中，且該第一導電類型重摻雜區係自該第二導電類型區域的該頂面向下延伸；一第一場氧化部(first field oxide portion)，位於該第一閘極結構與該第一導電類型重摻雜區之間，且該第一場氧化部的兩端分別鄰接該第一閘極結構與該第一導電類型重摻雜區；以及一第二場氧化部(second field oxide portion)，位於該第二閘極結構與該第一導電類型重摻雜區之間，且該第二場氧化部的兩端分別鄰接該第二閘極結構與該第一導電類型重摻雜區。
- 如請求項8之半導體裝置，其中該第一導電類型重摻雜區暴露於該第一場氧化部與該第二場氧化部之間的一主動區(active region)的表面。
- 如請求項1之半導體裝置，其中該第一頂摻雜區、該第二頂摻雜區、該第三頂摻雜區和該第四頂摻雜區自該第二導電類型區域的該頂面向下延伸；其中該第二頂摻雜區係與該飄移區的該第一側相距設置，且該第二頂摻雜區位於該第一側和該第一頂摻雜區之間；以及該第四頂摻雜區係與該飄移區的該第二側相距設置，且該第四頂摻雜區位於該第二側和該第三頂摻雜區之間。
- 如請求項1之半導體裝置，其中該導電層係電性連接該第三頂摻雜區、該第二閘極結構以及該飄移區。
- 如請求項1之半導體裝置，其中該第一閘極結構鄰近該第二頂摻雜區，該第二閘極結構鄰近該第四頂摻雜區。
- 如請求項1之半導體裝置，更包括：一第一導電類型重摻雜區位於該飄移區中；以及一介電層，位於該第二導電類型區域之上並覆蓋該第二導電類型區域的該頂面，且該介電層覆蓋該第一閘極結構、該第二閘極結構以及該導電層。
- 如請求項13之半導體裝置，更包括：一第一導孔，穿過該介電層並連接該第一導電類型重摻雜區；一第二導孔，穿過該介電層並連接該第二閘極結構；一第三導孔，穿過該介電層並連接該導電層；以及一第一導線，位於該介電層的頂面上，其中該第一導線連接該第一導孔、該第二導孔以及該第三導孔。
- 如請求項14之半導體裝置，更包括：一第四導孔，穿過該介電層並連接該導電層；一第五導孔，穿過該介電層並連接該第三頂摻雜區；一第六導孔，穿過該介電層並連接該第四頂摻雜區；以及一第二導線，位於該介電層的頂面上，其中該第二導線連接該第四導孔、該第五導孔以及該第六導孔。
- 如請求項15之半導體裝置，更包括：一第七導孔，穿過該介電層並連接該第一頂摻雜區；一第八導孔，穿過該介電層並連接該第二頂摻雜區；以及一第三導線，位於該介電層的頂面上，其中該第三導線連接該第七導孔以及該第八導孔。
- 一種半導體裝置的形成方法，包括：提供具有第一導電類型的一半導體基底，該半導體基底包含一第二導電類型區域，且該第二導電類型區域係自該半導體基底的頂面向下延伸；形成一飄移區(drift region)於該第二導電類型區域中，該飄移區具有該第一導電類型且形成有一第一側與一第二側，且該飄移區自該第二導電類型區域的頂面向下延伸；形成一源極結構和一汲極結構，分別與該飄移區的該第一側和相對於該第一側的該第二側相距設置，其中該源極結構包括具有該第二導電類型的一第一頂摻雜區以及具有該第一導電類型的一第二頂摻雜區，且該第二頂摻雜區鄰接該第一頂摻雜區，該汲極結構包括具有該第一導電類型的一第三頂摻雜區以及具有該第二導電類型的一第四頂摻雜區，且該第四頂摻雜區鄰接該第三頂摻雜區；形成一第一閘極結構於該第二導電類型區域的該頂面上，且該第一閘極結構相應於該飄移區的該第一側；形成一第二閘極結構於該第二導電類型區域的該頂面上，且該第二閘極結構係鄰近該飄移區的該第二側，並位於該飄移區與該汲極結構之間；形成一導電層於該第二閘極結構之上，其中一絕緣層位於該第二閘極結構上，該導電層位於該絕緣層上；以及電性連接該導電層於該汲極結構、該第二閘極結構以及該飄移區。
- 如請求項17之半導體裝置的形成方法，其中該飄 移區包括複數個飄移部(drift portions)分別在該第二導電類型區域的該頂面沿著第一方向延伸且平行設置，且該些飄移部在第二方向上彼此相距，該第二方向不同於該第一方向。
- 如請求項17之半導體裝置的形成方法，更包括：形成一第一導電類型基體區(first conductivity type body region)於該第二導電類型區域中，且該第一導電類型基體區自該第二導電類型區域的該頂面向下延伸，該第一導電類型基體區係鄰近該飄移區的該第二側，且與該飄移區的該第二側相距設置，其中該第三頂摻雜區和該第四頂摻雜區形成於該第一導電類型基體區中。
- 如請求項17之半導體裝置的形成方法，更包括：形成一第二導電類型基體區(second conductivity type body region)於該第二導電類型區域中，且該第二導電類型基體區自該第二導電類型區域的該頂面向下延伸，該第二導電類型基體區係鄰近該飄移區的該第一側，且與該飄移區的該第一側相距設置，其中該第一頂摻雜區和該第二頂摻雜區形成於該第二導電類型基體區中。
- 如請求項17之半導體裝置的形成方法，更包括：形成一場氧化層(field oxide layer)於該第二導電類型區域的該頂面處，其中該場氧化層位於該第一閘極結構和該第二閘極結構之間，且該場氧化層的兩端分別接觸該第一閘極結構和該第二閘極結構，其中該場氧化層位於該飄移區的上方。
- 如請求項21之半導體裝置的形成方法，更包括：形成一第一導電類型重摻雜區於該飄移區中，且該場氧化層位 於該第一導電類型重摻雜區的上方。
- 如請求項17之半導體裝置的形成方法，更包括：形成一第一導電類型重摻雜區於該飄移區中，且該第一導電類型重摻雜區係自該第二導電類型區域的該頂面向下延伸；形成一第一場氧化部(first field oxide portion)於該第一閘極結構與該第一導電類型重摻雜區之間，且該第一場氧化部的兩端分別鄰接該第一閘極結構與該第一導電類型重摻雜區；以及形成一第二場氧化部(second field oxide portion)於該第二閘極結構與該第一導電類型重摻雜區之間，且該第二場氧化部的兩端分別鄰接該第二閘極結構與該第一導電類型重摻雜區；其中，該第一導電類型重摻雜區暴露於該第一場氧化部與該第二場氧化部之間的一主動區(active region)的表面。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW110146509A TWI817285B (zh) | 2021-12-13 | 2021-12-13 | 半導體裝置及其形成方法 |
| CN202210120637.9A CN116264254A (zh) | 2021-12-13 | 2022-02-09 | 半导体装置及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW110146509A TWI817285B (zh) | 2021-12-13 | 2021-12-13 | 半導體裝置及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW202324745A TW202324745A (zh) | 2023-06-16 |
| TWI817285B true TWI817285B (zh) | 2023-10-01 |
Family
ID=86723690
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| Application Number | Title | Priority Date | Filing Date |
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Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN116264254A (zh) |
| TW (1) | TWI817285B (zh) |
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- 2021-12-13 TW TW110146509A patent/TWI817285B/zh active
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- 2022-02-09 CN CN202210120637.9A patent/CN116264254A/zh active Pending
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| Publication number | Publication date |
|---|---|
| TW202324745A (zh) | 2023-06-16 |
| CN116264254A (zh) | 2023-06-16 |
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