TWI606590B - 橫向雙擴散金氧半導體電晶體元件及其佈局圖案 - Google Patents

Description

橫向雙擴散金氧半導體電晶體元件及其佈局圖案

本發明有關於一種金氧半導體(metal-oxide-semiconductor，MOS)電晶體元件及其佈局結構，尤指一種橫向雙擴散金氧半導體電晶體元件及其佈局圖案。

在具有高壓處理能力的功率元件中，雙擴散金氧半導體(double-diffused MOS，DMOS)電晶體元件係持續受到重視。常見的DMOS電晶體元件有垂直雙擴散金氧半導體(vertical double-diffused MOS，VDMOS)與橫向雙擴散金氧半導體(lateral double-diffused MOS，以下簡稱為LDMOS)電晶體元件。而LDMOS電晶體元件因具有較高的操作頻寬與操作效率，以及易與其他積體電路整合之平面結構，現已廣泛地應用於高電壓操作環境中，如中央處理器電源供應(CPU power supply)、電源管理系統(power management system)、直流/交流轉換器(AC/DC converter)以及高功率或高頻段的功率放大器等等。LDMOS電晶體元件主要的特徵為具有一低摻雜濃度、大面積的橫向擴散漂移區域，其目的在於緩和源極端與汲極端之間的高電壓，因此可使LDMOS電晶體元件獲得較高的崩潰電壓(breakdown voltage，BVD)。

由於LDMOS電晶體元件所追求的兩個主要特性為低導通電阻(ON-resistance，R_ON)以及高崩潰電壓，且這兩個要求常常是彼此衝突難以權衡的。因此目前仍需要一種可在高電壓環境下正常運作，且同時滿足低導通電阻以及高崩潰電壓兩個要求的解決途徑。

因此，本發明之一目的在於提供一具有低導通電阻與高崩潰電壓的LDMOS電晶體元件。

根據本發明所提供之申請專利範圍，係提供一種LDMOS電晶體元件，該LDMOS電晶體元件包含有一基底、一設置於基底上之閘極、分別形成於該閘極兩側之該基底內的一汲極區域與一源極區域、一包圍該源極區域之基體區域、以及一形成於該基體區域下方之摻雜層(doped layer)。該基底內包含有一第一絕緣結構，且該閘極覆蓋部份該第一絕緣結構。該汲極區域與該源極區域包含一第一導電型態，該基體區域與該摻雜層包含一第二導電型態，且該第一導電型態與該第二導電型態彼此互補(complementary)。該摻雜層之一頂部接觸該基體區域之底部，且該摻雜層之一寬度大於該基體區域之一寬度。

根據本發明所提供之申請專利範圍，另提供一種LDMOS電晶體元件之佈局圖案，該佈局圖案包含有一閘極、一源極區域、一汲極區域、一基體區域、以及一摻雜層。該源極區域與該汲極區域包含一第一導電型態，且該汲極區域藉由該閘極與該源極區域分離。該基體區域與該摻雜包含一第二導電型態，且該第一導電型態與該第二導電型態彼此互補。該基體區域與該閘極部份重疊，而該摻雜層係形成於該基體區域下方，且該摻雜層之一寬度大於該基體 區域之一寬度。

根據本發明所提供之LDMOS電晶體元件及其佈局結構，與該基體區域具有相同導電型態的摻雜層係形成於該基體區域下方。更重要的是，該摻雜層之寬度大於該基體區域之寬度。該摻雜層可用以降低LDMOS電晶體元件的電場，故可同時得到較高的崩潰電壓與較低的導通電阻。

100、200、300‧‧‧橫向雙擴散金氧半導體電晶體元件

102、202、302‧‧‧基底

104、204、304‧‧‧深井區

106、206、306‧‧‧埋藏摻雜層

110、210、310‧‧‧第一絕緣結構

112、212、312‧‧‧第二絕緣結構

120、220、320‧‧‧閘極

122、222、322‧‧‧閘極導電層

124、224、324‧‧‧閘極介電層

130、230、330‧‧‧漂移區域

132、232、332‧‧‧汲極區域

140、240、340‧‧‧基體區域

142、242、342‧‧‧源極區域

144、244、344‧‧‧摻雜區

150、250、350‧‧‧摻雜層

A-A’、B-B’‧‧‧剖線

D_d‧‧‧汲極區域距離

D_s‧‧‧第二絕緣結構距離

W_b‧‧‧基體區域寬度

W_d‧‧‧摻雜層寬度

W_G‧‧‧閘極寬度

第1圖為本發明所提供之一LDMOS電晶體元件之一第一較佳實施例之剖面示意圖。

第2圖為本發明所提供之一LDMOS電晶體元件之一第二較佳實施例之佈局圖案示意圖。

第3圖為沿第2圖中A-A’切線所得之一剖面示意圖。

第4圖為本發明所提供之一LDMOS電晶體元件之一第三較佳實施例之佈局圖案示意圖。

第5圖為沿第4圖中B-B’切線所得之一剖面示意圖。

請參閱第1圖，第1圖為本發明所提供之一LDMOS電晶體元件之一第一較佳實施例之剖面示意圖。如第1圖所示，本較佳實施例提供之一LDMOS電晶體元件100包含有一基底102，如一矽基底。該基底102內形成有一深井區104，以及一形成於該深井區104下方的埋藏摻雜層(buried doped layer)106。深井區104與埋藏摻雜層106包含有一第一導電型態，而基底102包含一第二導電型態，且第一導電型態與第二導電型態彼此互補(complementary)。 在本較佳實施例中，第一導電型態係為一n型導電型態，而第二導電型態為一p型導電型態。

請繼續參閱第1圖。LDMOS電晶體元件100更包含一形成於基底102內之第一絕緣結構110，與一形成基底102上且覆蓋部份第一絕緣結構110之閘極120。另外，LDMOS電晶體元件100更包含至少一對第二絕緣結構112，形成於基底102內，用以電性隔離LDMOS電晶體元件100與其他元件。閘極120包含一閘極導電層122與一閘極介電層124。如第1圖所示，LDMOS電晶體元件100包含形成於深井區104內的一漂移區域130與一汲極區域132，且漂移區域130與汲極區域132皆包含第一導電型態。故本較佳實施例中漂移區域130與汲極區域132分別為一n型漂移區域130與一n型汲極區域132。此外，汲極區域132係形成於漂移區域130之內。換句話說，漂移區域130係如第1圖所示包圍汲極區域132。另外，LDMOS電晶體元件100尚包含形成於深井區104內之一基體區域140、一源極區域142、與一摻雜區144。基體區域140與摻雜區144包含第二導電型態，而源極區域142則包含第一導電型態。因此本較佳實施例中，LDMOS電晶體元件100包含一p型基體區域140、一p型摻雜區144、與一n型源極區域142。摻雜區144與源極區域142相鄰，且摻雜區144與源極區域142皆形成於基體區域140之內。熟習該技藝之人士應知，當元件處於操作狀態中，p型基體區域140即為通道區(channel region)形成之處。

請繼續參閱第1圖。本較佳實施例所提供之LDMOS電晶體元件100更包含一摻雜層150，形成於基底102內，尤其是形成於深井區104內。值得注意的是，用以形成摻雜層150之一能量係 大於用以形成基體區域140之一能量。舉例來說，用以形成基體區域140之能量係介於50千電子伏特(以下簡稱為KeV)與180KeV，而用以形成摻雜層150之能量則介於300KeV與500KeV，但不限於此。另外，摻雜層150之一摻雜濃度係低於基體區域140之一摻雜濃度。舉例來說，基體區域140之摻雜濃度係介於4.4*10¹²cm^-2與2.5*10¹³cm^-2，而摻雜層150之摻雜濃度則約為4.5*10¹²cm^-2，但不限於此。另外，由於摻雜層150之濃度與範圍皆不同於基體區域140，因此基體區域140與摻雜層150較佳為利用不同的光罩形成。如第1圖所示，摻雜層150之一頂部接觸基體區域140之一底部。更重要的是，摻雜層150之一寬度W_d大於基體區域140之一寬度W_b。舉例來說，基體區域140與閘極120的重疊率(overlapping ratio)係小於閘極120寬度W_G的30%，而摻雜層150與閘極120的重疊率則大於閘極120寬度W_G的30%。另外，摻雜層150之寬度W_d可小於用以隔離LDMOS電晶體元件100與其他元件之該對第二絕緣結構112彼此之間的距離，如第1圖所示。

第一較佳實施例係提供一種非稱型LDMOS電晶體元件100，其摻雜層150形成的位置係深於基體區域140，且摻雜層150之寬度W_d大於基體區域140之寬度W_b，但摻雜層150之摻雜濃度低於基體區域140。此一摻雜層150可有效地降低LDMOS電晶體元件100的電場，因此可同時提高崩潰電壓並降低導通電阻。換句話說，本較佳實施例所提供之LDMOS電晶體元件100的導通電阻與崩潰電壓比，即R/B比係可由0.68降低至0.44。

請參閱第2~3圖，其中第2圖為本發明所提供之一LDMOS電晶體元件之一第二較佳實施例佈局圖案示意圖，而第3圖為沿第 2圖中A-A’切線所得之一剖面示意圖。另外須注意的是，為清楚說明第二較佳實施例所提供之LDMOS電晶體元件，較佳為同時參閱第2~3圖。

請參閱第2~3圖。本較佳實施例提供之一LDMOS電晶體元件200包含有一基底202，如一矽基底。基底202內形成有一深井區204，以及一形成於該深井區204下方的埋藏摻雜層206。深井區204與埋藏摻雜層206包含有一第一導電型態，而基底202包含一第二導電型態，且第一導電型態與第二導電型態彼此互補。在本較佳實施例中，第一導電型態為一n型導電型態，而第二導電型態為一p型導電型態。

LDMOS電晶體元件200更包含一形成於基底202內之第一絕緣結構210，與一形成基底202上且覆蓋部份第一絕緣結構210之閘極220。另外，本較佳實施例提供一環繞LDMOS電晶體元件200之第二絕緣結構212，形成於基底202內，用以電性隔離LDMOS電晶體元件200與其他元件。值得注意的是，為清楚表示閘極220與其他摻雜區域的相對關係，第2圖中係省略第一絕緣結構210與第二絕緣結構212。然而，熟習該項技藝之人士應可根據第3圖之繪示清楚瞭解第一絕緣結構210與第二絕緣結構212的設置位置。閘極220包含一閘極導電層222與一閘極介電層224。更重要的是，在本較佳實施例中，閘極220包含一如第2圖所示之跑道形閘極220。

請繼續參閱第2~3圖。LDMOS電晶體元件200包含形成於深井區204內的一漂移區域230與一汲極區域232，且漂移區域 230與汲極區域232皆包含第一導電型態。此外，汲極區域232係形成於漂移區域230之內。換句話說，漂移區域230係如第3圖所示包圍汲極區域232。另外，LDMOS電晶體元件200尚包含形成於深井區204內之一基體區域240、一源極區域242、與複數個摻雜區244。基體區域240與摻雜區244包含第二導電型態，而源極區域242則包含第一導電型態。根據本較佳實施例，摻雜區244形成源極區域242中，而源極區域242形成於基體區域240中。須注意基體區域240係被包圍在跑道形閘極220之中，且與跑道形閘極220部份重疊，以在操作狀態中形成通道區。更重要的是，本較佳實施例中跑道形閘極220包圍源極區域242，而汲極區域232包含一環狀汲極區域232，且環狀汲極區域232係如第2圖所示形成於跑道型閘極220之外側。

請仍然參閱第2~3圖。本較佳實施例所提供之LDMOS電晶體元件200更包含一摻雜層250，形成於基底202內，尤其是形成於深井區204內。值得注意的是，用以形成摻雜層250之一能量係大於用以形成基體區域240之一能量，而摻雜層250之一摻雜濃度係低於基體區域240之一摻雜濃度。由於摻雜層250與基體區域240之形成能量與摻雜濃度係同於第一較佳實施例所揭示者，故於此不再贅述。另外，由於摻雜層250之濃度與範圍皆不同於基體區域240，因此基體區域240與摻雜層250較佳為利用不同的光罩形成。如第3圖所示，摻雜層250之一頂部接觸基體區域240之一底部。更重要的是，摻雜層250之一寬度W_d大於基體區域240之一寬度W_b。舉例來說，基體區域240與閘極220的重疊率小於閘極220寬度W_G的30%，而摻雜層250與閘極220的重疊率大於閘極220寬度W_G的30%。另外，摻雜層250之寬度W_d可小於形成於跑 道形閘極220兩外側之汲極區域232之距離D_d，如第3圖所示。

本第二較佳實施例係提供一對稱型LDMOS電晶體元件200，其摻雜層250形成的位置深於基體區域240，且其摻雜層250之寬度W_d大於基體區域240之寬度W_b，但摻雜層250之摻雜濃度低於基體區域240。此一摻雜層250可有效地降低LDMOS電晶體元件200的電場，因此可同時提高崩潰電壓並降低導通電阻。換句話說，本較佳實施例所提供之LDMOS電晶體元件200的導通電阻與崩潰電壓比，即R/B比可由0.68降低至0.44。

請參閱第4~5圖，其中第4圖為本發明所提供之一LDMOS電晶體元件之一第三較佳實施例佈局圖案示意圖，而第5圖為沿第4圖中B-B’切線所得之一剖面示意圖。另外須注意的是，為清楚說明第三較佳實施例所提供之LDMOS電晶體元件，較佳為同時參閱第4~5圖。請參閱第4~5圖。本較佳實施例提供之一LDMOS電晶體元件300包含有一基底302，如一矽基底。基底302內形成有一深井區304，以及一形成於該深井區304下方的埋藏摻雜層306。深井區304與埋藏摻雜層306包含有一第一導電型態，而基底302包含一第二導電型態，且第一導電型態與第二導電型態彼此互補。在本較佳實施例中，第一導電型態為一n型導電型態，而第二導電型態為一p型導電型態。

LDMOS電晶體元件300更包含一形成於基底302內之第一絕緣結構310，與一形成基底302上且覆蓋部份第一絕緣結構310之閘極320。另外，本較佳實施例提供一環繞LDMOS電晶體元件300之第二絕緣結構312，形成於基底302內，用以電性隔離LDMOS 電晶體元件300與其他元件。值得注意的是，為清楚表示閘極320與其他摻雜區域的相對關係，第4圖中係省略第一絕緣結構310與第二絕緣結構312。然而，熟習該項技藝之人士應可根據第5圖之繪示清楚瞭解第一絕緣結構310與第二絕緣結構312的設置位置。閘極320包含一閘極導電層322與一閘極介電層324。更重要的是，在本較佳實施例中，閘極320包含一如第4圖所示之跑道形閘極320。

請繼續參閱第4~5圖。LDMOS電晶體元件300包含形成於深井區304內的一漂移區域330與一汲極區域332，且漂移區域330與汲極區域332皆包含第一導電型態。此外，汲極區域332形成於漂移區域330之內。換句話說，漂移區域330係如第5圖所示包圍汲極區域332。另外，LDMOS電晶體元件300尚包含形成於深井區304內之一基體區域340、一源極區域342、與複數個摻雜區344。基體區域340與摻雜區344包含第二導電型態，而源極區域342則包含第一導電型態。根據本較佳實施例，摻雜區344形成源極區域342中，而源極區域342形成於基體區域340中。須注意基體區域340係被包圍在跑道形閘極320之中，且與跑道形閘極320部份重疊，以在操作狀態中形成通道區。更重要的是，本較佳實施例中跑道形閘極320包圍源極區域342，而汲極區域332包含一環狀汲極區域332，且環狀汲極區域332係如第5圖所示形成於跑道型閘極320之外側。

請仍然參閱第4~5圖。本較佳實施例所提供之LDMOS電晶體元件300更包含一摻雜層350，形成於基底302內，尤其是形成於深井區304內。值得注意的是，用以形成摻雜層350之一能量 係大於用以形成基體區域340之一能量，而摻雜層350之一摻雜濃度則低於基體區域340之一摻雜濃度。由於摻雜層350與基體區域340之形成能量與摻雜濃度係同於第一較佳實施例所揭示者，故於此不再贅述。另外，由於摻雜層350之濃度與範圍皆不同於基體區域340，因此基體區域340與摻雜層350較佳為利用不同的光罩形成。如第5圖所示，摻雜層350之一頂部接觸基體區域340之一底部。更重要的是，摻雜層350之一寬度W_d大於基體區域340之一寬度W_b。舉例來說，基體區域340與閘極320的重疊率小於閘極320之寬度W_G的30%，而摻雜層350與閘極320的重疊率大於閘極320之寬度W_G的30%。另外，摻雜層350之寬度W_d可小於設置於LDMOS電晶體元件300之兩外側之第二絕緣結構312之距離D_S。

本第三較佳實施例係提供一對稱型LDMOS電晶體元件300，其摻雜層350形成的位置深於基體區域340，且摻雜層350之寬度W_d大於基體區域340之寬度W_b，但摻雜層350之摻雜濃度低於基體區域340。此一摻雜層350可有效地降低LDMOS電晶體元件300的電場，因此可同時提高崩潰電壓並降低導通電阻。換句話說，本發明所提供之LDMOS電晶體元件300的導通電阻與崩潰電壓比，即R/B比可由0.68降低至0.44。

根據本發明所提供之LDMOS電晶體元件及其佈局圖案，係提供一形成的位置深於基體區域的摻雜層，且摻雜層之摻雜濃度低於基體區域。更重要的是，摻雜層的寬度大於基體區域的寬度。此外，摻雜層的寬度係可根據不同的產品要求調整：當摻雜層整合於對稱型LDMOS電晶體元件中，摻雜層的寬度可小於跑道型閘極兩外側之汲極的距離。當摻雜層整合於對稱型和/或非對稱型 LDMOS電晶體元件中，摻雜層的寬度可小於用以電性隔離LDMOS電晶體元件的第二絕緣結構之距離。另外，本發明所提供之LDMOS電晶體元件係可輕易地與對稱型或非對稱型LDMOS電晶體元件整合。更重要的是，本發明所提供之摻雜層可有效地降低LDMOS電晶體元件的電場，故可提高崩潰電壓，並降低導通電阻。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

200‧‧‧橫向雙擴散金氧半導體電晶體元件

202‧‧‧基底

204‧‧‧深井區

206‧‧‧埋藏摻雜層

210‧‧‧第一絕緣結構

212‧‧‧第二絕緣結構

220‧‧‧閘極

222‧‧‧閘極導電層

224‧‧‧閘極介電層

230‧‧‧漂移區域

232‧‧‧汲極區域

240‧‧‧基體區域

242‧‧‧源極區域

244‧‧‧摻雜區

250‧‧‧摻雜層

A-A’‧‧‧剖線

D_d‧‧‧汲極區域距離

W_b‧‧‧基體區域寬度

W_d‧‧‧摻雜層寬度

W_G‧‧‧閘極寬度

Claims (20)

1. 一種橫向雙擴散金氧半導體電晶體元件，包含有：一基底，該基底內包含有一第一絕緣結構；一閘極，設置於該基底上，且覆蓋部份該第一絕緣結構；一汲極區域與一源極區域，分別形成於該閘極兩側之該基底內，且該汲極區域與該源極區域包含一第一導電型態；一基體區域，包圍該源極區域，該基體區域包含一第二導電型態，且該第一導電型態與該第二導電型態彼此互補(complementary)；以及一摻雜層，形成於該基體區域下方，該摻雜層包含該第二導電型態，其中該摻雜層之一頂部接觸該基體區域之底部，且該摻雜層之一寬度大於該基體區域之一寬度。
2. 如申請專利範圍第1項所述之橫向雙擴散金氧半導體電晶體元件，其中該第一導電型態為一n型導電型態，第二導電型態為一p型導電型態。
3. 如申請專利範圍第1項所述之橫向雙擴散金氧半導體電晶體元件，更包含一摻雜區，該摻雜區與該源極區域相鄰，且包含該第二導電型態。
4. 如申請專利範圍第1項所述之橫向雙擴散金氧半導體電晶體元件，更包含一深井區，且該深井區包含該第一導電型態。
5. 如申請專利範圍第4項所述之橫向雙擴散金氧半導體電晶體 元件，更包含一漂移區域，該漂移區域包圍該汲極區域，且包含該第一導電型態。
6. 如申請專利範圍第5項所述之橫向雙擴散金氧半導體電晶體元件，其中該源極區域、該基體區域、該摻雜層、該汲極區域與該漂移區域皆形成於該深井區內。
7. 如申請專利範圍第4項所述之橫向雙擴散金氧半導體電晶體元件，更包含一埋藏摻雜層(buried doped layer)，形成於該深井區下方，且該埋藏摻雜層包含該第一導電型態。
8. 如申請專利範圍第1項所述之橫向雙擴散金氧半導體電晶體元件，其中用以形成該摻雜層之能量大於用以形成該基體區域之能量。
9. 如申請專利範圍第1項所述之橫向雙擴散金氧半導體電晶體元件，其中該摻雜層之一摻雜濃度低於該基體區域之一摻雜濃度。
10. 如申請專利範圍第1項所述之橫向雙擴散金氧半導體電晶體元件，更包含至少一對第二絕緣結構，形成於該基底內，該等第二絕緣結構電性隔離該橫向雙擴散金氧半導體電晶體元件。
11. 如申請專利範圍第10項所述之橫向雙擴散金氧半導體電晶體元件，其中該摻雜層之該寬度小於該等第二絕緣結構之間的距離。
12. 一種橫向雙擴散金氧半導體電晶體元件之佈局圖案，包含有： 一閘極；一源極區域，包含一第一導電型態；一汲極區域，藉由該閘極與該源極區域分離，且該汲極區域包含該第一導電型態；一基體區域與該閘極部份重疊，該基體區域包含一第二導電型態，且該第一導電型態與該第二導電型態彼此互補；以及一摻雜層，形成於該基體區域下方，該摻雜層包含該第二導電型態，其中該摻雜層之一寬度大於該基體區域之一寬度。
13. 如申請專利範圍第12項所述之佈局圖案，其中該第一導電型態為一n型導電型態，該第二導電型態為一p型導電型態。
14. 如申請專利範圍第12項所述之佈局圖案，其中該閘極包含一跑道形閘極，且該跑道形閘極包圍該源極區域，該汲極區域包含一環狀汲極區域，且該環狀汲極區域係形成於該跑道型閘極之外側。
15. 如申請專利範圍第14項所述之佈局圖案，其中該摻雜層之該寬度小於形成該跑道型閘極兩外側之該汲極區域之距離。
16. 如申請專利範圍第12項所述之佈局圖案，更包含一絕緣結構，包圍該橫向雙擴散金氧半導體電晶體元件。
17. 如申請專利範圍第16項所述之佈局圖案，其中該摻雜層之該寬度小於設置於該橫向雙擴散金氧半導體電晶體元件兩外側之絕緣結構之距離。
18. 如申請專利範圍第12項所述之佈局圖案，更包含複數個摻雜區，形成於該源極區域內，且該等摻雜區包含該第二導電型態。
19. 如申請專利範圍第12項所述之佈局圖案，其中用以形成該摻雜層之一能量小於用以形成該基體區域之一能量。
20. 如申請專利範圍第12項所述之佈局圖案，其中該摻雜層之一摻雜濃度低於該基體區域之一摻雜濃度。