TWI447912B

TWI447912B - 半導體裝置及其製造方法

Info

Publication number: TWI447912B
Application number: TW100131764A
Authority: TW
Inventors: Chien Wen Chu; Wing Chor Chan; Shyi Yuan Wu
Original assignee: Macronix Int Co Ltd
Priority date: 2011-09-02
Filing date: 2011-09-02
Publication date: 2014-08-01
Also published as: TW201312747A

Description

半導體裝置及其製造方法

本發明係有關於一種半導體裝置及其製造方法，特別係有關於一種電晶體及其製造方法。

在半導體技術中，舉例來說，半導體裝置例如功率裝置係使用橫向雙擴散金屬氧化半導體(LDMOS)。為了提高半導體裝置的崩潰電壓(breakdown voltage;BVdss)，一種方法係降低汲極區的摻雜濃度並增加漂移長度。然而，此方法會提高半導體裝置的開啟電阻。此外，需要大的設計面積。

半導體技術中的絕緣閘雙極性電晶體(Insulated Gate Bipolar Transistors;IGBT)同時具有電晶體(MOS)與雙極接面電晶體(bipolar junction transistor;BJT)的優點。絕緣閘雙極性電晶體可使用於開關應用中。

本發明係有關於半導體裝置及其製造方法。半導體裝置具有優異的效能，且製造成本低。

提供一種半導體裝置。半導體裝置包括第一摻雜區、第二摻雜區、介電結構與閘極結構。第一摻雜區具有第一導電型。第二摻雜區具有相反於第一導電型的第二導電型並鄰近第一摻雜區。介電結構包括互相分開的第一介電部分與第二介電部分。介電結構係形成於第一摻雜區上。閘極結構位於第一摻雜區或第二摻雜區鄰近第一介電部分的一部分上。

提供一種半導體裝置的製造方法。方法包括以下步驟。於第一摻雜區中形成第二摻雜區。第一摻雜區具有第一導電型。第二摻雜區具有相反於第一導電型的第二導電型。形成介電結構於第一摻雜區上。介電結構包括互相分開的第一介電部分與第二介電部分。形成閘極結構於第一摻雜區或第二摻雜區鄰近第一介電部分的一部分上。

下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

第1圖繪示一實施例中半導體裝置的剖面圖。請參照第1圖，第一摻雜區12係鄰近第二摻雜區14。第一摻雜區12包括摻雜部分28，具有第一導電型例如N導電型。第二摻雜區14可包括摻雜部分30與摻雜部分32，具有相反於第一導電型的第二導電型，例如P導電型。於實施例中，摻雜部分30係藉由圖案化的罩幕層(未顯示)對第一摻雜區12進行摻雜而形成。摻雜部分32係藉由圖案化的罩幕層(未顯示)對摻雜部分30進行摻雜而形成。摻雜部分32可為重摻雜區。

於一實施例中，具有第一導電型例如N導電型的第三摻雜區34係藉由圖案化的罩幕層(未顯示)對摻雜部分30進行摻雜而形成。第四摻雜區36係藉由圖案化的罩幕層(未顯示)對第一摻雜區12進行摻雜而形成。第三摻雜區34與第四摻雜區36可為重摻雜區。

請參照第1圖，介電結構16係形成於第一摻雜區12上。介電結構16包括互相分開的第一介電部分18與第二介電部分20。第一介電部分18與第二介電部分20並不限於第1圖中所示的場氧化物，也可為淺溝槽隔離結構或其它合適的絕緣物。

閘極結構22係形成於第一摻雜區12或第二摻雜區14鄰近第一介電部分18的一部分上。閘極結構22可包括形成於第一摻雜區12或第二摻雜區14上的介電層24，與形成於介電層24上的電極層26。電極層26可包括金屬、多晶矽或金屬矽化物。

請參照第1圖，第四摻雜區36與第二摻雜區14分別位於介電結構16的相對側邊46、48上。於一實施例中，第一摻雜層50係形成於第一介電部分18與第二介電部分20之間的摻雜部分28上。第一摻雜層50具有第二導電型例如P導電型。第一摻雜區12可包括第二摻雜層52，具有第一導電型例如N導電型並位於第一摻雜層50下。第二摻雜層52可藉由圖案化的罩幕層(未顯示)對摻雜部分28進行摻雜而形成。第一摻雜層50可藉由圖案化的罩幕層(未顯示)對第二摻雜層52進行摻雜而形成。

請參照第1圖，底層54可位於第一摻雜區12的下方。底層54可具有第二導電型例如P導電型。底層54可為基板或磊晶層。於一實施例中，底層54為絕緣層上覆矽(Silicon on insulator;SOI)。第一摻雜區12的摻雜部分28可藉由圖案化的罩幕層(未顯示)對底層54進行摻雜而形成。摻雜部分28也可以磊晶的方式形成於底層54上。摻雜井區56係鄰近摻雜部分28並位於底層54上。摻雜井區56包括摻雜部分58與摻雜部分60，具有第二導電型例如P導電型。摻雜部分58可藉由圖案化的罩幕層(未顯示)對底層54進行摻雜而形成。摻雜部分58也可以磊晶的方式形成於底層54上。摻雜部分60可藉由圖案化的罩幕層(未顯示)對摻雜部分58進行摻雜而形成。摻雜部分60可為重摻雜區。

於一實施例中，半導體裝置係為金屬氧化半導體(MOS)例如橫向雙擴散(Lateral double Diffusion)金屬氧化半導體(LDMOS)。於此例中，第一摻雜區12包括第四摻雜區36，具有第一導電型例如N導電型。閘極結構22係位於摻雜部分28與第三摻雜區34之間的摻雜部分30上。電極40例如汲極電極係電性連接至第四摻雜區36。電極42例如源極電極係電性連接至第三摻雜區34。電極44例如閘極電極係電性連接至閘極結構22。電極38例如基極電極係電性連接至摻雜部分32。電極38與電極42可互相電性連接。

於另一實施例中，半導體裝置係為絕緣閘雙極性電晶體(Insulated Gate Bipolar Transistors;IGBT)，詳細地來說係橫向絕緣閘雙極性電晶體(lateral insulated gate bipolar transistor;LIGBT)。於此例中，第四摻雜區36係具有第二導電型例如P導電型。閘極結構22位於第一介電部分18與摻雜部分30之間的摻雜部分28上。電極40例如集極電極係電性連接至第四摻雜區36。電極38例如射極電極係電性連接至摻雜部分32。電極44例如閘極電極係電性連接至閘極結構22。電極42例如基極電極係電性連接至第三摻雜區34。電極38與電極42可互相電性連接。

半導體裝置可簡單地控制第四摻雜區36的導電型為第一導電型例如N導電型來製造(800V)橫向雙擴散電晶體，或第二導電型例如P導電型來製造(700V)絕緣閘雙極性電晶體。半導體裝置可由CMOS製程例如700V功率CMOS製程製造，因此半導體裝置的製造不需要增加額外的罩幕(mask)或步驟，也有利於與其它的裝置整合在同一晶圓中。於實施例中，使用介電結構16與應用於降低表面場(Reduced Surface Field;RESURF)(更詳細地說，雙降低表面場(double RESURF))之概念的第一摻雜層50與第二摻雜層52，有助於提高半導體裝置例如LDMOS的汲極崩潰電壓(drain breakdown voltage)，並降低開啟電阻(Rdson)。於一實施例中，半導體裝置為700V或820V橫向雙擴散電晶體。

舉例來說，在第一導電型為N導電型，第二導電型為P導電型的情況下，半導體裝置為N通道的LIGBT(N-channel LIGBT)或LDNMOS。相反地，在第一導電型為P導電型，第二導電型為N導電型的情況下，半導體裝置為P通道的LIGBT(P-channel LIGBT)或LDPMOS。

第2圖繪示一實施例中半導體裝置的剖面圖。第2圖繪示之半導體裝置與第1圖繪示之半導體裝置的差異在於，第一摻雜區112包括摻雜部分162，具有第一導電型例如N導電型。摻雜部分162可藉由圖案化的罩幕層(未顯示)對摻雜部分128進行摻雜而形成。於此例中，第四摻雜區136可利用圖案化的罩幕層(未顯示)對摻雜部分162進行摻雜而形成。

第3圖繪示一實施例中半導體裝置的剖面圖。第3圖繪示之半導體裝置與第1圖繪示之半導體裝置的差異在於，隔離結構264圍住第一摻雜區212的摻雜部分228。隔離結構264可包括隔離部分266、隔離部分268與隔離部分270。舉例來說，形成在底層254上的隔離部分266為埋藏層例如介電氧化物。隔離部分268可為深溝槽隔離，包括介電氧化物。形成在隔離部分268上的隔離部分270並不限於場氧化物，也可為淺溝槽隔離。

第4圖繪示一實施例中半導體裝置的剖面圖。第4圖繪示之半導體裝置與第3圖繪示之半導體裝置的差異在於，第一摻雜區312包括摻雜部分362，具有第一導電型例如N導電型。摻雜部分362可藉由圖案化的罩幕層(未顯示)對摻雜部分328進行摻雜而形成。於此例中，第四摻雜區336可利用圖案化的罩幕層(未顯示)對摻雜部分362進行摻雜而形成。

第5圖繪示一實施例中半導體裝置的剖面圖。第5圖繪示之半導體裝置與第1圖繪示之半導體裝置的差異在於，介電結構416包括至少一第三介電部分472，位於第一介電部分418與第二介電部分420之間。第一摻雜區412之具有第一導電型例如N導電型的第二摻雜層452位於第一介電部分418、第二介電部分420與第三介電部分472之間的摻雜部分428上。具有第二導電型例如P導電型的第一摻雜層450位於第二摻雜層452上。

第6圖繪示一實施例中半導體裝置的剖面圖。第6圖繪示之半導體裝置與第5圖繪示之半導體裝置的差異在於，第一摻雜區512包括摻雜部分562，具有第一導電型例如N導電型。摻雜部分562可藉由圖案化的罩幕層(未顯示)對摻雜部分528進行摻雜而形成。於此例中，第四摻雜區536可利用圖案化的罩幕層(未顯示)對摻雜部分562進行摻雜而形成。

第7圖顯示一實施例中半導體裝置為LIGBT在關閉狀態下的崩潰電壓曲線(Off-BV curve)，BV為820V。第8圖顯示一實施例中半導體裝置為LIGBT的ID-VD曲線，VG為5V。第9圖比較實施例中半導體裝置為LIGBT與double RESURF LDNMOS之間的線性區電流(idline)，其中LIGBT的VG為5V，LDNMOS為10V。

根據上述揭露的實施例，半導體裝置可簡單地控制第四摻雜區的導電型來決定製造橫向雙擴散電晶體或絕緣閘雙極性電晶體，並可由CMOS製程製造，因此半導體裝置的製造有利於不同裝置的整合，且不需額外的費用。介電結構與應用於降低表面場(Reduced Surface Field;RESURF)之概念的第一摻雜層與第二摻雜層，有助於提高半導體裝置的操作效能。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

12、112、212、312、412、512．．．第一摻雜區

14．．．第二摻雜區

16、416．．．介電結構

18、418．．．第一介電部分

20、420．．．第一介電部分

22．．．閘極結構

24．．．介電層

26．．．導電層

28、30、32、128、228、328、428、528、58、60、162、362、562．．．摻雜部分

34‧‧‧第三摻雜區

36、136、336、536‧‧‧第四摻雜區

38、40、42、44‧‧‧電極

46、48‧‧‧側邊

50、450‧‧‧第一摻雜層

52、452‧‧‧第二摻雜層

54、254‧‧‧底層

56‧‧‧摻雜井區

264‧‧‧隔離結構

266、268、270‧‧‧隔離部分

472‧‧‧第三介電部分

第1圖繪示一實施例中半導體裝置的剖面圖。

第2圖繪示一實施例中半導體裝置的剖面圖。

第3圖繪示一實施例中半導體裝置的剖面圖。

第4圖繪示一實施例中半導體裝置的剖面圖。

第5圖繪示一實施例中半導體裝置的剖面圖。

第6圖繪示一實施例中半導體裝置的剖面圖。

第7圖顯示一實施例中半導體裝置在關閉狀態下的崩潰電壓曲線。

第8圖顯示一實施例中半導體裝置的ID-VD曲線。

第9圖顯示實施例中半導體裝置的線性區電流。

12．．．第一摻雜區

14．．．第二摻雜區

16．．．介電結構

18．．．第一介電部分

20．．．第一介電部分

22．．．閘極結構

24．．．介電層

26．．．導電層

28、30、32．．．摻雜部分

34．．．第三摻雜區

36．．．第四摻雜區

38、40、42、44．．．電極

46、48．．．側邊

50．．．第一摻雜層

52．．．第二摻雜層

54．．．底層

56．．．摻雜井區

Claims

一種半導體裝置，包括：一第一摻雜區，具有一第一導電型；一第二摻雜區，具有相反於該第一導電型的一第二導電型並鄰近該第一摻雜區；一第三摻雜區；一第四摻雜區，其中該第三摻雜區與該第四摻雜區係分別為源極摻雜區與汲極摻雜區，或分別為基極摻雜區與集極摻雜區；一介電結構，包括互相分開的一第一介電部分與一第二介電部分，其中該介電結構係形成於該第一摻雜區上，該第一介電部分與該第二介電部分係位於該第三摻雜區與該第四摻雜區之間；一第一摻雜層，具有該第二導電型，其中該第一摻雜層位於該第一介電部分與該第二介電部分之間的該第一摻雜區上；以及一閘極結構，位於該第一摻雜區或該第二摻雜區鄰近該第一介電部分的一部分上。
如申請專利範圍第1項所述之半導體裝置，其中該第一摻雜區包括一第二摻雜層，具有該第一導電型並位於該第一摻雜層下。
如申請專利範圍第1項所述之半導體裝置，其中該介電結構更包括至少一第三介電部分，位於該第一介電部分與該第二介電部分之間。
如申請專利範圍第1項所述之半導體裝置，其中該第三摻雜區，具有該第一導電型，該閘極結構係位於該第一摻雜區與該第三摻雜區之間的該第二摻雜區上，一第一電極係電性連接至該第一摻雜區，一第二電極係電性連接至該第三摻雜區。
如申請專利範圍第4項所述之半導體裝置，其中該第一電極係汲極電極，該第二電極係源極電極，該半導體裝置係為LDMOS。
如申請專利範圍第1項所述之半導體裝置，其中該第四摻雜區具有該第二導電型，該第二摻雜區與該第四摻雜區分別位於該介電結構的相對側邊上。
如申請專利範圍第6項所述之半導體裝置，其中一第一電極係電性連接至該第二摻雜區，一第二電極係電性連接至該第四摻雜區。
如申請專利範圍第7項所述之半導體裝置，其中該第一電極係射極電極，該第二電極係集極電極，該半導體裝置係為橫向絕緣閘雙極性電晶體。
如申請專利範圍第1項所述之半導體裝置，其中該半導體裝置係為橫向雙擴散金屬氧化半導體或絕緣閘雙極性電晶體。
一種半導體裝置的製造方法，包括：於一第一摻雜區中形成一第二摻雜區，該第一摻雜區具有一第一導電型，該第二摻雜區具有相反於該第一導電型的一第二導電型；形成一第三摻雜區；形成一第四摻雜區，其中該第三摻雜區與該第四摻雜區係分別為源極摻雜區與汲極摻雜區，或分別為基極摻雜區與集極摻雜區；形成一介電結構於該第一摻雜區上，其中該介電結構包括互相分開的一第一介電部分與一第二介電部分，其中該介電結構係形成於該第一摻雜區上，該第一介電部分與該第二介電部分係位於該第三摻雜區與該第四摻雜區之間；形成一第一摻雜層，具有該第二導電型，其中該第一摻雜層位於該第一介電部分與該第二介電部分之間的該第一摻雜區上；以及形成一閘極結構於該第一摻雜區或該第二摻雜區鄰近該第一介電部分的一部分上。