TW201712874A - 半導體裝置及半導體裝置的製造方法 - Google Patents

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Abstract

本發明的課題是使具有LDMOS的半導體裝置的特性提升。 其解決手段是以具有源極領域(SR)及汲極領域(DR)、通道形成領域(CH)、通道形成領域(CH)與汲極領域(DR)之間的汲極絕緣領域(STId)、以及閘極電極(GE)的方式構成半導體裝置。而且，汲極絕緣領域(STId)是具有露出活性領域(AA)的縫隙，此縫隙是被配置於比汲極絕緣領域(STId)的中央還靠通道形成領域(CH)側。然後，將此活性領域(AA)設為n型的半導體領域(NR)。若根據如此的構成，則可緩和汲極絕緣領域(STId)的通道形成領域(CH)側(源極領域(SR)側)的電場。藉此，可減少所產生的熱載子(hot carrier)(熱電子、熱電洞)，可改善HCI特性。

Description

半導體裝置及半導體裝置的製造方法
本發明是有關半導體裝置及半導體裝置的製造方法，例如可適合利用在具有LDMOS電晶體的半導體裝置者。
在LDMOSFET(Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor、LDMOS電晶體、橫方向擴散MOSFET、LDMISFET，以下簡稱「LDMOS」)中，RESURF(REduced SURface Field)型MOS電晶體為一般性的構造被採用。在半導體基板的表面形成厚的氧化膜，在該氧化膜上配置閘極電極的汲極側邊緣，藉此緩和閘極電極的汲極側邊緣下的電場強度的構造被檢討。例如，在專利文獻1~3中揭示在汲極側邊緣具有厚的氧化膜之半導體裝置。
〔先前技術文獻〕 〔專利文獻〕
[專利文獻1]日本特開2009-130021號公報
[專利文獻2]日本特開2014-107302號公報
[專利文獻3]國際公開第2015/079511號
在本發明者所檢討的LDMOS中，明確其構成中尚有改善的餘地。
例如，在LDMOS中，在HCI時產生的熱載子的影響會成為問題。
然而，在專利文獻1(日本特開2009-130021號公報)所示的半導體裝置中，由於在LDMOS的電流路徑形成P+領域，因此ON電阻會增加。並且，在如此的LDMOS構成中，P+領域與n-領域的接合部分的電場不緩和。因此，在HCI時，無法緩和往LOCOS端部之熱電子的捕捉(trap)。
並且，在專利文獻2(日本特開2014-107302號公報)所示的半導體裝置中，藉由分割閘極電極，雖可自HCI時產生的熱電子保護閘極氧化膜，但使熱電子產生的原因之STI部的電場無法緩和。
而且，在專利文獻3(國際公開第2015/079511號)所示的半導體裝置中，由於在汲極側形成擴散層領域，因此不可能緩和汲極絕緣膜的通道側領域 的電場，無改善HCI的效果。又，由於在擴散層領域的汲極側無多晶矽閘，因此在崩潰(breakdown)時無法緩和電場。
如此，可改善HCI特性的LDMOS的構成的檢討被期望。
其他的課題及新穎的特徵是由本說明書的記述及附圖可明確得知。
若簡單說明本案所揭示的實施形態中具代表性者的概要，則如其次般。
本案中所揭示之一實施形態的半導體裝置是具有：源極領域及汲極領域、通道形成領域、通道形成領域與汲極領域之間的絕緣領域、以及閘極電極。
而且，絕緣領域是具有露出活性領域的縫隙，此縫隙是被配置於比絕緣領域的中央還靠通道形成領域側。
若根據本案中揭示之以下所示具代表性的實施形態之半導體裝置，則可使半導體裝置的特性提升。
若根據本案中揭示之以下所示具代表性的實施形態之半導體裝置的製造方法，則可製造特性良好的半導體裝置。
AA‧‧‧活性領域
BC‧‧‧體接觸領域
CH‧‧‧通道形成領域
DR‧‧‧汲極領域
GE‧‧‧閘極電極
GE1‧‧‧閘極電極部
GE2‧‧‧閘極電極部
GF‧‧‧距離
GFD‧‧‧距離
GOX‧‧‧閘極絕緣膜
IL1‧‧‧層間絕緣膜
LAA‧‧‧長度
LDR‧‧‧長度
NBL‧‧‧n型埋入領域
NDR‧‧‧n型漂移領域
NEP‧‧‧n-型的磊晶層
NR‧‧‧n型的半導體領域
NWL‧‧‧n型阱領域
OA‧‧‧開口部
OADR‧‧‧開口部
P1‧‧‧柱塞
PDR‧‧‧p型漂移領域
PISO‧‧‧第1p型埋入領域
PR‧‧‧p型的半導體領域
PWL‧‧‧p型阱領域
S‧‧‧距離
S1‧‧‧半導體基板
SR‧‧‧源極領域
STI‧‧‧絕緣領域
STId‧‧‧汲極絕緣領域
STId1‧‧‧第1絕緣部
STId2‧‧‧第2絕緣部
WAA‧‧‧寬度
WOA‧‧‧寬度
WSTId‧‧‧寬度
圖1是表示實施形態1的半導體裝置的構成的剖面圖。
圖2是表示實施形態1的半導體裝置的構成的模式性的平面圖。
圖3是表示實施形態1的半導體裝置的其他的構成的剖面圖。
圖4是表示實施形態1的半導體裝置的其他的構成的平面圖。
圖5是表示實施形態1的半導體裝置的其他的構成的平面圖。
圖6是表示實施形態1的半導體裝置的製造工程的剖面圖。
圖7是表示實施形態1的半導體裝置的製造工程的剖面圖。
圖8是表示實施形態1的半導體裝置的製造工程的平面圖。
圖9是表示實施形態1的半導體裝置的製造工程的剖面圖。
圖10是表示實施形態1的半導體裝置的製造工程的平面圖。
圖11是表示實施形態1的半導體裝置的製造工程的 剖面圖。
圖12是表示實施形態1的半導體裝置的製造工程的剖面圖。
圖13是表示實施形態1的半導體裝置的製造工程的平面圖。
圖14是表示實施形態1的半導體裝置的製造工程的剖面圖。
圖15是表示實施形態1的半導體裝置的製造工程的剖面圖。
圖16是表示實施形態1的比較例的半導體裝置的構成的剖面圖。
圖17是表示比較例的半導體裝置的IG-VGS波形的圖表。
圖18是表示實施形態1的半導體裝置的IG-VGS波形的圖表。
圖19是比較例的圖表的擴大圖。
圖20是表示實施形態1的半導體裝置的閘極電流與距離S的關係的圖表。
圖21是表示比較例的半導體裝置的電位分布及撞擊離子化位置的圖。
圖22是表示實施形態1的半導體裝置的電位分布及撞擊離子化位置的圖。
圖23是表示比較例的半導體裝置的電位分布及電子電流密度的圖。
圖24是表示實施形態1的半導體裝置的電位分布及電子電流密度的圖。
圖25是表示實施形態2的應用例1的半導體裝置的構成的剖面圖。
圖26是表示實施形態2的應用例2的半導體裝置的構成的剖面圖。
圖27是表示崩潰耐壓與n型的半導體領域的關係的圖表。
圖28是表示實施形態1的半導體裝置的電位分布及撞擊離子化位置的圖。
圖29是表示實施形態2的應用例1的半導體裝置的電位分布及撞擊離子化位置的圖。
圖30是表示實施形態2的應用例2的半導體裝置的電位分布及撞擊離子化位置的圖。
圖31是表示實施形態3的應用例1的半導體裝置的構成的平面圖。
圖32是表示實施形態3的應用例1的半導體裝置的構成的平面圖。
圖33是表示實施形態3的應用例2的半導體裝置的構成的平面圖。
圖34是表示實施形態3的應用例2的半導體裝置的構成的平面圖。
圖35是表示實施形態3的應用例3的半導體裝置的構成的平面圖。
圖36是表示實施形態3的應用例3的半導體裝置的構成的平面圖。
圖37是表示實施形態3的應用例4的半導體裝置的構成的平面圖。
圖38是表示實施形態3的應用例4的半導體裝置的構成的平面圖。
圖39是用以說明實施形態3的應用例5的半導體裝置的平面圖。
圖40是表示實施形態3的應用例5的半導體裝置的構成的平面圖。
圖41是表示實施形態4的半導體裝置的構成的剖面圖。
圖42是表示實施形態4的半導體裝置的閘極電流與距離S的關係的圖表。
圖43是表示實施形態4的半導體裝置的電位分布及撞擊離子化位置的圖。
圖44是表示實施形態4的比較例的半導體裝置的電位分布及撞擊離子化位置的圖。
在以下的實施形態中基於方便起見有其必要時，分割成複數的部分或實施形態來進行說明，但除特別明示的情況，該等不是彼此無關者，一方是處於另一方的一部分或全部的變形例，應用例、詳細說明、補足說明等 的關係。並且，在以下的實施形態中，言及要素的數目等(包含個數，數值，量，範圍等)時，除了特別明示時及原理上明確限於特定的數目時等以外，並不限定於其特定的數目，亦可為特定的數目以上或以下。
而且，在以下的實施形態中，其構成要素(亦包含要素步驟等)除了特別明示時及原理上明確為必須時等以外，當然不一定是必須者。同樣，在以下的實施形態中，言及構成要素等的形狀，位置關係等時，除了特別明示時及原理上明確不是時等以外，包含實質上近似或類似其形狀等者。此情形是有關上述數目等(包含個數、數值、量、範圍等)也同樣。
以下，根據圖面詳細說明實施形態。另外，在用以說明實施形態的全圖中，對於具有同一機能的構件是附上同一或關聯的符號，其重複的說明是省略。並且，當複數的類似的構件(部位)存在時，有時在總稱的符號追加記號表示個別或特定的部位。而且，在以下的實施形態中，除了特別必要時以外是以同一或同樣的部分的說明為原則不重複。
並且，在實施形態所使用的圖面中，即使是剖面圖，有時也會為了容易看圖面而省略剖面線。而且，即使是平面圖，有時也會為了容易看圖面而附上剖面線。
並且，在剖面圖及平面圖中，有時各部位的大小並非與實際裝置對應，為了容易了解圖面，而相對性擴大表示特定的部位。而且，在平面圖與剖面圖對應的情 況，也有時改變各部位的大小表示。
(實施形態1)
以下，一邊參照圖面，一邊詳細說明有關本實施形態的半導體裝置。
〔構造說明〕
圖1是表示本實施形態的半導體裝置的構成的剖面圖，圖2是表示本實施形態的半導體裝置的構成的模式性的平面圖。圖1是例如對應於圖2的A-A剖面部。圖2的上圖是主要表示n-型的磊晶層NEP的下部的構成部位的平面佈局，圖2的下圖是表示在上圖所示的構成部位加諸閘極電極GE的平面佈局。
圖1及圖2所示的半導體裝置是具有p通道型的LDMOS電晶體的半導體裝置。另外，LDMOS電晶體是亦被稱為橫型功率MOSFET。
本實施形態的半導體裝置是被形成於在支撐基板上形成有n-型的磊晶層(半導體層)NEP的半導體基板S1上。在n-型的磊晶層(半導體層)NEP的下部是形成有n型埋入領域(n型半導體領域)NBL。n型埋入領域NBL是比n-型的磊晶層NEP還高雜質濃度的領域。另外，亦可將半導體裝置直接形成於由半導體所成的基板(半導體層)上。
圖1所示的半導體裝置是具有：在半導體基 板S1(n-型的磊晶層NEP)的上方隔著閘極絕緣膜GOX來形成的閘極電極GE(閘極電極部GE1、GE2)、及被形成於閘極電極GE(閘極電極部GE1、GE2)的兩側(在圖1、圖2中是紙面的右及左方向)的源極領域SR及汲極領域DR。
然後，源極領域(p型半導體領域、p型雜質領域、p型擴散領域)SR及汲極領域(p型半導體領域、p型雜質領域、p型擴散領域)DR間之n型半導體領域(NEP、NWL)會成為通道形成領域CH。藉由在此通道形成領域CH與汲極領域DR之間設置p型漂移領域PDR及汲極絕緣領域(場汲極領域)STId，可緩和在閘極電極GE的汲極領域DR側的端部的電場(場板效應)。藉此，可使LDMOS高耐壓化。
在此，本實施形態是在汲極絕緣領域STId設有露出活性領域AA的縫隙。換言之，在汲極絕緣領域STId設有縫隙狀的活性領域AA。而且，換言之，汲極絕緣領域STId是具有第1絕緣部STId1及第2絕緣部STId2，在該等之間設有活性領域AA。汲極絕緣領域STId之中，以縫隙狀的活性領域AA的通道形成領域CH側(源極領域SR側)的部分作為第1絕緣部STId1，汲極絕緣領域STId之中，以縫隙狀的活性領域AA的汲極領域DR側的部分作為第2絕緣部STId2。
然後，活性領域AA是被配置於比汲極絕緣領域STId的中央還靠通道形成領域CH側(源極領域SR 側)。換言之，被形成於汲極絕緣領域STId的X方向的寬度WSTId的一半的位置與汲極絕緣領域STId的通道形成領域側(源極領域SR側)的端部之間。X方向是通道長方向(閘極長方向)，Y方向是通道寬度方向(閘極寬度方向)。另外，有關在本說明書說明的寬度或長度，若無特別規定，則是以半導體基板S1(n-型的磊晶層NEP)的表面的寬度或長度作為基準。
而且，在活性領域AA中是被導入n型的雜質。換言之，在活性領域AA的上部是設有n型的半導體領域(雜質領域、NR)。
又，閘極電極GE是被配置成從通道形成領域CH上延伸至汲極絕緣領域STId上。更具體而言，是被配置成從通道形成領域CH上通過第1絕緣部STId1上延伸至第2絕緣部STId2上。但，在此，於縫隙狀的活性領域AA上，閘極電極GE是未被配置，在縫隙狀的活性領域AA上是配置有開口部OA。閘極電極GE之中，以縫隙狀的活性領域AA的通道形成領域CH側(源極領域SR側)的部分作為閘極電極部GE1，閘極電極GE之中，以縫隙狀的活性領域AA的汲極領域DR側的部分作為閘極電極部GE2。
開口部OA的X方向的寬度WOA是比縫隙狀的活性領域AA的X方向的寬度WAA大(WOA>WAA)。因此，汲極絕緣領域STId中所含的第1絕緣部STId1及第2絕緣部STId2之中，在第1絕緣部STId1上 是配置有閘極電極部GE1的汲極領域DR側的端部，在第2絕緣部STId2上是配置有閘極電極部GE2。
如此，在本實施形態中，由於在汲極絕緣領域STId設置露出活性領域AA的縫隙，以此活性領域AA作為n型的半導體領域，因此可緩和汲極絕緣領域STId的通道形成領域側(源極領域SR側)的電場。藉此，可減少產生的熱載子(熱電子、熱電洞)，可改善HCI特性。在此，所謂HCI(Hot Carrier Injection；熱載流子注入)是意指通道的載子(電子或電洞)在高電場領域藉由電場加速而取得大的能量，越過電位障壁，被注入至閘極絕緣膜中，被捕捉的現象。另外，本實施形態那樣的p通道型的LDMOS是即使在汲極絕緣領域STId的通道側下端部也容易發生熱載子的注入。藉由HCI，閘極絕緣膜會被破壞，且MISFET的臨界值電壓(Vth)或傳達電導(gm)等的特性會劣化。然，在本實施形態中，如前述般，可改善HCI特性。
並且，在閘極電極GE中，由於在縫隙狀的活性領域AA上設置開口部OA，因此可使崩潰耐壓提升。
以下，更詳細說明本實施形態的半導體裝置的構成。
源極領域SR是被形成於n型阱領域(n型半導體領域)NWL中。n型阱領域NWL是比n-型的磊晶層NEP還雜質濃度高的領域。此n型阱領域NWL及n-型的磊晶層NEP以及閘極電極GE所重疊的領域會成為通道形 成領域CH。並且，汲極領域DR是被形成於p型阱領域(p型半導體領域)PWL中。此p型阱領域PWL是比汲極領域DR還雜質濃度低的領域。p型阱領域PWL是被形成於p型漂移領域(p型半導體領域)PDR中。此p型漂移領域PDR是比p型阱領域PWL還雜質濃度低的領域。並且，在此p型漂移領域PDR及p型阱領域PWL中形成有汲極絕緣領域STId。汲極絕緣領域STId是如前述般，具有第1絕緣部STId1及第2絕緣部STId2。而且，在該等之間設有活性領域AA。
上述半導體領域(NWL、PDR、PWL、SR、DR、BC)是被形成以絕緣領域STI所包圍的領域(活性領域)。絕緣領域STI、汲極絕緣領域STId是由被埋入於半導體基板S1(n-型的磊晶層NEP)中的溝內之絕緣膜所成。
另外，在n型阱領域NWL中，以能夠和源極領域SR鄰接的方式，形成有n+型的體接觸(body contact)領域(背閘極領域)BC。如此，源極領域SR與n+型的體接觸領域BC是成為同電位。並且，在此，上述活性領域AA的n型的半導體領域(NR)也與源極領域SR及n+型的體接觸領域BC成為同電位。另外，活性領域AA的n型的半導體領域(NR)是例如亦可為浮動狀態。但，藉由將活性領域AA的n型的半導體領域(NR)設為與源極領域SR及n+型的體接觸領域BC同電位(電性連接)，可取得後述的n型的半導體領域(NR)之電 子電流的一部分抽出效果，亦即抽出在HCI時產生的熱電子之效果(參照圖23)。藉此也可改善HCI特性。
並且，在源極領域SR及n+型的體接觸領域BC上形成有源極柱塞P1S，在汲極領域DR上形成有汲極柱塞P1D。而且，雖未出現於圖1所示的剖面，但實際在閘極電極GE上形成有閘極柱塞。該等的柱塞P1(源極柱塞P1S、汲極柱塞P1D、閘極柱塞)是被形成於層間絕緣膜IL1中。
閘極電極GE是被形成經由閘極絕緣膜GOX來從通道形成領域CH上延伸至汲極絕緣領域STId上為止。然而，如前述般，在縫隙狀的活性領域AA上，閘極電極GE是未被配置。因此，閘極電極GE是具有被配置於活性領域AA上的開口部OA。例如，閘極電極GE是連續包圍開口部OA的外周的形狀(環狀、甜甜圈狀、框狀)(參照圖2)。藉由如此再將閘極電極GE配置成包圍縫隙狀的活性領域AA，可使崩潰耐壓提升。
另外，在圖1中是顯示1組的源極領域SR、汲極領域DR及閘極電極GE的構成部，但該等的構成部亦可為重複配置。
圖3~圖5是表示本實施形態的半導體裝置的其他的構成的剖面圖或剖面圖。在圖3~圖5中顯示源極領域SR、汲極領域DR及閘極電極GE為與汲極領域DR對稱配置的半導體裝置。圖3是例如對應於圖4的A-A部及其延長線部的剖面部。圖4是主要表示n-型的磊晶層 NEP的下部的構成部位的平面佈局，圖5是表示在圖4所示的構成部位加諸閘極電極GE的平面佈局。
圖3所示的半導體裝置是將圖1所示的各構成部與汲極領域DR對稱配置者，因此在與圖1對應的部分附上同樣的符號，省略其說明。圖4、圖5是圖3所示的各構成部的平面佈局例。如圖4所示般，大致矩形環狀的體接觸領域BC的外側成為絕緣領域STI。在大致矩形環狀的體接觸領域BC的內側配置有源極領域SR。而且，在源極領域SR的內側配置有矩形環狀的n型阱領域NWL的露出面。在此矩形環狀的n型阱領域NWL的內側配置有矩形環狀的n-型的磊晶層NEP的露出面。在矩形環狀的n-型的磊晶層NEP的露出面的內側配置有矩形環狀的p型漂移領域PDR的露出面。在矩形環狀的p型漂移領域PDR的內側配置有矩形狀的汲極絕緣領域STId。另外，在矩形狀的汲極絕緣領域STId是設有汲極領域DR、2個的活性領域AA。汲極領域DR是在矩形狀的汲極絕緣領域STId的中央，配置成延伸於Y方向的矩形狀。並且，在此汲極領域DR的兩側分開一定的距離而設有活性領域AA。2個的活性領域AA是在Y方向具有長邊的矩形狀。
如此，與汲極領域DR對稱配置，延伸於Y方向的構成部會被配置，有關一部分的構成部是被連接於X方向。例如圖5所示般，閘極電極GE是被配置於源極領域SR與汲極領域DR之間。換言之，閘極電極GE是在矩形環狀的源極領域SR的內側，被配置成大致矩形 狀，在其中央部的汲極領域DR上具有開口部OADR。而且，閘極電極GE是在汲極領域DR(開口部OADR)兩側分開一定的距離而具有開口部OA。開口部OA是設在上述活性領域AA上，比活性領域AA的平面形狀大上一圈的平面形狀。
如圖4、圖5所示般，圖1所示的各構成部會與汲極領域DR對稱配置。而且，有關延伸於一部分的Y方向的構成部是被連接於X方向，成為環狀的平面形狀。另外，圖1所示的剖面是例如與圖4的A-A部對應，圖2的模式性的平面圖是例如與圖5的虛線所包圍的領域的一部分對應。由於有關圖4、圖5所示的平面佈局是可藉由後述的製造工程來明確其構成，所以在此的更進一步的說明是省略。
〔製法說明〕
其次，一邊參照圖6~圖15，一邊說明本實施形態的半導體裝置的製造方法，且更明確該半導體裝置的構成。圖6~圖15是表示本實施形態的半導體裝置的製造工程的剖面圖或平面圖。
準備圖6所示之具有n-型的磊晶層NEP的半導體基板S1。半導體基板S1是例如以單結晶矽基板等作為支撐基板，例如使n-型的矽膜磊晶成長於支撐基板上。如此，可形成具有n-型的磊晶層NEP的半導體基板S1。
其次，如圖7所示般，形成n型埋入領域(n 型半導體領域)NBL。例如，以將n型埋入領域NBL的形成領域開口的光阻劑膜(未圖示)作為遮罩，在半導體基板S1(n-型的磊晶層NEP)中離子注入n型的雜質。
其次，形成p型漂移領域PDR及n型阱領域NWL。例如，以將p型漂移領域PDR的形成領域開口的光阻劑膜(未圖示)作為遮罩，在半導體基板S1(n-型的磊晶層NEP)中離子注入p型的雜質，藉此形成p型漂移領域(p型半導體領域)PDR。其次，藉由灰化處理等來除去上述光阻劑膜(未圖示)。其次，以將n型阱領域NWL的形成領域開口的光阻劑膜(未圖示)作為遮罩，在半導體基板S1(n-型的磊晶層NEP)中離子注入n型的雜質，藉此形成n型阱領域(n型半導體領域)NWL。其次，藉由灰化處理等來除去上述光阻劑膜(未圖示)。並且，在p型漂移領域PDR中形成p型阱領域PWL。例如，以將p型阱領域PWL的形成領域開口的光阻劑膜(未圖示)作為遮罩，在半導體基板S1(n-型的磊晶層NEP)中離子注入p型的雜質，藉此形成p型阱領域PWL(p型半導體領域)。其次，藉由灰化處理等來除去上述光阻劑膜(未圖示)。
如圖8所示般，n型阱領域NWL、p型漂移領域PDR及p型阱領域PWL的平面形狀是大致矩形，且在n型阱領域NWL的內側形成有p型漂移領域PDR，在p型漂移領域PDR的內側形成有p型阱領域PWL。
其次，如圖9所示般，形成絕緣領域STI、汲 極絕緣領域STId。此絕緣領域STI、汲極絕緣領域STId是可利用STI(shallow trench isolation)法來形成。另外，亦可用LOCOS(local oxidation of silicon)法來形成絕緣領域STI、汲極絕緣領域STId。
例如，在半導體基板S1(n-型的磊晶層NEP)中使用光微影技術及蝕刻技術來形成溝。
其次，在半導體基板S1(n-型的磊晶層NEP)上，以埋入溝的程度的膜厚，利用CVD(Chemical Vapor Deposition；化學氣相成長)法等來堆積氧化矽膜，利用化學機械研磨(CMP；chemical mechanical polishing)法或回蝕法等來除去溝以外的氧化矽膜。藉此，可在溝內埋入氧化矽膜。
在此，如圖10所示般，絕緣領域STI是例如被形成於n型阱領域NWL的外側。此絕緣領域STI是為了元件(p通道型的LDMOS電晶體)間的電性離而被形成。汲極絕緣領域STId是被形成於p型漂移領域PDR的內側，其外形是矩形狀。但，如前述般，在汲極絕緣領域STId中設有縫隙狀的活性領域AA。並且，在此，於汲極絕緣領域STId設有汲極領域的形成領域之活性領域(DR)。在汲極絕緣領域STId中，於汲極領域的形成領域之活性領域(DR)的兩側分開一定的距離而設有活性領域AA。汲極領域的形成領域之活性領域(DR)、2個的活性領域AA是在Y方向具有長邊的矩形狀。
其次，如圖11所示般，形成閘極絕緣膜GOX 及成為閘極電極GE的導電性膜。
例如，藉由熱處理(熱氧化處理)半導體基板S1等，在n-型的磊晶層NEP的表面形成由氧化矽膜等所成的閘極絕緣膜GOX。閘極絕緣膜GOX是亦可取代熱氧化膜，而使用以CVD法所形成的膜。並且，不僅氧化膜，亦可使用氮化膜或高介電常數膜(High-k膜)。其次，在閘極絕緣膜GOX上，藉由CVD法等來堆積多結晶矽膜(閘極電極層)，作為導電性膜。予以利用光微影技術及乾蝕刻技術來圖案化。亦即，如圖12所示般，在多結晶矽膜(閘極電極層)上形成光阻劑膜(未圖示)，利用光微影技術來曝光．顯像，藉此除去閘極電極GE的形成領域以外的光阻劑膜。其次，以光阻劑膜作為遮罩，乾蝕刻多結晶矽膜(閘極電極層)，藉此形成閘極電極GE。此蝕刻時，多結晶矽膜的下層的閘極絕緣膜GOX也蝕刻。之後，藉由灰化處理等來除去光阻劑膜。
在此，本實施形態的閘極電極GE是被形成從n型阱領域NWL的上方越過p型漂移領域PDR而延伸至汲極絕緣領域STId上為止。但，本實施形態的閘極電極GE是在活性領域AA上具有寬度WOA的開口部(縫隙)OA(圖13)。並且，此閘極電極GE是連續包圍開口部OA的外周的形狀。另外，在此，閘極電極GE是在汲極領域的形成領域之活性領域(DR)上也具有開口部OADR(圖13)。
其次，如圖14所示般，形成源極領域SR及 汲極領域DR。例如，使用預定的形狀的光阻劑膜(未圖示)作為離子注入阻止遮罩，將p型的雜質予以離子注入預定的領域。在此，在閘極電極GE的一方的側(圖中左側)的p型阱領域PWL中離子注入p型的雜質，且在閘極電極GE的另一方的側(圖中右側)的n型阱領域NWL中離子注入p型的雜質。
藉此，如圖14所示般，在p型阱領域PWL的一部分的表面形成p+型的汲極領域DR，在n型阱領域NWL的一部分的表面形成p+型的源極領域SR。p+型的源極領域SR是對於閘極電極GE自我整合地形成。
而且，如圖15所示般，使用預定的形狀的光阻劑膜(未圖示)作為離子注入阻止遮罩，離子注入n型的雜質。藉此，在n型阱領域NWL中形成n+型的體接觸領域BC及活性領域AA中的n型的半導體領域(NR)。如此，亦可以同離子注入工程形成n+型的體接觸領域BC及活性領域AA中的n型的半導體領域(NR)。藉此可謀求製造工程的簡略化。另外，n+型的體接觸領域BC與p+型的源極領域SR是鄰接配置，構成pn接合。
其次，在半導體基板S1(n-型的磊晶層NEP)上，利用CVD法等來形成氧化矽膜等，作為層間絕緣膜IL1。之後，因應所需利用CMP法等來使其表面平坦化。
其次，使用預定的形狀的光阻劑膜(未圖示)作為蝕刻遮罩，藉由乾蝕刻層間絕緣膜IL1，在層間 絕緣膜IL1中形成接觸電洞(貫通孔)。
其次，在此接觸電洞的內部埋入導電性膜，藉此形成柱塞(接觸、接觸部、連接部、連接用導電體部、連接柱塞)P1。
例如，在包含接觸電洞的內部之層間絕緣膜IL1上形成氮化鈦膜等的屏障膜之後，在屏障膜上以埋入接觸電洞的程度的膜厚來堆積鎢膜，且將層間絕緣膜IL1上的不要的鎢膜及屏障膜藉由CMP法或回蝕法等來除去。藉此，可形成柱塞P1(P1S、P1D、P1BC)。
另外，柱塞P1之中，將形成於源極領域SR的柱塞表示為源極柱塞(源極接觸部)P1S，及將形成於汲極領域DR的柱塞表示為汲極柱塞(汲極接觸部)P1D，以及將形成於n+型的體接觸領域BC的柱塞表示為體接觸柱塞(體接觸部)P1BC。
如此，在本實施形態中，由於在汲極絕緣領域STId設置露出活性領域AA的縫隙，以此活性領域AA作為n型的半導體領域，因此可緩和汲極絕緣領域STId的通道形成領域側(源極領域SR側)的電場。藉此，可減少所產生的熱載子(熱電子、熱電洞)，可改善HCI特性。
圖16是表示比較例的半導體裝置的構成的剖面圖。如圖16所示般，在比較例的半導體裝置中，是在汲極絕緣領域STId未設置露出活性領域AA的縫隙，且在閘極電極GE未設置開口部OA。
圖17是表示比較例的半導體裝置的IG-VGS波形的圖表。縱軸是表示閘極電流(IG、Current[A])，橫軸是表示閘極-源極間電位(VGS、-VG[V])。調查將汲極電壓(VD)設為-15V，改變距離GF的長度時的IG-VGS波形。距離GF是汲極絕緣領域STId的源極領域SR側的端部與閘極電極GE的汲極領域DR側的端部的距離(參照圖16)。距離GF是使從0.1μm變化至1.6μm。由圖17所示的圖表，隨距離GF變大，閘極電流(IG)降低。在比較例的構成中，藉由擴大距離GF，可緩和汲極絕緣領域STId的通道形成領域側(源極領域SR側)的電場。
圖18是表示本實施形態的半導體裝置的IG-VGS波形的圖表。縱軸是表示閘極電流(IG、Current[A])，橫軸是表示閘極-源極間電位(VGS、-VG[V])。調查將汲極電壓(VD)設為-15V，改變距離GFD、距離S時的IG-VGS波形。將改變距離S時的圖表顯示於(a)。將改變距離GFD時的圖表顯示於(b)。另外，圖19是圖17的比較例的圖表的擴大圖。亦即，以縱軸的刻度能與(a)、(b)對應的方式，擴大圖17的比較例的圖表。距離GFD是第2絕緣部STId2的汲極領域DR側的端部與閘極電極部GE2的汲極領域DR側的端部的距離(參照圖1)。距離S是第1絕緣部STId1的源極領域SR側的端部與汲極領域DR側的端部的距離(參照圖1)。另外，在(b)中，距離S為0.2μm。
如圖18(a)所示般，隨距離S從1.0μm變小成0.2μm，閘極電流(IG)會降低。又，如圖18(b)所示般，即使將距離S設為0.2μm，且將距離GFD從0.2μm形成0.5μm，閘極電流(IG)也幾乎不變化。並且，(a)、(b)所示的閘極電流(IG)是遠比圖19的比較例的閘極電流(IG)小。
如此，在本實施形態的半導體裝置中，明確可壓低閘極電流(IG)，可改善HCI特性。並且，明確距離S小，效果更大，距離GFD所造成的影響小。
圖20是表示本實施形態的半導體裝置的閘極電流與距離S的關係的圖表。縱軸是表示閘極電流的最大值(IG-max、Current[A])，橫軸是表示上述距離S[μm]。另外，圖中REF是表示距離GF為1.6μm的比較例的半導體裝置的IG-max。並且，橫軸的a是第1絕緣部STId1與第2絕緣部STId2的各自的X方向的寬度的和。例如，第1絕緣部STId1與第2絕緣部STId2的各自的X方向的寬度的和為2μm時，a×0.1是成為、0.2μm。
如圖20所示般，明確距離S越小，閘極電流(IG)越小。並且，明確相對於第1絕緣部STId1與第2絕緣部STId2的各自的X方向的寬度的和，第1絕緣部STId1的X方向的寬度越小，閘極電流(IG)越小。而且，在a×0.1及a×0.2，閘極電流(IG)並不那麼改變。並且，明確藉由將距離S設為a×0.5以下，閘極電流(IG)會比比較例的半導體裝置還低。
如此，在本實施形態的半導體裝置中，可壓低閘極電流(IG)，明確可改善HCI特性。
其次，根據模擬結果，驗證HCI特性的改善效果。
圖21是表示比較例的半導體裝置的電位分布及撞擊離子化位置的圖。圖22是表示本實施形態的半導體裝置的電位分布及撞擊離子化位置的圖。電位分布是以等電位線來表示，且撞擊離子化是以灰色的濃淡來表示。另外，在本實施形態的半導體裝置中，距離S是0.2μm，活性領域AA的寬度是0.2μm。汲極電壓是與比較例同電壓。
如圖21所示般，可知在比較例的半導體裝置中，於汲極絕緣領域STId的角部附近，等電位線的密度高，發生撞擊離子化。又，如圖22所示般，可知在本實施形態的半導體裝置中，於汲極絕緣領域STId的角部附近，等電位線的密度低，難發生撞擊離子化。
圖23是表示比較例的半導體裝置的電位分布及電子電流密度的圖。圖24是表示本實施形態的半導體裝置的電位分布及電子電流密度的圖。電位分布是以等電位線來表示，且電子電流密度是以灰色的濃淡來表示。
如圖23所示般，可知在比較例的半導體裝置中，於汲極絕緣領域STId的角部附近，等電位線的密度及電子電流密度變高。又，如圖24所示般，可知在本實施形態的半導體裝置中，於汲極絕緣領域STId的角部附 近，等電位線的密度低，電子電流密度低。並且，在本實施形態的半導體裝置中，至活性領域AA亦即n型的半導體領域(NR)的附近為止，電子電流密度高的領域變寬。藉此，可知藉由活性領域AA亦即n型的半導體領域(NR)，電子電流的一部分會被抽出。換言之，具有抽出HCI時產生的熱電子之效果。
如此，依據上述模擬結果，亦可證明在本實施形態的半導體裝置中可改善HCI特性。
(實施形態2)
在實施形態1(圖1)中，將n型的半導體領域(NR)比較淺地(例如與n+型的體接觸領域BC同程度的深度)形成於活性領域AA的全面，但亦可(1)在活性領域AA的一部分的領域中形成n型的半導體領域(NR)。又，亦可(2)比較深地(例如比n+型的體接觸領域BC深)形成n型的半導體領域(NR)。以下以該等的構成作為應用例1、2說明。另外，與實施形態1不同的部分是僅形成於活性領域AA的n型的半導體領域(NR)的形狀，因此針對此部分詳細說明。
圖25是表示本實施形態的應用例1的半導體裝置的構成的剖面圖。有關與實施形態1(圖1)同樣之處是附上同符號，省略其說明。
如圖25所示般，在本應用例中，是在活性領域AA的一部分形成有n型的半導體領域NR。在此是在 活性領域AA的寬度的一半的寬度的領域中，藉由導入n型的雜質，形成n型的半導體領域NR。並且，活性領域的寬度的一半的寬度的領域是源極領域SR側的領域。如前述般，例如，活性領域AA的平面形狀是在Y方向具有長邊的矩形狀。此情況，本應用例的n型的半導體領域NR是在Y方向具有長邊的矩形狀，其X方向的寬度會成為活性領域AA的X方向的寬度的1/2(WAA的1/2)(參照圖39)。
圖26是表示本實施形態的應用例2的半導體裝置的構成的剖面圖。有關與實施形態1(圖1)同樣之處是附上同符號，省略其說明。
如圖26所示般，在本應用例中，藉由導入n型的雜質至活性領域AA的比較深為止，形成n型的半導體領域NR。例如，本應用例的n型的半導體領域NR的深度是比n+型的體接觸領域BC深，比第1絕緣部STId1、第2絕緣部STId2淺。另外，本應用例的n型的半導體領域NR的X方向的寬度是與活性領域AA的X方向的寬度同程度。在本應用例中，由於將n型的雜質導入至活性領域AA的比較深為止，因此可將n型的半導體領域NR的雜質濃度設為比較低濃度。例如，可將n型的半導體領域NR的雜質濃度設為比n+型的體接觸領域BC的濃度低。
圖27是表示崩潰耐壓與n型的半導體領域NR的關係的圖表。(a)是表示實施形態1(圖1)的半 導體裝置的情況，(b)是表示本實施形態的應用例1的半導體裝置的情況。縱軸是表示崩潰耐壓的絕對值(|BVoff|、[V])，橫軸是表示活性領域AA的寬度(WAA)。(a)是活性領域AA的寬度原封不動成為n型的半導體領域NR的寬度。又，(b)是將n型的半導體領域NR的寬度設為活性領域AA的寬度的一半。分別針對距離S為0.12μm，0.15μm的情況調查崩潰耐壓。
如圖27(b)所示般，相對於活性領域AA的寬度，在一半的領域形成n型的半導體領域NR時，可確認崩潰耐壓的改善。
其次，根據模擬結果，驗證崩潰耐壓的改善效果。
圖28是表示實施形態1的半導體裝置的電位分布及撞擊離子化位置的圖。圖29是表示本實施形態的應用例1的半導體裝置的電位分布及撞擊離子化位置的圖。圖30是表示本實施形態的應用例2的半導體裝置的電位分布及撞擊離子化位置的圖。電位分布是以等電位線來表示，且撞擊離子化是以灰色的濃淡來表示。另外，在此，距離S是0.15μm，活性領域AA的寬度是0.2μm。汲極電壓是全部為同電壓。
如圖28所示般，可知實施形態1的半導體裝置，亦即在活性領域AA的全面比較淺地形成n型的半導體領域NR時，在n型的半導體領域NR與第2絕緣部STId2的境界部附近，與本實施形態的應用例1、2比 較，等電位線的密度變高。而且，可知在如此的構造中，由於n型的半導體領域NR比較淺，因此在崩潰時無法延伸空乏層，崩潰耐壓容易降低。另外，在圖28~圖30中，以虛線來表示空乏層的擴大。
如圖29所示般，可知本實施形態的應用例1的半導體裝置，亦即在活性領域AA的一半比較淺地形成n型的半導體領域NR時，在n型的半導體領域NR與第2絕緣部STId2之間，與實施形態1的情況比較，等電位線的密度變低。而且，可知在如此的構造中，由於在活性領域AA中存在未形成n型的半導體領域NR的領域，因此僅該部分電場被緩和，崩潰耐壓提升。
如圖30所示般，本實施形態的應用例2的半導體裝置，亦即在活性領域AA的一半比較深地形成n型的半導體領域NR時，可將n型的半導體領域NR設為低濃度，該部分，可延伸空乏層。藉此，可知崩潰耐壓會提升。
如此，依據上述模擬結果，亦可證明在本實施形態的半導體裝置中可改善崩潰耐壓。
如此，在本實施形態中，除了在實施形態1說明之HCI特性的改善效果以外，還取得崩潰耐壓的提升效果。
其次，說明有關本實施形態的應用例1的半導體裝置的製造方法。n型的半導體領域NR以外的部位是可與實施形態1同樣的工程形成。並且，例如可與n+型 的體接觸領域BC同時形成n型的半導體領域NR。此時，以離子注入阻止遮罩來覆蓋活性領域AA的一部分(例如，活性領域AA的寬度的一半的領域，汲極領域DR側的領域)，離子注入n型的雜質。
其次，說明有關本實施形態的應用例2的半導體裝置的製造方法。n型的半導體領域NR以外的部位是可與實施形態1同樣的工程形成。在此，例如，可與n+型的體接觸領域BC不同的工程形成n型的半導體領域NR。例如，利用離子注入法來形成n+型的體接觸領域BC之後，以在活性領域AA上具有開口部之離子注入阻止遮罩作為遮罩，離子注入n型的雜質。此時，以比n+型的體接觸領域BC還低濃度的雜質濃度，導入雜質至比n+型的體接觸領域BC還深的位置之方式，調整離子注入條件。另外，在形成n+型的體接觸領域BC之前，亦可形成n型的半導體領域NR。
(實施形態3)
在本實施形態中是說明有關汲極領域DR及其兩側的活性領域AA的平面形狀之例。且，說明有關開口部OADR及其兩側的開口部OA的平面形狀之例。該等的平面形狀以外是與實施形態1同樣。
(應用例1)
圖31及圖32是表示本實施形態的應用例1的半導體 裝置的構成的平面圖。在實施形態1(圖4)中，是在汲極領域DR的兩側分開一定的距離來設置活性領域AA。汲極領域DR是在Y方向具有長邊的矩形狀。並且，2個的活性領域AA是與汲極領域DR對稱配置，分別為在Y方向具有長邊的矩形狀。例如，在實施形態1中，如圖31(a)所示般，汲極領域DR的Y方向的長度是LDR，活性領域AA的Y方向的長度是LAA。長度LDR與長度LAA是同程度。汲極領域DR的X方向的寬度(X方向的長度)是WDR，活性領域AA的X方向的寬度(X方向的長度)是WAA。
相對的，在本應用例中，如圖31(b)所示般，汲極領域DR的Y方向的長度LDR比活性領域AA的Y方向的長度LAA小。亦可如此改變長度LDR、長度LAA。
並且，在本應用例中也與實施形態1的情況同樣，在閘極電極GE中，分別在汲極領域DR及活性領域AA上設置開口部OADR及開口部OA。如圖32所示般，開口部OADR是形成比汲極領域DR大上一圈。亦即，開口部OADR的Y方向的長度是比LDR大，X方向的寬度是比WDR大。而且，開口部OA是形成比活性領域AA大上一圈。亦即，開口部OA的Y方向的長度是比LAA大，X方向的寬度是比WAA大。而且，例如，開口部OA的Y方向的長度是比開口部OADR的Y方向的長度大。
(應用例2)
圖33及圖34是表示本實施形態的應用例2的半導體裝置的構成的平面圖。
在本應用例中，汲極領域DR的Y方向的長度LDR比活性領域AA的Y方向的長度LAA大(圖33)。亦可如此改變長度LDR、長度LAA。
並且，此情況，開口部OADR的Y方向的長度是比LDR大，X方向的寬度是比WDR大。而且，開口部OA的Y方向的長度是比LAA大，X方向的寬度是比WAA大(圖34)。而且，例如，開口部OA的Y方向的長度是比開口部OADR的Y方向的長度小。
(應用例3)
圖35及圖36是表示本實施形態的應用例3的半導體裝置的構成的平面圖。
在本應用例中，是將活性領域AA配置成矩形環狀。換言之，本應用例的活性領域AA是對應於將應用例1(參照圖31(b))的2個活性領域AA的端部連接於X方向的形狀。活性領域AA的寬度是延伸於X方向的部分及延伸於Y方向的部分皆不變，例如可為WAA。
並且，此情況，活性領域AA上的開口部OA也被配置成矩形環狀(圖36)。換言之，本應用例的開口部OA是對應於將應用例1(圖32)的2個開口部OA 的端部連接於X方向的形狀。開口部OA的寬度是延伸於X方向的部分及延伸於Y方向的部分皆不變，例如可為WOA。
(應用例4)
圖37及圖38是表示本實施形態的應用例4的半導體裝置的構成的平面圖。
在實施形態1(參照圖31(a))中，是將活性領域AA設為在Y方向具有長邊的矩形狀，但亦可將此活性領域AA分割配置。亦即，亦可設置複數個小面積的活性領域AA。在圖37中，平面形狀為正方形狀，將一邊的長度為WAA的活性領域AA取一定的間隔來複數排列配置於Y方向。當然，亦可將1個活性領域AA的形狀設為矩形狀。
此情況，如圖38所示般，亦可將活性領域AA上的開口部OA按每個活性領域AA分割配置。各開口部OA是比活性領域AA大上一圈，例如平面形狀為正方形狀，一邊的長度可為WOA的開口部OA。
另外，亦可將1個開口部OA的形狀設為矩形狀。並且，亦可在複數的活性領域AA上設置一連串的開口部OA。
(應用例5)
有關在上述應用例1~4的活性領域AA所形成的n 型的半導體領域(NR)，與實施形態1的情況同樣，亦可在活性領域AA的全面形成比較淺(例如與n+型的體接觸領域BC同程度的深度)，且如實施形態2的應用例1般，亦可在活性領域AA的一部分的領域形成n型的半導體領域(NR)。又，如實施形態2的應用例2般，亦可比較深(例如比n+型的體接觸領域BC深)形成n型的半導體領域(NR)。
圖39是用以說明實施形態3的應用例5的半導體裝置的平面圖。具體而言，圖39是表示實施形態2的應用例1的活性領域AA中的n型的半導體領域NR的平面圖。此情況，n型的半導體領域NR是在Y方向具有長邊的矩形狀，其X方向的寬度為活性領域AA的X方向的寬度的1/2(WAA的1/2)。在圖39所示的情況中，亦可改變活性領域AA的Y方向的長度。又，亦可將活性領域AA及n型的半導體領域NR的端部連接於X方向。
圖40是表示本實施形態的應用例5的半導體裝置的構成的平面圖。如圖40所示般，在Y方向排列配置複數的活性領域AA時，亦可在各自的活性領域AA部分地設置n型的半導體領域NR。
(實施形態4)
在實施形態1(圖1)中是舉p通道型的LDMOS電晶體為例進行說明，但亦可適用在n通道型的LDMOS電晶體設有縫隙狀的活性領域AA的汲極絕緣領域STId，及 在此活性領域AA上具有開口部OA的閘極電極GE。
圖41是表示本實施形態的半導體裝置的構成的剖面圖。圖41所示的半導體裝置是具有n通道型的LDMOS電晶體的半導體裝置。另外，除了半導體領域的導電型不同以外，是與實施形態1大致同樣的構成，因此省略詳細的說明。並且，製造工程也可與實施形態1的情況大致同樣的工程形成，因此省略其詳細的說明。
實施形態1(圖1)所示的半導體領域(NEP、NWL、PDR、PWL、SR、DR、BC)是與本實施形態(圖41)的半導體領域(PEP、PWL、NDR、NWL、SR、DR、BC)對應。然後，除了對應的半導體領域的雜質的導電型成為相反以外，本實施形態(圖41)的半導體裝置是與實施形態1(圖1)大致同樣的構成。另外，在圖41的n通道型的LDMOS電晶體中，是在n型埋入領域(n型半導體領域)NBL上設有第1p型埋入領域(p型半導體領域)PISO。並且，在圖41的n通道型的LDMOS電晶體中，n型阱領域NWL會形成比n型漂移領域NDR深。如此的領域(PISO)以外，n型阱領域NWL、n型埋入領域NBL不是必須的構成部。另外，在p通道型的LDMOS電晶體中也是p型阱領域PWL或n型埋入領域NBL不為必須的構成部。
本實施形態(圖41)的半導體裝置是可與實施形態1(圖1)大致同樣工程形成。另外，第1p型埋入領域PISO是可在n型埋入領域NBL的形成工程後，藉由 使用預定的形狀的離子注入阻止遮罩之離子注入來形成。
圖42是表示本實施形態的半導體裝置的閘極電流與距離S的關係的圖表。縱軸是表示汲極絕緣領域STId的通道形成領域CH側(源極領域SR側)的下端的IIGR[1/cm3S]，橫軸是表示上述距離S[μm]。另外，IIGR是Impact Ionization Generation Rate的簡稱。IIGR是與HCI劣化關聯深，IIGR越大，HCI劣化越大。距離S是第1絕緣部STId1的源極領域SR側的端部與汲極領域DR側的端部的距離(參照圖41)。另外，圖中REF是表示距離GF為1.6μm的比較例的半導體裝置的IIGR。比較例的半導體裝置是在汲極絕緣領域STId中不設露出活性領域AA的縫隙，且在閘極電極GE未設開口部OA的n通道型的LDMOS電晶體。並且，橫軸的a是第1絕緣部STId1與第2絕緣部STId2的各自的X方向的寬度的和。例如，第1絕緣部STId1與第2絕緣部STId2的各自的X方向的寬度的和為2μm時，a×0.1是成為0.2μm。
如圖42所示般，明確距離S越小，IIGR越小。並且，明確相對於第1絕緣部STId1與第2絕緣部STId2的各自的X方向的寬度的和，第1絕緣部STId1的X方向的寬度越小，IIGR越小。而且，明確藉由將距離S設為a×0.5以下，IIGR會比比較例的半導體裝置還低。
如此，在本實施形態的半導體裝置中，明確可壓低IIGR，可改善HCI特性。
其次，根據模擬結果，驗證HCI特性的改善 效果。圖43是表示本實施形態的半導體裝置的電位分布及撞擊離子化位置的圖。圖44是表示實施形態4的比較例的半導體裝置的電位分布及撞擊離子化位置的圖。如圖43所示般，可知在本實施形態的半導體裝置中，於汲極絕緣領域STId的角部附近，等電位線的密度低，難發生撞擊離子化。另一方面，如圖44所示般，可知在比較例的半導體裝置中，於汲極絕緣領域STId的角部附近，等電位線的密度高，發生撞擊離子化。
如此，依據上述模擬結果，亦可證明HCI特性的改善。
另外，n通道型的LDMOS電晶體的情況，即使將活性領域AA的p型的半導體領域(雜質領域，PR)設為與源極領域SR及n+型的體接觸領域BC同電位，也無法抽出在HCI時產生的熱電子。然而，藉由將活性領域AA的p型的半導體領域(PR)設為與源極領域SR及n+型的體接觸領域BC同電位，可監控藉由撞擊離子化所產生的電洞電流。
n通道型的LDMOS電晶體的情況，例如藉由n+型的體接觸領域BC那樣與背閘極連接的端子來監控電洞電流。此電洞電流是關係熱載子劣化之產生於汲極絕緣領域STId的通道形成領域CH側(源極領域SR側)的端部者。例如，在HCI時的主要的撞擊離子化為離開汲極絕緣領域發生的情況時特別有效。然而，如圖44所示般，撞擊離子化是在汲極絕緣領域STId的端部發生，所以在 比較例中是監控無關HCI劣化之藉由撞擊離子化所產生的電洞電流。
因此，如圖43所示般，藉由將活性領域AA的p型的半導體領域(PR)設為與源極領域SR及n+型的體接觸領域BC同電位，作為監控端子利用，可確實地監控關於HCI劣化之藉由撞擊離子化所產生的電洞電流。另外，不作為監控使用時，亦可將活性領域AA的p型的半導體領域(PR)例如設為浮動狀態。
以上，根據其實施形態來具體說明藉由本發明者所研發的發明，但本發明並非限於上述實施形態，當然亦可在不脫離其要旨的範圍實施各種變更。
AA‧‧‧活性領域
BC‧‧‧體接觸領域
CH‧‧‧通道形成領域
DR‧‧‧汲極領域
GE‧‧‧閘極電極
GE1‧‧‧閘極電極部
GE2‧‧‧閘極電極部
GFD‧‧‧距離
GOX‧‧‧閘極絕緣膜
IL1‧‧‧層間絕緣膜
NBL‧‧‧n型埋入領域
NEP‧‧‧n-型的磊晶層
NWL‧‧‧n型阱領域
OA‧‧‧開口部
PDR‧‧‧p型漂移領域
PWL‧‧‧p型阱領域
P1S‧‧‧源極柱塞
P1D‧‧‧汲極柱塞
P1BC‧‧‧體接觸柱塞(體接觸部)
S‧‧‧距離
S1‧‧‧半導體基板
SR‧‧‧源極領域
STI‧‧‧絕緣領域
STId‧‧‧汲極絕緣領域
STId1‧‧‧第1絕緣部
STId2‧‧‧第2絕緣部
WAA‧‧‧寬度
WOA‧‧‧寬度
WSTId‧‧‧寬度
NR‧‧‧n型的半導體領域

Claims (20)

  1. 一種半導體裝置，其特徵係具有：半導體層；源極領域及汲極領域，其係於前述半導體層中離間形成；通道形成領域，其係位於前述源極領域及汲極領域之間；絕緣領域，其係形成於前述通道形成領域與前述汲極領域之間的前述半導體層中；及閘極電極，其係於前述通道形成領域上隔著閘極絕緣膜形成，延伸至前述絕緣領域上，前述絕緣領域係具有露出活性領域的縫隙；前述縫隙係被配置於比前述絕緣領域的中央還靠前述通道形成領域側。
  2. 如申請專利範圍第1項之半導體裝置，其中，在前述縫隙的活性領域中，形成有與前述源極領域及汲極領域相反導電型的雜質領域。
  3. 如申請專利範圍第1項之半導體裝置，其中，前述閘極電極係於前述縫隙上具有開口部。
  4. 如申請專利範圍第3項之半導體裝置，其中，前述縫隙及前述開口部係延伸於第1方向，前述開口部之與前述第1方向交叉的第2方向的寬度係比前述縫隙的前述第2方向的寬度大。
  5. 如申請專利範圍第4項之半導體裝置，其中，前述 開口部的前述第1方向的長度係比前述縫隙的前述第1方向的長度大。
  6. 如申請專利範圍第4項之半導體裝置，其中，前述閘極電極係構成包圍前述縫隙。
  7. 如申請專利範圍第2項之半導體裝置，其中，前述雜質領域係與前述源極領域電性連接。
  8. 如申請專利範圍第2項之半導體裝置，其中，在前述縫隙的活性領域的一部分形成有前述雜質領域。
  9. 如申請專利範圍第2項之半導體裝置，其中，前述雜質領域係被配置於前述通道形成領域側。
  10. 如申請專利範圍第9項之半導體裝置，其中，前述縫隙及前述雜質領域係延伸於第1方向，前述雜質領域之與前述第1方向交叉的第2方向的寬度係比前述縫隙的前述第2方向的寬度小。
  11. 如申請專利範圍第2項之半導體裝置，其中，具有與前述源極領域鄰接的背閘極領域，前述背閘極領域為與前述源極領域及前述汲極領域相反導電型的領域。
  12. 如申請專利範圍第2項之半導體裝置，其中，前述雜質領域的深度係比前述源極領域或前述汲極領域的深度深。
  13. 一種半導體裝置，其特徵係具有：半導體層；源極領域及汲極領域，其係於前述半導體層中離間形 成；通道形成領域，其係位於前述源極領域及汲極領域之間；絕緣領域，其係形成於前述通道形成領域與前述汲極領域之間的前述半導體層中；及閘極電極，其係於前述通道形成領域上隔著閘極絕緣膜形成，延伸至前述絕緣領域上，又，前述絕緣領域係具有複數個露出活性領域的領域，前述複數的領域係於比前述絕緣領域的中央還靠前述通道形成領域側，在第1方向取間隔排列配置。
  14. 如申請專利範圍第13項之半導體裝置，其中，在前述複數的領域的各自的活性領域中，形成有與前述源極領域及前述汲極領域相反導電型的雜質領域。
  15. 如申請專利範圍第14項之半導體裝置，其中，前述閘極電極係於前述複數的領域上分別具有開口部。
  16. 一種半導體裝置的製造方法，其特徵係具有：(a)在源極形成領域及汲極形成領域間的前述汲極形成領域側的半導體層中形成絕緣領域之工程；(b)在前述絕緣領域與前述源極形成領域之間的前述半導體層上隔著閘極絕緣膜來形成閘極電極之工程；及(c)在前述源極形成領域及前述汲極形成領域的前述半導體層中，藉由導入第1導電型的雜質，形成源極領域及汲極領域之工程， 在前述(a)工程中，將在前述絕緣領域中露出活性領域的縫隙形成於比前述絕緣領域的中央還靠前述通道形成領域側，在前述(b)工程中，使前述閘極電極形成延伸至前述絕緣領域上。
  17. 如申請專利範圍第16項之半導體裝置的製造方法，其中，具有：(d)在前述絕緣領域中的活性領域中，藉由導入與前述第1導電型相反導電型之第2導電型的雜質，形成雜質領域之工程。
  18. 如申請專利範圍第16項之半導體裝置的製造方法，其中，具有：(d)在前述絕緣領域中的活性領域的一部分中，藉由導入與前述第1導電型相反導電型的第2導電型的雜質，形成雜質領域之工程。
  19. 如申請專利範圍第17項之半導體裝置的製造方法，其中，在前述(d)工程中，在與前述源極領域鄰接的領域中，藉由導入前述第2導電型的雜質，形成背閘極領域。
  20. 如申請專利範圍第17項之半導體裝置的製造方法，其中，具有：(e)在與前述源極領域鄰接的領域中，藉由導入前述第2導電型的雜質，形成背閘極領域之工程，前述雜質領域係比前述背閘極領域深。
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