KR20170026109A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

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타카히로 모리
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

LDMOS를 갖는 반도체 장치의 특성을 향상시킨다.
소스 영역(SR) 및 드레인 영역(DR)과, 채널 형성 영역(CH)과, 채널 형성 영역(CH)과 드레인 영역(DR) 사이의 드레인 절연 영역(STId)과, 게이트 전극(GE)을 갖도록 반도체 장치를 구성한다. 그리고, 드레인 절연 영역(STId)은 활성 영역(AA)이 노출된 슬릿을 가지며, 이 슬릿은, 드레인 절연 영역(STId)의 중앙으로부터 채널 형성 영역(CH) 측에 배치되어 있다. 그리고, 이 활성 영역(AA)을 n형 반도체 영역(NR)으로 한다. 이러한 구성에 따르면, 드레인 절연 영역(STId)의 채널 형성영역(CH) 측{소스 영역(SR)측}의 전계를 완화할 수 있다. 이에 의해, 발생하는 핫 캐리어(열 전자, 핫 홀)를 줄일 수 있어, HCI 특성을 개선할 수 있다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이며, 예를 들면, LDMOS 트랜지스터를 갖는 반도체 장치에 적절하게 이용할 수 있다.
LDMOSFET(Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor, LDMOS 트랜지스터, 횡방향 확산 MOSFET, LDMISFET, 이하 단순히 「LDMOS」라 한다)에는, RESURF(REduced SURface Field)형 MOS 트랜지스터가 일반적인 구조로 채용되고 있다. 반도체 기판의 표면에 두꺼운 산화막을 형성하고, 그 산화막상에 게이트 전극의 드레인 측 엣지를 배치시킴으로써, 게이트 전극의 드레인 측 엣지 아래의 전계 강도를 완화하는 구조가 검토되고 있다. 예를 들면, 특허문헌
1 ~ 3에는, 드레인측 엣지에, 두꺼운 산화막을 갖는 반도체 장치가 개시되어 있다.
[특허문헌 1] 일본 특개 2009-130021호 공보 [특허문헌 2] 일본 특개 2014-107302호 공보 [특허문헌 3] 국제 공개 제2015/079511호
본 발명자가 검토하고 있는 LDMOS에 있어서, 그 구성에 더한층 개선의 여지가 있다는 것이 판명되었다.
예를 들면, LDMOS에 있어서, HCI시에 발생한 핫 캐리어(hot carriers)의 영향이 문제가 된다.
그러나, 특허문헌 1(일본 특개 2009-130021호 공보)에서 나타내는 반도체 장치에 있어서는, LDMOS의 전류 경로에 P+영역을 형성하기 위하여, 온 저항이 증가한다. 또한, 이러한 LDMOS 구성에서는, P+영역과 n-영역의 접합 부분의 전계는 완화되지 않는다. 그러므로, HCI시에 있어서, LOCOS 단부에의 열 전자(hot electrons)의 트랩을 완화할 수는 없다.
또한, 특허문헌 2(일본 특개 2014-107302호 공보)에서 나타내는 반도체 장치에 있어서는, 게이트 전극을 분할함으로써, HCI시에 발생한 열 전자로부터 게이트 산화막을 지킬 수는 있지만, 열 전자를 발생시키는 원인인 STI 부의 전계 완화는 어렵다.
또한, 특허문헌 3(국제 공개 제2015/079511호)에서 나타내는 반도체 장치에 있어서는, 드레인 측에 확산층 영역을 형성하고 있기 때문에, 드레인 절연막의 채널측 영역의 전계 완화를 하는 것은 불가능하며, HCI를 개선하는 효과는 없다. 또한, 확산층 영역의 드레인측에는 게이트 폴리(gate poly)가 없기 때문에, 브레이크다운 시에 전계 완화를 할 수 없다.
이와 같이, HCI 특성을 개선할 수 있는 LDMOS 구성의 검토가 요망된다.
또 다른 과제와 신규한 특징은, 본 명세서의 기재 및 첨부 도면으로부터 명확하게 될 것이다.
본 출원에서 개시되는 실시 형태 중에서, 대표적인 것의 개요를 간단히 설명하면 아래와 같다.
본 출원에서 개시되는 일 실시 형태로 나타내는 반도체 장치는, 소스 영역 및 드레인 영역과, 채널 형성 영역과, 채널 형성 영역과 드레인 영역 사이의 절연 영역과, 게이트 전극을 가진다.
그리고, 절연 영역은, 활성 영역이 노출된 슬릿을 가지며, 이 슬릿은, 절연 영역의 중앙으로부터 채널 형성 영역 측에 배치되어 있다.
본 출원에서 개시되는, 아래에 나타내는 대표적인 실시 형태로 제시된 반도체 장치에 의하면, 반도체 장치의 특성을 향상시킬 수 있다.
본 출원에서 개시되는, 아래에 나타내는 대표적인 실시 형태로 제시된 반도체 장치의 제조 방법에 의하면, 특성이 양호한 반도체 장치를 제조할 수 있다.
도 1은 실시 형태 1의 반도체 장치의 구성을 나타내는 단면도이다.
도 2는 실시 형태 1의 반도체 장치의 구성을 나타내는 모식적인 평면도이다.
도 3은 실시 형태 1의 반도체 장치의 다른 구성을 나타내는 단면도이다.
도 4는 실시 형태 1의 반도체 장치의 다른 구성을 나타내는 평면도이다.
도 5는 실시 형태 1의 반도체 장치의 다른 구성을 나타내는 평면도이다.
도 6은 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 7은 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 8은 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 평면도이다.
도 9는 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 10은 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 평면도이다.
도 11은 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 12는 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 13은 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 평면도이다.
도 14는 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 15는 실시 형태 1의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 16은 실시 형태 1의 비교예의 반도체 장치의 구성을 나타내는 단면도이다.
도 17은 비교예의 반도체 장치의 IG-VGS 파형을 나타내는 그래프이다.
도 18은 실시 형태 1의 반도체 장치의 IG-VGS 파형을 나타내는 그래프이다.
도 19는 비교예 그래프의 확대도이다.
도 20은 실시 형태 1의 반도체 장치의 게이트 전류와 거리(S)의 관계를 나타내는 그래프이다.
도 21은 비교예의 반도체 장치의 전위 분포 및 임팩트 이온화 위치를 나타내는 도면이다.
도 22는 실시 형태 1의 반도체 장치의 전위 분포 및 임팩트 이온화 위치를 나타내는 도면이다.
도 23은 비교예의 반도체 장치의 전위 분포 및 전자 전류 밀도를 나타내는 도면이다.
도 24는 실시 형태 1의 반도체 장치의 전위 분포 및 전자 전류 밀도를 나타내는 도면이다.
도 25는 실시 형태 2의 응용예 1의 반도체 장치의 구성을 나타내는 단면도이다.
도 26은 실시 형태 2의 응용예 2의 반도체 장치의 구성을 나타내는 단면도이다.
도 27은 브레이크 다운 내압과 n형 반도체 영역의 관계를 나타내는 그래프이다.
도 28은 실시 형태 1의 반도체 장치의 전위 분포 및 임팩트 이온화 위치를 나타내는 도면이다.
도 29는 실시 형태 2의 응용예 1의 반도체 장치의 전위 분포 및 임팩트 이온화 위치를 나타내는 도면이다.
도 30은 실시 형태 2의 응용예 2의 반도체 장치의 전위 분포 및 임팩트 이온화 위치를 나타내는 도면이다.
도 31은 실시 형태 3의 응용예 1의 반도체 장치의 구성을 나타내는 평면도이다.
도 32는 실시 형태 3의 응용예 1의 반도체 장치의 구성을 나타내는 평면도이다.
도 33은 실시 형태 3의 응용예 2의 반도체 장치의 구성을 나타내는 평면도이다.
도 34는 실시 형태 3의 응용예 2의 반도체 장치의 구성을 나타내는 평면도이다.
도 35는 실시 형태 3의 응용예 3의 반도체 장치의 구성을 나타내는 평면도이다.
도 36은 실시 형태 3의 응용예 3의 반도체 장치의 구성을 나타내는 평면도이다.
도 37은 실시 형태 3의 응용예 4의 반도체 장치의 구성을 나타내는 평면도이다.
도 38은 실시 형태 3의 응용예 4의 반도체 장치의 구성을 나타내는 평면도이다.
도 39는 실시 형태 3의 응용예 5의 반도체 장치를 설명하기 위한 평면도이다.
도 40은 실시 형태 3의 응용예 5의 반도체 장치의 구성을 나타내는 평면도이다.
도 41은 실시 형태 4의 반도체 장치의 구성을 나타내는 단면도이다.
도 42는 실시 형태 4의 반도체 장치의 게이트 전류와 거리(S)의 관계를 나타내는 그래프이다.
도 43은 실시 형태 4의 반도체 장치의 전위 분포 및 임팩트 이온화 위치를 나타내는 도면이다.
도 44는 실시 형태 4의 비교예의 반도체 장치의 전위 분포 및 임팩트 이온화위치를 나타내는 도면이다.
아래의 실시 형태에서는, 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 나누어 설명하지만, 특별히 명시한 경우를 제외하고, 그것들은 서로 무관계한 것이 아니라, 일방은 다른 일방의 일부 또는 전부의 변형예, 응용예, 상세 설명, 보충 설명 등의 관계에 있다. 또한, 아래의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함한다)으로 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명확하게 특정 수로 한정되는 경우를 제외하고, 그 특정의 수로 한정되는 것이 아니라, 특정의 수 이상도, 이하도 된다.
또한, 아래의 실시의 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함한다)는, 특별히 명시한 경우 및 원리적으로 명확하게 필수적이라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것은 아니다. 마찬가지로, 아래의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등으로 언급할 때는, 특별히 명시한 경우 및 원리적으로 분명히 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수 등(개수, 수치, 양, 범위 등을 포함한다)에 대해서도, 마찬가지다.
이하, 본 발명의 실시 형태를 도면에 근거하여 상세히 설명한다. 또한, 실시 형태를 설명하기 위한 모든 도면에 있어서, 동일한 기능을 갖는 부재에는 동일 또는 관련하는 부호를 붙이고, 그 반복 설명은 생략한다. 또한, 복수의 유사한 부재(부위)가 존재하는 경우에는, 총칭의 부호에 기호를 추가하여 개별 또는 특정 부위를 나타내는 경우가 있다. 또한, 아래의 실시 형태에서는, 특별히 필요한 때 이외에는 동일 또는 같은 부분의 설명을 원칙적으로 반복하지 않는다.
또한, 실시 형태로 이용하는 도면에 있어서는, 단면도이어도 도면을 알기 쉽게 하기 위해서 해칭을 생략하는 경우도 있다. 또한, 평면도이어도 도면을 알기 쉽게 하기 위해서 해칭을 부가하는 경우도 있다.
또한, 단면도 및 평면도에 있어서, 각 부위의 크기는, 실제 장치와 대응하는 것이 아니며, 도면을 알기 쉽게 하기 위하여, 특정 부위를 상대적으로 크게 표시하는 경우가 있다. 또한, 평면도와 단면도가 대응하는 경우에도, 각 부위의 크기를 바꾸어 표시하는 경우가 있다.
(실시 형태 1)
아래, 도면을 참조하면서 본 실시 형태의 반도체 장치에 대하여 상세히 설명한다.
[구조 설명]
도 1은, 본 실시 형태의 반도체 장치의 구성을 나타내는 단면도이며, 도 2는, 본 실시 형태의 반도체 장치의 구성을 나타내는 모식적인 평면도이다. 도 1은, 예를 들면, 도 2의 A-A 단면부에 대응한다. 도 2의 상측 도면은, 주로, n-형 에피텍셜층(NEP)의 하부의 구성 부위의 평면 레이아웃을 나타내며, 도 2의 하측 도면은, 상측 도면에 나타내는 구성 부위에 게이트 전극(GE)을 부가한 평면 레이아웃을 나타낸 것이다.
도 1 및 도 2에 나타내는 반도체 장치는, p채널형 LDMOS 트랜지스터를 갖는 반도체 장치이다. 또한, LDMOS 트랜지스터는, 횡형(橫型) 파워 MOSFET라고 불리는 경우도 있다.
본 실시 형태의 반도체 장치는, 지지 기판상에 n-형 에피텍셜층(반도체층)(NEP)이 형성된 반도체 기판(S1) 상에 형성되고 있다. n-형 에피텍셜층(반도체층)(NEP)의 하부에는, n형 매립 영역(n형 반도체 영역)(NBL)이 형성되고 있다. n형 매립 영역(NBL)은, n-형 에피텍셜층(NEP)보다 불순물 농도가 높은 영역이다. 또한, 반도체 장치를 반도체로 이루어진 기판(반도체층) 상에 직접 형성해도 된다.
도 1에 나타내는 반도체 장치는, 반도체 기판(S1){n-형 에피텍셜층(NEP)}의 상측에 게이트 절연막(GOX)을 통해서 형성된 게이트 전극(GE){게이트 전극부(GE1, GE2)}과, 게이트 전극(GE){게이트 전극부(GE1, GE2)}의 양측(도 1, 도 2에서는, 지면(紙面)의 우 및 좌 방향)에 형성된 소스 영역(SR) 및 드레인 영역(DR)을 가진다.
그리고, 소스 영역(p형 반도체 영역, p형 불순물 영역, p형 확산 영역)(SR) 드레인 영역(p형 반도체 영역, p형 불순물 영역, p형 확산 영역)(DR) 사이의, n형 반도체 영역(NEP, NWL)이, 채널 형성 영역(CH)이 된다. 이 채널 형성 영역(CH)과 드레인 영역(DR) 사이에, p형 드리프트 영역(PDR) 및 드레인 절연 영역(필드 드레인 영역)(STId)을 마련함으로써, 게이트 전극(GE)의 드레인 영역(DR)측의 단부에서의 전계를 완화할 수 있다(필드 플레이트 효과). 이에 의해, LDMOS를 고 내압화할 수 있다.
여기에서, 본 실시 형태에서는, 드레인 절연 영역(STId)에 활성 영역(AA)이 노출된 슬릿이 마련되어 있다. 달리 표현하면, 드레인 절연 영역(STId)에 슬릿 상의 활성 영역(AA)이 마련되어 있다. 또 달리 표현하면, 드레인 절연 영역(STId)은, 제1절연부(STId1)와 제2절연부(STId2)를 가지며, 이들 사이에 활성 영역(AA)이 마련되어 있다. 드레인 절연 영역(STId) 중에서, 슬릿 상의 활성 영역(AA)의 채널 형성 영역(CH)측{소스 영역(SR측)}의 부분을 제1절연부(STId1)로 하고, 드레인 절연 영역(STId) 중에서, 슬릿 상의 활성 영역(AA)의 드레인 영역(DR)측의 부분을 제2절연부(STId2)로 한다.
그리고, 활성 영역(AA)은, 드레인 절연 영역(STId)의 중앙으로부터 채널 형성 영역(CH)측{소스 영역(SR)측}에 배치되고 있다. 달리 표현하면, 드레인 절연 영역(STId)의 X방향의 폭(WSTId)의 절반의 위치와, 드레인 절연 영역(STId)의 채널 형성 영역측{소스 영역(SR)측}의 단부 사이에 형성되어 있다. X방향은, 채널 길이 방향(게이트 길이 방향)이며, Y방향은, 채널 폭 방향(게이트 폭 방향)이다. 또한, 본 명세서에서 설명하는 폭과 길이에 대해서는, 특별한 지장이 없는 한, 반도체 기판(S1){n-형에피텍셜층(NEP)}의 표면에서의 폭과 길이를 기준으로 한다.
그리고, 또한 활성 영역(AA)중에는, n형의 불순물이 도입되고 있다. 다시 말하면, 활성 영역(AA)의 상부에는, n형 반도체 영역{불순물 영역(NR)}이 설치되고 있다.
또한, 게이트 전극(GE)은, 채널 형성 영역(CH) 상에서 드레인 절연 영역(STId) 상까지 연재하도록 배치되고 있다. 보다 구체적으로는, 채널 형성 영역(CH) 상에서 제1절연부(STId1) 위를 지나, 제2절연부(STId2) 위까지 연재하도록 배치되고 있다. 다만, 여기에서는, 슬릿 상의 활성 영역(AA) 상에 게이트 전극(GE)은 배치되지 않고, 슬릿 상의 활성 영역(AA) 상에는 개구부(OA)가 배치되어 있다. 게이트 전극(GE) 중에서, 슬릿 상의 활성 영역(AA)의 채널 형성 영역(CH)측{소스 영역(SR)측} 부분을 게이트 전극부(GE1)로 하고, 게이트 전극(GE) 중에서, 슬릿 상의 활성 영역(AA)의 드레인 영역(DR)측의 부분을 게이트 전극부(GE2)로 한다.
개구부(OA)의 X방향의 폭(WOA)은, 슬릿 상의 활성 영역(AA)의 X방향의 폭(WAA)보다 크다(WOA>WAA). 따라서, 드레인 절연 영역(STId)에 포함되는 제1절연부(STId1)와 제2절연부(STId2) 중에서, 제1절연부(STId1) 상에는, 게이트 전극부(GE1)의 드레인 영역(DR) 측의 단부가 배치되고, 제2절연부(STId2) 상에는, 게이트 전극부(GE2)가 배치된다.
이와 같이, 본 실시 형태에서는, 드레인 절연 영역(STId)에 활성 영역(AA)이 노출된 슬릿을 마련하고, 이 활성 영역(AA)을 n형 반도체 영역으로 했으므로, 드레인 절연 영역(STId)의 채널 형성 영역 측{소스 영역(SR)측}의 전계를 완화할 수 있다. 이에 의해, 발생하는 핫 캐리어(열 전자, 핫 홀)를 줄일 수 있어서, HCI특성을 개선할 수 있다. 여기에서 HCI(Hot Carrier Injection)는, 채널의 캐리어(전자 또는 홀)가 고 전류 영역에서 전계 가속에 의해 큰 에너지를 얻고, 전위 장벽을 뛰어넘어 게이트 절연막 중에 주입되어, 트랩되는 현상을 말한다. 또한, 본 실시 형태와 같은 p채널형의 LDMOS에서는, 드레인 절연 영역(STId)의 채널측 하단부에서도 핫 캐리어의 주입이 일어나기 쉽다. HCI에 의해, 게이트 절연막이 파괴되고, 또한, MISFET의 문턱값 전압(Vth)이나 전달 컨덕턴스(gm) 등의 특성이 떨어져 버린다. 그러나, 본 실시 형태에서는, 상기한 바와 같이, HCI특성을 개선할 수 있다.
또한, 게이트 전극(GE)에서, 슬릿 상의 활성 영역(AA) 상에 개구부(OA)를 마련했으므로, 브레이크다운 내압을 향상시킬 수 있다.
아래에, 본 실시 형태의 반도체 장치의 구성을 더욱 상세히 설명한다.
소스 영역(SR)은, n형웰 영역(n형 반도체 영역)(NWL) 중에 형성되어 있다. n형웰 영역(NWL)은, n-형 에피텍셜층(NEP)보다 불순물 농도가 높은 영역이다. 이 n형웰 영역(NWL)과 n-형 에피텍셜층(NEP)과 게이트 전극(GE)이 겹쳐진 영역이 채널 형성 영역(CH)이 된다. 또한, 드레인 영역(DR)은, p형웰 영역(p형 반도체 영역)(PWL) 중에 형성되고 있다. 이 p형 웰 영역(PWL)은, 드레인 영역(DR)보다 불순물 농도가 낮은 영역이다. p형 웰 영역(PWL)은, p형 드리프트 영역(p형 반도체 영역)(PDR) 중에 형성되고 있다. 이 p형 그리프트 영역(PDR)은, p형 웰 영역(PWL)보다 불순물 농도가 낮은 영역이다. 또한, 이 p형 드리프트 영역(PDR) 및 p형 웰 영역(PWL) 중에는, 드레인 절연 영역(STId)이 형성되고 있다. 드레인 절연 영역(STId)은 상기한 바와 같이, 제1절연부(STId1)와 제2절연부(STId2)를 가진다. 그리고 이들 사이에 활성 영역(AA)이 마련되고 있다.
상기 반도체 영역(NWL, PDR, PWL, SR, DR, BC)은, 절연 영역(STI)으로 둘러싸인 영역(활성 영역)에 형성된다. 절연 영역(STI), 드레인 절연 영역(STId)은, 반도체 기판(S1){n-형 에피텍셜층(NEP)} 중의 홈 내에 매립된 절연막으로 이루어진다.
또한, n형웰 영역(NWL) 중에는, 소스 영역(SR)과 인접하도록 n+형의 바디 컨택트 영역(백 게이트 영역)(BC)이 형성되고 있다. 이와 같이, 소스 영역(SR)과 n+형의 바디 컨택트 영역(BC)은 동 전위로 되어 있다. 또한, 여기에서는, 상기 활성 영역(AA)의 n형 반도체 영역(NR)도, 소스 영역(SR) 및 n+형의 바디 컨택트 영역(BC)도 동 전위로 되어 있다. 또한, 활성 영역(AA)의 n형 반도체 영역(NR)은, 예를 들면, 플로팅 상태로 해도 된다. 다만, 활성 영역(AA)의 n형 반도체 영역(NR)을, 소스 영역(SR) 및 n+형의 바디 컨택트 영역(BC)과 동 전위로 하는(전기적으로 접속하는) 것에 의해, 후술하는 n형 반도체 영역(NR)에 의해 전자 전류의 일부 추출 효과, 즉, HCI시에 발생하는 열 전자를 추출하는 효과를 가진다(도 23 참조). 이에 의해서도, HCI특성을 개선할 수 있다.
또한, 소스 영역(SR) 및 n+형의 바디 컨택트 영역(BC) 상에는, 소스 플러그(P1S)가 형성되고, 드레인 영역(DR) 상에는, 드레인 플러그(P1D)가 형성되어 있다. 또한, 도 1에 나타내는 단면에는 나타나 있지 않지만, 게이트 전극(GE) 상에는, 게이트 플러그가 형성되어 있다. 이들 플러그(P1){소스 플러그(P1S), 드레인 플러그(P1D), 게이트 플러그}는, 층간 절연막(IL1) 중에 형성되고 있다.
게이트 전극(GE)은, 게이트 절연막(GOX)을 통해서, 채널 형성 영역(CH) 상에서 드레인 절연 영역(STId) 위까지 연재하도록 형성되어 있다. 그러나, 상기한 바와 같이, 슬릿 상의 활성 영역(AA) 상에 게이트 전극(GE)은 배치되어 있지 않다. 이 때문에, 게이트 전극(GE)은, 활성 영역(AA) 상에 배치된 개구부(OA)를 가진다. 예를 들면, 게이트 전극(GE)은, 개구부(OA)의 외주를 연속해서 둘러싸는 형상(환상(ring), 도너츠 형상, 프레임 형상)이다(도 2 참조). 이와 같이, 또한, 게이트 전극(GE)을 슬릿 상의 활성 영역(AA)을 둘러싸도록 배치하는 것에 의하여, 브레이크다운 내압을 향상시킬 수 있다.
또한, 도 1에 있어서는, 1쌍의 소스 영역(SR), 드레인 영역(DR) 및 게이트 전극(GE)의 구성부를 나타내었지만, 이들 구성부가, 반복 배치되어 있어도 된다.
도 3 ~ 도 5는, 본 실시 형태의 반도체 장치의 다른 구성을 나타내는 단면도 또는 평면도이다. 도 3 ~ 도 5에 있어서는, 소스 영역(SR), 드레인 영역(DR) 및 게이트 전극(GE)이 드레인 영역(DR)에 대칭으로 배치된 반도체 장치를 나타내고 있다. 도 3은, 예를 들면, 도 4의 A-A부 및 그 연장선부의 단면부에 대응한다. 도 4는, 주로, n-형 에피텍셜층(NEP)의 하부의 구성 부위의 평면 레이아웃을 나타내고, 도 5는, 도 4에 나타내는 구성 부위에 게이트 전극(GE)을 더한 평면 레이아웃을 나타낸 것이다.
도 3에 나타내는 반도체 장치는, 도 1에 나타내는 각 구성부를 드레인 영역(DR)에 대칭으로 배치한 것이기 때문에, 도 1과 대응하는 부분에 같은 부호를 붙이고 그 설명을 생략한다. 도 4, 도 5는, 도 3에 나타내는 각 구성부의 평면 레이아웃 예이다. 도 4에 나타내듯이, 대략 직사각형 환상의 바디 컨택트 영역(BC)의 외측이, 절연 영역(STI)이 된다. 대략 직사각형 환상의 바디 컨택트 영역(BC)의 내측에, 소스 영역(SR)이 배치된다. 그리고, 소스 영역(SR)의 내측에, 직사각형 환상의 n형 웰 영역(NWL)의 노출면이 배치된다. 이 직사각형 환상의 n형웰 영역(NWL)의 내측에, 직사각형 환상의 n-형 에피텍셜층(NEP)의 노출면이 배치된다. 직사각형 환상의 n-형 에피텍셜층(NEP)의 노출면의 내측에, 직사각형 환상의 p형 드리프트 영역(PDR)의 노출면이 배치된다. 직사각형 환상의 p형 드리프트 영역(PDR)의 내측에, 직사각형 형상의 드레인 절연 영역(STId)이 배치된다. 또한, 직사각형 형상의 드레인 절연 영역(STId)에는, 드레인 영역(DR), 2개의 활성 영역(AA)이 마련되어 있다.드레인 영역(DR)은, 직사각형 형상의 드레인 절연 영역(STId)의 중앙에, Y방향으로 연재하는 직사각형 형상으로 배치되어 있다. 또한, 이 드레인 영역(DR)의 내측에 일정 거리를 두고 활성 영역(AA)이 마련되어 있다. 2개의 활성 영역(AA)은, Y방향으로 긴 변을 갖는 직사각형 형상이다.
이와 같이, 드레인 영역(DR)에 대칭으로 배치되어, Y방향으로 연재하는 구성부가 배치되고, 일부 구성부에 대해서는, X방향으로 접속되어 있다. 예를 들면, 도 5에 나타내듯이, 게이트 전극(GE)은, 소스 영역(SR)과 드레인 영역(DR) 사이에 배치된다. 달리 말하면, 게이트 전극(GE)은, 직사각형 환상의 소스 영역(SR)의 내측에, 대략 직사각형 형상으로 배치되고, 그 중앙부의 드레인 영역(DR) 상에 개구부(OADR)를 가진다. 또한, 게이트 전극(GE)은, 드레인 영역(DR){개구부(OADR)}의 양측에 일정한 거리를 두고 개구부(OA)를 갖는다. 개구부(OA)는, 상기 활성 영역(AA) 상에 마련되고, 활성 영역(AA)의 평면 형상보다 훨씬 큰 평면 형상이다.
도 4, 도 5에 나타내듯이, 도 1에 나타내는 각 구성부가, 드레인 영역(DR)에 대칭으로 배치된다. 그리고, 일부 Y방향으로 연재하는 구성부에 대해서는, X방향으로 접속되어, 환상의 평면 형상이 되어 있다. 또한, 도 1에 나타내는 단면은, 예를 들면, 도 4의 A-A부와 대응하고, 도 2의 모식적인 평면도는, 예를 들면, 도 5의 파선으로 둘러싼 영역의 일부와 대응한다. 도 4, 도 5에 나타내는 평면 레이아웃에 대해서는, 후술하는 제조 공정에 의해 그 구성이 명확하게 되므로, 여기서 추가 설명은 생략한다.
[제법 설명]
이어서, 도 6 ~ 도 15를 참조하면서, 본 실시 형태의 반도체 장치의 제조 방법을 설명함과 더불어 그 반도체 장치의 구성을 보다, 명확히 한다. 도 6 ~ 도 15는, 본 실시 형태의 반도체 장치의 제조 공정을 나타내는 단면도 또는 평면도이다.
도 6에 나타내는, n-형 에피텍셜층(NEP)을 갖는 반도체 기판(S1)을 준비한다. 반도체 기판(S1)으로는, 예를 들면, 단결정 실리콘 기판 등을 지지 기판으로 하고, 예를 들면, n-형태의 실리콘막을 지지 기판상에 에피텍셜 성장시킨다. 이렇게 해서, n-형의 에피텍셜층(NEP)을 갖는 반도체 기판(S1)을 형성할 수 있다.
이어서, 도 7에 나타내는 것과 같이, n형 매립 영역(n형 반도체 영역)(NBL)을 형성한다. 예를 들면, n형 매립 영역(NBL)의 형성 영역을 개구한 포토 레지스트막(도시하지 않음)을 마스크로서 반도체 기판(S1){n-형 에피텍셜층(NEP)} 중에 n형의 불순물을 이온 주입한다.
이어서, p형 드리프트 영역(PDR) 및 n형웰 영역(NWL)을 형성한다. 예를 들면, p형 드리프트 영역(PDR)의 형성 영역을 개구한 포토 레지스트막(도시하지 않음)을 마스크로서 반도체 기판(S1){n-형 에피텍셜층(NEP)} 중에 p형의 불순물을 이온 주입하는 것에 의해서, p형 드리프트 영역(p형 반도체 영역)(PDR)을 형성한다. 이어서, 상기 포토 레지스트막(도시 않음)을 애싱(ashing) 처리 등을 하여 제거한다. 이어서, n형웰 영역(NWL)의 형성 영역을 개구한 포토 레지스트막(도시 않음)을 마스크로서 반도체 기판(S1){n-형 에피텍셜층(NEP)} 중에 n형의 불순물을 이온 주입하는 것에 의해, n형 웰 영역(n형 반도체 영역)(NWL)을 형성한다. 이어서, 상기 포토 레지스트막(도시 않음)을 애싱 처리 등을 하여 제거한다. 또한, p형 드리프트 영역(PDR) 중에 p형웰 영역(PWL)을 형성한다. 예를 들면, p형웰 영역(PWL)의 형성 영역을 개구한 포토레지스트막(도시 않음)을 마스크로서 반도체 기판(S1){n-형 에피텍셜층(NEP)} 중에 p형의 불순물을 이온 주입함으로써, p형웰 영역(PWL)(p형 반도체 영역)을 형성한다. 이어서, 상기 포토레지스트막(도시 않음)을 애싱 처리 등을 하여 제거한다.
도 8에 나타내듯이, n형 웰 영역(NWL), p형 드리프트 영역(PDR) 및 p형 웰 영역(PWL)의 평면 형상은 대략 직사각형이며, 또한, n형 웰 영역(NWL)의 내측에, p형 드리프트 영역(PDR)이 형성되고, p형 드리프트 영역(PDR)의 내측에 p형 웰 영역(PWL)이 형성된다.
이어서, 도 9에 나타낸 것과 같이, 절연 영역(STI), 드레인 절연 영역(STId)을 형성한다. 이 절연 영역(STI), 드레인 절연 영역(STId)은, STI(shallow trench isolation)법을 이용하여 형성할 수 있다. 또한, 절연 영역(STI), 드레인 절연 영역(STId)을 LOCOS(local oxidation of silicon)법으로 형성해도 좋다.
예를 들면, 반도체 기판(S1){n-형 에피텍셜층(NEP)} 중에 포토리소그라피
기술 및 에칭 기술을 이용하여 홈을 형성한다.
이어서, 반도체 기판(S1){n-형 에피텍셜층(NEP) 상에, 홈을 매립하는 정도의 막 두께로 산화 실리콘 막을 CVD(Chemical Vapor Deposition;화학 기상 증착)법 등을 이용하여 퇴적하고, 홈 이외의 산화 실리콘 막을 화학적 기계적 연마(CMP;chemical mechanical polishing)법이나, 에치백 등을 이용하여 제거한다. 이에 의해, 홈 내에 산화 실리콘 막을 매립할 수 있다.
여기에서, 도 10에 나타낸 것과 같이, 절연 영역(STI)은, 예를 들면, n형웰 영역(NWL)의 외측에 형성된다. 이 절연 영역(STI)은, 소자(p채널형의 LDMOS 트랜지스터) 사이의 전기적 분리를 위하여 형성된다. 드레인 절연 영역(STId)은, p형 드리프트 영역(PDR)의 내측에 형성되고, 그 외형은 직사각형 형상이다. 다만, 상기한 바와 같이, 드레인 절연 영역(STId)에는, 슬릿 형상의 활성 영역(AA)이 마련되어 있다. 또한, 여기에서는 드레인 절연 영역(STId)에는, 드레인 영역의 형성 영역인 활성 영역(DR)이 마련되어 있다. 드레인 절연 영역(STId)에는, 드레인 영역의 형성 영역인 활성 영역(DR)의 양측에 일정 거리를 두고 활성 영역(AA)이 마련되어 있다. 드레인 영역의 형성 영역인 활성 영역(DR), 2개의 활성 영역(AA)은, Y방향으로 긴 변을 갖는 직사각형 형상이다.
이어서, 도 11에 나타낸 것과 같이, 게이트 절연막(GOX) 및 게이트 전극(GE)이 되는 도전성 막을 형성한다.
예를 들면, 반도체 기판(S1)을 열처리(열 산화 처리)하는 것 등에 의하여, n-형의 에피텍셜층(NEP)의 표면에 산화 실리콘 박막 등으로 구성된 게이트 절연막(GOX)을 형성한다. 게이트 절연막(GOX)은, 열산화 막을 대신하여, CVD법으로 형성한 막을 이용해도 된다. 또한, 산화막 뿐만 아니라, 질화막이나, 고유전율막(High-k막)을 사용해도 된다. 이어서, 게이트 절연막(GOX) 상에, 도전성 막으로서, CVD법 등에 의해 다결정 실리콘막(게이트 전극층)을 퇴적한다. 이것을 포토리소그라피 기술 및 드라이 에칭 기술을 이용하여 패터닝한다. 즉, 도 12에 나타내는 것과 같이, 다결정 실리콘막(게이트 전극층) 상에 포토레지스트막(도시하지 않음)을 형성하고, 포토리소그라피 기술을 이용해서 노광·현상을 함으로써, 게이트 전극(GE)의 형성 영역 이외의 포토레지스트막을 제거한다. 이어서, 포토레지스트막을 마스크로서 다결정 실리콘막(게이트 전극층)을 드라이 에칭함으로써, 게이트 전극(GE)을 형성한다. 이 에칭 시에, 다결정 실리콘막의 하층의 게이트 절연막(GOX)도 에칭한다. 이 후, 포토레지스트막을 애싱 처리 등을 하여 제거한다.
여기에서, 본 실시 형태의 게이트 전극(GE)은, n형 웰 영역(NWL)의 상측으로부터 p형 드리프트 영역(PDR)을 넘어 드레인 절연 영역(STId) 위까지 연재하도록 형성되어 있다. 다만, 본 실시 형태의 게이트 전극(GE)은, 활성 영역(AA) 상에, 폭(WOA)의 개구부(슬릿)(OA)를 갖는다(도 13). 또한, 이 게이트 전극(GE)은, 개구부(OA)의 외주를 연속하여 둘러싸는 형상이다. 또한, 여기에서는, 게이트 전극(GE)은, 드레인 영역의 형성 영역인 활성 영역(DR) 상에도, 개구부(OADR)를 갖는다(도 13).
이어서, 도 14에 나타내는 것과 같이, 소스 영역(SR) 및 드레인 영역(DR)을 형성한다. 예를 들면, 소정 형상의 포토레지스트막(도시 않음)을 이온 주입 저지 마스크로 이용하여, p형의 불순물을 소정의 영역에 이온 주입한다. 여기에서는, 게이트 전극(GE)의 한쪽(도면의 중좌측)의 p형 웰 영역(PWL) 중에, p형의 불순물을 이온 주입하고, 또한, 게이트 전극(GE)의 다른쪽(도면 중, 우측)의 n형 웰 영역(NWL) 중에, p형의 불순물을 이온 주입한다.
이렇게 하여, 도 14에 나타낸 것과 같이, p형 웰 영역(PWL)의 일부 표면에, p+형의 드레인 영역(DR)을 형성하고, n형 웰 영역(NWL)의 일부 표면에, p+형의 소스 영역(SR)을 형성한다. p+형의 소스 영역(SR)은, 게이트 전극(GE)에 대해서 자기 정합적으로 형성된다.
또한, 도 15에 나타낸 것과 같이, 소정 형상의 포토레지스트막(도시 않음)을 이온 주입 저지 마스크로 이용하여, n형의 불순물을 이온 주입한다. 이로써, n형 웰 영역(NWL) 중에 n+형의 바디 컨택트 영역(BC) 및 활성 영역(AA) 중의 n형 반도체 영역(NR)을 형성한다. 이처럼, n+형의 바디 컨택트 영역(BC)과 활성 영역(AA) 중의 n형 반도체 영역(NR)을 같은 이온 주입 공정에서 형성해도 된다. 이에 의하여 제조 공정의 간소화를 도모할 수 있다. 또한, n+형의 바디 컨택트 영역(BC)과 p+형의 소스 영역(SR)은 인접하여 배치되고, pn 접합을 구성하고 있다.
이어서, 반도체 기판(S1){n-형 에피텍셜층(NEP)} 상에, 층간 절연막(IL1)으로서, 산화 실리콘막 등을 CVD법 등을 이용하여 형성한다. 이 후, 필요에 따라, 그 표면을 CMP법 등을 이용하고 평탄화한다.
다음으로, 소정 형상의 포토레지스트막(도시 않음)을 에칭 마스크로 이용하여, 층간 절연막(IL1)을 드라이 에칭함으로써, 층간 절연막(IL1) 중에 컨택트 홀(관통 구멍)을 형성한다.
이어서, 컨택트 홀 내부에, 도전성막을 매립하는 것에 의해, 플러그(컨택트, 컨택트부, 접속부, 접속용 도전체부, 접속 플러그)(P1)를 형성한다.
예를 들면, 컨택트 홀의 내부를 포함하는 층간 절연막(IL1) 상에 질화 티탄막 등의 베리어(장벽)막을 형성한 후, 텅스텐막을 베리어막 상에 컨택트 홀을 매립하는 정도의 막 두께로 퇴적하고, 층간 절연막(IL1) 상의 불필요한 텅스텐막 및 베리어막을 CMP법 또는 에치백법 등에 의해서 제거한다. 이로써, 플러그(P1)(P1S, P1D, P1BC)를 형성할 수 있다.
또한, 플러그(P1) 중에, 소스 영역(SR)에 형성된 플러그를 소스 플러그(소스 컨택트부)(P1S)와, 드레인 영역(DR)에 형성된 플러그를 드레인 플러그(드레인 컨택트부)(P1D)와, n+형의 바디 컨택트 영역(BC)에 형성된 플러그를 바디 컨택트 플러그(바디 컨택트부)(P1BC)로 나타낸다.
이와 같이, 본 실시 형태에 있어서는, 드레인 절연 영역(STId)에 활성 영역(AA)이 노출한 슬릿을 만들고, 이 활성 영역(AA)을 n형 반도체 영역으로 했으므로, 드레인 절연 영역(STId)의 채널 형성 영역 측{소스 영역(SR)측}의 전계를 완화할 수 있다. 이에 의해, 발생하는 핫 캐리어(열 전자, 핫 홀)를 줄일 수 있으며, HCI 특성을 개선할 수 있다.
도 16은, 비교예의 반도체 장치의 구성을 나타내는 단면도이다. 도 16에 나타낸 것과 같이, 비교예의 반도체 장치에 있어서는, 드레인 절연 영역(STId)에 활성 영역(AA)이 노출된 슬릿을 마련하지 않고, 또한, 게이트 전극(GE)에 개구부(OA)를 마련하지 않는다.
도 17은, 비교예의 반도체 장치의 IG-VGS 파형을 나타내는 그래프이다. 세로축은 게이트 전류(IG, Current[A])를, 가로축은 게이트-소스 간 전위(VGS-VG[V])를 나타낸다. 드레인 전압(VD)을 -15V로 하고, 거리(GF)의 길이를 바꾼 경우, IG-VGS 파형을 조사했다. 거리(GF)는, 드레인 절연 영역(STId)의 소스 영역(SR) 측의 단부와 게이트 전극(GE)의 드레인 영역(DR) 측의 단부와의 거리이다(도 16 참조). 거리(GF)는, 0.1㎛에서 1.6㎛까지 변화시켰다. 도 17에 나타내는 그래프에 의해, 거리(GF)가 커질수록, 게이트 전류(IG)가 저하하였다. 비교예의 구성에 대해서는 거리(GF)를 크게 함으로써 드레인 절연 영역(STId)의 채널 형성 영역 측{소스 영역(SR) 측)}의 전계를 완화할 수 있다.
도 18은, 본 실시 형태의 반도체 장치의 IG-VGS 파형을 나타내는 그래프이다. 세로축은 게이트 전류(IG, Current[A])를, 가로축은 게이트-소스 간 전위(VGS-VG[V])를 나타낸다. 드레인 전압(VD)을 -15V로 하고, 거리(GFD), 거리(S)를 바꾼 경우의, IG-VGS 파형을 조사했다. 거리(S)를 바꾼 경우의 그래프를 (a)에 나타낸다. 거리(GFD)를 바꾼 경우의 그래프를 (b)에 나타낸다. 또한, 도 19는, 도 17의 비교예의 그래프의 확대도이다. 즉, 도 17의 비교예의 그래프를, 세로축의 스케일이 (a), (b)와 대응하도록, 확대한 것이다. 거리(GFD)는, 제2절연부(STId2)의 드레인 영역(DR) 측의 단부와 게이트 전극부(GE2)의 드레인 영역(DR) 측의 단부와의 거리이다(도 1 참조). 거리(S)는, 제1절연부(STId1)의 소스 영역(SR) 측의 단부와 드레인 영역(DR) 측의 단부와의 거리이다(도 1 참조). 또한 (b)에 있어서, 거리(S)는, 0.2㎛로 했다.
도 18(a)에 나타내는 것과 같이, 거리(S)가 1.0㎛에서 0.2㎛로 줄어듦에 따라서, 게이트 전류(IG)가 저하하였다. 또한, 도 18(b)에 나타내듯이, 거리(S)를 0.2㎛로 하고, 거리(GFD)를 0.2㎛에서 0.5㎛에 작게 해도, 게이트 전류(IG)는 거의 변화하지 않았다. 또한, (a), (b)에 나타내는 게이트 전류(IG)는, 도 19의 비교예의 게이트 전류(IG)보다 훨씬 작다.
이와 같이, 본 실시 형태의 반도체 장치에서는, 게이트 전류(IG)를 작게 억제할 수 있어, HCI 특성을 개선할 수 있음이 판명되었다. 또한 거리(S)가 작은 편이 더 효과가 크고, 거리(GFD)에 의한 영향은 작은 것으로 드러났다.
도 20은, 본 실시 형태의 반도체 장치의 게이트 전류와 거리(S)와의 관계를 나타내는 그래프이다. 세로축은 게이트 전류의 최대치(IG-max, Current[A])를, 가로축은 상기 거리(S)[㎛]를 나타낸다. 또한, 도면 중의 REF는, 거리(GF)가 1.6㎛의 비교예의 반도체 장치의 IG-max를 나타낸다. 또한, 가로축의 a는, 제1절연부(STId1)와 제2절연부(STId2)의 각각의 X방향 폭의 합이다. 예를 들면, 제1절연부(STId1)와 제2절연부(STId2)의 X방향 폭의 합이 2㎛의 경우, a× 0.1은 0.2㎛다.
도 20에 나타낸 것과 같이, 거리(S)가 작을수록, 게이트 전류(IG)가 작아지게 된다는 것이 밝혀졌다. 또한, 제1절연부(STId1)와 제2절연부(STId2)의 X방향의 폭의 합에 대해서, 제1절연부(STId1)의 X방향의 폭이 작을수록, 게이트 전류(IG)가 작아진다는 것이 판명되었다. 또한, a × 0.1과 a × 0.2에서는, 게이트 전류(IG)가 별로 변화하지 않았다. 또한, 거리(S)를 a × 0.5 이하로 함으로써, 비교예의 반도체 장치에 비해서 게이트 전류(IG)가 낮게 된다는 것이 판명되었다.
이와 같이, 본 실시 형태의 반도체 장치에서는, 게이트 전류(IG)를 낮게 억제할 수 있어, HCI 특성을 개선할 수 있음이 판명되었다.
이어서, 시뮬레이션 결과에 근거하여, HCI 특성의 개선 효과를 검증한다.
도 21은, 비교예의 반도체 장치의 전위 분포 및 임팩트 이온화 위치를 나타내는 도면이다. 도 22는, 본 실시 형태의 반도체 장치의 전위 분포 및 임팩트 이온화 위치를 표시하는 도면이다. 전위 분포는, 등 전위선으로 나타내고, 또한 임팩트 이온화는 회색의 농담으로 나타냈다. 또한, 본 실시 형태의 반도체 장치에 있어서, 거리(S)는, 0.2㎛, 활성 영역(AA)의 폭은 0.2㎛로 했다. 드레인 전압은, 비교예와 같은 전압으로 했다.
도 21에 나타낸 것과 같이, 비교예의 반도체 장치에서는, 드레인 절연 영역(STId)의 모서리부 근방에서, 등 전위선의 밀도가 높고, 임팩트 이온화가 일어나고 있는 것을 알았다. 또한, 도 22에 나타낸 것과 같이, 본 실시 형태의 반도체 장치에서는, 드레인 절연 영역(STId)의 모서리부 근방에서 등 전위선의 밀도가 낮고, 임팩트 이온화가 발생하기 어렵다는 것을 알았다.
도 23은, 비교예의 반도체 장치의 전위 분포 및 전자 전류 밀도를 나타내는 도면이다. 도 24는, 본 실시 형태의 반도체 장치의 전위 분포 및 전자 전류 밀도를 나타내는 도면이다. 전위 분포는, 등 전위선으로 나타내고, 또한 전자 전류 밀도는, 회색의 농담으로 나타냈다.
도 23에 나타낸 것과 같이, 비교예의 반도체 장치에서는, 드레인 절연 영역(STId)의 모서리부 근방에서 등 전위선의 밀도 및 전자 전류 밀도가 높아지고 있다는 것을 알 수 있다. 또한, 도 24에 나타낸 것과 같이, 본 실시 형태의 반도체 장치에서는, 드레인 절연 영역(STId)의 모서리부 근방에서 등 전위선의 밀도가 낮고, 전자 전류 밀도가 낮아지고 있다는 것을 알 수 있다. 또한, 본 실시 형태의 반도체 장치에서는, 활성 영역(AA), 즉 n형 반도체 영역(NR)의 근방까지 전자 전류 밀도가 높은 영역이 넓어지고 있다. 이에 의해, 활성 영역(AA), 즉 n형 반도체 영역(NR)에 의해, 전자 전류의 일부가 추출되고 있다는 것을 알 수 있다. 다시 말하면, HCI시에 발생하는 열 전자를 추출하는 효과를 가진다.
이와 같이, 상기 시뮬레이션 결과에 의해서도, 본 실시 형태의 반도체 장치에서는, HCI 특성을 개선할 수 있다는 것이 증명되었다.
(실시 형태 2)
실시 형태 1(도 1)에서는, n형 반도체 영역(NR)을 활성 영역(AA)의 전면에 비교적 얕게{예를 들면, n+형의 바디 컨택트 영역(BC)과 같은 정도의 깊이} 형성했지만, (1) 활성 영역(AA)의 일부 영역에 n형 반도체 영역(NR)을 형성해도 좋다. 또한, (2) 비교적 깊게{예를 들면, n+형의 바디 컨택트 영역(BC)보다 깊게) n형 반도체 영역(NR)을 형성해도 된다. 이하, 이들 구성을 응용예 1, 2로서 설명한다. 또한, 실시 형태 1과 다른 부분은, 활성 영역(AA)에 형성되는 n형 반도체 영역(NR)의 형상뿐이므로 이 부분에 대하여 상세히 설명한다.
도 25는, 본 실시 형태의 응용예 1의 반도체 장치의 구성을 나타내는 단면도이다. 실시 형태 1(도 1)과 같은 개소에 대해서는, 같은 부호를 붙이고 설명을 생략한다.
도 25에 나타낸 것과 같이, 본 응용예에서는, 활성 영역(AA)의 일부에, n형 반도체 영역(NR)이 형성되어 있다. 여기에서는 활성 영역(AA)의 폭의 절반 폭의 영역에 n형의 불순물을 도입함으로써, n형 반도체 영역(NR)이 형성되어 있다. 또한, 활성 영역의 폭의 절반 폭의 영역은, 소스 영역(SR)측의 영역이다. 상기한 바와 같이, 예를 들면, 활성 영역(AA)의 평면 형상은, Y방향으로 긴 변을 갖는 직사각형 형상이다. 이 경우, 본 응용예의 n형 반도체 영역(NR)은, Y방향으로 긴 변을 갖는 직사각형 형상이고, 그 X방향 폭이 활성 영역(AA)의 X방향 폭의 1/2(WAA의 1/2)이 된다(도 39 참조).
도 26은, 본 실시 형태의 응용예 2의 반도체 장치의 구성을 나타내는 단면도이다. 실시 형태 1(도 1)과 같은 개소에 대해서는 같은 부호를 붙이고, 설명을 생략한다.
도 26에 나타낸 것과 같이, 본 응용예에서는 활성 영역(AA)의 비교적 깊게까지 n형의 불순물을 도입함으로써, n형 반도체 영역(NR)이 형성되어 있다. 예를 들면, 본 응용예의 n형 반도체 영역(NR)의 깊이는, n+형의 바디 컨택트 영역(BC)보다 깊고, 제1절연부(STId1), 제2절연부(STId2)보다 얕다. 본 응용예의 n형 반도체 영역(NR)의 X방향의 폭은 활성 영역(AA)의 X방향의 폭과 같은 정도이다. 본 응용예에서는, 활성 영역(AA)의 비교적 깊게까지 n형의 불순물을 도입하기 때문에, n형 반도체 영역(NR)의 불순물 농도를 비교적 낮은 농도로 할 수 있다. 예를 들면, n형 반도체 영역(NR)의 불순물 농도를 n+형의 바디 컨택트 영역(BC)의 농도보다 낮게 할 수 있다.
도 27은, 브레이크다운 내압과 n형 반도체 영역(NR)의 관계를 나타내는 그래프이다. (a)는, 실시 형태 1(도 1)의 반도체 장치의 경우를 나타낸다. (b)는 본 실시 형태의 응용예 1의 반도체 장치의 경우를 나타낸다. 세로축은 브레이크다운 내압의 절대값(|BVoff|,[V])을 나타내고, 가로축은 활성 영역(AA)의 폭(WAA)을 나타낸다. (a)는 활성 영역(AA)의 폭이 그대로 n형 반도체 영역(NR)의 폭이 된다. 또한, (b)는 n형 반도체 영역(NR)의 폭을, 활성 영역(AA)의 폭의 절반으로 했다. 각각의 거리(S)가 0.12㎛, 0.15㎛인 경우에 대해서, 브레이크다운 내압을 조사했다.
도 27(b)에 나타낸 것과 같이, 활성 영역(AA)의 폭에 대해서, 절반의 영역에 n형 반도체 영역(NR)을 형성한 경우, 브레이크다운 내압의 개선이 확인되었다.
이어서, 시뮬레이션 결과에 근거하여, 브레이크다운 내압의 개선 효과를 검증한다.
도 28은, 실시 형태 1의 반도체 장치의 전위 분포 및 임팩트 이온화 위치를 나타내는 도면이다. 도 29는, 본 실시 형태의 응용예 1의 반도체 장치의 전위 분포 및 임팩트 이온화 위치를 나타내는 도면이다. 도 30은, 본 실시 형태의 응용예 2의 반도체 장치의 전위 분포 및 임팩트 이온화 위치를 나타내는 도면이다. 전위 분포는, 등 전위선으로 나타내고, 또한, 임팩트 이온화는 회색의 농담으로 나타냈다. 또한, 여기에서는 거리(S)는, 0.15㎛, 활성 영역(AA)의 폭은, 0.2㎛로 했다. 드레인 전압은, 모두 동 전압으로 했다.
도 28에 나타낸 것과 같이, 실시 형태 1의 반도체 장치, 즉, 활성 영역(AA)의 전면에 비교적 얕은 n형 반도체 영역(NR)을 형성한 경우에 있어서는, n형 반도체 영역(NR)과 제2절연부(STId2)의 경계부 근방에서, 본 실시 형태의 응용예 1, 2와 비교하여, 등 전위선의 밀도가 높아지고 있는 것을 알 수 있다. 그리고, 이러한 구조에서는, n형 반도체 영역(NR)이 비교적 얕기 때문에, 브레이크다운 시에 공핍층을 늘릴 수 없고, 브레이크다운 내압이 저하하기 쉬운 것으로 나타났다. 또한 도 28 ~ 도 30에서, 공핍층의 확산을 파선으로 표시했다.
도 29에 나타낸 것과 같이, 본 실시 형태의 응용예 1의 반도체 장치, 즉 활성 영역(AA)의 반분에 비교적 얕은 n형 반도체 영역(NR)을 형성한 경우에는, n형 반도체 영역(NR)과 제2절연부(STId2)와의 사이에 있어서, 실시 형태 1의 경우와 비교해서, 등 전위선의 밀도가 낮아지고 있다는 것을 알 수 있다. 그리고, 이러한 구조에서는, 활성 영역(AA) 중에 n형 반도체 영역(NR)을 형성하지 않은 영역이 존재하므로, 그만큼 전계가 완화되고, 브레이크다운 내압이 향상될 수 있다는 것을 알 수 있다.
도 30에 나타낸 것과 같이, 본 실시 형태의 응용예 2의 반도체 장치, 즉, 활성 영역(AA)의 반분에 비교적 얕은 n형 반도체 영역(NR)을 형성한 경우에는, n형 반도체 영역(NR)을 저농도로 할 수 있으며, 그만큼 공핍층을 늘릴 수 있다. 이로써, 브레이크다운 내압이 향상될 수 있다.
이와 같이, 상기 시뮬레이션 결과에 따라서도, 본 실시 형태의 반도체 장치에는, 브레이크다운 내압을 개선할 수 있다는 것이 증명되었다.
이와 같이, 본 실시 형태에서는, 실시 형태 1에서 설명한, HCI 특성을 개선 효과에 더하여, 브레이크다운 내압의 향상 효과를 가진다.
이어서, 본 실시 형태의 응용예 1의 반도체 장치의 제조 방법에 대해서 설명한다. n형 반도체 영역(NR) 이외의 부위는, 실시 형태 1과 같은 공정에서 형성할 수 있다. 또한, n형 반도체 영역(NR)을, 예를 들면, n+형의 바디 컨택트 영역(BC)과 동시에 형성할 수 있다. 이때에, 이온 주입 저지 마스크로 활성 영역(AA)의 일부{예를 들면, 활성 영역(AA)의 폭의 절반의 영역이며, 드레인 영역(DR)측의 영역}를 덮고, n형의 불순물을 이온 주입한다.
이어서, 본 실시 형태의 응용예 2의 반도체 장치의 제조 방법에 대해서 설명한다. n형의 반도체 영역(NR) 이외의 부위는, 실시 형태 1과 같은 공정에서 형성할 수 있다. 여기에서는, n형 반도체 영역(NR)을, 예를 들면, n+형의 바디 컨택트 영역(BC)과 다른 공정으로 형성할 수 있다. 예를 들면, 이온 주입법을 이용하여 n+형의 바디 컨택트 영역(BC)을 형성한 후, 활성 영역(AA) 상에 개구부를 갖는 이온 주입 저지 마스크를 마스크로 하여, n형의 불순물을 이온 주입한다. 이때에, n+형의 바디 컨택트 영역(BC)보다 저 농도의 불순물 농도로, n+형의 바디 컨택트 영역(BC)보다 깊은 위치까지 불순물이 도입되도록, 이온 주입 조건을 조정한다. 또한, n+형의 바디 컨택트 영역(BC)을 형성하기 전에, n형 반도체 영역(NR)을 형성해도 된다.
(실시 형태 3)
본 실시 형태에서는, 드레인 영역(DR)과 그 양측의 활성 영역(AA)의 평면 형상의 예에 대해서 설명한다. 또한, 개구부(OADR)와, 그 양측의 개구부(OA)의 평면 형상의 예에 대해서 설명한다. 이들의 평면 형상 이외에는, 실시 형태 1과 같다.
(응용예 1)
도 31 및 도 32는, 본 실시 형태의 응용예 1의 반도체 장치의 구성을 나타내는 평면도이다. 실시 형태 1(도 4)에서는, 드레인 영역(DR)의 양측에 일정한 거리를 두고 활성 영역(AA)이 설치되어 있다. 드레인 영역(DR)은, Y방향으로 긴 변을 갖는 직사각형 형상이다. 또한, 2개의 활성 영역(AA)은, 드레인 영역(DR)에 대칭으로 배치되고, 각각 Y방향으로 긴 변을 가진 직사각형 형상이다. 예를 들면, 실시 형태 1에서는, 도 31(a)에 나타내듯이, 드레인 영역(DR)의 Y방향의 길이는, LDR이며, 활성 영역(AA)의 Y방향의 길이는, LAA이다. 길이(LDR)와 길이(LAA)는, 같은 정도이다. 드레인 영역(DR)의 X방향의 폭(X방향의 길이)은, WDR이며, 활성 영역(AA)의 X방향의 폭(X방향의 길이)은 WAA이다.
이에 대하여, 본 응용예에서는, 도 31(b)에 나타내듯이, 드레인 영역(DR)의 Y방향의 길이(LDR)가, 활성 영역(AA)의 Y방향의 길이(LAA)보다 작다. 이와 같이, 길이(LDR), 길이(LAA)를 변경해도 된다.
또한, 본 응용예에서도, 실시 형태 1의 경우와 마찬가지로, 게이트 전극(GE)에서, 드레인 영역(DR) 및 활성 영역(AA) 상에, 각각 개구부(OADR) 및 개구부(OA)를 마련하고 있다. 도 32에 나타낸 것과 같이, 개구부(OADR)는, 드레인 영역(DR)보다 훨씬 크게 형성된다. 즉, 개구부(OADR)의 Y방향의 길이는 LDR보다 크고, X방향의 폭은 WDR보다 크다. 또한, 개구부(OA)는, 활성 영역(AA)보다 훨씬 크게 형성된다. 즉, 개구부(OA)의 Y방향의 길이는 LAA보다 크고, X방향의 폭은 WAA보다 크다. 그리고, 예를 들면, 개구부(OA)의 Y방향의 길이는, 개구부(OADR)의 Y방향의 길이보다 크다.
(응용예 2)
도 33 및 도 34는, 본 실시 형태의 응용예 2의 반도체 장치의 구성을 나타내는 평면도이다.
본 응용예에서는, 드레인 영역(DR)의 Y방향의 길이(LDR)가 활성 영역(AA)의 Y방향의 길이(LAA)보다 크다(도 33). 이와 같이, 길이(LDR), 길이(LAA)를 바꾸어도 된다.
또한, 이 경우, 개구부(OADR)의 Y방향의 길이는, LDR보다 크고, X방향의 폭은, WDR보다 크다. 또한, 개구부(OA)의 Y방향의 길이는, LAA보다 크고, X방향의 폭은, WAA보다 크다(도 34). 그리고, 예를 들면, 개구부(OA)의 Y방향의 길이는, 개구부(OADR)의 Y방향의 길이보다 작다.
(응용예 3)
도 35 및 도 36은, 본 실시 형태의 응용예 3의 반도체 장치의 구성을 나타내는 평면도이다.
본 응용예에서는, 활성 영역(AA)을 직사각형 환상으로 배치한 것이다. 달리 말하면, 본 응용예의 활성 영역(AA)은 응용예 1(도 31(b) 참조)의 2개의 활성 영역(AA)의 단부를 X방향으로 연결한 형상에 대응한다. 활성 영역(AA)의 폭은, X방향으로 연재하는 부분도, Y방향으로 연재하는 부분도, 변함없이, 예를 들면, WAA로 할 수 있다.
또한, 이 경우, 활성 영역(AA) 상의 개구부(OA)도 직사각형 환상으로 배치된다(도 36). 달리 말하면, 본 응용예의 개구부(OA)는, 응용예 1(도 32)의 2개의 개구부(OA)의 단부를 X방향으로 연결한 형상에 대응한다. 개구부(OA)의 폭은, X방향으로 연재하는 부분도, Y방향에 연재하는 부분도, 변함없이, 예를 들면, WOA로 할 수 있다.
(응용예 4)
도 37 및 도 38은, 본 실시 형태의 응용예 4의 반도체 장치의 구성을 나타내는 평면도이다.
실시 형태 1(도 31(a) 참조)에서는, 활성 영역(AA)을 Y방향으로 긴 변을 갖는 직사각형 형상으로 했지만, 이 활성 영역(AA)을 분할하여 배치해도 된다. 즉, 소면적의 활성 영역(AA)을 복수 마련해도 된다. 도 37에서는, 평면 형상이 정사각형 형상이며, 한 변의 길이가 WAA인 활성 영역(AA)을, 일정 간격을 두고, Y방향으로 복수 개 나란히 배치하고 있다. 물론, 1개의 활성 영역(AA)의 형상을 직사각형 형상으로 해도 된다.
이 경우, 도 38에 나타낸 것과 같이, 활성 영역(AA) 상의 개구부(OA)를 활성 영역(AA) 마다 분할하여 배치해도 된다. 각 개구부(OA)는, 활성 영역(AA)보다, 훨씬 크고, 예를 들면, 평면 형상이 정사각형 모양이며, 한 변의 길이가 WOA인 개구부(OA)로 할 수 있다.
또한, 1개의 개구부(OA)의 형상을, 직사각형 형상으로 해도 된다. 또한, 복수의 활성 영역(AA) 상에, 일련의 개구부(OA)를 설치해도 된다.
(응용예 5)
상기, 응용예 1 ~ 4의 활성 영역(AA)에 형성되는 n형 반도체 영역(NR)에 대해서, 실시 형태 1의 경우와 같이, 활성 영역(AA)의 전면에 비교적 얕게{예를 들면, n+형의 바디 컨택트 영역(BC)과 비슷한 깊이} 형성해도 되며, 또한, 실시 형태 2의 응용예 1과 같이, 활성 영역(AA)의 일부 영역에 n형 반도체 영역(NR)을 형성해도 된다. 또한, 실시 형태 2의 응용예 2와 같이, 비교적 깊게{예를 들면, n+형의 바디 컨택트 영역(BC)보다 깊게} n형 반도체 영역(NR)을 형성해도 된다.
도 39는, 실시 형태 3의 응용예 5의 반도체 장치를 설명하기 위한 평면도이다. 구체적으로는, 도 39는, 실시 형태 2의 응용예 1의 활성 영역(AA) 중의 n형 반도체 영역(NR)을 나타내는 평면도이다. 이 경우, n형 반도체 영역(NR)은, Y방향으로 긴 변을 갖는 직사각형 형상으로, 그 X방향 폭이 활성 영역(AA)의 X방향 폭의 1/2(WAA의 1/2)이다. 도 39에 나타낸 경우에 있어서, 활성 영역(AA)의 Y방향의 길이를 바꿔도 된다. 또한, 활성 영역(AA) 및 n형 반도체 영역(NR)의 단부를 X방향으로 연결해도 된다.
도 40은, 본 실시 형태의 응용예 5의 반도체 장치의 구성을 나타내는 평면도이다. 도 40에 나타내는 것과 같이, Y방향으로, 복수의 활성 영역(AA)을 나란히 배치하는 경우에는, 각각의 활성 영역(AA)에 부분적으로 n형 반도체 영역(NR)을 설치해도 된다.
(실시 형태 4)
실시 형태 1(도 1)에서는, p채널형 LDMOS 트랜지스터를 예로 설명했지만, n채널형 LDMOS 트랜지스터에 슬릿 형상의 활성 영역(AA)이 마련된 드레인 절연 영역(STId)과 이 활성 영역(AA) 상에 개구부(OA)를 갖는 게이트 전극(GE)을 적용해도 된다.
도 41은, 본 실시 형태의 반도체 장치의 구성을 나타내는 단면도이다. 도 41에 나타내는 반도체 장치는, n채널형 LDMOS 트랜지스터를 가진 반도체 장치이다. 또한, 반도체 영역의 도전형이 다른 것 외에는, 실시 형태 1과 비슷한 구성이기 때문에, 상세한 설명을 생략한다. 또한, 제조 공정도, 실시 형태 1의 경우와 거의 같은 공정으로 형성하는 것이므로, 그 상세한 설명을 생략한다.
실시 형태 1(도 1)에 나타내는 반도체 영역(NEP, NWL, PDR, PWL, SR, DR, BC)이, 본 실시 형태(도 41)의 반도체 영역(PEP, PWL, NDR, NWL, SR, DR, BC)과 대응한다. 그리고, 대응하는 반도체 영역의 불순물 도전형이 반대로 되어 있는 것 이외에는, 본 실시 형태(도 41)의 반도체 장치는, 실시 형태 1(도 1)과 거의 같은 구성이다. 또한, 도 41의 n채널형 LDMOS 트랜지스터에서는, n형 매립 영역(n형 반도체 영역)(NBL) 상에 제1 p형 매립 영역(p형 반도체 영역)(PISO)이 마련되어 있다. 또한, 도 41의 n채널형 LDMOS 트랜지스터에서는, n형 웰 영역(NWL)이 n형 드리프트 영역(NDR)보다 깊게 형성되어 있다. 이러한 영역(PISO) 외에, n형 웰 영역(NWL), n형 매립 영역(NBL)은 필수 구성부가 아니다. 또한, p채널형 LDMOS 트랜지스터에 있어서도, p형 웰 영역(PWL), n형 매립 영역(NBL)은, 필수 구성부가 아니다.
본 실시 형태(도 41)의 반도체 장치는, 실시 형태 1(도 1)과 거의 같은 공정으로 형성할 수 있다. 또한, 제1p형 매립 영역(PISO)은, n형 매립 영역(NBL)의 형성 공정 후에, 소정 형상의 이온 주입 저지 마스크를 이용한 이온 주입에 의해, 형성할 수 있다.
도 42는, 본 실시 형태의 반도체 장치의 게이트 전류와 거리(S)와의 관계를 나타내는 그래프이다. 세로축은 드레인 절연 영역(STId)의 채널 형성 영역(CH) 측{소스 영역(SR)측}의 하단에서의 IIGR[1/cm3S]을, 가로축은 상기 거리(S)[㎛]를 나타낸다. 또한, IIGR은 Impact Ionization Generation Rate의 약어이다. IIGR은 HCI 열화와 관련이 깊고, IIGR이 클수록 HCI열화가 크다. 거리(S)는, 제1절연부(STId1)의 소스 영역(SR) 측의 단부와 드레인 영역(DR) 측의 단부와의 거리이다(도 41 참조). 또한, 도면 중에서 REF는, 거리(GF)가 1.6㎛의 비교예의 반도체 장치의 IIGR을 나타낸다. 비교예의 반도체 장치는, 드레인 절연 영역(STId)에 활성 영역(AA)이 노출된 슬릿을 마련하지 않고, 또한, 게이트 전극(GE)에 개구부(OA)를 마련하지 않은 n채널형의 LDMOS 트랜지스터이다. 또한, 가로축의 a는, 제1절연부(STId1)와 제2절연부(STId)의 각각의 X방향 폭의 합이다. 예를 들면, 제1절연부(STId1)와 제2절연부(STId2)의 X방향 폭의 합이 2㎛인 경우, a × 0.1은, 0.2㎛이 된다.
도 42에 나타낸 것과 같이, 거리(S)가 짧을수록, IIGR이 작아지는 것이 판명되었다. 또한, 제1절연부(STId1)와 제2절연부(STId2)의 X방향 폭의 합에 대해서, 제1절연부(STId1)의 X방향 폭이 작을수록, IIGR이 작아진다는 것이 판명되었다. 또한, 거리(S)를 a × 0.5 이하로 함으로써, 비교예의 반도체 장치보다 IIGR이 낮아지는 것이 판명되었다.
이와 같이, 본 실시 형태의 반도체 장치에서는, IIGR을 낮게 억제할 수 있어서 HCI 특성을 개선할 수 있음이 판명되었다.
이어서, 시뮬레이션 결과에 근거하여 HCI 특성의 개선 효과를 검증한다. 도 43은 본 실시 형태의 반도체 장치의 전위 분포 및 임팩트 이온화 위치를 나타내는 도면이다. 도 44는 실시 형태 4의 비교예의 반도체 장치의 전위 분포 및 임팩트 이온화 위치를 나타내는 도면이다. 도 43에 나타낸 것과 같이, 본 실시 형태의 반도체 장치에서는 드레인 절연 영역(STId)의 모서리부 근방에서, 등 전위선 밀도가 낮고, 임팩트 이온화가 발생하기 어려운 것을 알 수 있다. 한편, 도 44에 나타내는 것과 같이, 비교예의 반도체 장치에서는, 드레인 절연 영역(STId)의 모서리부 근방에서 등 전위선의 밀도가 높고, 임팩트 이온화가 일어나고 있는 것을 알 수 있다.
이와 같이, 상기 시뮬레이션 결과에 의해서도, HCI 특성의 개선이 증명되었다.
또한, n채널형 LDMOS 트랜지스터의 경우, 활성 영역(AA)의 p형 반도체 영역{불순물 영역(PR)}을, 소스 영역(SR) 및 n+형의 바디 컨택트 영역(BC)과 동 전위로 해서도, HCI시에 발생하는 열 전자를 추출할 수 없다. 그러나, 활성 영역(AA)의 p형 반도체 영역(PR)을, 소스 영역(SR) 및 n+형의 바디 컨택트 영역(BC)과 동 전위로 함으로써 임팩트 이온화에 의해 발생한 홀 전류를 모니터할 수 있다.
n채널형의 LDMOS 트랜지스터의 경우, 예를 들면, n+형의 바디 컨택트 영역(BC)과 같은, 백 게이트와 접속되는 단자에 의해 홀 전류를 모니터하고 있다.
이 홀 전류는, 핫 캐리어 열화에 관여하는, 드레인 절연 영역(STId)의 채널형성 영역(CH)측{소스 영역(SR)측}의 단부에서 발생한 것이다. 예를 들면, HCI시의 주(主) 임팩트 이온화가 드레인 방지 영역에서 벗어나서 발생하는 경우에는, 특히 유효하다. 그러나 도 44에 나타낸 것과 같이, 임팩트 이온화는, 드레인 절연 영역(STId)의 단부에서 발생하기 때문에, 비교예에서는, HCI 열화에 관여하지 않는, 임팩트 이온화에 의해 발생한 홀 전류를 모니터하고 있다.
따라서, 도 43에 나타낸 것과 같이, 활성 영역(AA)의 p형 반도체 영역(PR)을 소스 영역(SR) 및 n+형의 바디 컨택트 영역(BC)과 동 전위로 하고, 모니터 단자로서 이용함으로써, HCI 열화에 관여하는, 임팩트 이온화에 의해 발생한 홀 전류를 정확하게 모니터할 수 있다. 또한, 모니터로 사용하지 않는 경우에는, 활성 영역(AA)의 p형 반도체 영역(PR)을, 예를 들면, 플로팅 상태로 해도 된다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태로 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 여러 가지로 변경 가능한 것임은 말할 필요도 없다.
AA 활성 영역
BC 바디 컨택트 영역
CH 채널 형성 영역
DR 드레인 영역
GE 게이트 전극
GE1 게이트 전극부
GE2 게이트 전극부
GF 거리
GFD 거리
GOX 게이트 절연막
IL1 층간 절연막
LAA 길이
LDR 길이
NBL n형 매립 영역
NDR n형 드리프트 영역
NEP n-형 에피텍셜층
NR n형 반도체 영역
NWL n형 웰 영역
OA 개구부
OADR 개구부
P1 플러그
PDR p형 드리프트 영역
PISO 제1 p형 매립 영역
PR p형 반도체 영역
PWL p형 웰 영역
S 거리
S1 반도체 기판
SR 소스 영역
STI 절연 영역
STId 드레인 절연 영역
STId1 제1절연부
STId2 제2절연부
WAA 폭
WOA 폭
WSTId 폭

Claims (20)

  1. 반도체층과,
    상기 반도체층 중에 이격해서 형성된 소스 영역 및 드레인 영역과,
    상기 소스 영역 및 드레인 영역 사이에 위치하는 채널 형성 영역과,
    상기 채널 형성 영역과 상기 드레인 영역 사이의 상기 반도체층 중에 형성된 절연 영역과,
    상기 채널 형성 영역 상에 게이트 절연막을 통해서 형성되며, 상기 절연 영역 위까지 연재하는 게이트 전극을 가지며
    상기 절연 영역은, 활성 영역이 노출된 슬릿을 가지며,
    상기 슬릿은, 상기 절연 영역의 중앙으로부터 상기 채널 형성 영역 측에 배치되어 있는,
    반도체 장치.
  2. 제1항에 있어서,
    상기 슬릿의 활성 영역에는, 상기 소스 영역 및 드레인 영역과는 역도전형의 불순물 영역이 형성되어 있는, 반도체 장치.
  3. 제1항에 있어서,
    상기 게이트 전극은, 상기 슬릿 상에 개구부를 가지는, 반도체 장치.
  4. 제3항에 있어서,
    상기 슬릿 및 상기 개구부는, 제1방향으로 연재하고,
    상기 개구부의 상기 제1방향과 교차하는 제2방향의 폭은, 상기 슬릿의 상기 제2방향의 폭보다 큰, 반도체 장치.
  5. 제4항에 있어서,
    상기 개구부의 상기 제1방향의 길이는, 상기 슬릿의 상기 제1방향의 길이보다 큰, 반도체 장치.
  6. 제4항에 있어서,
    상기 게이트 전극은, 상기 슬릿을 둘러싸도록 구성된, 반도체 장치.
  7. 제2항에 있어서,
    상기 불순물 영역은, 상기 소스 영역과 전기적으로 접속된, 반도체 장치.
  8. 제2항에 있어서,
    상기 슬릿의 활성 영역의 일부에, 상기 불순물 영역이 형성된, 반도체 장치.
  9. 제2항에 있어서,
    상기 불순물 영역은, 상기 채널 형성 영역 측에 배치된, 반도체 장치.
  10. 제9항에 있어서,
    상기 슬릿 및 상기 불순물 영역은, 제1방향으로 연재하고,
    상기 불순물 영역의 상기 제1방향과 교차하는 제2방향의 폭은, 상기 슬릿의 상기 제2방향의 폭보다 작은, 반도체 장치.
  11. 제2항에 있어서,
    상기 소스 영역과 인접하는 백 게이트 영역을 가지며,
    상기 백 게이트 영역은, 상기 소스 영역 및 상기 드레인 영역과는 역도전형의 영역인, 반도체 장치.
  12. 제2항에 있어서,
    상기 불순물 영역의 깊이는, 상기 소스 영역 또는 상기 드레인 영역의 깊이보다 깊은, 반도체 장치.
  13. 반도체층과,
    상기 반도체층 중에 이격해서 형성된 소스 영역 및 드레인 영역과,
    상기 소스 영역 및 드레인 영역 사이에 위치하는 채널 형성 영역과,
    상기 채널 형성 영역과 상기 드레인 영역 사이의 상기 반도체층 중에 형성된 절연 영역과,
    상기 채널 형성 영역 상에 게이트 절연막을 통해서 형성되며, 상기 절연 영역 상까지 연재하는 게이트 전극을 가지며,
    상기 절연 영역은, 활성 영역이 노출된 영역을 복수 가지며,
    상기 복수의 영역은, 상기 절연 영역의 중앙으로부터 상기 채널 형성 영역 측에서, 제1방향으로 간격을 두고 나란히 배치된, 반도체 장치.
  14. 제13항에 있어서,
    상기 복수의 영역의 각각의 활성 영역에는, 상기 소스 영역 및 상기 드레인 영역과는 역도전형의 불순물 영역이 형성된, 반도체 장치.
  15. 제14항에 있어서,
    상기 게이트 전극은, 상기 복수의 영역 상에 각각 개구부를 갖는, 반도체 장치.
  16. (a) 소스 형성 영역 및 드레인 형성 영역 사이의 상기 드레인 형성 영역 측의 반도체층 중에 절연 영역을 형성하는 공정,
    (b) 상기 절연 영역과 상기 소스 형성 영역 사이의 상기 반도체층 상에 게이트 절연막을 통해서 게이트 전극을 형성하는 공정,
    (c) 상기 소스 형성 영역 및 상기 드레인 형성 영역의 상기 반도체층 중에, 제1도전형의 불순물을 도입함으로써, 소스 영역 및 드레인 영역을 형성하는 공정을 가지며,
    상기 (a) 공정에서, 상기 절연 영역 중에 활성 영역이 노출된 슬릿을, 상기 절연 영역의 중앙으로부터 상기 채널 형성 영역 측에 형성하고,
    상기 (b) 공정에서, 상기 게이트 전극을, 상기 절연 영역 상까지 연재시키도록 형성하는, 반도체 장치의 제조 방법.
  17. 제16항에 있어서,
    (d) 상기 절연 영역 중의 활성 영역에, 상기 제1도전형과 역도전형인 제2도전형의 불순물을 도입함으로써, 불순물 영역을 형성하는 공정을 갖는, 반도체 장치의 제조 방법.
  18. 제16항에 있어서,
    (d) 상기 절연 영역 중의 활성 영역의 일부에, 상기 제1도전형과 역도전형인 제2도전형의 불순물을 도입함으로써, 불순물 영역을 형성하는 공정을 갖는, 반도체 장치의 제조 방법.
  19. 제17항에 있어서,
    상기 (d) 공정에서, 상기 소스 영역과 인접하는 영역에 상기 제2도전형의 불순물을 도입함으로써, 백 게이트 영역을 형성하는, 반도체 장치의 제조 방법.
  20. 제17항에 있어서,
    (e) 상기 소스 영역과 인접하는 영역에, 상기 제2도전형의 불순물을 도입함으로써, 백 게이트 영역을 형성하는 공정을 가지며,
    상기 불순물 영역은, 상기 백 게이트 영역보다 깊은, 반도체 장치의 제조 방법.
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