CN114725218B - 半导体器件单元及其制备方法 - Google Patents

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Abstract

本发明提供了一种半导体器件单元及其制备方法，包括：衬底；第一有源区和两个第二有源区，均位于衬底中；两个场板，场板覆盖部分第一有源区并延伸覆盖部分衬底；两个栅极结构，栅极结构覆盖部分场板且栅极结构的两端与场板的两端对齐，栅极结构覆盖部分第一有源区并延伸覆盖部分衬底，其中，覆盖衬底的栅极结构的截面宽度小于覆盖第一有源区的栅极结构的截面宽度；源区，位于两个栅极结构之间的第一有源区和两个第二有源区中，且位于第一有源区上的部分栅极结构覆盖部分宽度的源区；源极插塞，与位于第二有源区中的部分源区电性连接；本发明利于缩小器件单元的面积。

Description

半导体器件单元及其制备方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件单元及其制备方法。
背景技术
BCD工艺是一种集合Bipolar器件、CMOS器件和DMOS器件的芯片制造工艺，BCD芯片具有高跨导、强负载驱动能力、集成度高和低功耗的优点。在BCD芯片中，DMOS阵列是BCD芯片中的核心部分，一般DMOS阵列所占的BCD芯片面积为总面积的60%以上。目前，为了工艺集成所使用的是LDMOS器件，由于芯片设计人员对工艺特性的了解程度不够，并没有对LDMOS阵列的面积进行有效缩减，会导致LDMOS阵列的面积较大，BCD芯片集成密度较低，生产成本较高。
发明内容
本发明的目的在于提供一种半导体器件单元及其制备方法，利于缩小器件单元的面积。
为了达到上述目的，本发明提供了一种半导体器件单元，包括：
衬底；
第一有源区和两个第二有源区，均位于所述衬底中，且两个所述第二有源区分别位于所述第一有源区的两侧并构成十字型；
两个场板，所述场板覆盖部分所述第一有源区并延伸覆盖部分所述衬底；
两个栅极结构，所述栅极结构覆盖部分所述场板且所述栅极结构的两端与所述场板的两端对齐，所述栅极结构覆盖部分所述第一有源区并延伸覆盖部分所述衬底，其中，覆盖所述衬底的所述栅极结构的截面宽度小于覆盖所述第一有源区的所述栅极结构的截面宽度；
源区，位于两个所述栅极结构之间的所述第一有源区和两个所述第二有源区中，且位于所述第一有源区上的部分所述栅极结构覆盖部分宽度的所述源区；
源极插塞，与位于所述第二有源区中的部分所述源区电性连接。
可选的，所述栅极结构包括栅极多晶硅，所述栅极多晶硅包括第一部分和两个第二部分，两个所述第二部分分别与所述第一部分的两端连接，所述第一部分与两个所述第二部分靠近所述场板的一侧对齐，且所述第一部分位于所述第一有源区上且覆盖部分宽度的所述源区，两个所述第二部分位于衬底上，所述第二部分的宽度小于所述第一部分的宽度。
可选的，所述栅极结构还包括侧墙，所述侧墙覆盖所述第二部分的两侧及所述第一部分靠近所述场板的一侧。
可选的，还包括与所述第二部分电性连接的栅极插塞。
可选的，还包括两个漏区，均位于所述第一有源区中且分别位于两个所述栅极结构的外侧。
可选的，还包括与所述漏区电性连接的漏极插塞。
本发明还提供了一种半导体器件单元的制备方法，包括：
提供衬底，所述衬底中形成有第一有源区和两个第二有源区，且两个所述第二有源区分别位于所述第一有源区的两侧并构成十字型；
形成两个场板，所述场板覆盖部分所述第一有源区并延伸覆盖部分所述衬底；
形成两个栅极结构，所述栅极结构覆盖部分所述场板且所述栅极结构的两端与所述场板的两端对齐，所述栅极结构覆盖部分所述第一有源区并延伸覆盖部分所述衬底，其中，覆盖所述衬底的所述栅极结构的截面宽度小于覆盖所述第一有源区的所述栅极结构的截面宽度；
形成源区于两个所述栅极结构之间的所述第一有源区和两个所述第二有源区中，且位于所述第一有源区上的部分所述栅极结构覆盖部分宽度的所述源区；以及，
形成与位于所述第二有源区中的部分所述源区电性连接的源极插塞。
可选的，所述栅极结构包括栅极多晶硅和侧墙，形成所述栅极结构的步骤包括：
在所述衬底上形成两个堆叠结构，所述堆叠结构覆盖对应的部分宽度的所述场板，每个所述堆叠结构均包括由下至上堆叠的栅极多晶硅和硬掩模层，其中，所述栅极多晶硅包括第一部分和两个第二部分，两个所述第二部分分别与所述第一部分的两端连接，所述第一部分与两个所述第二部分靠近所述场板的一侧对齐，且所述第一部分位于所述第一有源区上且覆盖部分宽度的所述源区，两个所述第二部分位于衬底上，所述第二部分的宽度小于所述第一部分的宽度；以及，
形成侧墙覆盖所述第一部分靠近场板的一侧及所述第二部分的两侧。
可选的，形成所述侧墙的步骤包括：
形成侧墙材料层覆盖所述栅极多晶硅的两侧；
形成图形化的光刻胶层覆盖所述硬掩模层和所述衬底的部分表面，所述图形化的光刻胶层具有一开口，所述开口至少显露出两个所述第一部分之间的所述第一有源区和所述侧墙材料层；
以所述图形化的光刻胶层为掩模刻蚀去除两个所述第一部分之间的所述侧墙材料层，剩余的所述侧墙材料层作为所述侧墙；以及，
去除所述图形化的光刻胶层及所述硬掩模层。
可选的，形成所述源极插塞之前，还包括分别在两个所述栅极结构的外侧的所述第一有源区中形成漏区；以及，在形成所述源极插塞时，还包括形成与所述第二部分电性连接的栅极插塞和形成与所述漏区电性连接的漏极插塞。
在本发明提供的半导体器件单元及其制备方法中，栅极结构位于场板上并且栅极结构的两端与场板的两端对齐，栅极结构覆盖部分第一有源区并延伸覆盖部分衬底，其中，覆盖衬底的栅极结构的截面宽度小于覆盖第一有源区的栅极结构的截面宽度，由此可以使得在第一有源区的区域极大的缩减两个栅极结构之间的间隙；同时，源极插塞与位于所述第二有源区中的部分源区电性连接，可以保证具有足够的冗余空间形成源极插塞，从而保证了源极插塞的质量以及源极插塞与源区的连接可靠性。因此，本发明实现了缩小半导体器件单元的面积，从而使得器件阵列的面积缩小，并且在缩小面积的情况下不会对器件的电性能产生不利影响。
附图说明
本领域的普通技术人员应当理解，提供的附图用于更好地理解本发明，而不对本发明的范围构成任何限定。
图1A为一种LDMOS器件单元的俯视图。
图1B为一种LDMOS器件单元的剖面结构示意图。
图2为本发明一实施例提供的半导体器件单元的制备方法的流程图。
图3A为本发明一实施例提供的半导体器件单元的制备方法中形成第一有源区和第二有源区的俯视图。
图3B为本发明一实施例提供的半导体器件单元的制备方法中形成漂移区和场板的俯视图。
图3C为本发明一实施例提供的半导体器件单元的制备方法中形成栅极多晶硅和硬掩模层的俯视图。
图3D为本发明一实施例提供的半导体器件单元的制备方法中形成侧墙材料层的俯视图。
图3E为本发明一实施例提供的半导体器件单元的制备方法中形成图形化的光刻胶层的俯视图。
图3F为本发明一实施例提供的半导体器件单元的制备方法中去除部分侧墙材料层的俯视图。
图3G为本发明一实施例提供的半导体器件单元的制备方法中去除图形化的光刻胶层和硬掩模层的俯视图。
图3H为本发明一实施例提供的半导体器件单元的制备方法中形成源区和漏区的俯视图。
图3I为本发明一实施例提供的半导体器件单元的制备方法中形成源极插塞、漏极插塞和栅极插塞的俯视图。
图4A为本发明一实施例提供的半导体器件单元的制备方法中形成第一有源区的剖面示意图。
图4B为本发明一实施例提供的半导体器件单元的制备方法中形成漂移区和场板的剖面示意图。
图4C为本发明一实施例提供的半导体器件单元的制备方法中形成第一部分和硬掩模层的剖面示意图。
图4D为本发明一实施例提供的半导体器件单元的制备方法中在第一部分的侧面形成侧墙材料层的剖面示意图。
图4E为本发明一实施例提供的半导体器件单元的制备方法中形成图形化的光刻胶层且显露部分第一有源区的剖面示意图。
图4F为本发明一实施例提供的半导体器件单元的制备方法中去除部分侧墙材料层的剖面示意图。
图4G为本发明一实施例提供的半导体器件单元的制备方法中去除图形化的光刻胶层和第一部分上的硬掩模层的剖面示意图。
图4H为本发明一实施例提供的半导体器件单元的制备方法中在第一有源区中形成漏区和源区的剖面示意图。
图4I为本发明一实施例提供的半导体器件单元的制备方法中形成漏极插塞的剖面示意图。
图5A为本发明一实施例提供的半导体器件单元的制备方法中形成第二有源区的剖面示意图。
图5B为本发明一实施例提供的半导体器件单元的制备方法中形成场板的剖面示意图。
图5C为本发明一实施例提供的半导体器件单元的制备方法中形成第二部分和硬掩模层的剖面示意图。
图5D为本发明一实施例提供的半导体器件单元的制备方法中在第二部分的侧面形成侧墙材料层的剖面示意图。
图5E为本发明一实施例提供的半导体器件单元的制备方法中形成图形化的光刻胶层覆盖第二有源区的剖面示意图。
图5F为本发明一实施例提供的半导体器件单元的制备方法中去除图形化的光刻胶层和第二部分上的硬掩模层的剖面示意图。
图5G为本发明一实施例提供的半导体器件单元的制备方法中在第二有源区中形成源区的剖面示意图。
图5H为本发明一实施例提供的半导体器件单元的制备方法中形成栅极插塞和源极插塞的剖面示意图。
其中，附图标记为：
10、100-衬底；11-有源区；111-第一有源区；112-第二有源区；12、120-漂移区；13、130-沟道区；20、200-场板；30、300-栅极结构；31-栅极多晶硅；311-第一部分；312-第二部分；313-硬掩模层；321-侧墙材料层；32、322-侧墙；400-图形化的光刻胶层；410-开口；41、510-源区；42、520-漏区；51、610-源极插塞；52、620-漏极插塞；53、630-栅极插塞；60、600-钝化层。
具体实施方式
图1A为一种LDMOS器件单元的俯视图，图1B为一种LDMOS器件单元的剖面结构示意图，图1B为图1A中沿T1T2方向的剖面示意图。请参考图1A和图1B，LDMOS器件单元包括衬底10、有源区11、两个漂移区12、沟道区13、两个场板20、两个栅极结构30、源区41、两个漏区42、钝化层60、源极插塞51、漏极插塞52和栅极插塞53。
有源区11呈条状位于衬底10中，漂移区12和沟道区13均位于有源区11中，两个漂移区12位于沟道区13的两侧且漂移区12和沟道区13之间具有间隙。为了清楚示意图1A，在图1A中未示出漂移区12和沟道区13，参考图1B。
两个场板20分别位于两个漂移区12的部分表面上；栅极结构30包括栅极多晶硅31、侧墙32和栅氧化层（图中未示出），栅氧化层位于衬底10和栅极多晶硅31之间，栅极多晶硅31覆盖对应的部分宽度的场板20，侧墙32覆盖栅极多晶硅31的两侧；场板20和栅极结构30的两端对齐且场板20和栅极结构30的两端均延伸出有源区11。
源区41位于两个栅极结构30之间的沟道区13中，两个漏区42分别位于两个栅极结构30的外侧。钝化层60覆盖衬底10、场板20和栅极结构30，为了清楚示意图1A，在图1A中未示出钝化层60，参考图1B。源极插塞51、漏极插塞52和栅极插塞53贯穿钝化层60分别与源区41、漏区42和栅极多晶硅31电性连接。
从图1A和图1B能够看出，由于源区41位于两个栅极结构30之间的沟道区13中，源极插塞51穿过两个栅极结构30之间的钝化层60与源区41电性连接，考虑到源极插塞51的尺寸和互连工艺窗口，要求两个栅极结构30之间具有较大的间距，导致器件单元的面积较大，构成的LDMOS器件阵列的面积较大，从而难以实现高密度的LDMOS器件阵列。
基于此，本发明提供了一种半导体器件单元及其制备方法，栅极结构位于场板上并且栅极结构的两端与场板的两端对齐，栅极结构覆盖部分第一有源区并延伸覆盖部分衬底，其中，覆盖衬底的栅极结构的截面宽度小于覆盖第一有源区的栅极结构的截面宽度，由此可以使得在第一有源区的区域极大的缩减两个栅极结构之间的间隙；同时，源极插塞与位于所述第二有源区中的部分源区电性连接，可以保证具有足够的冗余空间形成源极插塞，从而保证了源极插塞的质量以及源极插塞与源区的连接可靠性。因此，本发明实现了缩小半导体器件单元的面积，从而使得器件阵列的面积缩小，并且在缩小面积的情况下不会对器件的电性能产生不利影响。
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图3A为本实施例提供的半导体器件单元中第一有源区和两个第二有源区的俯视图，图3I为本实施例提供的半导体器件单元的俯视图，图4I为本实施例提供的半导体器件单元的剖面示意图，图5H为本实施例提供的半导体器件单元的剖面示意图，其中图4I为图3I中沿A1A2方向的剖面示意图，图5H为图3I中沿B1B2方向的剖面示意图。
请参考图3I、图4I及图5H，本实施例提供了一种半导体器件单元，包括衬底100、第一有源区111、两个第二有源区112、两个漂移区120、沟道区130、两个场板200、两个栅极结构300、源区510、两个漏区520、钝化层600、源极插塞610、漏极插塞620和栅极插塞630。在本实施例中，衬底100优选为单晶硅衬底，第一有源区111和两个第二有源区112均位于衬底100中。在另一实施例中，衬底100优选为SOI衬底，SOI衬底包括由下至上依次堆叠的第一半导体层、绝缘埋层及第二半导体层（图中未示出），第一半导体层和第二半导体层的材质包括硅、锗、镓、氮或碳中的一种或多种，第一有源区111和两个第二有源区112均位于第二半导体层中。
两个第二有源区112分别位于第一有源区111的两侧并构成十字型（图3A中所示），且两个第二有源区112与第一有源区111相接。在本实施例中，第一有源区111和第二有源区112的形状可为正方形或长方形，两个第二有源区112的任一边分别与第一有源区111的两对边相接，且第二有源区112与第一有源区111相接的边的长度小于第一有源区111与第二有源区112相接的边的长度，优选两个第二有源区112对称设置，两个第二有源区112的尺寸相同；第一有源区111和第二有源区112的形状还可为椭圆条状，两个第二有源区112的长边分别与第一有源区111的两长边相接，此处不对第一有源区111和第二有源区112的形状做限定，目的是为了构成图3A中所示的十字型。在本实施例中，第一有源区111和两个第二有源区112的离子掺杂类型相同且离子注入深度相同。
漂移区120位于第一有源区111中，沟道区130位于第一有源区111和两个第二有源区112中，两个漂移区120位于沟道区130的两侧且漂移区120和沟道区130之间具有间隙，为了清楚示意，在图3I中未示出漂移区120和沟道区130。
场板200和栅极结构300均呈条状，场板200覆盖部分第一有源区111（覆盖部分漂移区120）并延伸覆盖部分衬底100，栅极结构300覆盖对应的部分宽度的场板200，且栅极结构300的两端与场板200的两端对齐，栅极结构300还覆盖部分第一有源区111并延伸覆盖部分衬底100，其中覆盖衬底100的栅极结构300的截面宽度小于覆盖第一有源区111的栅极结构300的截面宽度，两个栅极结构300之间具有间隙。在本实施例中，每个栅极结构300均包括栅氧化层（图中未示出）、栅极多晶硅和侧墙320，其中栅氧化层位于栅极多晶硅与衬底100之间，栅极多晶硅包括第一部分311和两个第二部分312，两个第二部分312分别与第一部分311的两端连接，第一部分311和两个第二部分312靠近场板200的一侧对齐，且第一部分311位于第一有源区111上且覆盖部分宽度的源区510，两个第二部分312位于衬底100上，第二部分312的宽度小于第一部分311的宽度；侧墙320覆盖第二部分312的两侧及第一部分311靠近场板200的一侧。在本实施例中，场板200的厚度可为500Å~900Å，栅极多晶硅的厚度可为2000Å~3000Å，不限于此厚度范围；场板200的材质可为氧化硅，侧墙320的材质可为氧化硅和/或氮化硅。
源区510呈条状，源区510位于两个栅极结构300之间的第一有源区111和两个第二有源区112中，且源区510位于沟道区130中，且位于第一有源区111上的部分栅极结构300覆盖部分宽度的源区510，具体是两个栅极结构300中的第一部分311覆盖部分宽度的源区510，为了清楚示意，将图2中的栅极结构300设置了透明度便于直观体现覆盖关系。
进一步地，两个漏区520均位于第一有源区111中，且两个漏区520均位于漂移区120中且两个漏区520分别位于两个栅极结构300的外侧，两个漏区520也位于两个场板200的外侧。
进一步地，钝化层600覆盖衬底100、栅极结构300和场板200，钝化层600的材质可为氮化硅和/氧化硅，不限于此材质，为了清楚示意器件结构，在图2中未示出钝化层600。源极插塞610贯穿钝化层600与位于第二有源区112内的部分源区510电性连接，漏极插塞620贯穿钝化层600与漏区520电性连接，栅极插塞630贯穿钝化层600与栅极多晶硅的第二部分312电性连接。在本实施例中，衬底100、栅极结构300和场板200的表面上形成有金属硅化物层（图中未示出），钝化层600覆盖金属硅化物层，源极插塞610、漏极插塞620和栅极插塞630与金属硅化物层接触以实现分别与源区510、漏区520和第二部分312电性连接。在本实施例中，优选器件包括两个第二有源区112，栅极结构300包括两个第二部分312，源极插塞610与位于两个第二有源区112内的部分源区510电性连接，栅极插塞630与栅极多晶硅的两个第二部分312电性连接。在另一实施例中，器件包括一个第二有源区112，栅极结构300包括一个第二部分312，源极插塞610与位于第二有源区112内的部分源区510电性连接，栅极插塞630与栅极多晶硅的第二部分312电性连接。
在本实施例中，半导体器件单元优选为LDMOS器件单元，利用若干LDMOS器件单元构成LDMOS器件阵列，对于LDMOS器件单元如何排列构成LDMOS器件阵列在此不作限定。
请继续参考图1A和图3I，从俯视图上看图1A中的栅极多晶硅31呈矩形，源区41位于两个栅极多晶硅31之间，栅极多晶硅31并未覆盖源区41，源极插塞51位于两个栅极多晶硅31之间，且源极插塞51与源区41电性连接。从俯视图上看图3I中的栅极多晶硅包括第一部分311和两个第二部分312，第二部分312的宽度小于第一部分311的宽度，且第一部分311和两个第二部分312靠近场板200的一侧对齐，两个第二部分312分别与第一部分311的两端连接；源区510呈条状，源区510位于第一有源区111和两个第二有源区112中，且两个第一部分311覆盖部分宽度的源区510，而第二部分312未覆盖源区510，源极插塞610与源区510位于第二有源区112内的部分电性连接，使得源极插塞610不位于两个第一部分311之间，而是位于两个第二部分312之间，能够缩减两个第一部分311之间的间隙；同时，源极插塞610与位于第二有源区112中的部分源区510电性连接，可以保证具有足够的冗余空间形成源极插塞610，从而保证了源极插塞610的质量以及源极插塞610与源区510的连接可靠性。因此，在器件的其它结构尺寸参数不变的情况下，通过缩减两个第一部分311之间的间隙，实现缩减两个栅极结构300之间的间隙，使得LDMOS器件单元的面积缩小，从而使得LDMOS器件阵列的面积缩小，并且在缩小面积的情况下不会对器件的电性能产生不利影响。
以0.18µm的工艺制程为例，在图1A中，LDMOS器件单元的横向宽度为L1，L1约为4.4µm，纵向宽度为L2；在图3I中，LDMOS器件单元的横向宽度为L3，L3约为3.8µm，纵向宽度为L4，由于在器件的其它结构尺寸参数不变的情况下，缩减两个第一部分311之间的间隙，因此L2约等于L4，L3小于L1，从而使得图3I中的LDMOS器件单元的面积约缩小14%，即通过改变源极插塞112的位置和栅极多晶硅的形貌使得LDMOS器件单元的面积缩小。
图2为本实施例提供的半导体器件单元的制备方法的流程图。请参考图2，本实施例还提供了一种半导体器件单元的制备方法，用于制备上述的半导体器件单元，其中包括：
步骤S1：提供衬底，衬底中形成有第一有源区和两个第二有源区，且两个第二有源区分别位于第一有源区的两侧并构成十字型；
步骤S2：形成两个场板，场板覆盖部分第一有源区并延伸覆盖部分衬底；
步骤S3：形成两个栅极结构，栅极结构覆盖部分场板且栅极结构的两端与场板的两端对齐，栅极结构覆盖部分第一有源区并延伸覆盖部分衬底，其中，覆盖衬底的栅极结构的截面宽度小于覆盖第一有源区的栅极结构的截面宽度；
步骤S4：形成源区于两个栅极结构之间的第一有源区和两个第二有源区中，且位于第一有源区上的部分栅极结构覆盖部分宽度的源区；
步骤S5：形成与位于第二有源区中的部分源区电性连接的源极插塞。
图3A~3I为本实施例提供的半导体器件单元的制备方法中相应步骤的俯视图，图4A~4I为本实施例提供的半导体器件单元的制备方法中相应步骤的剖面示意图，图5A~5H为本发明一实施例提供的半导体器件单元的制备方法中相应步骤的剖面示意图，其中图4A~4I为图3I中沿A1A2方向的剖面示意图，图5A~5H为图3I中沿B1B2方向的剖面示意图。下面结合图3A~3I、图4A~4I和图5A~5H对本实施例提供的半导体器件单元的制备方法进行详细说明。
请参考图3A、图4A和图5A，执行步骤S1：提供衬底100，在本实施例中，衬底100优选为单晶硅衬底，对衬底100进行离子注入以在衬底100中形成第一有源区111和两个第二有源区112。在另一实施例中，衬底100优选为SOI衬底，其中SOI衬底包括由下至上依次堆叠的第一半导体层、绝缘埋层及第二半导体层（图中未示出），第一半导体层和第二半导体层的材质包括硅、锗、镓、氮或碳中的一种或多种，对衬底100进行离子注入以在第二半导体层中形成第一有源区111和两个第二有源区112。
两个第二有源区112分别位于第一有源区111的两侧并构成十字型，且两个第二有源区112与第一有源区111相接。在本实施例中，第一有源区111和第二有源区112的形状可为正方形或长方形，两个第二有源区112的任一边分别与第一有源区111的两对边相接，且第二有源区112与第一有源区111相接的边的长度小于第一有源区111与第二有源区112相接的边的长度，优选两个第二有源区112对称设置，两个第二有源区112的尺寸相同；第一有源区111和第二有源区112的形状还可为椭圆条状，两个第二有源区112的长边分别与第一有源区111的两长边相接，此处不对第一有源区111和第二有源区112的形状做限定，目的是为了构成图3A中所示的十字型。在本实施例中，第一有源区111和两个第二有源区112的离子掺杂类型相同且离子注入深度相同。
执行步骤S2：形成场板的步骤包括：
请参考图3B、图4B和图5B，对第一有源区111进行离子注入以在第一有源区111内形成两个漂移区120，两个漂移区120之间具有间隙。在衬底100的表面上依次形成垫氧化层和氮化硅层（图中未示出），然后对氮化硅层和垫氧化层进行图形化以形成显露衬底100表面的开口，开口定义出需要形成场板的区域。在本实施例中，垫氧化层的厚度可为200Å~400Å，氮化硅层的厚度可为300Å~600Å，不限于上述厚度范围。
进而，采用热氧化工艺在两个漂移区120的部分表面上均形成场氧化层，且场氧化层延伸覆盖部分衬底100，在本实施例中，场氧化层的厚度可为500Å~1200Å，不限于此厚度；以及，热氧化工艺的工艺温度可为850℃~1100℃，热氧化工艺的工艺气体包括氧气和氢气，其中通入的氧气和氢气的比例可为1:2~4:1，不限于上述工艺温度和通入的气体比例。在形成场氧化层后，采用湿法刻蚀工艺去除垫氧化层和氮化硅层，在本实施例中，湿法刻蚀工艺的刻蚀剂可为磷酸和氢氟酸，其中磷酸的温度可为120℃~200℃，不限于上述刻蚀剂和刻蚀剂的温度范围。在去除垫氧化层和氮化硅层后，场氧化层的部分厚度被刻蚀去除，剩余的场氧化层作为场板200，即场板200覆盖部分漂移区120并延伸覆盖部分衬底100。在本实施例中，场板200的厚度可为500Å~900Å，每个场板200具有两鸟嘴区域，鸟嘴区域的长度可为100Å~300Å，不限于上述厚度和长度范围。
执行步骤S3：形成栅极结构的步骤包括：
请参考图3C、图4C和图5C，在衬底100上形成两个堆叠结构，堆叠结构覆盖对应的部分宽度的场板200，每个堆叠结构均包括由下至上堆叠的栅极多晶硅和硬掩模层313，其中，栅极多晶硅包括第一部分311和两个第二部分312，两个第二部分312分别与第一部分311的两端连接，第一部分311和两个第二部分312靠近场板200的一侧对齐，且第一部分311位于第一有源区111上，两个第二部分312位于衬底100上，第二部分312的宽度小于第一部分311的宽度，两个栅极多晶硅的第二部分312分别位于第二有源区112的两侧。在本实施例中，栅极多晶硅的厚度可为2000Å~3000Å，硬掩模层313的厚度可为2000Å~3000Å，不限于上述厚度范围。
在本实施例中，在形成堆叠结构之前，在衬底100的部分表面上形成栅氧化层，栅氧化层位于衬底100和栅极多晶硅之间。
请参考图3D、图4D和图5D，对衬底100进行离子注入以在第一有源区111和两个第二有源区112中形成沟道区130，沟道区130和两个漂移区120之间具有间隙，且两个栅极多晶硅的第一部分311均覆盖部分宽度的沟道区130，在此步骤的离子注入时硬掩模层313可以作为阻挡层保护栅极多晶硅。进而，在栅极多晶硅的两侧形成侧墙材料层321，侧墙材料层321的材质可为氧化硅和/或氮化硅。
请参考图3E、图4E和图5E，形成光刻胶层（图中未示出），光刻胶层覆盖衬底100、硬掩模层313和场板200显露的表面，对光刻胶层进行图形化以得到图形化的光刻胶层400，在对光刻胶层进行图形化时，光源发出的光束透过掩膜版的曝光区域对光刻胶层进行曝光以形成图形化的光刻胶层400。图形化的光刻胶层400覆盖衬底100的部分表面、硬掩模层313的至少部分表面和场板200显露的表面，且图形化的光刻胶层400具有一开口410，开口410至少显露出两个第一部分311之间的第一有源区111和侧墙材料层321。在本实施例中，为了使开口410至少显露出两个第一部分311之间的部分，即开口410的宽度大于或等于两个第一部分311之间的宽度，要求掩膜版的曝光区域的宽度大于两个第一部分311之间的宽度，且掩膜版的曝光区域的宽度可为两个第一部分311之间的宽度与两个第一部分311的三分之一至二分之一的宽度之和，如掩膜版的曝光区域的宽度可为0.5µm~1.0µm，不限于上述宽度范围。即使开口410的宽度大于两个第一部分311之间的宽度，硬掩模层313也可以作为阻挡层，避免后续工艺对栅极多晶硅产生不利影响。
请参考图3F、图4F和图5F，以图形化的光刻胶层400为掩模采用干法刻蚀工艺去除两个第一部分311之间的侧墙材料层，剩余的侧墙材料层作为侧墙322，侧墙322覆盖第一部分311靠近场板200的一侧及第二部分312的两侧。在本实施例中，由于两个第一部分311之间的间隙缩减，为了便于后续工艺离子注入形成源区以及形成金属硅化物层，因此刻蚀去除两个第一部分311之间的侧墙材料层以显露出两个第一部分311之间的第一有源区111表面。在另一实施例中，也可以去除两个第一部分311之间的侧墙材料层的部分宽度，以显露出两个第一部分311之间较多的第一有源区111的表面，以便于后续工艺离子注入形成源区以及形成金属硅化物层。
请参考图3G、图4G和继续参考图5F，采用灰化工艺去除图形化的光刻胶层，以及采用湿法刻蚀工艺去除硬掩模层，在本实施例中，栅极结构包括侧墙322、栅极多晶硅和栅氧化层。
请参考图3H、图4H和继续参考图5G，执行步骤S4：对衬底100进行离子注入以在沟道区130中形成源区510，以及对衬底100进行离子注入分别在两个栅极结构外侧的漂移区120中形成漏区520。进而，在衬底100、栅极多晶硅和场板200显露的表面上形成金属硅化物层（图中未示出），由于前面刻蚀去除两个第一部分311之间的侧墙材料层显露出两个第一部分311之间的第一有源区111的表面，利于金属硅化物层形成于两个第一部分311之间的第一有源区111的表面。
请参考图3I、图4I和图5H，执行步骤S5：形成钝化层600覆盖衬底100、栅极多晶硅和场板200，在本实施例中钝化层600的材质可为氮化硅和/或氧化硅，不限于上述材质。进而，在钝化层600中形成源极插塞610、漏极插塞620及栅极插塞630，源极插塞610贯穿钝化层600与位于第二有源区112内的部分源区510电性连接，漏极插塞620贯穿钝化层600与漏区520电性连接，栅极插塞630贯穿钝化层600与栅极多晶硅的第二部分312电性连接。由于衬底100、栅极结构300和场板200的表面上形成有金属硅化物层（图中未示出），源极插塞610、漏极插塞620和栅极插塞630与金属硅化物层接触以实现分别与源区510、漏区520和第二部分312电性连接。在本实施例中，在器件的其它结构尺寸参数不变的情况下，通过缩减两个第一部分311之间的间隙，实现缩减两个栅极结构300的间距，使得LDMOS器件单元的面积缩小，从而使得LDMOS器件阵列的面积缩小，并且在缩小面积的情况下不会对器件的电性能产生不利影响。
综上，在本发明提供的半导体器件单元及其制备方法中，栅极结构位于场板上并且栅极结构的两端与场板的两端对齐，栅极结构覆盖部分第一有源区并延伸覆盖部分衬底，其中，覆盖衬底的栅极结构的截面宽度小于覆盖第一有源区的栅极结构的截面宽度，由此可以使得在第一有源区的区域极大的缩减两个栅极结构之间的间隙；同时，源极插塞与位于所述第二有源区中的部分源区电性连接，可以保证具有足够的冗余空间形成源极插塞，从而保证了源极插塞的质量以及源极插塞与源区的连接可靠性。因此，本发明实现了缩小半导体器件单元的面积，从而使得器件阵列的面积缩小，并且在缩小面积的情况下不会对器件的电性能产生不利影响。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (9)

1.一种半导体器件单元，其特征在于，包括：
衬底；
第一有源区和两个第二有源区，均位于所述衬底中，且两个所述第二有源区分别位于所述第一有源区的两侧并构成十字型；
两个场板，所述场板覆盖部分所述第一有源区并延伸覆盖部分所述衬底；
两个栅极结构，所述栅极结构覆盖部分所述场板且所述栅极结构的两端与所述场板的两端对齐，所述栅极结构覆盖部分所述第一有源区并延伸覆盖部分所述衬底，其中，覆盖所述衬底的所述栅极结构的截面宽度小于覆盖所述第一有源区的所述栅极结构的截面宽度，所述栅极结构包括栅极多晶硅，所述栅极多晶硅包括第一部分和两个第二部分，两个所述第二部分分别与所述第一部分的两端连接，所述第一部分与两个所述第二部分靠近所述场板的一侧对齐，且所述第一部分位于所述第一有源区上且覆盖部分宽度的所述源区，两个所述第二部分位于衬底上，所述第二部分的宽度小于所述第一部分的宽度；
源区，位于两个所述栅极结构之间的所述第一有源区和两个所述第二有源区中，且位于所述第一有源区上的部分所述栅极结构覆盖部分宽度的所述源区；
源极插塞，与位于所述第二有源区中的部分所述源区电性连接。
2.如权利要求1所述的半导体器件单元，其特征在于，所述栅极结构还包括侧墙，所述侧墙覆盖所述第二部分的两侧及所述第一部分靠近所述场板的一侧。
3.如权利要求1所述的半导体器件单元，其特征在于，还包括与所述第二部分电性连接的栅极插塞。
4.如权利要求1所述的半导体器件单元，其特征在于，还包括两个漏区，均位于所述第一有源区中且分别位于两个所述栅极结构的外侧。
5.如权利要求4所述的半导体器件单元，其特征在于，还包括与所述漏区电性连接的漏极插塞。
6.一种半导体器件单元的制备方法，其特征在于，包括：
提供衬底，所述衬底中形成有第一有源区和两个第二有源区，且两个所述第二有源区分别位于所述第一有源区的两侧并构成十字型；
形成两个场板，所述场板覆盖部分所述第一有源区并延伸覆盖部分所述衬底；
形成两个栅极结构，所述栅极结构覆盖部分所述场板且所述栅极结构的两端与所述场板的两端对齐，所述栅极结构覆盖部分所述第一有源区并延伸覆盖部分所述衬底，其中，覆盖所述衬底的所述栅极结构的截面宽度小于覆盖所述第一有源区的所述栅极结构的截面宽度；
形成源区于两个所述栅极结构之间的所述第一有源区和两个所述第二有源区中，且位于所述第一有源区上的部分所述栅极结构覆盖部分宽度的所述源区；以及，
形成与位于所述第二有源区中的部分所述源区电性连接的源极插塞；
其中，所述栅极结构包括栅极多晶硅，所述栅极多晶硅包括第一部分和两个第二部分，两个所述第二部分分别与所述第一部分的两端连接，所述第一部分与两个所述第二部分靠近所述场板的一侧对齐，且所述第一部分位于所述第一有源区上且覆盖部分宽度的所述源区，两个所述第二部分位于衬底上，所述第二部分的宽度小于所述第一部分的宽度。
7.如权利要求6所述的半导体器件单元的制备方法，其特征在于，所述栅极结构还包括侧墙，形成所述栅极结构的步骤包括：
在所述衬底上形成两个堆叠结构，所述堆叠结构覆盖对应的部分宽度的所述场板，每个所述堆叠结构均包括由下至上堆叠的所述栅极多晶硅和硬掩模层；以及，
形成所述侧墙覆盖所述第一部分靠近场板的一侧及所述第二部分的两侧。
8.如权利要求7所述的半导体器件单元的制备方法，其特征在于，形成所述侧墙的步骤包括：
形成侧墙材料层覆盖所述栅极多晶硅的两侧；
形成图形化的光刻胶层覆盖所述硬掩模层和所述衬底的部分表面，所述图形化的光刻胶层具有一开口，所述开口至少显露出两个所述第一部分之间的所述第一有源区和所述侧墙材料层；
以所述图形化的光刻胶层为掩模刻蚀去除两个所述第一部分之间的所述侧墙材料层，剩余的所述侧墙材料层作为所述侧墙；以及，
去除所述图形化的光刻胶层及所述硬掩模层。
9.如权利要求7所述的半导体器件单元的制备方法，其特征在于，形成所述源极插塞之前，还包括分别在两个所述栅极结构的外侧的所述第一有源区中形成漏区；以及，在形成所述源极插塞时，还包括形成与所述第二部分电性连接的栅极插塞和形成与所述漏区电性连接的漏极插塞。
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